JP3699245B2 - テスト回路を有する半導体集積回路及びテスト回路を有する半導体集積回路のテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はテスト回路を有する半導体集積回路に係り、特にＢＩＳＴ方式のテスト回路部とメモリ回路部が同一のチップ上に形成された半導体メモリ回路のテスト時のリフレッシュモードの改善とアドレスおよびデータ発生に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高速化、多機能化、大容量化につれ生産ラインでの半導体メモリチップのテスト工程が極めて重要になっている。最近はかかるテスト工程を改善するためのＢＩＳＴ(Built In Self Test)テスト技術が採用されている。既存のテスト工程は半導体チップをテスト装備に取り付けた後テスト装備に設けられた複数のプローブでチップ上のパッドを接続してからテスト装備でテスト用データ及びアドレスを印加して半導体チップをテストしていた。このような従来のテスト方式ではチップ外部からテスト用アドレス、データ及び制御信号を印加するのでチップ上にテスト専用のパッドを設けなければならず、チップ設計上の制限とテスト工程の複雑性などでチップ当たりのコスト上昇の問題点があった。また、制作過程においてテストは可能であるが、パッケージング後にはテスト用パッドの外部端子の接続が形成されていないため、パッケージされた状態ではテストが不能であった。
【０００３】
しかし、ＢＩＳＴテスト方式ではチップ上にメモリ回路部と一緒にテスト回路部を実現させることにより、テスト工程の効率を向上させてパッケージング後もチップのテストが可能になった。
【０００４】
図５は従来のテスト回路を有する半導体メモリ装置の構成を示すブロック図である。図５において半導体メモリ装置はテスト回路部１０とメモリ回路部３０とから構成されている。テスト回路部１０は、ステージカウンタ１２と、リフレッシュカウンタ１４と、ＢＩＳＴ制御回路１６と、アドレス発生回路１８と、データ発生回路２０と、ＢＩＳＴエラー検出回路２２と、比較回路２４と、マルチプレクサ２６とから構成されている。
【０００５】
ステージカウンタ１２はテストアルゴリズムの各段階を計数するためのもので、一般的なマーチテストアルゴリズム(march test algorithm)は六つの段階で構成されるので、この場合は０から５まで計数することになる。
【０００６】
リフレッシュカウンタ１４は動的メモリ装置３０のメモリセルのリフレッシュのためのカウンタであり、リフレッシュ動作時にアドレスを計数する。
【０００７】
アドレス発生回路１８はメモリ回路部３０のアドレスを生成するカウンタであり、もしメモリ回路部３０のアドレスが１６ビットであれば上位の７ビットは行アドレスとして使用し、下位の９ビットは列アドレスとして使用する。そして、行アドレスのうちの上位２ビットはダミービットとし、下位の７ビットをカウンタで生成されたビットとすることにより全部で９ビットを生成する。行アドレスと列アドレスの選択はＢＩＳＴ制御回路１６により制御される。
【０００８】
データ発生回路２０は動的メモリ装置に書き込むデータを生成し、読み取られたデータを比較する期待出力値を生成する。
【０００９】
マルチプレクサ２６はＢＩＳＴ制御回路１６により制御されるが、テストモード時はアドレス発生回路１８からのアドレス或いはデータ発生回路２０からのデータを選択してＤＲＡＭに提供し、正常な（Normal）モード時は正常なアドレス及び正常なデータを選択してＤＲＡＭに提供する。
【００１０】
ＢＩＳＴエラー検出回路２２はテスト回路自体に存在するエラーを検出するための回路である。
【００１１】
比較回路２４はデータ発生回路２０からのデータとメモリ回路部３０から読み込まれるデータとを比較すると共に、ＢＩＳＴ制御回路１６からの信号とＢＩＳＴエラー検出回路２２からの正常な信号とを比較する。
【００１２】
ＢＩＳＴ制御回路は外部からのＢＩＳＴイネーブル信号に応答してイネーブルされ、クロック信号に応じて動作しテスト回路部１０の各ブロックの動作を制御する。
【００１３】
ＢＩＳＴテスト動作はメモリ回路部３０の各セルにテストしようとするデータを書き込む過程と読み出す過程との組み合わせからなる。メモリ回路部３０はＢＩＳＴテストが実行されている間テストにより貯蔵されたデータを正常に維持しなければならない。よって、テスト動作が進行する間メモリ回路部３０の一つのセルが一定時間内にアクセスされない場合にはメモリ回路部３０のセルに貯蔵されているテスト用データの保存のためリフレッシュ動作を行わなければならず、これはＢＩＳＴテスト回路の実現時にも反映されるべきである。
【００１４】
前述したような従来のＢＩＳＴのリフレッシュカウンタはＢＩＳＴ制御回路１６の制御のもとに単純にメモリ回路部３０のリフレッシュを行う機能のみを遂行していたので正確で、かつ、効果的にリフレッシュ動作を行うことができなかった。
【００１５】
また、従来のテスト回路では、アドレス及びデータ発生回路に単純にアップ／ダウンカウンタだけを用いた。しかし、一般にメモリ回路部３０は図６に示すように、集積度を高めるために外部から印加されるアドレスとデータをアドレススクランブラ３２およびデータスクランブラ３４を介してスクランブリングしてメモリセルアレー３６に書き込み、または読み取るように設計されている。
【００１６】
図７はアドレススクランブラ３２の詳細な回路構成を示す。図７（Ａ）は９ビットの行アドレススクランブラであり、外部から入力された９ビットのアドレスの中で下位の２ビットＱ０、Ｑ１を排他的否定論理和して最下位の行アドレスビット信号ＲＡ０を出力するゲートＸＮＯＲと下位ビット信号Ｑ１、Ｑ２を排他的論理和して行アドレスビット信号ＲＡ１を出力するゲートＸＯＲとが存在し、外部アドレス信号（Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８）は行アドレスビット信号（ＲＡ２、ＲＡ３、ＲＡ４、ＲＡ５、ＲＡ６、ＲＡ７、ＲＡ８）としてそのまま出力される。図７（Ｂ）に示すように列アドレススクランブラは外部アドレス信号（Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８）を列アドレスビット信号（ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６、ＣＡ７）として出力する。
【００１７】
図８はデータスクランブラ３４の回路を示し、外部のデータの中で各ビットデータＥＤ（Ｅｘｔｅｒｎａｌ Ｄａｔｅ）を排他的否定論理和して動的メモリ装置へ入力するためのデータ入力信号Ｄｉｎを発生する排他的ＮＯＲ回路で構成されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、従来のテスト回路を有する半導体集積回路ではテスト回路部１０においてアップ／ダウンカウンタのみを使ってアドレスとデータを発生し、メモリ回路部３０の実際の構造を考慮しないのでメモリ回路部３０のテストのための効率的なテストベクター(test vector)を生成することができない。効率的なＢＩＳＴ回路を構成するためには必ずスクランブリング情報を考慮してメモリ回路部３０をテストする必要があった。
【００１９】
本発明の目的は前述した従来の技術の問題点を解決するためにテスト動作の適当な時期にメモリ回路部を効果的にリフレッシュすることができるテスト回路を有する半導体集積回路を提供することにある。
【００２０】
本発明の他の目的はテスト時に効果的にリフレッシュ可能なテスト回路を有する半導体集積回路のテスト方法を提供することにある。
【００２１】
本発明のさらに他の目的はメモリ回路部のデータ及びアドレススクランブリング機能を考慮してテスト用アドレスおよびデータが発生できるテスト回路部を有する半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するために本発明によるテスト回路を有する半導体集積回路は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、テスト回路部は、メモリ回路部のテストのためのアドレスを発生するアドレス発生手段と、メモリ回路部のテストのためのテストデータを発生するデータ発生手段と、アドレス発生手段により発生されたアドレスとリフレッシュポイントアドレスとが同じであるか否かを比較してそれが同一であるときにはアドレス発生手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときにはメモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス発生手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を選択的に出力する選択手段と、テストモードにおいてアドレス発生手段及びデータ発生手段を制御してメモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間よりさらに大きい場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して比較手段に提供し、選択手段に制御信号を提供する制御手段とから構成されていることを特徴とする。
【００２３】
そして、前記本発明の他の目的を達成するために本発明のテスト回路を有する半導体集積回路のテスト方法は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路のテスト方法において、メモリ回路部のテスト用アドレス及びデータをテスト回路部で発生してテストしようとするセルをテストする段階と、メモリ回路部の現在テストしようとするアドレス値が予め設定されたリフレッシュポイントアドレス値と同一であるか否かをチェックする段階と、前記チェックする段階で同一であるときにはテスト回路部の現在のアドレスをホールドし、リフレッシュアドレスを発生して前記メモリ回路部をリフレッシュする段階と、リフレッシュ終了時にはホールドされたアドレスのセルから前記テストする段階を行う段階とから構成されていることを特徴とする 。
【００２４】
また、前記本発明のさらに他の目的を達成するために本発明のテスト回路を有する半導体集積回路は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、入力されるデータをスクランブリングするデータスクランブリング手段と、アドレススクランブリング手段から出力されるアドレスにデータスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、アドレス計数手段からのアドレスをメモリ回路部のアドレススクランブリングと対応するようにディスクランブリングしてメモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、メモリ回路部のテスト用データを発生するデータ発生手段と、データ発生手段からのデータをメモリ回路部のデータスクランブリングと対応するようにディスクランブリングしてメモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、外部テストイネーブル信号によりイネーブルされ外部クロック信号に応じて動作し、具現されたテストアルゴリズムによりアドレス計数手段及びデータ発生手段を制御してメモリ回路部のテストを制御するＢＩＳＴ制御手段とを備えるテスト回路部とから構成されていることを特徴とする。
【００２５】
【発明の実施の形態】
以下、添付した図面に基づき本発明のテスト回路を有する半導体集積回路をさらに詳しく説明する。
【００２６】
図１は本発明によるテスト回路を有する半導体集積回路の第１の実施形態の構成を示すブロック図である。図１の半導体集積回路はテスト回路部４０とメモリ回路部７０をもつ半導体メモリ装置である。メモリ回路部７０は組込型ＤＲＡＭ(embedded-DRAM)から構成されている。
【００２７】
テスト回路部４０はステージカウンタ５２と、ＢＩＳＴエラー検出回路５４と、比較回路５８と、マルチプレクサ６０と、前記メモリ回路部７０のテストのためのアドレスを発生するアドレス発生手段６４と、前記メモリ回路部７０のテストのためのテストデータを発生するデータ発生手段５６と、前記アドレス発生手段６４により発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であれば、前記アドレス発生手段６４をディスエーブルする比較手段６２と、前記比較手段６２の出力信号が同一であれば前記メモリ回路部７０をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段６６と、制御信号に応じて前記アドレス発生手段６４の出力信号或いは前記リフレッシュアドレス発生手段６６の出力信号を選択的に出力する選択手段６８と、テストモードにおいて前記アドレス発生手段６４及びデータ発生手段５６を制御して前記メモリ回路部７０をテストし、テスト中に前記メモリ回路部７０のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きい場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段６２に提供して、前記選択手段６８に制御信号を提供するＢＩＳＴ制御手段５０とから構成されている。
【００２８】
図２は本発明によるテスト方法を説明するためのフローチャートである。
【００２９】
まず、テスト回路部４０の動作速度及びテストアルゴリズムを決める（ステップ１００）。メモリ回路部７０のセルがアクセスされる時間間隔△Ｔａｃｃを計算する（ステップ１１０）。ここで、△ＴａｃｃがＴｒｅｆより大きいか否かを判断する（ステップ１２０）。Ｔｒｅｆはメモリ回路部のスペック（ｓｐｅｃ）から求められるリフレッシュ時間である。ステップ１２０を満足させる場合はリフレッシュ回数Ｎｒｅｆを次の式により決める（ステップ１３０）。
【００３０】
【数１】
（△Ｔａｃｃ／Ｔｒｅｆ）−１
ＢＩＳＴではマーチテストアルゴリズムを用いてテストを行うが、このアルゴリズムは一般にアドレスを増加あるいは減少させながらメモリ回路部７０のセルにアクセスする動作を繰り返して遂行する。マーチテストアルゴリズムは各々のアドレスにアクセスする動作を繰り返し反復的に遂行する。また、マーチテストアルゴリズムは全体アドレスに対して読み取りかつ書き込み動作の組合せを反復的にマーチテストの一つのステージでリフレッシュ回数Ｎｒｅｆに該当する回数だけのリフレッシュが必要になる。リフレッシュポイントアドレスを決定する（ステップ１４０）。
【００３１】
リフレッシュポイントアドレスの決定方法の例を述べると、動的メモリ装置の最大アドレスが１００とすると、リフレッシュ回数が１であるとき、リフレッシュポイントアドレスは５０であり、リフレッシュ回数が２である場合はリフレッシュポイントアドレスは２５、７５に決められる。
【００３２】
図３は前記図１に示した本発明のリフレッシュ動作を説明するためのフローチャートである。図３において、まず、アドレス発生手段６４を初期化して現在アドレスを初期化する（ステップ２００）。アドレス発生手段６４は計数を行い、ＢＩＳＴ制御回路５０の制御のもとに選択手段６８はアドレス発生回路６４により計数された値を出力する。現在アドレスとＢＩＳＴ制御回路５０により決定されたリフレッシュポイントアドレスが同一であるか否かを比較手段６２によって比較する（ステップ２１０）。もし、同一であれば、現在アドレスを維持するためにアドレス発生手段６４をディスエーブルする（ステップ２２０）。そして、リフレッシュアドレス発生手段６６を初期化してリフレッシュアドレスを初期化する（ステップ２３０）。次にリフレッシュアドレスに該当するセルをリフレッシュする（ステップ２４０）。ＢＩＳＴ制御手段５０の制御により選択手段６８はリフレッシュアドレス発生手段６６の出力信号を出力する。ＢＩＳＴ制御手段５０は最大リフレッシュアドレスより大きいかどうかを比較する（ステップ２５０）。もし、ステップ２５０を満足しなければ、リフレッシュアドレス発生手段６６はリフレッシュアドレスを増加させてステップ２４０に進む（ステップ２６０）。また、もしステップ２５０を満足すると、リフレッシュ動作を終了してメモリ回路部７０のテスト動作を遂行する（ステップ２７０）。ＢＩＳＴ制御手段５０は現在アドレスがメモリ回路部の最大／最小アドレスと一致するか否かを判断する（ステップ２８０）。ステップ２８０を満足しなければアドレス発生手段６４により現在アドレスを増加または減少させてステップ２１０に進む（ステップ２９０）。ステップ２８０を満足した場合には、マーチテストアルゴリズムによるテストが完了したか否かを判断して完了していないときにはステップ２００に進み、完了していたら動作を終了する（ステップ３００）。そして、ＢＩＳＴ制御手段５０はメモリ回路部７０の動作を制御するための制御信号を発生する。一般に、メモリ回路部４０のテストアルゴリズムとしてマーチテストアルゴリズムが使われるが、ステップ２９０において、アドレスを増加または減少することおよび、ステップ２８０において、現在アドレスを最大または最小アドレスと比較することは、二つともマーチテストアルゴリズムでアドレスを増加させながらテストする動作とアドレスを減少させながらテストする動作があるためである。このような動作を遂行することによりマーチテストアルゴリズムによるメモリ回路部７０のテスト動作を終了する。
【００３３】
従って、本発明のテスト回路部４０はメモリ回路部７０のリフレッシュ回数及びリフレッシュ回数によるリフレッシュポイントアドレスを決定してメモリ回路部７０を効果的にリフレッシュすることができる。
【００３４】
図４は本発明によるテスト回路を有する半導体集積回路の第２の実施形態の構成を示すブロック図である。図４の半導体集積回路はテスト回路部８０とメモリ回路部３０とから構成されている。
【００３５】
メモリ回路部３０は、入力されるアドレス信号をスクランブルするためのアドレススクランブリング手段３２と、入力されるデータをスクランブリングするためのデータスクランブリング手段３４と、前記アドレススクランブリング手段３２から出力されるアドレスに前記データスクランブリング手段３４からのデータを貯蔵するためのメモリセルアレー３６とを具備している。メモリ回路部３０は既存のメモリ回路部と同一の構成なので詳しい説明は省く。
【００３６】
テスト回路部８０はステージカウンタ９２と、ＢＩＳＴエラー検出回路９４と、比較回路９８と、マルチプレクサ１００と、前記メモリ回路部３０のテスト用アドレスを順次に計数するためのアドレス計数手段１０４Ａと、入力されたアドレスを前記メモリ回路部３０のアドレススクランブリングと対応するようにディスクランブリングして前記メモリ回路部３０に入力されるアドレス信号を発生するためのアドレスディスクランブリング手段１０４Ｃと、前記メモリ回路部３０のテスト用データを発生するためのデータ発生手段９６Ａと、前記データ発生手段９６Ａからのデータを前記メモリ回路部３０のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部３０に入力されるデータを発生するためのデータディスクランブラ９６Ｂと、前記アドレス計数手段１０４Ａによって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較し、それが同一であるときには前記アドレス発生手段１０４Ａをディスエーブルするための比較手段１０２と、前記比較手段１０２の出力信号が同一のときに、前記メモリ回路部３０をリフレッシュするためのリフレッシュアドレスを発生するためのリフレッシュアドレス発生手段１０６と、制御信号に応答して前記アドレス計数手段１０４Ａの出力信号または前記リフレッシュアドレス発生手段１０６の出力信号を前記アドレスディスクランブリング手段１０４Ｃに選択的に出力するための選択手段１０４Ｂと、テストモードにおいて実現されたテストアルゴリズムを遂行して前記アドレス計数手段１０４Ａ及びデータ発生手段９６Ａを制御して前記メモリ回路部３０をテストし、テスト中に前記メモリ回路部３０のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より長い場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決めて前記比較手段１０２に提供し、前記選択手段１０４Ｂに制御信号を提供するＢＩＳＴ制御手段９０とから構成されている。
【００３７】
次に、このように構成された第２の実施形態でのスクランブリング機能について説明する。
【００３８】
まず、半導体メモリ装置の外部から見られるようなアドレスを外部若しくは論理的(logical)アドレスといい、実際にセルにアクセスするときに使われるアドレスを物理的(physical)かつ位相的(topological)アドレスという。論理的アドレスから位相的アドレスに変換する過程をアドレススクランブリングと称する。外部のカウンタにより計数された出力信号（Ｑ０〜Ｑ８）は行アドレス信号であり、行アドレスビット信号（ＲＡ０〜ＲＡ８）は、実際に、動的メモリ装置のアドレス信号である。即ち、行アドレスの場合は従来技術における図５のアドレス発生回路１８により発生されるアドレス信号と動的メモリ装置のアドレスは一致せず、列アドレスの場合は一致することになる。
【００３９】
半導体メモリ装置の外部から見た同じアドレスを有するデータのビット順列は論理的データといい、動的メモリ装置の内部に実際に位置した同アドレスを有するデータのビット順列を位相的データという。かかる論理的データと位相的データ間の変換がデータスクランブリングである。
【００４０】
データスクランブリングはアドレスによって一定の規則を有しており、半導体メモリ装置は行アドレスと関連してデータスクランブリングを有し列アドレスと関連したデータスクランブリングとデータ通路と関連したスクランブリングは有しない。次の表１から明らかなように、行アドレスビットＲＡ０の値が０であれば真のセル(true cell)への動作が行われ、アドレスビットＲＡ１の値が１であれば補数のセル(complement cell)への動作が行われる。
【００４１】
【表１】
それで、データ８ビットの外部データ信号が“１０１０１０１０”であり、行アドレス信号の最下位ビット信号ＲＡ０が０であれば、メモリセルに書き込まれるデータは“０１０１０１０１”となり、信号ＲＡ０が１であればメモリセルに書き込まれるデータは“１０１０１０１０”となる。
【００４２】
すなわち、前述のデータ及びアドレススクランブラ動作によりデータスクランブラによって入力されるデータが“１０１０１０１０”であり、行アドレスが全て“０００００００”である場合にはメモリセルに書き込まれるデータは次の表２のようになる。
【００４３】
【表２】
前記表２から分かるように、外部から入力される行アドレス信号が０である場合にセルアドレスが１であるセルに“１０１０１０１０”のデータが書き込まれ、１である場合にはセルアドレスが０であるセルに“０１０１０１０１”のデータが書き込まれる。アドレス信号が２、３である場合にセルアドレスが２であるセルに“０１０１０１０１”のデータが書き込まれ、アドレス信号が３である場合にはセルアドレスが３であるセルに“１０１０１０１０”のデータが書き込まれる。
【００４４】
したがって、図４に示したように本発明のテスト回路部８０ではアドレス発生部１０４をアップ／ダウンカウンタ１０４Ａと、選択手段１０４Ｂと、アドレスディスクランブラ１０４Ｃとから構成する。つまり、単純にカウンタのみで構成された従来の回路とは異なり、アドレスディスクランブラ１０４Ｃをさらに具備している。
【００４５】
また、データ発生部９６は、データ発生手段９６Ａと、データディスクランブラ９６Ｂとから構成されている。従来の回路と異なりデータディスクランブラ９６Ｂをさらに具備している。
【００４６】
すなわち、本発明の半導体メモリ装置のテスト回路は従来のアドレス発生回路及びデータ発生回路の後端にそれぞれディスクランブラを連結して構成されている。
【００４７】
ちなみに、本発明の動作を調べるためにデータ発生手段９６Ａの出力信号が“１０１０１０１０”であって行アドレスが全部“００００００００”である場合にメモリセルに記入されるデータは次の表３のようになる。
【００４８】
【表３】
前記表３から明らかなように、外部から入力されるアドレスとメモリ回路部３０の内部のセルアドレスが一致し、外部から入力されるデータとメモリ回路部３０に書き込まれるデータとが一致することが分かる。
【００４９】
本発明は上述した実施形態のほかにもリフレッシュ機能とスクランブリング技術の組合せにより色々に変形した実施形態が可能である。例えば、アドレスのみのスクランブリング、データのみのスクランブリング、またはアドレス及びデータのスクランブリングなどの組合せが可能である。
【００５０】
【発明の効果】
以上述べたように本発明では、テスト回路を有する半導体集積回路において、テスト時に発生したデータのリフレッシュ動作を正確に遂行し、また、メモリ回路部のスクランブル機能に合わせて適宜なテストアドレスおよびデータを発生するようにテスト回路を実現することができるので半導体集積回路のテスト機能を向上させる効果を有する。
【図面の簡単な説明】
【図１】本発明によるテスト回路を有する半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１に示したＢＩＳＴ制御回路のリフレッシュ回数の決定方法を示すフローチャートである。
【図３】図１に示した本発明によるテスト回路を有する半導体集積回路のテスト回路を用いたリフレッシュ動作を説明するためのフローチャートである。
【図４】本発明によるテスト回路を有する半導体集積回路の第２の実施形態を示すブロック図である。
【図５】従来のテスト回路を有する半導体集積回路の構成を示すブロック図である。
【図６】従来のテスト回路を有する半導体集積回路におけるメモリ回路部の一実施例を示すブロック図である。
【図７】図６に示した半導体集積回路におけるメモリ回路部のアドレススクランブラの回路構成図である。
【図８】図６に示した半導体集積回路におけるメモリ回路部のデータスクランブラの回路構成図である。
【符号の説明】
１０、４０、８０ テスト回路部
１２、５２、９２ ステージカウンタ
１４ リフレッシュカウンタ
１６ ＢＩＳＴ制御回路
１８ アドレス発生回路
２０ データ発生回路
２２、５４、９４ BISTエラー検出回路
２４、５８、９８ 比較回路
２６、６０、１００ マルチプレクサ
３０、７０ メモリ回路部
３２ アドレススクラブリング手段
３４ データスクランブリング手段
３６ メモリセルアレー
５０、９０ ＢＩＳＴ制御手段
５６、９６Ａ データ発生手段
６２、１０２ 比較手段
６４、１０４Ａ アドレス発生手段
６６、１０６ リフレッシュアドレス発生手段
６８、１０４Ｂ 選択手段
９６ データ発生部
９６Ｂ データディスクランブラ
１０４ アドレス発生部
１０４Ｃ アドレスディスクランブラ
【発明の属する技術分野】
本発明はテスト回路を有する半導体集積回路に係り、特にＢＩＳＴ方式のテスト回路部とメモリ回路部が同一のチップ上に形成された半導体メモリ回路のテスト時のリフレッシュモードの改善とアドレスおよびデータ発生に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高速化、多機能化、大容量化につれ生産ラインでの半導体メモリチップのテスト工程が極めて重要になっている。最近はかかるテスト工程を改善するためのＢＩＳＴ(Built In Self Test)テスト技術が採用されている。既存のテスト工程は半導体チップをテスト装備に取り付けた後テスト装備に設けられた複数のプローブでチップ上のパッドを接続してからテスト装備でテスト用データ及びアドレスを印加して半導体チップをテストしていた。このような従来のテスト方式ではチップ外部からテスト用アドレス、データ及び制御信号を印加するのでチップ上にテスト専用のパッドを設けなければならず、チップ設計上の制限とテスト工程の複雑性などでチップ当たりのコスト上昇の問題点があった。また、制作過程においてテストは可能であるが、パッケージング後にはテスト用パッドの外部端子の接続が形成されていないため、パッケージされた状態ではテストが不能であった。
【０００３】
しかし、ＢＩＳＴテスト方式ではチップ上にメモリ回路部と一緒にテスト回路部を実現させることにより、テスト工程の効率を向上させてパッケージング後もチップのテストが可能になった。
【０００４】
図５は従来のテスト回路を有する半導体メモリ装置の構成を示すブロック図である。図５において半導体メモリ装置はテスト回路部１０とメモリ回路部３０とから構成されている。テスト回路部１０は、ステージカウンタ１２と、リフレッシュカウンタ１４と、ＢＩＳＴ制御回路１６と、アドレス発生回路１８と、データ発生回路２０と、ＢＩＳＴエラー検出回路２２と、比較回路２４と、マルチプレクサ２６とから構成されている。
【０００５】
ステージカウンタ１２はテストアルゴリズムの各段階を計数するためのもので、一般的なマーチテストアルゴリズム(march test algorithm)は六つの段階で構成されるので、この場合は０から５まで計数することになる。
【０００６】
リフレッシュカウンタ１４は動的メモリ装置３０のメモリセルのリフレッシュのためのカウンタであり、リフレッシュ動作時にアドレスを計数する。
【０００７】
アドレス発生回路１８はメモリ回路部３０のアドレスを生成するカウンタであり、もしメモリ回路部３０のアドレスが１６ビットであれば上位の７ビットは行アドレスとして使用し、下位の９ビットは列アドレスとして使用する。そして、行アドレスのうちの上位２ビットはダミービットとし、下位の７ビットをカウンタで生成されたビットとすることにより全部で９ビットを生成する。行アドレスと列アドレスの選択はＢＩＳＴ制御回路１６により制御される。
【０００８】
データ発生回路２０は動的メモリ装置に書き込むデータを生成し、読み取られたデータを比較する期待出力値を生成する。
【０００９】
マルチプレクサ２６はＢＩＳＴ制御回路１６により制御されるが、テストモード時はアドレス発生回路１８からのアドレス或いはデータ発生回路２０からのデータを選択してＤＲＡＭに提供し、正常な（Normal）モード時は正常なアドレス及び正常なデータを選択してＤＲＡＭに提供する。
【００１０】
ＢＩＳＴエラー検出回路２２はテスト回路自体に存在するエラーを検出するための回路である。
【００１１】
比較回路２４はデータ発生回路２０からのデータとメモリ回路部３０から読み込まれるデータとを比較すると共に、ＢＩＳＴ制御回路１６からの信号とＢＩＳＴエラー検出回路２２からの正常な信号とを比較する。
【００１２】
ＢＩＳＴ制御回路は外部からのＢＩＳＴイネーブル信号に応答してイネーブルされ、クロック信号に応じて動作しテスト回路部１０の各ブロックの動作を制御する。
【００１３】
ＢＩＳＴテスト動作はメモリ回路部３０の各セルにテストしようとするデータを書き込む過程と読み出す過程との組み合わせからなる。メモリ回路部３０はＢＩＳＴテストが実行されている間テストにより貯蔵されたデータを正常に維持しなければならない。よって、テスト動作が進行する間メモリ回路部３０の一つのセルが一定時間内にアクセスされない場合にはメモリ回路部３０のセルに貯蔵されているテスト用データの保存のためリフレッシュ動作を行わなければならず、これはＢＩＳＴテスト回路の実現時にも反映されるべきである。
【００１４】
前述したような従来のＢＩＳＴのリフレッシュカウンタはＢＩＳＴ制御回路１６の制御のもとに単純にメモリ回路部３０のリフレッシュを行う機能のみを遂行していたので正確で、かつ、効果的にリフレッシュ動作を行うことができなかった。
【００１５】
また、従来のテスト回路では、アドレス及びデータ発生回路に単純にアップ／ダウンカウンタだけを用いた。しかし、一般にメモリ回路部３０は図６に示すように、集積度を高めるために外部から印加されるアドレスとデータをアドレススクランブラ３２およびデータスクランブラ３４を介してスクランブリングしてメモリセルアレー３６に書き込み、または読み取るように設計されている。
【００１６】
図７はアドレススクランブラ３２の詳細な回路構成を示す。図７（Ａ）は９ビットの行アドレススクランブラであり、外部から入力された９ビットのアドレスの中で下位の２ビットＱ０、Ｑ１を排他的否定論理和して最下位の行アドレスビット信号ＲＡ０を出力するゲートＸＮＯＲと下位ビット信号Ｑ１、Ｑ２を排他的論理和して行アドレスビット信号ＲＡ１を出力するゲートＸＯＲとが存在し、外部アドレス信号（Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８）は行アドレスビット信号（ＲＡ２、ＲＡ３、ＲＡ４、ＲＡ５、ＲＡ６、ＲＡ７、ＲＡ８）としてそのまま出力される。図７（Ｂ）に示すように列アドレススクランブラは外部アドレス信号（Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８）を列アドレスビット信号（ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６、ＣＡ７）として出力する。
【００１７】
図８はデータスクランブラ３４の回路を示し、外部のデータの中で各ビットデータＥＤ（Ｅｘｔｅｒｎａｌ Ｄａｔｅ）を排他的否定論理和して動的メモリ装置へ入力するためのデータ入力信号Ｄｉｎを発生する排他的ＮＯＲ回路で構成されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、従来のテスト回路を有する半導体集積回路ではテスト回路部１０においてアップ／ダウンカウンタのみを使ってアドレスとデータを発生し、メモリ回路部３０の実際の構造を考慮しないのでメモリ回路部３０のテストのための効率的なテストベクター(test vector)を生成することができない。効率的なＢＩＳＴ回路を構成するためには必ずスクランブリング情報を考慮してメモリ回路部３０をテストする必要があった。
【００１９】
本発明の目的は前述した従来の技術の問題点を解決するためにテスト動作の適当な時期にメモリ回路部を効果的にリフレッシュすることができるテスト回路を有する半導体集積回路を提供することにある。
【００２０】
本発明の他の目的はテスト時に効果的にリフレッシュ可能なテスト回路を有する半導体集積回路のテスト方法を提供することにある。
【００２１】
本発明のさらに他の目的はメモリ回路部のデータ及びアドレススクランブリング機能を考慮してテスト用アドレスおよびデータが発生できるテスト回路部を有する半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するために本発明によるテスト回路を有する半導体集積回路は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、テスト回路部は、メモリ回路部のテストのためのアドレスを発生するアドレス発生手段と、メモリ回路部のテストのためのテストデータを発生するデータ発生手段と、アドレス発生手段により発生されたアドレスとリフレッシュポイントアドレスとが同じであるか否かを比較してそれが同一であるときにはアドレス発生手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときにはメモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス発生手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を選択的に出力する選択手段と、テストモードにおいてアドレス発生手段及びデータ発生手段を制御してメモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間よりさらに大きい場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して比較手段に提供し、選択手段に制御信号を提供する制御手段とから構成されていることを特徴とする。
【００２３】
そして、前記本発明の他の目的を達成するために本発明のテスト回路を有する半導体集積回路のテスト方法は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路のテスト方法において、メモリ回路部のテスト用アドレス及びデータをテスト回路部で発生してテストしようとするセルをテストする段階と、メモリ回路部の現在テストしようとするアドレス値が予め設定されたリフレッシュポイントアドレス値と同一であるか否かをチェックする段階と、前記チェックする段階で同一であるときにはテスト回路部の現在のアドレスをホールドし、リフレッシュアドレスを発生して前記メモリ回路部をリフレッシュする段階と、リフレッシュ終了時にはホールドされたアドレスのセルから前記テストする段階を行う段階とから構成されていることを特徴とする 。
【００２４】
また、前記本発明のさらに他の目的を達成するために本発明のテスト回路を有する半導体集積回路は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、入力されるデータをスクランブリングするデータスクランブリング手段と、アドレススクランブリング手段から出力されるアドレスにデータスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、アドレス計数手段からのアドレスをメモリ回路部のアドレススクランブリングと対応するようにディスクランブリングしてメモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、メモリ回路部のテスト用データを発生するデータ発生手段と、データ発生手段からのデータをメモリ回路部のデータスクランブリングと対応するようにディスクランブリングしてメモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、外部テストイネーブル信号によりイネーブルされ外部クロック信号に応じて動作し、具現されたテストアルゴリズムによりアドレス計数手段及びデータ発生手段を制御してメモリ回路部のテストを制御するＢＩＳＴ制御手段とを備えるテスト回路部とから構成されていることを特徴とする。
【００２５】
【発明の実施の形態】
以下、添付した図面に基づき本発明のテスト回路を有する半導体集積回路をさらに詳しく説明する。
【００２６】
図１は本発明によるテスト回路を有する半導体集積回路の第１の実施形態の構成を示すブロック図である。図１の半導体集積回路はテスト回路部４０とメモリ回路部７０をもつ半導体メモリ装置である。メモリ回路部７０は組込型ＤＲＡＭ(embedded-DRAM)から構成されている。
【００２７】
テスト回路部４０はステージカウンタ５２と、ＢＩＳＴエラー検出回路５４と、比較回路５８と、マルチプレクサ６０と、前記メモリ回路部７０のテストのためのアドレスを発生するアドレス発生手段６４と、前記メモリ回路部７０のテストのためのテストデータを発生するデータ発生手段５６と、前記アドレス発生手段６４により発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であれば、前記アドレス発生手段６４をディスエーブルする比較手段６２と、前記比較手段６２の出力信号が同一であれば前記メモリ回路部７０をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段６６と、制御信号に応じて前記アドレス発生手段６４の出力信号或いは前記リフレッシュアドレス発生手段６６の出力信号を選択的に出力する選択手段６８と、テストモードにおいて前記アドレス発生手段６４及びデータ発生手段５６を制御して前記メモリ回路部７０をテストし、テスト中に前記メモリ回路部７０のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きい場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段６２に提供して、前記選択手段６８に制御信号を提供するＢＩＳＴ制御手段５０とから構成されている。
【００２８】
図２は本発明によるテスト方法を説明するためのフローチャートである。
【００２９】
まず、テスト回路部４０の動作速度及びテストアルゴリズムを決める（ステップ１００）。メモリ回路部７０のセルがアクセスされる時間間隔△Ｔａｃｃを計算する（ステップ１１０）。ここで、△ＴａｃｃがＴｒｅｆより大きいか否かを判断する（ステップ１２０）。Ｔｒｅｆはメモリ回路部のスペック（ｓｐｅｃ）から求められるリフレッシュ時間である。ステップ１２０を満足させる場合はリフレッシュ回数Ｎｒｅｆを次の式により決める（ステップ１３０）。
【００３０】
【数１】
（△Ｔａｃｃ／Ｔｒｅｆ）−１
ＢＩＳＴではマーチテストアルゴリズムを用いてテストを行うが、このアルゴリズムは一般にアドレスを増加あるいは減少させながらメモリ回路部７０のセルにアクセスする動作を繰り返して遂行する。マーチテストアルゴリズムは各々のアドレスにアクセスする動作を繰り返し反復的に遂行する。また、マーチテストアルゴリズムは全体アドレスに対して読み取りかつ書き込み動作の組合せを反復的にマーチテストの一つのステージでリフレッシュ回数Ｎｒｅｆに該当する回数だけのリフレッシュが必要になる。リフレッシュポイントアドレスを決定する（ステップ１４０）。
【００３１】
リフレッシュポイントアドレスの決定方法の例を述べると、動的メモリ装置の最大アドレスが１００とすると、リフレッシュ回数が１であるとき、リフレッシュポイントアドレスは５０であり、リフレッシュ回数が２である場合はリフレッシュポイントアドレスは２５、７５に決められる。
【００３２】
図３は前記図１に示した本発明のリフレッシュ動作を説明するためのフローチャートである。図３において、まず、アドレス発生手段６４を初期化して現在アドレスを初期化する（ステップ２００）。アドレス発生手段６４は計数を行い、ＢＩＳＴ制御回路５０の制御のもとに選択手段６８はアドレス発生回路６４により計数された値を出力する。現在アドレスとＢＩＳＴ制御回路５０により決定されたリフレッシュポイントアドレスが同一であるか否かを比較手段６２によって比較する（ステップ２１０）。もし、同一であれば、現在アドレスを維持するためにアドレス発生手段６４をディスエーブルする（ステップ２２０）。そして、リフレッシュアドレス発生手段６６を初期化してリフレッシュアドレスを初期化する（ステップ２３０）。次にリフレッシュアドレスに該当するセルをリフレッシュする（ステップ２４０）。ＢＩＳＴ制御手段５０の制御により選択手段６８はリフレッシュアドレス発生手段６６の出力信号を出力する。ＢＩＳＴ制御手段５０は最大リフレッシュアドレスより大きいかどうかを比較する（ステップ２５０）。もし、ステップ２５０を満足しなければ、リフレッシュアドレス発生手段６６はリフレッシュアドレスを増加させてステップ２４０に進む（ステップ２６０）。また、もしステップ２５０を満足すると、リフレッシュ動作を終了してメモリ回路部７０のテスト動作を遂行する（ステップ２７０）。ＢＩＳＴ制御手段５０は現在アドレスがメモリ回路部の最大／最小アドレスと一致するか否かを判断する（ステップ２８０）。ステップ２８０を満足しなければアドレス発生手段６４により現在アドレスを増加または減少させてステップ２１０に進む（ステップ２９０）。ステップ２８０を満足した場合には、マーチテストアルゴリズムによるテストが完了したか否かを判断して完了していないときにはステップ２００に進み、完了していたら動作を終了する（ステップ３００）。そして、ＢＩＳＴ制御手段５０はメモリ回路部７０の動作を制御するための制御信号を発生する。一般に、メモリ回路部４０のテストアルゴリズムとしてマーチテストアルゴリズムが使われるが、ステップ２９０において、アドレスを増加または減少することおよび、ステップ２８０において、現在アドレスを最大または最小アドレスと比較することは、二つともマーチテストアルゴリズムでアドレスを増加させながらテストする動作とアドレスを減少させながらテストする動作があるためである。このような動作を遂行することによりマーチテストアルゴリズムによるメモリ回路部７０のテスト動作を終了する。
【００３３】
従って、本発明のテスト回路部４０はメモリ回路部７０のリフレッシュ回数及びリフレッシュ回数によるリフレッシュポイントアドレスを決定してメモリ回路部７０を効果的にリフレッシュすることができる。
【００３４】
図４は本発明によるテスト回路を有する半導体集積回路の第２の実施形態の構成を示すブロック図である。図４の半導体集積回路はテスト回路部８０とメモリ回路部３０とから構成されている。
【００３５】
メモリ回路部３０は、入力されるアドレス信号をスクランブルするためのアドレススクランブリング手段３２と、入力されるデータをスクランブリングするためのデータスクランブリング手段３４と、前記アドレススクランブリング手段３２から出力されるアドレスに前記データスクランブリング手段３４からのデータを貯蔵するためのメモリセルアレー３６とを具備している。メモリ回路部３０は既存のメモリ回路部と同一の構成なので詳しい説明は省く。
【００３６】
テスト回路部８０はステージカウンタ９２と、ＢＩＳＴエラー検出回路９４と、比較回路９８と、マルチプレクサ１００と、前記メモリ回路部３０のテスト用アドレスを順次に計数するためのアドレス計数手段１０４Ａと、入力されたアドレスを前記メモリ回路部３０のアドレススクランブリングと対応するようにディスクランブリングして前記メモリ回路部３０に入力されるアドレス信号を発生するためのアドレスディスクランブリング手段１０４Ｃと、前記メモリ回路部３０のテスト用データを発生するためのデータ発生手段９６Ａと、前記データ発生手段９６Ａからのデータを前記メモリ回路部３０のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部３０に入力されるデータを発生するためのデータディスクランブラ９６Ｂと、前記アドレス計数手段１０４Ａによって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較し、それが同一であるときには前記アドレス発生手段１０４Ａをディスエーブルするための比較手段１０２と、前記比較手段１０２の出力信号が同一のときに、前記メモリ回路部３０をリフレッシュするためのリフレッシュアドレスを発生するためのリフレッシュアドレス発生手段１０６と、制御信号に応答して前記アドレス計数手段１０４Ａの出力信号または前記リフレッシュアドレス発生手段１０６の出力信号を前記アドレスディスクランブリング手段１０４Ｃに選択的に出力するための選択手段１０４Ｂと、テストモードにおいて実現されたテストアルゴリズムを遂行して前記アドレス計数手段１０４Ａ及びデータ発生手段９６Ａを制御して前記メモリ回路部３０をテストし、テスト中に前記メモリ回路部３０のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より長い場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決めて前記比較手段１０２に提供し、前記選択手段１０４Ｂに制御信号を提供するＢＩＳＴ制御手段９０とから構成されている。
【００３７】
次に、このように構成された第２の実施形態でのスクランブリング機能について説明する。
【００３８】
まず、半導体メモリ装置の外部から見られるようなアドレスを外部若しくは論理的(logical)アドレスといい、実際にセルにアクセスするときに使われるアドレスを物理的(physical)かつ位相的(topological)アドレスという。論理的アドレスから位相的アドレスに変換する過程をアドレススクランブリングと称する。外部のカウンタにより計数された出力信号（Ｑ０〜Ｑ８）は行アドレス信号であり、行アドレスビット信号（ＲＡ０〜ＲＡ８）は、実際に、動的メモリ装置のアドレス信号である。即ち、行アドレスの場合は従来技術における図５のアドレス発生回路１８により発生されるアドレス信号と動的メモリ装置のアドレスは一致せず、列アドレスの場合は一致することになる。
【００３９】
半導体メモリ装置の外部から見た同じアドレスを有するデータのビット順列は論理的データといい、動的メモリ装置の内部に実際に位置した同アドレスを有するデータのビット順列を位相的データという。かかる論理的データと位相的データ間の変換がデータスクランブリングである。
【００４０】
データスクランブリングはアドレスによって一定の規則を有しており、半導体メモリ装置は行アドレスと関連してデータスクランブリングを有し列アドレスと関連したデータスクランブリングとデータ通路と関連したスクランブリングは有しない。次の表１から明らかなように、行アドレスビットＲＡ０の値が０であれば真のセル(true cell)への動作が行われ、アドレスビットＲＡ１の値が１であれば補数のセル(complement cell)への動作が行われる。
【００４１】
【表１】
【００４２】
すなわち、前述のデータ及びアドレススクランブラ動作によりデータスクランブラによって入力されるデータが“１０１０１０１０”であり、行アドレスが全て“０００００００”である場合にはメモリセルに書き込まれるデータは次の表２のようになる。
【００４３】
【表２】
【００４４】
したがって、図４に示したように本発明のテスト回路部８０ではアドレス発生部１０４をアップ／ダウンカウンタ１０４Ａと、選択手段１０４Ｂと、アドレスディスクランブラ１０４Ｃとから構成する。つまり、単純にカウンタのみで構成された従来の回路とは異なり、アドレスディスクランブラ１０４Ｃをさらに具備している。
【００４５】
また、データ発生部９６は、データ発生手段９６Ａと、データディスクランブラ９６Ｂとから構成されている。従来の回路と異なりデータディスクランブラ９６Ｂをさらに具備している。
【００４６】
すなわち、本発明の半導体メモリ装置のテスト回路は従来のアドレス発生回路及びデータ発生回路の後端にそれぞれディスクランブラを連結して構成されている。
【００４７】
ちなみに、本発明の動作を調べるためにデータ発生手段９６Ａの出力信号が“１０１０１０１０”であって行アドレスが全部“００００００００”である場合にメモリセルに記入されるデータは次の表３のようになる。
【００４８】
【表３】
【００４９】
本発明は上述した実施形態のほかにもリフレッシュ機能とスクランブリング技術の組合せにより色々に変形した実施形態が可能である。例えば、アドレスのみのスクランブリング、データのみのスクランブリング、またはアドレス及びデータのスクランブリングなどの組合せが可能である。
【００５０】
【発明の効果】
以上述べたように本発明では、テスト回路を有する半導体集積回路において、テスト時に発生したデータのリフレッシュ動作を正確に遂行し、また、メモリ回路部のスクランブル機能に合わせて適宜なテストアドレスおよびデータを発生するようにテスト回路を実現することができるので半導体集積回路のテスト機能を向上させる効果を有する。
【図面の簡単な説明】
【図１】本発明によるテスト回路を有する半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１に示したＢＩＳＴ制御回路のリフレッシュ回数の決定方法を示すフローチャートである。
【図３】図１に示した本発明によるテスト回路を有する半導体集積回路のテスト回路を用いたリフレッシュ動作を説明するためのフローチャートである。
【図４】本発明によるテスト回路を有する半導体集積回路の第２の実施形態を示すブロック図である。
【図５】従来のテスト回路を有する半導体集積回路の構成を示すブロック図である。
【図６】従来のテスト回路を有する半導体集積回路におけるメモリ回路部の一実施例を示すブロック図である。
【図７】図６に示した半導体集積回路におけるメモリ回路部のアドレススクランブラの回路構成図である。
【図８】図６に示した半導体集積回路におけるメモリ回路部のデータスクランブラの回路構成図である。
【符号の説明】
１０、４０、８０ テスト回路部
１２、５２、９２ ステージカウンタ
１４ リフレッシュカウンタ
１６ ＢＩＳＴ制御回路
１８ アドレス発生回路
２０ データ発生回路
２２、５４、９４ BISTエラー検出回路
２４、５８、９８ 比較回路
２６、６０、１００ マルチプレクサ
３０、７０ メモリ回路部
３２ アドレススクラブリング手段
３４ データスクランブリング手段
３６ メモリセルアレー
５０、９０ ＢＩＳＴ制御手段
５６、９６Ａ データ発生手段
６２、１０２ 比較手段
６４、１０４Ａ アドレス発生手段
６６、１０６ リフレッシュアドレス発生手段
６８、１０４Ｂ 選択手段
９６ データ発生部
９６Ｂ データディスクランブラ
１０４ アドレス発生部
１０４Ｃ アドレスディスクランブラ
Claims (7)
- テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、前記テスト回路部は、
前記メモリ回路部のテストのためのアドレスを発生するアドレス発生手段と、
前記メモリ回路部のテストのためのテストデータを発生するデータ発生手段と、
前記アドレス発生手段により発生されたアドレスとリフレッシュポイントアドレスとが同じであるか否かを比較して同一であるときには前記アドレス発生手段をディスエーブルする比較手段と、
前記比較手段の出力信号が同一であるときには前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、
制御信号に応じて前記アドレス発生手段の出力信号と前記リフレッシュアドレス発生手段の出力信号とを選択的に出力する選択手段と、
テストモードにおいて前記アドレス発生手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間よりさらに大きいときにはリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供するＢＩＳＴ制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。 - 前記テスト回路部は、マーチテストアルゴリズムを行い、前記各アドレスからアクセスする時間間隔が同一でかつ同じリフレッシュ回数を有することを特徴とする請求項１記載のテスト回路を有する半導体集積回路。
- 前記メモリ回路部は埋込式ＤＲＡＭ(embedded-DRAM)であることを特徴とする請求項１記載のテスト回路を有する半導体集積回路。
- テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路のテスト方法において、
前記メモリ回路部のテスト用アドレス及びデータを前記テスト回路部で発生し、テストしようとするセルをテストする段階と、
前記メモリ回路部の現在テストしようとするアドレス値が予め設定されたリフレッシュポイントアドレス値と同一であるか否かをチェックする段階と、
前記チェックする段階で同一であるときには前記テスト回路部の現在のアドレスをホールドし、リフレッシュアドレスを発生して前記メモリ回路部をリフレッシュする段階と、
リフレッシュ終了時には前記ホールドされたアドレスのセルから前記テストする段階を行う段階と
から構成されていることを特徴とするテスト回路を有する半導体集積回路のテスト方法。 - テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、
入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、前記アドレススクランブリング手段から出力されるアドレスにデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、
前記メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、入力されたアドレスを前記メモリ回路部のアドレススクランブリングに対応するようにディスクランブリングして前記メモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、前記メモリ回路部のテスト用データを発生するデータ発生手段と、前記アドレス計数手段によって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であるときには、前記アドレス計数手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときには、前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス計数手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を前記アドレスディスクランブリング手段へ選択的に出力する選択手段と、テストモードで具現されたテストアルゴリズムを行って、前記アドレス計数 手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きな場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供する制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。 - テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、
入力されるデータをスクランブリングするデータスクランブリング手段と、指定されたアドレスに前記データスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、
前記メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、前記メモリ回路部のテスト用データを発生するデータ発生手段と、前記データ発生手段からのデータを前記メモリ回路部のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、前記アドレス計数手段によって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であるときには、前記アドレス計数手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときには、前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス計数手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を選択的に出力する選択手段と、テストモードで具現されたテストアルゴリズムを行って、前記アドレス計数手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きな場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供する制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。 - テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、
入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、入力されるデータをスクランブリングするデータスクランブリング手段と、前記アドレススクランブリング手段から出力されるアドレスに前記データスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、
前記メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、入力されたアドレスを前記メモリ回路部のアドレススクランブリングに対応するようにディスクランブリングして前記メモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、前記メモリ回路部のテスト用データを発生するデータ発生手段と、前記データ発生手段からのデータを前記メモリ回路部のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、前記アドレス計数手段によって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であるときには、前記アドレス発生手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときには、前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス計数手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を前記アドレスディスクランブリング手段へ選択的に出力する選択手段と、テストモードで具現されたテストアルゴリズムを行って、前記アドレス計数手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きな場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供する制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。
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