JP3699245B2 - テスト回路を有する半導体集積回路及びテスト回路を有する半導体集積回路のテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はテスト回路を有する半導体集積回路に係り、特にBIST方式のテスト回路部とメモリ回路部が同一のチップ上に形成された半導体メモリ回路のテスト時のリフレッシュモードの改善とアドレスおよびデータ発生に関する。
【0002】
【従来の技術】
半導体メモリ装置の高速化、多機能化、大容量化につれ生産ラインでの半導体メモリチップのテスト工程が極めて重要になっている。最近はかかるテスト工程を改善するためのBIST(Built In Self Test)テスト技術が採用されている。既存のテスト工程は半導体チップをテスト装備に取り付けた後テスト装備に設けられた複数のプローブでチップ上のパッドを接続してからテスト装備でテスト用データ及びアドレスを印加して半導体チップをテストしていた。このような従来のテスト方式ではチップ外部からテスト用アドレス、データ及び制御信号を印加するのでチップ上にテスト専用のパッドを設けなければならず、チップ設計上の制限とテスト工程の複雑性などでチップ当たりのコスト上昇の問題点があった。また、制作過程においてテストは可能であるが、パッケージング後にはテスト用パッドの外部端子の接続が形成されていないため、パッケージされた状態ではテストが不能であった。
【0003】
しかし、BISTテスト方式ではチップ上にメモリ回路部と一緒にテスト回路部を実現させることにより、テスト工程の効率を向上させてパッケージング後もチップのテストが可能になった。
【0004】
図5は従来のテスト回路を有する半導体メモリ装置の構成を示すブロック図である。図5において半導体メモリ装置はテスト回路部10とメモリ回路部30とから構成されている。テスト回路部10は、ステージカウンタ12と、リフレッシュカウンタ14と、BIST制御回路16と、アドレス発生回路18と、データ発生回路20と、BISTエラー検出回路22と、比較回路24と、マルチプレクサ26とから構成されている。
【0005】
ステージカウンタ12はテストアルゴリズムの各段階を計数するためのもので、一般的なマーチテストアルゴリズム(march test algorithm)は六つの段階で構成されるので、この場合は0から5まで計数することになる。
【0006】
リフレッシュカウンタ14は動的メモリ装置30のメモリセルのリフレッシュのためのカウンタであり、リフレッシュ動作時にアドレスを計数する。
【0007】
アドレス発生回路18はメモリ回路部30のアドレスを生成するカウンタであり、もしメモリ回路部30のアドレスが16ビットであれば上位の7ビットは行アドレスとして使用し、下位の9ビットは列アドレスとして使用する。そして、行アドレスのうちの上位2ビットはダミービットとし、下位の7ビットをカウンタで生成されたビットとすることにより全部で9ビットを生成する。行アドレスと列アドレスの選択はBIST制御回路16により制御される。
【0008】
データ発生回路20は動的メモリ装置に書き込むデータを生成し、読み取られたデータを比較する期待出力値を生成する。
【0009】
マルチプレクサ26はBIST制御回路16により制御されるが、テストモード時はアドレス発生回路18からのアドレス或いはデータ発生回路20からのデータを選択してDRAMに提供し、正常な(Normal)モード時は正常なアドレス及び正常なデータを選択してDRAMに提供する。
【0010】
BISTエラー検出回路22はテスト回路自体に存在するエラーを検出するための回路である。
【0011】
比較回路24はデータ発生回路20からのデータとメモリ回路部30から読み込まれるデータとを比較すると共に、BIST制御回路16からの信号とBISTエラー検出回路22からの正常な信号とを比較する。
【0012】
BIST制御回路は外部からのBISTイネーブル信号に応答してイネーブルされ、クロック信号に応じて動作しテスト回路部10の各ブロックの動作を制御する。
【0013】
BISTテスト動作はメモリ回路部30の各セルにテストしようとするデータを書き込む過程と読み出す過程との組み合わせからなる。メモリ回路部30はBISTテストが実行されている間テストにより貯蔵されたデータを正常に維持しなければならない。よって、テスト動作が進行する間メモリ回路部30の一つのセルが一定時間内にアクセスされない場合にはメモリ回路部30のセルに貯蔵されているテスト用データの保存のためリフレッシュ動作を行わなければならず、これはBISTテスト回路の実現時にも反映されるべきである。
【0014】
前述したような従来のBISTのリフレッシュカウンタはBIST制御回路16の制御のもとに単純にメモリ回路部30のリフレッシュを行う機能のみを遂行していたので正確で、かつ、効果的にリフレッシュ動作を行うことができなかった。
【0015】
また、従来のテスト回路では、アドレス及びデータ発生回路に単純にアップ/ダウンカウンタだけを用いた。しかし、一般にメモリ回路部30は図6に示すように、集積度を高めるために外部から印加されるアドレスとデータをアドレススクランブラ32およびデータスクランブラ34を介してスクランブリングしてメモリセルアレー36に書き込み、または読み取るように設計されている。
【0016】
図7はアドレススクランブラ32の詳細な回路構成を示す。図7(A)は9ビットの行アドレススクランブラであり、外部から入力された9ビットのアドレスの中で下位の2ビットQ0、Q1を排他的否定論理和して最下位の行アドレスビット信号RA0を出力するゲートXNORと下位ビット信号Q1、Q2を排他的論理和して行アドレスビット信号RA1を出力するゲートXORとが存在し、外部アドレス信号(Q2、Q3、Q4、Q5、Q6、Q7、Q8)は行アドレスビット信号(RA2、RA3、RA4、RA5、RA6、RA7、RA8)としてそのまま出力される。図7(B)に示すように列アドレススクランブラは外部アドレス信号(Q2、Q3、Q4、Q5、Q6、Q7、Q8)を列アドレスビット信号(CA1、CA2、CA3、CA4、CA5、CA6、CA7)として出力する。
【0017】
図8はデータスクランブラ34の回路を示し、外部のデータの中で各ビットデータED(External Date)を排他的否定論理和して動的メモリ装置へ入力するためのデータ入力信号Dinを発生する排他的NOR回路で構成されている。
【0018】
【発明が解決しようとする課題】
しかしながら、従来のテスト回路を有する半導体集積回路ではテスト回路部10においてアップ/ダウンカウンタのみを使ってアドレスとデータを発生し、メモリ回路部30の実際の構造を考慮しないのでメモリ回路部30のテストのための効率的なテストベクター(test vector)を生成することができない。効率的なBIST回路を構成するためには必ずスクランブリング情報を考慮してメモリ回路部30をテストする必要があった。
【0019】
本発明の目的は前述した従来の技術の問題点を解決するためにテスト動作の適当な時期にメモリ回路部を効果的にリフレッシュすることができるテスト回路を有する半導体集積回路を提供することにある。
【0020】
本発明の他の目的はテスト時に効果的にリフレッシュ可能なテスト回路を有する半導体集積回路のテスト方法を提供することにある。
【0021】
本発明のさらに他の目的はメモリ回路部のデータ及びアドレススクランブリング機能を考慮してテスト用アドレスおよびデータが発生できるテスト回路部を有する半導体集積回路を提供することにある。
【0022】
【課題を解決するための手段】
前記目的を達成するために本発明によるテスト回路を有する半導体集積回路は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、テスト回路部は、メモリ回路部のテストのためのアドレスを発生するアドレス発生手段と、メモリ回路部のテストのためのテストデータを発生するデータ発生手段と、アドレス発生手段により発生されたアドレスとリフレッシュポイントアドレスとが同じであるか否かを比較してそれが同一であるときにはアドレス発生手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときにはメモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス発生手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を選択的に出力する選択手段と、テストモードにおいてアドレス発生手段及びデータ発生手段を制御してメモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間よりさらに大きい場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して比較手段に提供し、選択手段に制御信号を提供する制御手段とから構成されていることを特徴とする。
【0023】
そして、前記本発明の他の目的を達成するために本発明のテスト回路を有する半導体集積回路のテスト方法は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路のテスト方法において、メモリ回路部のテスト用アドレス及びデータをテスト回路部で発生してテストしようとするセルをテストする段階と、メモリ回路部の現在テストしようとするアドレス値が予め設定されたリフレッシュポイントアドレス値と同一であるか否かをチェックする段階と、前記チェックする段階で同一であるときにはテスト回路部の現在のアドレスをホールドし、リフレッシュアドレスを発生して前記メモリ回路部をリフレッシュする段階と、リフレッシュ終了時にはホールドされたアドレスのセルから前記テストする段階を行う段階とから構成されていることを特徴とする 。
【0024】
また、前記本発明のさらに他の目的を達成するために本発明のテスト回路を有する半導体集積回路は、テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、入力されるデータをスクランブリングするデータスクランブリング手段と、アドレススクランブリング手段から出力されるアドレスにデータスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、アドレス計数手段からのアドレスをメモリ回路部のアドレススクランブリングと対応するようにディスクランブリングしてメモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、メモリ回路部のテスト用データを発生するデータ発生手段と、データ発生手段からのデータをメモリ回路部のデータスクランブリングと対応するようにディスクランブリングしてメモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、外部テストイネーブル信号によりイネーブルされ外部クロック信号に応じて動作し、具現されたテストアルゴリズムによりアドレス計数手段及びデータ発生手段を制御してメモリ回路部のテストを制御するBIST制御手段とを備えるテスト回路部とから構成されていることを特徴とする。
【0025】
【発明の実施の形態】
以下、添付した図面に基づき本発明のテスト回路を有する半導体集積回路をさらに詳しく説明する。
【0026】
図1は本発明によるテスト回路を有する半導体集積回路の第1の実施形態の構成を示すブロック図である。図1の半導体集積回路はテスト回路部40とメモリ回路部70をもつ半導体メモリ装置である。メモリ回路部70は組込型DRAM(embedded-DRAM)から構成されている。
【0027】
テスト回路部40はステージカウンタ52と、BISTエラー検出回路54と、比較回路58と、マルチプレクサ60と、前記メモリ回路部70のテストのためのアドレスを発生するアドレス発生手段64と、前記メモリ回路部70のテストのためのテストデータを発生するデータ発生手段56と、前記アドレス発生手段64により発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であれば、前記アドレス発生手段64をディスエーブルする比較手段62と、前記比較手段62の出力信号が同一であれば前記メモリ回路部70をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段66と、制御信号に応じて前記アドレス発生手段64の出力信号或いは前記リフレッシュアドレス発生手段66の出力信号を選択的に出力する選択手段68と、テストモードにおいて前記アドレス発生手段64及びデータ発生手段56を制御して前記メモリ回路部70をテストし、テスト中に前記メモリ回路部70のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きい場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段62に提供して、前記選択手段68に制御信号を提供するBIST制御手段50とから構成されている。
【0028】
図2は本発明によるテスト方法を説明するためのフローチャートである。
【0029】
まず、テスト回路部40の動作速度及びテストアルゴリズムを決める(ステップ100)。メモリ回路部70のセルがアクセスされる時間間隔△Taccを計算する(ステップ110)。ここで、△TaccがTrefより大きいか否かを判断する(ステップ120)。Trefはメモリ回路部のスペック(spec)から求められるリフレッシュ時間である。ステップ120を満足させる場合はリフレッシュ回数Nrefを次の式により決める(ステップ130)。
【0030】
【数1】
(△Tacc/Tref)−1
BISTではマーチテストアルゴリズムを用いてテストを行うが、このアルゴリズムは一般にアドレスを増加あるいは減少させながらメモリ回路部70のセルにアクセスする動作を繰り返して遂行する。マーチテストアルゴリズムは各々のアドレスにアクセスする動作を繰り返し反復的に遂行する。また、マーチテストアルゴリズムは全体アドレスに対して読み取りかつ書き込み動作の組合せを反復的にマーチテストの一つのステージでリフレッシュ回数Nrefに該当する回数だけのリフレッシュが必要になる。リフレッシュポイントアドレスを決定する(ステップ140)。
【0031】
リフレッシュポイントアドレスの決定方法の例を述べると、動的メモリ装置の最大アドレスが100とすると、リフレッシュ回数が1であるとき、リフレッシュポイントアドレスは50であり、リフレッシュ回数が2である場合はリフレッシュポイントアドレスは25、75に決められる。
【0032】
図3は前記図1に示した本発明のリフレッシュ動作を説明するためのフローチャートである。図3において、まず、アドレス発生手段64を初期化して現在アドレスを初期化する(ステップ200)。アドレス発生手段64は計数を行い、BIST制御回路50の制御のもとに選択手段68はアドレス発生回路64により計数された値を出力する。現在アドレスとBIST制御回路50により決定されたリフレッシュポイントアドレスが同一であるか否かを比較手段62によって比較する(ステップ210)。もし、同一であれば、現在アドレスを維持するためにアドレス発生手段64をディスエーブルする(ステップ220)。そして、リフレッシュアドレス発生手段66を初期化してリフレッシュアドレスを初期化する(ステップ230)。次にリフレッシュアドレスに該当するセルをリフレッシュする(ステップ240)。BIST制御手段50の制御により選択手段68はリフレッシュアドレス発生手段66の出力信号を出力する。BIST制御手段50は最大リフレッシュアドレスより大きいかどうかを比較する(ステップ250)。もし、ステップ250を満足しなければ、リフレッシュアドレス発生手段66はリフレッシュアドレスを増加させてステップ240に進む(ステップ260)。また、もしステップ250を満足すると、リフレッシュ動作を終了してメモリ回路部70のテスト動作を遂行する(ステップ270)。BIST制御手段50は現在アドレスがメモリ回路部の最大/最小アドレスと一致するか否かを判断する(ステップ280)。ステップ280を満足しなければアドレス発生手段64により現在アドレスを増加または減少させてステップ210に進む(ステップ290)。ステップ280を満足した場合には、マーチテストアルゴリズムによるテストが完了したか否かを判断して完了していないときにはステップ200に進み、完了していたら動作を終了する(ステップ300)。そして、BIST制御手段50はメモリ回路部70の動作を制御するための制御信号を発生する。一般に、メモリ回路部40のテストアルゴリズムとしてマーチテストアルゴリズムが使われるが、ステップ290において、アドレスを増加または減少することおよび、ステップ280において、現在アドレスを最大または最小アドレスと比較することは、二つともマーチテストアルゴリズムでアドレスを増加させながらテストする動作とアドレスを減少させながらテストする動作があるためである。このような動作を遂行することによりマーチテストアルゴリズムによるメモリ回路部70のテスト動作を終了する。
【0033】
従って、本発明のテスト回路部40はメモリ回路部70のリフレッシュ回数及びリフレッシュ回数によるリフレッシュポイントアドレスを決定してメモリ回路部70を効果的にリフレッシュすることができる。
【0034】
図4は本発明によるテスト回路を有する半導体集積回路の第2の実施形態の構成を示すブロック図である。図4の半導体集積回路はテスト回路部80とメモリ回路部30とから構成されている。
【0035】
メモリ回路部30は、入力されるアドレス信号をスクランブルするためのアドレススクランブリング手段32と、入力されるデータをスクランブリングするためのデータスクランブリング手段34と、前記アドレススクランブリング手段32から出力されるアドレスに前記データスクランブリング手段34からのデータを貯蔵するためのメモリセルアレー36とを具備している。メモリ回路部30は既存のメモリ回路部と同一の構成なので詳しい説明は省く。
【0036】
テスト回路部80はステージカウンタ92と、BISTエラー検出回路94と、比較回路98と、マルチプレクサ100と、前記メモリ回路部30のテスト用アドレスを順次に計数するためのアドレス計数手段104Aと、入力されたアドレスを前記メモリ回路部30のアドレススクランブリングと対応するようにディスクランブリングして前記メモリ回路部30に入力されるアドレス信号を発生するためのアドレスディスクランブリング手段104Cと、前記メモリ回路部30のテスト用データを発生するためのデータ発生手段96Aと、前記データ発生手段96Aからのデータを前記メモリ回路部30のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部30に入力されるデータを発生するためのデータディスクランブラ96Bと、前記アドレス計数手段104Aによって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較し、それが同一であるときには前記アドレス発生手段104Aをディスエーブルするための比較手段102と、前記比較手段102の出力信号が同一のときに、前記メモリ回路部30をリフレッシュするためのリフレッシュアドレスを発生するためのリフレッシュアドレス発生手段106と、制御信号に応答して前記アドレス計数手段104Aの出力信号または前記リフレッシュアドレス発生手段106の出力信号を前記アドレスディスクランブリング手段104Cに選択的に出力するための選択手段104Bと、テストモードにおいて実現されたテストアルゴリズムを遂行して前記アドレス計数手段104A及びデータ発生手段96Aを制御して前記メモリ回路部30をテストし、テスト中に前記メモリ回路部30のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より長い場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決めて前記比較手段102に提供し、前記選択手段104Bに制御信号を提供するBIST制御手段90とから構成されている。
【0037】
次に、このように構成された第2の実施形態でのスクランブリング機能について説明する。
【0038】
まず、半導体メモリ装置の外部から見られるようなアドレスを外部若しくは論理的(logical)アドレスといい、実際にセルにアクセスするときに使われるアドレスを物理的(physical)かつ位相的(topological)アドレスという。論理的アドレスから位相的アドレスに変換する過程をアドレススクランブリングと称する。外部のカウンタにより計数された出力信号(Q0〜Q8)は行アドレス信号であり、行アドレスビット信号(RA0〜RA8)は、実際に、動的メモリ装置のアドレス信号である。即ち、行アドレスの場合は従来技術における図5のアドレス発生回路18により発生されるアドレス信号と動的メモリ装置のアドレスは一致せず、列アドレスの場合は一致することになる。
【0039】
半導体メモリ装置の外部から見た同じアドレスを有するデータのビット順列は論理的データといい、動的メモリ装置の内部に実際に位置した同アドレスを有するデータのビット順列を位相的データという。かかる論理的データと位相的データ間の変換がデータスクランブリングである。
【0040】
データスクランブリングはアドレスによって一定の規則を有しており、半導体メモリ装置は行アドレスと関連してデータスクランブリングを有し列アドレスと関連したデータスクランブリングとデータ通路と関連したスクランブリングは有しない。次の表1から明らかなように、行アドレスビットRA0の値が0であれば真のセル(true cell)への動作が行われ、アドレスビットRA1の値が1であれば補数のセル(complement cell)への動作が行われる。
【0041】
【表1】
それで、データ8ビットの外部データ信号が“10101010”であり、行アドレス信号の最下位ビット信号RA0が0であれば、メモリセルに書き込まれるデータは“01010101”となり、信号RA0が1であればメモリセルに書き込まれるデータは“10101010”となる。
【0042】
すなわち、前述のデータ及びアドレススクランブラ動作によりデータスクランブラによって入力されるデータが“10101010”であり、行アドレスが全て“0000000”である場合にはメモリセルに書き込まれるデータは次の表2のようになる。
【0043】
【表2】
前記表2から分かるように、外部から入力される行アドレス信号が0である場合にセルアドレスが1であるセルに“10101010”のデータが書き込まれ、1である場合にはセルアドレスが0であるセルに“01010101”のデータが書き込まれる。アドレス信号が2、3である場合にセルアドレスが2であるセルに“01010101”のデータが書き込まれ、アドレス信号が3である場合にはセルアドレスが3であるセルに“10101010”のデータが書き込まれる。
【0044】
したがって、図4に示したように本発明のテスト回路部80ではアドレス発生部104をアップ/ダウンカウンタ104Aと、選択手段104Bと、アドレスディスクランブラ104Cとから構成する。つまり、単純にカウンタのみで構成された従来の回路とは異なり、アドレスディスクランブラ104Cをさらに具備している。
【0045】
また、データ発生部96は、データ発生手段96Aと、データディスクランブラ96Bとから構成されている。従来の回路と異なりデータディスクランブラ96Bをさらに具備している。
【0046】
すなわち、本発明の半導体メモリ装置のテスト回路は従来のアドレス発生回路及びデータ発生回路の後端にそれぞれディスクランブラを連結して構成されている。
【0047】
ちなみに、本発明の動作を調べるためにデータ発生手段96Aの出力信号が“10101010”であって行アドレスが全部“00000000”である場合にメモリセルに記入されるデータは次の表3のようになる。
【0048】
【表3】
前記表3から明らかなように、外部から入力されるアドレスとメモリ回路部30の内部のセルアドレスが一致し、外部から入力されるデータとメモリ回路部30に書き込まれるデータとが一致することが分かる。
【0049】
本発明は上述した実施形態のほかにもリフレッシュ機能とスクランブリング技術の組合せにより色々に変形した実施形態が可能である。例えば、アドレスのみのスクランブリング、データのみのスクランブリング、またはアドレス及びデータのスクランブリングなどの組合せが可能である。
【0050】
【発明の効果】
以上述べたように本発明では、テスト回路を有する半導体集積回路において、テスト時に発生したデータのリフレッシュ動作を正確に遂行し、また、メモリ回路部のスクランブル機能に合わせて適宜なテストアドレスおよびデータを発生するようにテスト回路を実現することができるので半導体集積回路のテスト機能を向上させる効果を有する。
【図面の簡単な説明】
【図1】本発明によるテスト回路を有する半導体集積回路の第1の実施形態を示すブロック図である。
【図2】図1に示したBIST制御回路のリフレッシュ回数の決定方法を示すフローチャートである。
【図3】図1に示した本発明によるテスト回路を有する半導体集積回路のテスト回路を用いたリフレッシュ動作を説明するためのフローチャートである。
【図4】本発明によるテスト回路を有する半導体集積回路の第2の実施形態を示すブロック図である。
【図5】従来のテスト回路を有する半導体集積回路の構成を示すブロック図である。
【図6】従来のテスト回路を有する半導体集積回路におけるメモリ回路部の一実施例を示すブロック図である。
【図7】図6に示した半導体集積回路におけるメモリ回路部のアドレススクランブラの回路構成図である。
【図8】図6に示した半導体集積回路におけるメモリ回路部のデータスクランブラの回路構成図である。
【符号の説明】
10、40、80 テスト回路部
12、52、92 ステージカウンタ
14 リフレッシュカウンタ
16 BIST制御回路
18 アドレス発生回路
20 データ発生回路
22、54、94 BISTエラー検出回路
24、58、98 比較回路
26、60、100 マルチプレクサ
30、70 メモリ回路部
32 アドレススクラブリング手段
34 データスクランブリング手段
36 メモリセルアレー
50、90 BIST制御手段
56、96A データ発生手段
62、102 比較手段
64、104A アドレス発生手段
66、106 リフレッシュアドレス発生手段
68、104B 選択手段
96 データ発生部
96B データディスクランブラ
104 アドレス発生部
104C アドレスディスクランブラ
Claims (7)
- テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、前記テスト回路部は、
前記メモリ回路部のテストのためのアドレスを発生するアドレス発生手段と、
前記メモリ回路部のテストのためのテストデータを発生するデータ発生手段と、
前記アドレス発生手段により発生されたアドレスとリフレッシュポイントアドレスとが同じであるか否かを比較して同一であるときには前記アドレス発生手段をディスエーブルする比較手段と、
前記比較手段の出力信号が同一であるときには前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、
制御信号に応じて前記アドレス発生手段の出力信号と前記リフレッシュアドレス発生手段の出力信号とを選択的に出力する選択手段と、
テストモードにおいて前記アドレス発生手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間よりさらに大きいときにはリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供するBIST制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。 - 前記テスト回路部は、マーチテストアルゴリズムを行い、前記各アドレスからアクセスする時間間隔が同一でかつ同じリフレッシュ回数を有することを特徴とする請求項1記載のテスト回路を有する半導体集積回路。
- 前記メモリ回路部は埋込式DRAM(embedded-DRAM)であることを特徴とする請求項1記載のテスト回路を有する半導体集積回路。
- テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路のテスト方法において、
前記メモリ回路部のテスト用アドレス及びデータを前記テスト回路部で発生し、テストしようとするセルをテストする段階と、
前記メモリ回路部の現在テストしようとするアドレス値が予め設定されたリフレッシュポイントアドレス値と同一であるか否かをチェックする段階と、
前記チェックする段階で同一であるときには前記テスト回路部の現在のアドレスをホールドし、リフレッシュアドレスを発生して前記メモリ回路部をリフレッシュする段階と、
リフレッシュ終了時には前記ホールドされたアドレスのセルから前記テストする段階を行う段階と
から構成されていることを特徴とするテスト回路を有する半導体集積回路のテスト方法。 - テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、
入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、前記アドレススクランブリング手段から出力されるアドレスにデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、
前記メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、入力されたアドレスを前記メモリ回路部のアドレススクランブリングに対応するようにディスクランブリングして前記メモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、前記メモリ回路部のテスト用データを発生するデータ発生手段と、前記アドレス計数手段によって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であるときには、前記アドレス計数手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときには、前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス計数手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を前記アドレスディスクランブリング手段へ選択的に出力する選択手段と、テストモードで具現されたテストアルゴリズムを行って、前記アドレス計数 手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きな場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供する制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。 - テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、
入力されるデータをスクランブリングするデータスクランブリング手段と、指定されたアドレスに前記データスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、
前記メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、前記メモリ回路部のテスト用データを発生するデータ発生手段と、前記データ発生手段からのデータを前記メモリ回路部のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、前記アドレス計数手段によって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であるときには、前記アドレス計数手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときには、前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス計数手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を選択的に出力する選択手段と、テストモードで具現されたテストアルゴリズムを行って、前記アドレス計数手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きな場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供する制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。 - テスト回路部とメモリ回路部が同一のチップに形成された半導体集積回路において、
入力されるアドレス信号をスクランブリングするアドレススクランブリング手段と、入力されるデータをスクランブリングするデータスクランブリング手段と、前記アドレススクランブリング手段から出力されるアドレスに前記データスクランブリング手段からのデータを貯蔵するメモリセルアレーとを備えるメモリ回路部と、
前記メモリ回路部のテスト用アドレスを順次に計数するアドレス計数手段と、入力されたアドレスを前記メモリ回路部のアドレススクランブリングに対応するようにディスクランブリングして前記メモリ回路部に入力されるアドレス信号を発生するアドレスディスクランブリング手段と、前記メモリ回路部のテスト用データを発生するデータ発生手段と、前記データ発生手段からのデータを前記メモリ回路部のデータスクランブリングと対応するようにディスクランブリングして前記メモリ回路部に入力されるデータを発生するデータディスクランブリング手段と、前記アドレス計数手段によって発生されたアドレスとリフレッシュポイントアドレスとが同一であるか否かを比較してそれが同一であるときには、前記アドレス発生手段をディスエーブルする比較手段と、前記比較手段の出力信号が同一であるときには、前記メモリ回路部をリフレッシュするためのリフレッシュアドレスを発生するリフレッシュアドレス発生手段と、制御信号に応じて前記アドレス計数手段の出力信号または前記リフレッシュアドレス発生手段の出力信号を前記アドレスディスクランブリング手段へ選択的に出力する選択手段と、テストモードで具現されたテストアルゴリズムを行って、前記アドレス計数手段及びデータ発生手段を制御して前記メモリ回路部をテストし、テスト中に前記メモリ回路部のセルがアクセスされる時間間隔が予め設計されたスペックから求められるリフレッシュ時間より大きな場合はリフレッシュ回数を決め、リフレッシュポイントアドレスを決定して前記比較手段に提供し、前記選択手段に前記制御信号を提供する制御手段と
から構成されていることを特徴とするテスト回路を有する半導体集積回路。
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