KR100491273B1 - 테스트장치및이를포함한랜덤액세스메모리장치 - Google Patents

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Abstract

복합 위상을 갖는 반도체 랜덤 액세스 메모리에는 테스트 절차 중에 저장 셀 어레이(21) 내에 입력될 모든 포텐셜 로우 데이타 패턴을 저장하는 ROM 유닛(258), 가변 스텝 어드레스 발생기(255), 비교기 메카니즘(256, 257), 및 제어 유닛(251)이 제공된다. 제어 유닛(251)으로부터의 신호에 응답하여, 가변 스텝 어드레스 발생기(255)는 복합 위상의 주기성에 의해 결정되는 적절한 어드레스에 각각의 로우 데이타 패턴을 입력한다. 그 다음, 가변 스텝 어드레스 발생기(255)는 각각의 ROM 데이타 패턴을 저장하는데 사용된 어드레스로부터 저장된 데이타 그룹을 검색하는데 사용된다. 검색된 데이타 그룹은 저장된 데이타 그룹의 템플레이트로서 사용된 ROM 데이타 패턴과 비교된다. 비교 에러의 레코드는 소거가능 메모리 유닛(259)내에 저장될 수 있다.

Description

테스트 장치 및 이를 포함한 랜덤 액세스 메모리 장치
본 발명은 일반적으로 집적회로 기술로 구현되는 반도체 메모리 유닛, 특히 테스트 절차 중에 복합 위상(complex topology)을 갖는 어레이 내의 메모리 셀의 어드레싱에 관한 것이다.
종래에는, 반도체 어레이 위상은 비교적 간단한 그리드 패턴이었다. 테스트 패턴을 비교적 간단한 로우-카피 기입 기술(row-copy write techniques)로 저장 셀 어레이 내에 기입시킬 수 있다. 복합 어레이 위상이 도입됨에 따라, 예를 들어, 트위스트된 비트라인 및 스크램블 로직(scramble logic)의 결과로서, 테스트 절차를 위한 로우 카피 기술의 사용은 더 이상 존립할 수 없었다. 도 1을 참조하면, 저장 셀(11)의 어레이는 비트라인이 트위스트된 것으로 도시된다. 그 결과, 워드라인의 하부에 표시된 저장된 로직 상태는 구성은 동일한 것으로 보이더라도 다르다. 그러므로, 선택된 메모리 셀 저장 패턴을 형성하기 위한 저장 셀의 활성화는 종래의 로우 카피 기술에 의해 도모될 수 있는 것보다 좀 더 복잡하다. 로우 카피 기술에서는, 소정의 워드라인을 액세스하고 센스 증폭기가 데이타를 셀 내에 다시 기입한다. 센스 증폭기는 로우 어드레스가 변하는 동안 계속 구동되어 동일한 데이타 패턴을 저장한다. 로우 카피 기술이 채택될 수 없기 때문에, 반도체 메모리 테스트 시간이 길어야 하고, 과거에는 외부 테스팅 장치가 필요하였다.
따라서, 반도체 메모리 저장 셀 어레이 내에 내부 데이타 패턴을 신속하고 효율적으로 저장할 수 있는 테스트 장치 및 관련 방법이 필요하다. 테스트 장치는, 예를 들어, 트위스트된 비트라인을 구비하는 바와 같이, 복잡한 어드레싱 위상을 갖는 저장 셀 어레이 내에 미리 선택된 테스트 패턴을 저장할 수 있어야 한다. 패턴은 종래 기술이 사용될 때 구현하기가 어렵고 시간이 소모된다.
상기 목적 및 다른 특징들은 데이타 패턴 그룹을 저장하기 위한 ROM 패턴 유닛을 갖는 메모리 유닛, 가변 스텝 어드레스 발생기 유닛, 비교기 유닛, 및 제어 유닛을 제공함으로써 본 발명에 따라 달성된다. ROM 패턴 유닛으로부터의 데이타 그룹 패턴은 저장 셀 어레이에서 각각의 데이타 그룹 패턴을 저장하기 위한 템플레이트(template)로서 사용된다. 가변 스텝 어드레스 발생기는 로우 카피 절차에서 각각의 적절하고 주기적인 어드레스에 템플레이트 데이타 그룹 패턴을 입력시키고, 그 주기성은 저장 셀 어레이의 위상에 의해 결정된다. 어레이 저장 셀 데이타 패턴이 완료되면, 가변 스텝 어드레스 발생기는 저장 셀 어레이의 주기적인 어드레스로부터 각각의 데이타 패턴 그룹을 검색하고, 검색된 데이타 패턴을 ROM 패턴 유닛에 저장된 템플레이트 데이타 패턴 그룹과 비교한다. 비교 오차는 구체적인 교정 동작을 제공하기 위해서 저장될 수 있다.
본 발명의 이들 및 다른 목적은 도면을 참조하여 명세서를 읽어봄으로써 이해될 수 있다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리 유닛의 개략적 블록도가 도시된다. 저장 셀 어레이(21)는 로직 상태를 나타내는 신호의 저장에 사용된 저장 셀 및 저장 셀 어레이의 동작에 필요한 센스 증폭기와 같은 관련 장치를 포함한다. 컬럼 디코더 유닛(221) 및 로우 디코더 유닛(231)은 ADDRESS IN 신호에 응답하여, 현재 액세스 되는 저장 셀 어레이의 위치를 기술한다. 데이타 I/O 유닛(241)은 저장 셀 어레이(21) 내의 어드레스된 셀에 데이타 신호를 공급하고 이로부터 데이타 신호를 검색한다. 데이타 버퍼 유닛(242)은 데이타 I/O 유닛(241)에 결합되고 메모리 데이타 단자(243a 내지 243n)에 결합된다. 로우 디코더 유닛(231)은 멀티플렉서 유닛(257)에 결합되며, 컬럼 디코더 유닛(221)은 멀티플렉서 유닛(256)에 결합된다. 멀티플렉서 유닛(257)은 로우 VSAG(가변 스텝 어드레스 발생기;255)에 결합되고 로우 어드레스 버퍼 유닛(233)에 결합된다. 멀티플렉서 유닛(256)은 컬럼 VSAG 유닛(254)에 결합되고 컬럼 어드레스 버퍼 유닛(223)에 결합된다. 로우 어드레스 버퍼 유닛(233) 및 컬럼 어드레스 버퍼 유닛(223)에는 ADDRESS IN 신호가 인가된다. 멀티플렉서 유닛(253a 내지 253n)의 출력 단자는 데이타 단자(243a 내지 243n)에 각각 결합된다. 멀티플렉서 유닛(253a 내지 253n)의 입력 단자는, 먼저 비교기 유닛(252a 내지 252n)의 제1 출력 단자에 각각 결합되고, 데이타 버퍼 유닛(242)에 결합된다. 비교기 유닛(252a 내지 252n)의 제2 출력 단자는 EEPROM(전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리) 유닛(259)에 결합되며, 비교기 유닛(252a 내지 252n)의 제1 입력 단자는 판독 유닛(261)에 결합되고 비교기 유닛(252a 내지 252n)의 제2 입력 단자는 ROM 패턴 유닛(258)에 결합된다. ROM 패턴 유닛(258)은 또한 기입 유닛(260)의 입력 단자에 결합된다. 기입 유닛(260)의 출력 단자는 판독 유닛(261)에 결합된다. 판독 유닛(261)은 데이타 버퍼 유닛(242)에 결합된다. EXTERNAL 신호는 멀티플렉서 유닛(271)의 제1 입력 단자에 인가된다. 멀티플렉서 유닛(271)의 출력 단자는 테스트 모드 선택 유닛(272)에 결합된다. 테스트 모드 선택 유닛(272)의 출력 단자는 상태 머신(또는 ROM BIST(built in self test) 유닛; 251)의 입력 단자에 결합된다. 상태 머신(251)은 멀티플렉서 유닛(271), 로우 VSAG 유닛(255), 컬럼 VSAG 유닛(254), 기입 유닛(260) 및 판독 유닛(261)에 결합된 출력 단자들을 포함한다. 상태 머신(251)은 제어 신호를 멀티플렉서 유닛과 같은 다른 유닛에 공급하여, 정상 메모리 동작 또는 메모리 테스트 동작 중 현재 실행중인 것을 구현한다.
메모리 유닛의 테스트 시에, 제1 단계는 바람직한 테스트 패턴을 정의하는 것이다. 예를 들면, 가장 근접해 있는 저장 셀에 대한 영향을 결정해야 하는 경우, 제1 로직 상태를 저장하는 저장 셀이 상보 로직 상태를 갖는 가장 근접해 있는 저장 셀에 의해 둘러싸이는 패턴이 발생될 수 있다. 배경 테스트 패턴을 제공하기 위해서는, 보통은 지정된 디바이스인 어드레스 스크램블링을 이해하는 것이 필요하다. 차동 증폭기로 구현되는 센스 증폭기는 보통 비트라인 및 비트라인_으로 참조되는 데이타 라인 쌍을 상반되는 상태들로 구동시킨다. 그 다음, 저장 셀은 비트라인 또는 비트라인_의 값을 저장한다. 저장 셀은 전송 디바이스에 접속되고 전송 디바이스는 워드라인 상의 신호에 의해 활성화된다.
소망 패턴을 발생하기 위해서는, 센스 증폭기는 세트될 수 있고 선택된 워드라인에 대한 신호가 선언될 수 있다. 워드라인은 서로 다른 비트라인 저장 셀 조합에 대한 접속을 교호시킨다. 가변 인덱싱 유닛으로도 공지된 가변 스텝 어드레스 발생기 VSAG는 비트라인 및 비트라인_ 접속 및 비트라인 트위스트를 보상하기 위해 교호 패턴을 스킵하는데 사용된다. 비트라인 트위스트 토포그래피(메모리 셀에서의 잡음 감소를 위해 구현됨)의 복잡성 및 저장 셀에 대한 비트라인 또는 비트라인_ 접속으로 인해, 워드라인 증분으로부터 야기되는 데이타 반전에 의해 저장 셀로의 액세스가 비트라인 및 비트라인_ 위상 사이를 스위칭하게 되는 것을 경험하지 않고는 저장 셀 어레이 내에 데이타 패턴을 효율적으로 전송하기가 어렵다. 그러나, 패턴은 어레이 위상의 함수로서 반복될 것이다. 가변 스텝 어드레스 발생기를 상태 제어 로직 유닛과 결합하여 사용함으로써 비순차 어드레스 단계들을 갖는 로우 카피 절차를 사용하여 좀 더 효율적으로 어레이 필 패턴(array fill patterns)을 카피할 수 있다.
미리 선택된 저장 셀 어레이 패턴이 입력되면, 판독 및 비교 사이클을 사용하여 ROM 패턴 메모리로부터의 적절한 패턴을 사용하여, 저장된 데이타를 테스트한다. 가변 스텝 어드레스 발생기는 저장된 정확한 패턴을 선택하고 현재 사이클동안 로우 어드레스와 동기된다.
이러한 동작 모드는 좀 더 복잡한 저장 셀 어레이 위상이 종래 절차를 부적절하게 만드는 상황에서 로우 카피 절차를 사용하게 한다. 이러한 절차를 사용하면, 기능적 테스트 모드에서 전형적으로 실행되는 데이타 패턴은 자체-테스트 모드에서 실행될 수 있다. 테스트 동작 모드는 파워 업 중에 순차적 방식으로 자동적으로 실행될 수 있거나, 선택 가능한 엔트리 테스트 키(즉, 어드레스 엔트리 키)에 의해 개별적으로 실행될 수 있다.
상태 머신(자체 테스트 머신을 내장함)은 테스트 절차 중에 동작의 시퀀스를 제어한다. 가변 스텝 어드레스 발생기는 테스트 동안 비-순차 내부 어드레스 디코딩을 처리하기 위해 정상 어드레스 디코딩 경로 내에 결합된다. 테스트 결과는 출력 단자에 직접 기입될 수 있고, 또한 EEPROM 메모리 내에 저장될 수 있다. EEPROM 메모리는 불량 로우 또는 컬럼에 대해 테스트함으로써 자체 교정할 수 있다는 장점을 제공한다. 고장은 기록될 수 있고, 정확한 교정 어드레스는 룩-업 테이블에 저장될 수 있다. 이로 인해, 온-라인 내장 자체 테스팅 또는 병행 내장 자체 테스팅이 가능하다.
도 2를 다시 참조하면, 테스팅에 필요한 패턴은 ROM 패턴 유닛(258)에 저장된다. EXTERNAL 신호 또는 내부 조건에 의해 즉, 테스트 모드 선택 유닛(272)에 의해 테스트 모드가 선택되면, 신호(또는 신호 그룹)가 상태 머신(251)에 인가된다. 상태 머신은 제어 신호를 로우 VSAG 유닛(255), 컬럼 VSAG 유닛(254), 기입 유닛(260), 판독 유닛(261) 및 ROM 패턴 유닛(258)에 인가한다. 이들 및 다른 제어 신호의 결과로서, ROM 패턴 유닛(258)으로부터의 데이타 패턴 그룹이 데이타 버퍼 유닛(242)에 저장된다. 데이타 버퍼 유닛(242)에 저장된 제1 데이타 패턴은 로우 VSAG 유닛 및 컬럼 VSAG 유닛에 의해 결정된 제1 어드레스 그룹에 입력된다. 저장 셀 어레이의 제1 패턴 데이타 그룹 및 위상에 의해 결정된 제1 어드레스 그룹은 바람직한 어레이 패턴을 발생하는 어드레스에 제1 데이타 패턴을 저장한다. 다음, ROM 패턴 유닛(258)으로부터의 제2 데이타 패턴이 데이타 버퍼 유닛에 저장되고, 패턴은 로우 VSAG 유닛(255) 및 컬럼 VSAG 유닛(254)에 의해 결정된 제2 어드레스 그룹에서 저장 셀 어레이 내에 저장된다. (데이타 패턴에 의해 결정된 연속 어드레스 그룹에서) 연속 데이타 패턴 그룹의 저장으로 저장 셀 어레이의 저장 셀이 바람직한 어레이 패턴으로 채워질 것이다.
상태 머신(251)은 이제 비교 모드에 들어가는 데, 여기에서 제어 신호가 제공되어, 로우 VSAG 유닛(255) 및 컬럼 VSAG 유닛(254)에 의해 결정된 어드레스에서 제1 저장된 데이타 패턴 그룹을 추출한다. 검색된 제1 저장된 데이타 패턴은 제1 저장된 데이타 패턴의 템플레이트로서 사용된 ROM 패턴 유닛(258) 내의 데이타 패턴과 비교된다. 이러한 비교는 비교 유닛(252a 내지 252n) 내에서 행해지고 EEPROM 유닛(259) 내에 저장되며/또는 메모리 유닛의 출력 단자(243a 내지 243n)에 인가된다. 저장된 데이타 그룹의 각 세트가 검색되고 ROM 패턴 유닛 내의 템플레이트 데이타 그룹과 비교된다. 이러한 방식으로, 메모리 셀 어레이의 각 위치는 테스트될 수 있다. 로우 VSAG 유닛(255) 및 컬럼 VSAG 유닛(254)으로부터의 어드레스를 순차적으로 이용함으로써, 변형된 로우 카피 모드가 허용되며, 다수의 카피된 데이타 패턴들 각각은 일반적으로 연속 로우들에 카피되지 않는다.
EEPROM 유닛(259) 내에 검출된 테스트 결함을 저장함으로써, 메모리 유닛이 자체 교정 메카니즘을 제공할 수 있거나, 이들 결과들을 테스트 절차의 완료 후에 검색할 수 있다. 메모리 유닛이 커지면, 테스팅에 더 긴 시간이 필요로 된다. 외부 테스팅 장치를 사용하면, 테스팅에 필요한 시간이 증가되기 때문에, 필요한 테스트 스테이션의 수로 인해 또는 제한된 수의 테스트 스테이션 내에서의 테스팅에 필요한 시간으로 인해 상당한 액수만큼 비용이 증가된다. 메모리 유닛에 의한 자체 테스팅을 제공함으로써, 테스팅 장치의 필요성을 없애고, 메모리 유닛 어레이의 사이즈 및 복잡성이 증가함에 따른 이러한 테스팅 장치를 포함함으로써 나타나는 잠재적 병목 현상을 제거한다.
본 발명이 양호한 실시예를 참조하여 설명되었지만, 본 분야의 숙련자들은 본 발명의 범위를 벗어나지 않는 한도에서 다양한 변형이 가능함을 알 수 있다.
도 1은 트위스트된 비트 라인에 대한 저장된 로직 신호 어레이의 복잡성을 도시한 도면.
도 2는 본 발명에 따른 테스트 장치를 포함하는 메모리 유닛의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 저장 셀 어레이
221 : 컬럼 디코더 유닛
231 : 로우 디코더 유닛
233 : 로우 어드레스 버퍼 유닛
241 : 데이타 I/O 유닛
242 : 데이타 버퍼 유닛
243a 내지 243n : 메모리 데이타 단자
252a 내지 252n : 비교기 유닛
253a 내지 253n, 256, 257, 271 : 멀티플렉서 유닛
254 : 컬럼 VSAG
255 : 로우 VSAG
258 : ROM 패턴 유닛
259 : EEPROM 유닛
260 : 기입 유닛
261 : 판독 유닛
272 : 테스트 모드 선택 유닛

Claims (18)

  1. 집적회로 반도체 랜덤 액세스 메모리 장치에 있어서,
    저장 셀을 다수개 갖는 저장 셀 어레이;
    데이타 패턴 그룹을 저장하기 위한 패턴 저장 유닛;
    어드레스된 저장 셀 그룹과 데이타를 교환하기 위한 데이타 입/출력 유닛; 및
    상기 저장 셀의 그룹을 어드레스하기 위한 어드레싱 유닛
    을 포함하고,
    상기 어드레싱 유닛은 제1 어드레스 제어 신호에 응답하여 최소한 제1 비순차적인 일련의 저장 셀 어레이 그룹을 어드레스하기 위한 장치를 포함하며,
    제1 기입 제어 신호에 응답하여 상기 제1 비순차적인 일련의 저장 셀 그룹내에 제1 데이타 패턴 그룹이 저장되는
    것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 비교 유닛을 더 포함하며,
    상기 저장 셀 어레이 내에 저장된 제1 데이타 패턴 그룹은 제1 판독 제어 신호에 응답하여 상기 패턴 저장 유닛 내의 상기 제1 데이타 패턴 그룹과 비교되는
    것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  3. 제1항에 있어서, 상기 저장 셀 어레이 내에 저장된 상기 제1 데이타 패턴 그룹이 상기 패턴 저장 유닛 내의 상기 제1 데이타 패턴 그룹과 같지 않을 때를 나타내는 데이타 신호를 저장하는 저장 유닛을 더 포함하는 것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  4. 제2항에 있어서, 제2 기입 제어 신호에 응답하여 제2 비순차적인 저장 셀 어레이 그룹 내에 제2 데이타 패턴 그룹이 저장되는 것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  5. 제2항에 있어서, 상기 어드레싱 유닛은 가변 스텝 어드레스 발생기를 포함하고, 상기 패턴 저장 유닛은 ROM 유닛인 것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  6. 제2항에 있어서, 상기 제1 어드레스 제어 신호, 상기 제1 기입 제어 신호 및 상기 제1 판독 제어 신호를 제공하는 상태 머신을 더 포함하는 것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  7. 제2항에 있어서, 상기 저장 셀 어레이는 트위스트된 비트라인 쌍을 갖는 복합 위상(complex topology)을 갖는 것을 특징으로 하는 집적회로 반도체 랜덤 액세스 메모리 장치.
  8. 집적회로 메모리 장치 내의 소정의 저장 셀 어레이에 사전 선택된 데이타 패턴을 제공하는 방법에 있어서,
    상기 사전 선택된 데이타 패턴의 그룹을 갖는 각각의 데이타 패턴 그룹을 상기 메모리 장치의 메모리 서브-유닛에 저장하는 단계; 및
    각각의 데이타 패턴 그룹을 비순차적인 일련의 저장 셀 그룹 어드레스에 제공하는 단계
    를 포함하는 것을 특징으로 하는 저장 셀 어레이 제공 방법.
  9. 제8항에 있어서,
    상기 비순차적인 일련의 저장 셀 그룹 어드레스들 각각으로부터 상기 데이타 패턴 그룹들 각각을 검색하는 단계; 및
    각각의 검색된 데이타 패턴 그룹을 상기 저장 셀 그룹 어드레스에 저장된 상기 메모리 서브-유닛 내의 데이타 패턴 그룹과 비교하는 단계
    를 더 포함하는 것을 특징으로 하는 저장 셀 어레이 제공 방법.
  10. 랜덤 액세스 메모리 장치에 있어서,
    데이타 신호를 저장하기 위한 저장 셀 어레이;
    로우 저장 셀을 어드레스하기 위한 로우 및 컬럼 어드레싱 유닛;
    어드레스된 저장 셀로부터 데이타를 입력 및 검색하기 위한 데이타 I/O 유닛;
    데이타 그룹을 저장하기 위한 패턴 저장 유닛;
    어드레싱 제어 신호에 응답하여 일련의 비순차적인 저장 셀 어레이 그룹을 어드레스하기 위한 보조 어드레싱 유닛; 및
    상기 어드레싱 제어 신호를 제공하며, 저장된 데이타 그룹을 사전 선택된 일련의 비순차적인 저장 셀 어레이 그룹에 입력되게 하는 테스트 모드를 갖는 제어 유닛
    을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  11. 제10항에 있어서, 상기 데이타 I/O 유닛 및 상기 패턴 저장 유닛에 결합된 비교 유닛을 더 포함하며,
    상기 제어 유닛은 일련의 비순차적인 저장 셀 어레이 그룹으로부터 저장된 데이타 그룹을 검색하고 상기 검색된 데이타 그룹과 상기 일련의 비순차적인 저장 셀 어레이 그룹 내에 본래 저장되어 있는 패턴 데이타 그룹을 비교하기 위한 제2 테스트 모드를 포함하는
    것을 특징으로 하는 랜덤 액세스 메모리 장치.
  12. 제10항에 있어서, 다수의 데이타 패턴 그룹과 공동으로 다수의 상기 일련의 비순차적인 저장 셀 어레이 그룹은 상기 저장 셀 어레이를 사전 선택된 어레이 패턴으로 채우게 하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  13. 제11항에 있어서, 상기 비교 결과를 저장하는 비교 저장 유닛을 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  14. 제10항에 있어서, 상기 보조 어드레싱 유닛은 가변 스텝 어드레스 발생기를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  15. 반도체 랜덤 액세스 메모리 장치에 포함되는 테스트 장치로서,
    제1 다수의 데이타 패턴 그룹을 저장하기 위한 패턴 메모리 유닛; 및
    제2 다수의 비순차적인 저장 셀 그룹을 어드레스하기 위한 어드레싱 유닛을 포함하며,
    관련 저장 셀 그룹 내에 저장된 데이타 패턴 그룹은 사전 선택된 데이타 패턴 또는 그 일부가 상기 메모리 유닛의 저장 셀 어레이 내에 입력되게 하는
    것을 특징으로 하는 테스트 장치.
  16. 제15항에 있어서, 비교 유닛을 더 포함하며,
    선택된 패턴 메모리 그룹은 상기 선택된 패턴이 저장되어 있는 저장 셀 그룹으로부터 상기 어드레싱 유닛에 의해 검색된 데이타 패턴 그룹과 비교되는
    것을 특징으로 하는 테스트 장치.
  17. 제16항에 있어서, 상기 비교 유닛으로부터의 결과를 더 포함하는 것을 특징으로 하는 테스트 장치.
  18. 제15항에 있어서, 상기 어드레싱 유닛은 가변 스텝 어드레스 발생기를 포함하는 것을 특징으로 하는 테스트 장치.
KR1019960058708A 1995-11-29 1996-11-28 테스트장치및이를포함한랜덤액세스메모리장치 KR100491273B1 (ko)

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