JP3695314B2

JP3695314B2 - Insulated gate type power IC

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Publication number: JP3695314B2
Application number: JP2000346542A
Authority: JP
Inventors: 昭二三浦; 幹昌鈴木; 文成鈴木; 晃黒柳; 晃寿伊勢野; 中瀬　　好美
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-04-06
Filing date: 2000-11-14
Publication date: 2005-09-14
Anticipated expiration: 2020-11-14
Also published as: JP2001352066A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣに関する。
【０００２】
【従来の技術】
高耐圧、大電流用のパワーＩＣである例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造（例えばガードリング構造）が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。このため、大型チップ化が望ましく、例えば６００Ａ系のＩＧＢＴモジュールの場合、必要なチップサイズは２０ｍｍ角程度になる。
【０００３】
一方、ＩＧＢＴを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、ＩＧＢＴ等の電界効果型のトランジスタは、ゲート電極に印加する電圧を制御することにより、コレクタ・エミッタ間に流れる電流を制御するが、チップ上に１か所でもゲート・エミッタ間短絡や絶縁を保てていないところがあると、正常な制御ができなくなり、そのチップを使用できない。更に、上記した不良は、チップサイズが大きくなるほど、発生し易くなり、良品率（即ち、歩留まり）が低下するという問題点があった。
【０００４】
このような問題点を解消する技術として、特開平８−１９１１４５号公報に記載されたＩＧＢＴの製造方法がある。この方法では、ＩＧＢＴを複数のセルブロック（ゲートブロック）に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。上記方法の場合、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行う。そして、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下して、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような２層配線を形成するようにしている。
【０００５】
この方法によれば、複数のセルブロックの中に不良ブロックが存在する場合でも、良品のセルブロックだけでＩＧＢＴを構成することができるため、ＩＧＢＴが正常に動作するようになる。従って、良品率が低下することを防止できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、電気特性を計測してセルブロックの良否の判定を行うことは、実際にはかなり困難である（上記公報にも、その具体的方法は全く開示されていない）と共に、製造設備が汚染されるため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【０００７】
これに対して、本出願人は、上記公報の方法の欠点を解消する構成を発明し、先に出願（特願平１１−２８８２５０号）している。この出願は、まだ未公開である。上記出願の構成では、複数のセルブロック毎に互いに独立するゲート電極をそれぞれ設け、これらゲート電極にそれぞれ接続される複数のゲートパッドを設けるように構成した。
【０００８】
この構成によれば、複数のゲートパッドを利用することにより、周知の検査装置を使用して、複数のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に例えばワイヤボンディングにより接続している。このため、複数のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置（絶縁ゲート型パワーＩＣ）を構成することができ、半導体装置が正常に動作するようになることから、良品率（歩留まり）が低下することを防止できる。
【０００９】
そして、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【００１０】
さて、上記出願の構成の例を、図１７及び図１８に示す。図１７に示す例では、ＩＧＢＴのチップ１０１の表面の上辺部に複数のゲートパッド１０２ａ〜１０２ｆが設けられており、これらゲートパッド１０２ａ〜１０２ｆは複数のセルブロック（図示しない）の各ゲート電極（図示しない）に接続されている。また、チップ１０１の表面には、複数のエミッタパッド１０３ａ〜１０３ｆが設けられている。
【００１１】
この構成の場合、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッド１０２ａ、１０２ｃ〜１０２ｆを外部のゲート端子１０４にワイヤボンディングにより接続すると共に、不良品のセルブロックのゲート電極に接続されたゲートパッド１０２ｂを外部のグランド端子１０５にワイヤボンディングにより接続している。尚、エミッタパッド１０３ａ〜１０３ｆは、外部のエミッタ端子１０６にワイヤボンディングにより接続されている。
【００１２】
しかし、上記構成の場合、チップ１０１の外部の電極（即ち、リードフレーム）として、グランド端子１０５をゲート端子１０４にほぼ平行に別途形成しなければならないので、リードフレームの加工が複雑になり、それだけ製造コストが高くなることがある。また、リードフレームが大きくなることから、パッケージサイズが大きくなるという不具合もある。更に、不良品のセルブロックのゲートパッド１０２ｂとグランド端子１０５とを接続するボンディングワイヤが長くなることから、このボンディングワイヤが他のボンディングワイヤと接触するおそれもある。
【００１３】
一方、図１８に示す例では、外部にグランド端子１０５を設けることを止めて、不良品のセルブロックのゲート電極に接続されたゲートパッド１０２ｂをエミッタパッド１０３ｂにワイヤボンディングにより接続するように構成している。この構成の場合、リードフレームにグランド端子１０５を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることもなくなり、ボンディングワイヤが他のボンディングワイヤに接触することもなくなる。
【００１４】
しかし、図１８の構成において、チップ１０１の表面から冷却するように構成しようとした場合、即ち、ヒートシンク用の平板状のエミッタ端子をチップ１０１の表面にエミッタパッド１０３ａ〜１０３ｆに接続するように半田付けする構成の場合、不良品のセルブロックのゲートパッド１０２ｂをエミッタパッド１０ｂにワイヤボンディングしているので、上記平板状のエミッタ端子をチップ１０１の表面に半田付けできない。従って、図１８のチップは、チップ１０１の表面から冷却する構造のデバイスに適用できないという不具合がある。
【００１５】
即ち、上記した出願の構成（図１７及び図１８参照）の場合、上述したようないくつかの不具合が改善すべき課題となっている。
【００１６】
そこで、本発明の目的は、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止でき、しかも、リードフレームの加工を簡単化し、パッケージサイズを小さくでき、ボンディングワイヤが他のボンディングワイヤと接触することを防止し、また、チップの表面から冷却する構造のデバイスにも適用できる絶縁ゲート型パワーＩＣを提供することにある。
【００１７】
【課題を解決するための手段】
請求項１の発明によれば、半導体基板の表面に複数のセルブロックを設け、これらセルブロックに互いに独立するゲート電極をそれぞれ設け、半導体基板の一辺部に各ゲート電極にそれぞれ接続された複数のゲートパッドを設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。そして、請求項１の発明の場合、半導体基板における前記複数のゲートパッドの間の部位にエミッタ電位を有するパッドを複数設けたので、不良品のセルブロックのゲート電極に接続されたゲートパッドをエミッタ電位を有するパッドにワイヤボンディングにより接続することが可能となる。これにより、リードフレームにグランド端子を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることもなくなり、ボンディングワイヤが他のボンディングワイヤに接触することもなくなる。更に、エミッタ電位を有するパッドは、半導体基板の一辺部において複数のゲートパッドの間の部位に配置されているだけであるから、ヒートシンク用のエミッタ端子をチップの表面に半田付けすることが可能となる。従って、チップ１の表面から冷却する構造のデバイスにも適用することができる。
【００１９】
請求項２の発明においては、前記複数のセルブロックのうちの揃ったしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、不揃いのしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続した。この構成によれば、絶縁ゲート型パワーＩＣ内の各セルブロックのしきい値電圧Ｖｔｈが揃うので、電流が各セルブロックに均一に流れるようになり、チップの破壊耐量の低下を防止できる。ちなみに、絶縁ゲート型パワーＩＣ内の１つのセルブロックのしきい値電圧Ｖｔｈが他のものよりも低いと、電流がその１つのセルブロックに集中して流れるようになるから、チップの破壊耐量が低下する。
【００２０】
請求項３の発明においては、前記半導体基板の表面に設けられエミッタ電極に接続されたエミッタパッドを備え、前記半導体基板の裏面に設けられたコレクタ電極を備え、前記半導体基板の裏面に前記コレクタ電極に接続されるように半田付けされたヒートシンク用のコレクタ端子を備え、前記半導体基板の表面に前記エミッタパッドに接続されるように半田付けされたヒートシンク用のエミッタ端子を備え、そして、前記半導体基板、前記ゲート端子、前記コレクタ端子及び前記エミッタ端子をモールドする樹脂を備える構成とした。この構成は、ヒートシンク用のエミッタ端子及びコレクタ端子を介してチップの両面から冷却することが可能なデバイスである。
【００２１】
また、請求項４の発明のように、前記半導体基板の表面に設けられエミッタ電極に接続されたエミッタパッドを備え、このエミッタパッドが接続された外部のエミッタ端子とを備え、前記ゲートパッドと前記ゲート端子との接続をワイヤボンディングにより実行し、前記ゲートパッドと前記エミッタ電位を有するパッドとの接続をワイヤボンディングにより実行し、前記エミッタパッドと前記エミッタ端子との接続をワイヤボンディングにより実行するように構成することが好ましい。
【００２２】
更に、請求項５の発明においては、半導体基板に設けられ複数のゲート電極にそれぞれ接続された複数の第１ゲートパッドを備えると共に、半導体基板に設けられエミッタ電極に接続されたエミッタパッドを備え、このエミッタパッドの配設領域内に設けられ複数のゲート電極にそれぞれ接続された複数の第２ゲートパッドを備え、そして、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続された第２ゲートパッドを覆うように設けられた絶縁層を備えるように構成した。この構成によれば、ヒートシンク用の平板状のエミッタ端子をチップのエミッタパッドに半田付けするときに、不良品のセルブロックのゲート電極に接続された第２ゲートパッドをエミッタパッドに接続できる。従って、請求項１の発明とほぼ同様な作用効果を得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用した第１の実施例について、図１ないし図８を参照しながら説明する。まず、図３は本実施例のＩＧＢＴのチップ１の縦断面構造を概略的に示す縦断面模式図である。この図３に示すように、本実施例のＩＧＢＴはトレンチゲート型ＩＧＢＴである。このＩＧＢＴのチップ１は、半導体基板である例えばｐ＋基板（ｐ＋シリコン基板）２を備えており、このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層４が順にエピタキシャル成長法を用いて形成されている。
【００２４】
そして、ｎ−ドリフト層４の上面には、ｐベース層５が形成されている。このｐベース層５には、多数のトレンチ６が上記ｐベース層５を貫通してｎ−ドリフト層４に達するように形成されている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は例えば酸化シリコン膜或いはＯＮＯ膜で形成されており、ゲート電極８は例えば多結晶シリコンで形成されている。
【００２５】
更に、ｐベース層５の表面におけるトレンチ６の上部に接する部分には、高濃度のｎ＋エミッタ層９が選択的に形成されている。そして、ｐベース層５の上面には、エミッタ電極１０がｐベース層５とｎ＋エミッタ層９に接するように形成されている。また、ｐ＋基板２の裏面（下面）には、コレクタ電極１１が形成されている。
【００２６】
ここで、上記した構成のＩＧＢＴのチップ１、即ち、半導体基板２の表面は、複数（即ち、２個以上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に分割されるように構成されている（図２も参照）。即ち、ＩＧＢＴ１のチップの表面には、複数のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）が設けられている。尚、セルブロック１２の個数については、ＩＧＢＴ１のチップのサイズによって好ましい個数が変化するが、本実施例の場合、図１に示すように、例えば６個設けるように構成したが、これに限られるものではなく、１０〜２０個程度設けることも好ましい。
【００２７】
そして、各セルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に設けられているゲート電極８は、セルブロック毎に互いに独立する（即ち、電気的に分離される）ように構成されている。ここで、隣接する２つのセルブロック１２、１２の境界部分の縦断面模式図を、図４に示す。この図４に示すように、２つのセルブロック１２、１２の境界部分には、分離用の酸化膜（Ｓｉ０_２膜）１３が形成されており、この酸化膜１３の上に、電気的に分離されたゲート電極８ａ、８ｂが形成されている。ゲート電極８ａ、８ｂ、８の上には、層間絶縁膜（Ｓｉ０_２膜）１４が形成されている。そして、左側のゲート電極８ａは左側のセルブロック１２内の全てのゲート電極８に接続され、右側のゲート電極８ｂは右側のセルブロック１２内の全てのゲート電極８に接続されている。
【００２８】
尚、１個のセルブロック１２に設けられているＭＯＳＦＥＴセルの個数（即ち、ゲート電極８またはトレンチ６の個数）は、セルピッチ及びセルエリアのサイズ（セルブロックのサイズ）により変化するが、例えば数百〜数千個程度である。これは、通常、セルピッチが数μｍ程度であり、セルエリアのサイズが数ｍｍ角程度であるためである。そして、１個のセルブロック１２内のゲート電極８は、図３に示すように、配線層１５により全て互いに接続されている。また、１個のセルブロック１２内のエミッタ電極１０も、図３に示すように、配線層１６により全て互いに接続されている。
【００２９】
さて、図２は、上記ＩＧＢＴのチップ１の平面構造を概略的に示す平面模式図である。この図２に示すように、ＩＧＢＴのチップ１は、ほぼ矩形平板状に構成されており、その表面における複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部位には、セルブロック１２とほぼ同じ形状（または少し小さい形状）の複数個のエミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）が設けられている。
【００３０】
また、ＩＧＢＴ１のチップの表面における一辺部である図２中の上辺部には、ほぼ正方形状の複数のゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）が、上記エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）に対応するように並んで設けられている。
【００３１】
更に、ＩＧＢＴ１のチップの表面における上記ゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）の間の部位には、ほぼ正方形状の複数のパッド１９（１９ａ、１９ｂ、１９ｃ、………）が例えば１個おきに設けられている。これらパッド１９（１９ａ、１９ｂ、１９ｃ、………）は、配線２０により上記エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）に接続されており、エミッタ電位を有している。この構成の場合、エミッタ電位を有するパッド１９（１９ａ、１９ｂ、１９ｃ、………）は、チップ１の表面にゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）に隣接するように設けられている。
【００３２】
また、上記各エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）は、図３において２点鎖線で示すように、各セルブロック１２内の多数のエミッタ電極１０に接続されるように形成されており、前記配線層１６としての機能も有するものである。各エミッタパッド１７は、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたエミッタ端子２１（図１、図５及び図６参照）に例えば半田付けにより接続されている。
【００３３】
上記エミッタ端子２１は、外部電極（例えばリードフレーム）であり、図６に示すように、全体としてほぼＬ字形をなす導体板から構成されている。この場合、エミッタ端子２１は、矩形状部分２１ａと、矩形状の延出部２１ｂとを有している。本実施例の場合、上記エミッタ端子２１は、ヒートシンク（即ち、放熱板）としての機能も有している。即ち、上記エミッタ端子２１は、ヒートシンク用のエミッタ端子であり、チップ１をその表面から冷却するものである。
【００３４】
また、上記各ゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）は、前記配線層１５を介して各セルブロック１２内の多数のゲート電極８に接続されている。この場合、上記配線層１５は、横向きに引き出され、エミッタパッド１７の図２において上下方向の辺部（即ち、２個のエミッタパッド１７の間の部位）に沿うように配置され、各ゲートパッド１８に接続されている。
【００３５】
各ゲートパッド１８は、ＩＢＧＴのチップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたゲート端子２２（図１参照）に例えばワイヤボンディングにより接続されている。ここで、ゲート端子２２に接続するゲートパッド１８は、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（例えばゲートパッド１８ａ、１８ｃ〜１８ｆ）である。これにより、良品のセルブロック１２のゲート電極８（ゲートパッド１８ａ、１８ｃ〜１８ｆ）とゲート端子２２との間は、ボンディングワイヤ２３によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子２２に与えられると、その信号は良品のセルブロック１２のゲート電極８に与えられ、良品のセルブロック１２内の素子が動作するようになっている。
【００３６】
これに対して、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（例えばゲートパッド１８ｂ）は、図１に示すように、チップ１上のエミッタ電位を有するパッド１９ａに例えばワイヤボンディングにより接続されている。これにより、不良品のゲートパッド１８（１８ｂ）とパッド１９ａとの間は、ボンディングワイヤ２３によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１８ｂ）は、エミッタ電位（即ち、ＧＮＤ電位）に固定される構成となる。
【００３７】
これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。尚、上記ゲート端子２２は、外部電極であり、例えばリードフレーム（その一部分）で構成されている。
【００３８】
また、チップ１の裏面のほぼ全面に設けられたコレクタ電極１１は、チップ１の外部と電気的な導通をとるためのパッドとしての機能も有しており、本実施例の場合、チップ１の外部に設けられたコレクタ端子２４（図５及び図６参照）に例えば半田付けにより接続されている。上記コレクタ端子２４は、外部電極（例えばリードフレーム）であり、図６に示すように、全体としてほぼＬ字形をなす導体板から構成されている。この場合、コレクタ端子２４は、矩形状部分２４ａと、矩形状の延出部２４ｂとを有している（図５及び図６参照）。
【００３９】
そして、上記コレクタ端子２４は、ヒートシンク（即ち、放熱板）としての機能も有している。即ち、コレクタ端子２４は、ヒートシンク用のコレクタ端子であり、チップ１をその裏面から冷却するものである。従って、本実施例の場合、チップ１は、その両面からエミッタ端子２１及びコレクタ端子２４を介して冷却（放熱）される構成となっている。
【００４０】
尚、チップ１には、温度センサや電流センサ（いずれも図示しない）等が内蔵されており、これらに接続された複数の制御用パッド（図示しない）が、チップ１の表面に設けられている。上記各制御用パッドは、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられた制御端子２５〜２８（図１参照）に例えばワイヤボンディングにより接続されている。上記制御端子２５〜２８は、外部電極であり、例えばリードフレーム（その一部分）で構成されている。
【００４１】
そして、上述したように、チップ１に各外部端子（リードフレーム）を半田付けすると共に、ワイヤボンディングした後は、図５及び図６に示すように、チップ１及び各外部端子（リードフレーム）を樹脂２９でモールドする。これにより、樹脂モールドされた１個のＩＧＢＴ３０が製造される。上記ＩＧＢＴ３０の場合、エミッタ端子２１及びコレクタ端子２４の矩形状の各延出部２１ｂ、２４ｂが、樹脂２９のモールド体３１の図６中の上端面部から上方へ突出して対向している。
【００４２】
また、ＩＧＢＴ３０のモールド体３１の図６中の右側面には、エミッタ端子２１の矩形状部分２１ａが露出している。同様にして、ＩＧＢＴ３０のモールド体３１の図６中の左側面には、コレクタ端子２４の矩形状部分２４ａ（図５参照）が露出している。尚、上記ＩＧＢＴ３０のモールド体３１の内部には、フリーホイールダイオードのチップ（図示しない）が埋設されている。上記フリーホイールダイオードのチップのアノードパッド（電極）はエミッタ端子２１に例えば半田付けされ、カソードパッド（電極）はコレクタ端子２４に例えば半田付けされている。
【００４３】
さて、本実施例では、図７及び図８に示すように、上記ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造した。尚、上記ＩＧＢＴ３０と外観形状がほぼ同じ構成のＩＧＢＴを６個使用して、６ｉｎ１タイプのＩＧＢＴモジュール（これは、本実施例のＩＧＢＴモジュール３２とほぼ同じ構成のＩＧＢＴモジュールである）を製造した実施例を、本出願人は先に出願している（特願平１１−１３４８０９号）。従って、ここでは、上記ＩＧＢＴモジュール３２について簡単に説明し、詳細な説明は省略する。
【００４４】
図７及び図８に示すように、上記ＩＧＢＴモジュール３２は、冷却ブロック３３と、この冷却ブロック３３の素子収容部３３ａ内に収容されたＩＧＢＴ３０と、このＩＧＢＴ３０を冷却ブロック３３に圧接する放熱ブロック３４、３５とから構成されている。尚、図７及び図８においては、２個のＩＧＢＴ３０だけを示し、残りの４個のＩＧＢＴ３０については図示することを省略した。これら残りの４個のＩＧＢＴ３０を冷却ブロック３３に取り付ける構成は、上記図示する２個のＩＧＢＴ３０を冷却ブロック３３に取り付ける構成と同じである。
【００４５】
上記構成の場合、各ＩＧＢＴ３０は、２枚の絶縁基板３６、３７で挟まれている。これら絶縁基板３６、３７は、高熱伝導性基板であり、例えば窒化アルミニウム等から構成されている。この場合、２枚の絶縁基板３６、３７は、ＩＧＢＴ３０のエミッタ端子２１及びコレクタ端子２４に例えば融着或いは半田付けされている。尚、ＩＧＢＴ３０のゲート端子２２も、図示はしないが、上記絶縁基板３６、３７の一方に例えば融着或いは半田付けされており、外部の端子に接続可能な構成となっている。
【００４６】
そして、上記絶縁基板３６、３７で挟まれたＩＧＢＴ３０は、冷却ブロック３３の素子収容部３３ａの内側面に当接されるように収容され、更に、放熱ブロック３４、３５によって押さえ付けられ、素子収容部３３ａの内側面に圧接されている。この場合、放熱ブロック３５をねじ３８により冷却ブロック３３に締め付け固定することにより、上記圧接状態が保持されるように構成されている。
【００４７】
また、放熱ブロック３４、３５は、例えばアルミニウム等の熱伝導性の良い材料で形成されている。放熱ブロック３４の断面形状は、長方形の一部に斜辺部３４ａを有する形状である。放熱ブロック３５の断面形状は、ほぼ台形状であり、斜辺部３５ａ、３５ａを有している。放熱ブロック３５には、ねじ３８を挿通させる貫通孔が形成されている。
【００４８】
この構成の場合、ねじ３８を締め付けることにより、放熱ブロック３５を図８中下方へ移動させると、放熱ブロック３５の斜辺部３５ａが２個の放熱ブロック３４の斜辺部３４ａに当たって押すことにより、２個の放熱ブロック３４が図８中左右方向へ押される。これにより、２個のＩＧＢＴ３０が冷却ブロック３３の素子収容部３３ａの内側面に押し付けられて圧接される構成となっている。
【００４９】
また、冷却ブロック３３は、例えばアルミニウム等の熱伝導性の良い材料で形成されている。この冷却ブロック３３には、２個のＩＧＢＴ３０を収容する素子収容部３３ａが３個設けられており、計６個のＩＧＢＴ３０を収容固定することが可能になっている。そして、上記冷却ブロック３３の内部には、図８に示すように、例えば水等の冷媒Ｗを流通させる冷媒流路３９が形成されている。この場合、外部から冷媒Ｗを冷媒流路３９内に供給すると共に、冷媒流路３９内を流れた冷媒Ｗを外部へ取り出すことが可能なように構成されている。これにより、冷却ブロック３３ひいてはＩＧＢＴ３０を十分に冷却できる構成となっている。
【００５０】
次に、上記した構成のＩＧＢＴ３０のチップ１を製造する工程について簡単に説明する。まず、ウエハに対して周知の半導体ウエハプロセスを実行することにより、デバイスを形成する工程を行う。この工程の実行により、ウエハの上に図２〜図４に示すような構成のＩＧＢＴのチップ１が多数形成される。
【００５１】
上記デバイス形成工程を行った後は、ウエハ上の各チップ１を検査する工程を実行する。この場合、まず、周知のテストエレメントグループウエハアクセプタンステスト（ＴＥＧＷＡＴ）を実行する。続いて、周知のウエハアクセプタンステスト（ＷＡＴ）を実行する。そして、このＷＡＴの実行時に、各チップ１について、複数のセルブロック１２の各良否の判定を行うように構成されている。上記各セルブロック１２の良否の判定は、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。
【００５２】
具体的には、ＩＧＢＴのチップ１に各セルブロック１２に対応するエミッタパッド１７及びゲートパッド１８が形成されているので、上記検査装置の検査用針を１番目のセルブロック１２ａのエミッタパッド１７ａ及びゲートパッド１８ａに立てて（接続して）、ゲート電極８とエミッタ電極１０との間の耐圧を測定する。このとき、例えば２０Ｖ以上の耐圧があれば、そのセルブロック１２ａは良品であると判定し、そうでなければ（２０Ｖ未満の耐圧であれば）、そのセルブロック１２ａは不良品であると判定するようになっている。続いて、２番目以降のセルブロック１２ｂについても、同様にして、ゲート電極８とエミッタ電極１０との間の耐圧を順に測定していくように構成されている。
【００５３】
そして、全てのセルブロック１２について、ゲート電極８とエミッタ電極１０間の耐圧を測定して、良否の判定を完了したら、その良否の判定データを記憶し、次のチップ１についても、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。以下、ウエハ上の全てのチップ１について、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。
【００５４】
上記ＷＡＴを実行した後は、ウエハを切断するダイシング工程を実行する。この後、上記切断されたチップ１を外部の電極（リードフレーム等）に接続する工程を実行する。
【００５５】
この場合、まず、チップ１のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けすると共に、チップ１のコレクタ電極１１にヒートシンク用のコレクタ端子２４を半田付けする。この後、上述した良否の検査結果に基づいて、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ａ、１８ｃ〜１８ｆ）を、チップ１の外部のリードフレームのゲート端子２２にワイヤボンディングにより接続する。これと共に、上記した良否の検査結果に基づいて、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ｂ）を、チップ１上のエミッタ電位を有するパッド１９ａにワイヤボンディングにより接続する。
【００５６】
そして、半田付け及びワイヤボンディングが完了した後は、図５及び図６に示すように、チップ１及び各外部端子（リードフレーム）を樹脂２９でモールドする工程を実行する。これにより、樹脂２９でモールドされたＩＧＢＴ３０が製造される。
【００５７】
次に、本実施例では、図７及び図８に示すように、上記ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造する。まず、各ＩＧＢＴ３０を２枚の絶縁基板３６、３７で挟む。この場合、２枚の絶縁基板３６、３７をＩＧＢＴ３０の両面に融着或いは半田付けにより取り付ける。続いて、上記絶縁基板３６、３７で挟まれたＩＧＢＴ３０を、冷却ブロック３３の素子収容部３３ａの内側面に当接させるように収容し、更に、放熱ブロック３４、３５によって押さえ付ける。この場合、ねじ３８により放熱ブロック３５を冷却ブロック３３に締め付け固定することにより、ＩＧＢＴ３０を冷却ブロック３３の素子収容部３３ａの内側面に圧接し、その圧接状態を保持する。これにより、ＩＧＢＴモジュール３２の組み付けが完了する。
【００５８】
このような構成の本実施例によれば、１個のＩＧＢＴのチップ１（半導体基板）の表面に複数のセルブロック１２を設け、これらセルブロック１２に互いに独立する複数のゲート電極８をそれぞれ設け、そして、ＩＧＢＴのチップ１に各ゲート電極８にそれぞれ接続されたボンディング用の複数のゲートパッド１８を設けた。これによって、複数のゲートパッド１８を利用することにより、周知の検査装置を使用して、複数のセルブロック１２の各良否の判定を容易に行うことができる。
【００５９】
そして、上記構成の場合、良品のセルブロック１２のゲートパッド１８だけを、外部のゲート端子２２に接続することが可能になる。このため、複数個のセルブロック１２の中に不良品がある場合でも、良品のセルブロック１２だけでＩＧＢＴ（絶縁ゲート型パワーＩＣ）を構成することができ、ＩＧＢＴが正常に動作するようになる。これにより、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【００６０】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のＩＧＢＴの構成と同じで済む。というのは、ゲートパッド１８をセルブロック１２毎に設けることは、フォトマスクのパターン設計の変更で容易に実現することができるためである。従って、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止でき（即ち、歩留りを高くすることができ）、しかも、特開平８−１９１１４５号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【００６１】
また、上記実施例では、チップ１の表面にゲートパッド１８に隣接するようにエミッタ電位を有するパッド１９を複数設けたので、不良品のセルブロック１２のゲート電極８に接続されたゲートパッド１８をエミッタ電位を有するパッド１９にワイヤボンディングにより接続することが可能となる。これにより、リードフレームにグランド端子を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることを防止できると共に、ボンディングワイヤが他のボンディングワイヤに接触することも防止できる。
【００６２】
更に、上記実施例では、エミッタ電位を有するパッド１９を、ゲートパッド１８に隣接するように配置したので、不良品のセルブロック１２のゲートパッド１８をエミッタ電位を有するパッド１９にワイヤボンディングする構成としても、ヒートシンク用のエミッタ端子２１をチップ１の表面に半田付けすることが可能となる。従って、本実施例のＩＧＢＴ３０のチップ１を、チップの表面から冷却する構造のデバイスにも適用することができる。
【００６３】
そして、上記実施例では、チップ１の表面のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けすると共に、チップ１の裏面のコレクタ電極１１にヒートシンク用のコレクタ端子２４を半田付けする構成としたので、ヒートシンク用のエミッタ端子２１及びコレクタ端子２４を介してチップ１の両面からスムーズに冷却することが可能となる。
【００６４】
図９は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一部分には、同一符号を付している。上記第２の実施例では、エミッタ電位を有するパッド１９をエミッタパッド１７に接続するに当たって、複数のエミッタ電位を有するパッド１９ａ〜１９ｃを配線４０により互いに接続し、上記複数のエミッタ電位を有するパッド１９ａ〜１９ｃのうちの図９中左端のパッド１９ａを、配線４１により左端のエミッタパッド１７ａに接続するように構成した。
【００６５】
上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００６６】
図１０は、本発明の第３の実施例を示すものである。この第３の実施例では、複数のセルブロック１２のうちの、揃ったしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８を外部のゲート端子２２に接続すると共に、不揃いのしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８をエミッタ電位を有するパッド１９に接続するように構成した。
【００６７】
具体的には、ＩＧＢＴのチップ１の半導体ウエハプロセスが完了した後、ウエハ上の各チップ１を電気的に検査する工程において、各チップ１内の複数のセルブロック１２毎のしきい値電圧Ｖｔｈをすべて測定する。尚、半導体ウエハプロセスが完了した状態のチップ１の構成は、第１の実施例または第２の実施例のチップ１の構成と同じ構成で良い。
【００６８】
そして、セルブロック１２毎のしきい値電圧Ｖｔｈを測定するに当たっては、例えば、図９中左端のセルブロック１２ａのしきい値電圧Ｖｔｈを測定する場合、ゲートパッド１８ｂ〜１８ｆをエミッタ電位に固定し、ゲートパッド１８ａだけにゲートバイアスを印加して測定する。以下、同様にして、各セルブロック１２毎のしきい値電圧Ｖｔｈを測定していけば良い。
【００６９】
ここで、例えばセルブロック１２ｂのしきい値電圧Ｖｔｈが他のものよりも低かったとする、即ち、セルブロック１２ｂ内に局所的にしきい値電圧Ｖｔｈが低いセル領域が存在したとする。すると、セルブロック１２ｂ以外のセルブロック１２のしきい値電圧Ｖｔｈの測定結果は、図１０（ａ）に示す通りとなり、セルブロック１２ｂのしきい値電圧Ｖｔｈの測定結果は、図１０（ｂ）に示す通りとなる。
【００７０】
上記図１０（ａ）、（ｂ）において、横軸はゲートバイアス（電圧）Ｖｇであり、縦軸はコレクタ電流Ｉｃの対数値である。この場合、図１０（ｂ）の方が、図１０（ａ）よりもしきい値電圧Ｖｔｈが低いことがわかる。
【００７１】
さて、上記チップ１内の全て（６個）のセルブロック１２（即ち、しきい値電圧Ｖｔｈが低いセルブロック１２ｂを含めて）を動作させたとすると、大電流のスイッチング時に、電流がしきい値電圧Ｖｔｈが低いセルブロック１２ｂに集中してしまい、チップ１の破壊耐量が低下するという不具合が発生する。
【００７２】
そこで、第３の実施例においては、しきい値電圧Ｖｔｈが低いセルブロック１２ｂが動作しないように結線する構成とした。即ち、しきい値電圧Ｖｔｈが揃ったセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ａ、１８ｃ〜１８ｆ）を、チップ１の外部のリードフレームのゲート端子２２に例えばワイヤボンディングにより接続する。これと共に、しきい値電圧Ｖｔｈが低い（不揃いの）セルブロック１２ｂのゲート電極８に接続されているゲートパッド１８（１８ｂ）を、チップ１上のエミッタ電位を有するパッド１９ａに例えばワイヤボンディングにより接続する。
【００７３】
このように結線すると、しきい値電圧Ｖｔｈが低いセルブロック１２ｂが動作しなくなり、このセルブロック１２ｂ内の局所的にしきい値電圧Ｖｔｈが低いセル領域がオフ状態に保持される。このため、大電流のスイッチング時に、電流がしきい値電圧Ｖｔｈが低いセルブロック１２ｂに集中することがなくなり、チップ１の破壊耐量が低下することを防止できる。
【００７４】
尚、上述した以外の第３の実施例の構成は、第１の実施例または第２の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例または第２の実施例とほぼ同じ作用効果を得ることができる。
【００７５】
また、第３の実施例と、第１の実施例または第２の実施例とを組み合わせるように構成しても良い。即ち、複数のセルブロック１２のうちの、良品のセルブロック１２のゲート電極に接続されたゲートパッド１８と、揃ったしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８とを外部のゲート端子２２に接続すると共に、不良品のセルブロック１２のゲート電極に接続されたゲートパッド１８と、不揃いのしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８とをエミッタ電位を有するパッド１９に接続するように構成しても良い。
【００７６】
尚、上記各実施例では、チップ１の表面において、エミッタ電位を有するパッド１９ａ〜１９ｃをゲートパッド１８ａ〜１８ｆの各間に１つおきに位置するように設けたが、これに限られるものではなく、ゲートパッド１８ａ〜１８ｆの各間にそれぞれ配設したり、ゲートパッド１８ａ〜１８ｆの各周囲の適当な部位に配設したりするように構成しても良い。また、エミッタ電位を有するパッド１９の大きさや形状も適宜変形することができる。
【００７７】
また、上記各実施例では、チップ１のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けする構成としたが、これに代えて、エミッタパッド１７を通常のリードフレームからなるエミッタ端子にワイヤボンディングするように構成しても良い。
【００７８】
また、図１１ないし図１６は、本発明の第４の実施例を示すものである。尚、第１の実施例と同一部分には、同一符号を付している。上記第４の実施例では、図１３に示すように、第１の実施例と同様にして、ＩＧＢＴのチップ１の表面における一辺部に複数のゲートパッド５１（５１ａ、５１ｂ、５１ｃ、………）を設けているが、これらゲートパッド５１の間にはエミッタパッドを設けていない。この場合、上記複数のゲートパッド５１（５１ａ、５１ｂ、５１ｃ、………）が本発明の第１ゲートパッドを構成している。
【００７９】
また、チップ１の表面に設けられた複数のエミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）の第１ゲートパッド５１側の端部には、図１１に示すように、ほぼ矩形状の切欠部５２が形成されている。この切欠部５２部分には、エミッタパッド１７を構成する導体（例えばアルミ等の金属）パターンが設けられていない構成となっている。この場合、切欠部５２は、エミッタパッド１７の配設領域内に配置される構成となっている。上記切欠部５２は、矩形状部５２ａと、この矩形状部５２ａの内部とエミッタパッド１７の外部との間を連通する連通部５２ｂとから構成されている。
【００８０】
そして、上記複数の矩形状部５２ａの内部には、それぞれ矩形状の第２ゲートパッド５３が設けられている。これにより、複数の第２ゲートパッド５３は、エミッタパッド１７の配設領域内に設けられる構成となっている。この構成の場合、第２ゲートパッド５３とエミッタパッド１７の間は、絶縁されている。そして、上記複数の第２ゲートパッド５３は、それぞれ複数の第１ゲートパッド５１と接続線（導体パターン）５４を介して接続されている。上記接続線５４は、切欠部５２の連通部５２ｂ内を通るように配置されている。これにより、複数の第２ゲートパッド５３は、接続線５４及び第１ゲートパッド５１を介して複数のゲート電極８にそれぞれ接続されている。尚、チップ１の表面は、上記各パッド１７、５１、５３の表面部分を除いてパッシベーション膜で覆われている。
【００８１】
更に、上記複数の第２ゲートパッド５３は、図１２に示すように、それぞれ絶縁層５５により覆われている。このように、各第２ゲートパッド５３を絶縁膜５５で覆った状態まで半導体ウエハプロセスを実行したＩＧＢＴのチップ１を、図１３に示す。
【００８２】
さて、第４の実施例では、上記図１３に示す状態のチップ１を検査し、複数のセルブロック１２の良否の判定を実行する。そして、不良品のセルブロック１２が存在した場合には、その不良品のセルブロック１２のゲート電極に接続された第２ゲートパッド５３を覆う絶縁層５５を例えばレーザートリミング等の方法により剥がす。図１４は、例えば左から４番目のセルブロック１２が不良品であった場合に、そのセルブロック１２に対応する第２ゲートパッド５３を覆う絶縁層５５を剥がした状態を示している。この図１４においては、斜線を付した領域によって、絶縁層５５を剥がした第２ゲートパッド５３を示している。
【００８３】
この後、上記チップ１を外部の電極（リードフレーム等）に接続する工程を実行する。この場合、図１５及び図１６に示すように、まず、チップ１のエミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けする。この放熱板５６の半田付けにより、不良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３がエミッタパッド１７に接続（短絡）される。尚、良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３と放熱板５６の間は絶縁層５５で絶縁されている。
【００８４】
そして、図１６に示すように、上記放熱板５６にヒートシンク兼電極用のエミッタ端子５７を半田付けする。これと共に、チップ１のコレクタ電極１１にヒートシンク兼電極用のコレクタ端子２４を半田付けする。この後、図１６に示すように、良品のセルブロック１２のゲート電極８に接続されている第１ゲートパッド５１を、チップ１の外部のリードフレームのゲート端子２２にワイヤボンディングにより接続する。
【００８５】
続いて、半田付け及びワイヤボンディングが完了した後は、図１６に示すように、チップ１及び各外部端子（ヒートシンク及びリードフレーム）を樹脂２９でモールドする工程を実行する。これにより、樹脂２９でモールドされたＩＧＢＴ３０が製造される。
【００８６】
尚、上述した以外の第４の実施例の構成は、第１の実施例の構成とほぼ同じ構成となっている。従って、第４の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００８７】
特に、第４の実施例においては、チップ１の表面に、複数の第１ゲートパッド５１を設けると共に、エミッタパッ１７の配設領域内に複数の第２ゲートパッド５３を設け、複数のセルブロック１２のうちの良品のセルブロック１２の第２ゲートパッド５３を絶縁層５５で覆うように構成した。即ち、不良品のセルブロック１２のゲート電極に接続された第２ゲートパッド５３を覆う絶縁層５５を剥がしておくように構成した。
【００８８】
この構成によれば、チップ１のエミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けしたときに、不良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３がエミッタパッド１７に接続（短絡）される。従って、不良品のセルブロック１２に対応するゲートパッドをソース電位のパッドや端子等にワイヤボンディングする作業を不要にし得る。
【００８９】
尚、上記第４の実施例において、複数の第２ゲートパッド５３を設ける領域、即ち、エミッタパッ１７の配設領域内とは、エミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けしたときに、放熱板５６により第２ゲートパッド５３とエミッタパッド１７を短絡（接続）できるような位置をすべて含む領域である。
【００９０】
また、上記第４の実施例では、すべての第２ゲートパッド５３を絶縁層５５で覆うように構成した後、不良品のセルブロック１２に対応する第２ゲートパッド５３を覆う絶縁層５５を剥がすように構成したが、これに代えて、第２ゲートパッド５３を絶縁層５５で覆う前に、セルブロック１２の良否の判定を実行し、不良品のセルブロック１２に対応する第２ゲートパッド５３だけを絶縁層５５で覆うように構成しても良い。尚、絶縁層５５としては、半田レジスト等を用いることが好ましい。
【００９１】
また、上記第４の実施例では、複数の第２ゲートパッド５３を、エミッタパッ１７の切欠部５２内に設けるように構成したが、これに限られるものではなく、例えば、エミッタパッ１７の上面に絶縁層を介して第２ゲートパッドを積層するように構成しても良い。このように構成した場合も、ほぼ同様な作用効果を得ることができる。
【００９２】
更に、上記第４の実施例では、第２ゲートパッド５３と第１ゲートパッド５１を接続線５４を介して接続することにより、第２ゲートパッド５３をゲート電極８に接続するように構成したが、これに代えて、第１ゲートパッド５１を間に介することなく第２ゲートパッド５３をゲート電極８に接続するように構成しても良い。
【００９３】
尚、上記各実施例では、ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造したが、これに限られるものではなく、２ｉｎ１タイプＩＧＢＴモジュール、７ｉｎ１タイプＩＧＢＴモジュール、ＩＧＢＴディスクリートパッケージ等を製造するように構成しても良い。
【００９４】
更にまた、上記各実施例では、複数のゲートパッド１８、５１をＩＧＢＴのチップ１の表面の一辺部に並べて配置するように構成したが、これに限られるものではなく、複数のゲートパッド１８の配置位置は、ゲートパッド１８を外部のゲート端子２２に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、ｎチャネルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐチャネルタイプのものに適用しても良い。
【００９５】
また、上記各実施例においては、本発明をＩＧＢＴに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣ、例えばＭＯＳＦＥＴやＭＯＳ型の電界効果素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すものであり、ＩＧＢＴのチップとリードフレームのゲート端子とをワイヤボンディングした状態を示す平面図
【図２】ＩＧＢＴのチップの部分平面図
【図３】ＩＧＢＴのチップの縦断面模式図
【図４】ＩＧＢＴのチップのセルブロックの境界部分の縦断面模式図
【図５】ＩＧＢＴのチップを樹脂モールドした状態の断面図
【図６】ＩＧＢＴのチップを樹脂モールドした状態の斜視図
【図７】ＩＧＢＴモジュールの部分斜視図
【図８】ＩＧＢＴモジュールの部分縦断面図
【図９】本発明の第２の実施例を示す図１相当図
【図１０】本発明の第３の実施例を示すものであり、セルブロックのゲートバイアスＶｇとコレクタ電流Ｉｃとの関係を示す図
【図１１】本発明の第４の実施例を示すＩＧＢＴのチップの部分拡大平面図
【図１２】ＩＧＢＴのチップの部分拡大平面図
【図１３】ＩＧＢＴのチップの平面図
【図１４】ＩＧＢＴのチップの平面図
【図１５】ＩＧＢＴのチップに放熱板を半田付けした状態の平面図
【図１６】図５相当図
【図１７】従来構成を示す図１相当図
【図１８】異なる従来構成を示す図１相当図
【符号の説明】
１はチップ、２はｐ＋基板（半導体基板）、６はトレンチ、７はゲート絶縁膜、８はゲート電極、９はｎ＋エミッタ層、１０はエミッタ電極、１１はコレクタ電極、１２はセルブロック、１３は酸化膜、１４は層間絶縁膜、１７はエミッタパッド、１８はゲートパッド、１９はエミッタ電位を有するパッド、２０は配線、２１はエミッタ端子、２２はゲート端子、２３はボンディングワイヤ、２４はコレクタ端子、２５、２６、２７、２８は制御端子、２９は樹脂、３０はＩＧＢＴ、３１はモールド体、３２はＩＧＢＴモジュール、３３は冷却ブロック、３４は放熱ブロック、３５は放熱ブロック、３６、３７は絶縁基板、５１は第１ゲートパッド、５２は切欠部、５３は第２ゲートパッド、５４は接続線、５５は絶縁層、５６は放熱板、５７はエミッタ端子を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an insulated gate power IC having a gate electrode for current control on the surface of a semiconductor substrate.
[0002]
[Prior art]
For example, in an IGBT (insulated gate bipolar transistor) which is a power IC for high withstand voltage and large current, when the chip size is increased, the ratio of the area occupied by the withstand voltage structure (eg guard ring structure) provided on the outer periphery of the chip is Can be small. Moreover, since the number of parts can be reduced, the assembly structure can be simplified and the cost can be reduced. For this reason, it is desirable to make a large chip. For example, in the case of a 600A IGBT module, the necessary chip size is about 20 mm square.
[0003]
On the other hand, in a semiconductor wafer process for manufacturing an IGBT, a defect such as a short circuit between a gate and an emitter may occur due to a defect caused by particles or the like. A field effect transistor such as an IGBT controls the current flowing between the collector and the emitter by controlling the voltage applied to the gate electrode, but the gate-emitter short-circuit or insulation is performed even at one place on the chip. If there is a place where it is not kept, normal control cannot be performed and the chip cannot be used. Furthermore, the above-described defects are more likely to occur as the chip size increases, and there is a problem that the yield rate (ie, yield) decreases.
[0004]
As a technique for solving such a problem, there is a method for manufacturing an IGBT described in JP-A-8-191145. In this method, it is proposed that the IGBT is divided into a plurality of cell blocks (gate blocks) and a wiring is taken out from each gate block to a gate bonding pad common to each block to have a two-layer wiring structure. In the case of the above method, during the semiconductor wafer process, that is, after the formation of the first-layer gate wiring set for each block, for each of the plurality of cell blocks, whether or not the gate and the emitter are short-circuited, that is, Pass / fail judgment is performed. After that, an interlayer insulating film is formed, and according to the result of pass / fail judgment, a polyimide liquid is dropped by a dispenser or the like on each block via hole provided in the interlayer insulating film, and only the first layer gate wiring of a good cell block Is connected to the second-layer gate wiring, and the first-layer gate wiring of the defective cell block is separated from the second-layer gate wiring to form a two-layer wiring that is short-circuited to the source electrode.
[0005]
According to this method, even when a defective block exists in a plurality of cell blocks, the IGBT can be configured with only good cell blocks, so that the IGBT operates normally. Accordingly, it is possible to prevent the non-defective product rate from decreasing.
[0006]
[Problems to be solved by the invention]
However, in the method of the above publication, a semiconductor that forms a multi-layer wiring structure that determines whether or not a plurality of cell blocks are acceptable during the semiconductor wafer process, and then selects only good cell blocks and connects them to the gate bonding pad. Since the wafer process has to be executed, there is a drawback that the process becomes very complicated. In addition, it is actually very difficult to determine the quality of a cell block by measuring electrical characteristics during the semiconductor wafer process (the specific method is not disclosed at all in the above publication). At the same time, since the manufacturing equipment is contaminated, it is considered almost impossible to actually use the method disclosed in the above publication.
[0007]
On the other hand, the present inventor has invented a configuration that eliminates the drawbacks of the method described in the above publication and has filed an application (Japanese Patent Application No. 11-288250) first. This application is still unpublished. In the configuration of the above application, gate electrodes independent from each other are provided for each of a plurality of cell blocks, and a plurality of gate pads respectively connected to these gate electrodes are provided.
[0008]
According to this configuration, by using a plurality of gate pads, it is possible to easily determine the quality of a plurality of cell blocks using a known inspection apparatus. In the case of this configuration, only the gate pad of the non-defective cell block is connected to the external gate terminal by, for example, wire bonding. For this reason, even when there is a defective product in a plurality of cell blocks, a semiconductor device (insulated gate type power IC) can be configured with only good cell blocks, and the semiconductor device will operate normally. Therefore, it is possible to prevent the yield rate (yield) from decreasing.
[0009]
In the case of the above configuration, the number of semiconductor wafer processes is the same as that of the conventional configuration. Therefore, even when the chip size of the semiconductor device is increased, it is possible to prevent the yield rate from decreasing and to prevent the semiconductor wafer process from becoming complicated.
[0010]
An example of the configuration of the above application is shown in FIGS. In the example shown in FIG. 17, a plurality of gate pads 102 a to 102 f are provided on the upper side portion of the surface of the IGBT chip 101, and these gate pads 102 a to 102 f are formed on the gate electrodes (not shown) of a plurality of cell blocks (not shown). (Not shown). A plurality of emitter pads 103 a to 103 f are provided on the surface of the chip 101.
[0011]
In this configuration, the gate pads 102a and 102c to 102f connected to the gate electrode of the non-defective cell block among the plurality of cell blocks are connected to the external gate terminal 104 by wire bonding, and the defective cell block The gate pad 102b connected to the gate electrode is connected to the external ground terminal 105 by wire bonding. The emitter pads 103a to 103f are connected to the external emitter terminal 106 by wire bonding.
[0012]
However, in the case of the above configuration, since the ground terminal 105 must be separately formed almost parallel to the gate terminal 104 as an external electrode (that is, a lead frame) of the chip 101, the processing of the lead frame becomes complicated. Manufacturing costs can be high. Further, since the lead frame becomes large, there is a problem that the package size becomes large. Further, since the bonding wire connecting the gate pad 102b of the defective cell block and the ground terminal 105 becomes long, the bonding wire may come into contact with another bonding wire.
[0013]
On the other hand, in the example shown in FIG. 18, the provision of the ground terminal 105 outside is stopped, and the gate pad 102b connected to the gate electrode of the defective cell block is connected to the emitter pad 103b by wire bonding. ing. In this configuration, since it is not necessary to provide the ground terminal 105 on the lead frame, the processing of the lead frame is simplified, and the manufacturing cost is reduced accordingly. Further, the package size does not increase, and the bonding wire does not come into contact with other bonding wires.
[0014]
However, in the configuration of FIG. 18, when it is intended to cool from the surface of the chip 101, that is, soldering so that a flat plate emitter terminal for heat sink is connected to the emitter pad 103 a to 103 f on the surface of the chip 101. In the case of the structure to be attached, since the gate pad 102b of the defective cell block is wire-bonded to the emitter pad 10b, the flat emitter terminal cannot be soldered to the surface of the chip 101. Therefore, the chip of FIG. 18 has a problem that it cannot be applied to a device having a structure of cooling from the surface of the chip 101.
[0015]
That is, in the case of the configuration of the above-described application (see FIGS. 17 and 18), some problems as described above are problems to be improved.
[0016]
Therefore, an object of the present invention is to prevent a reduction in the yield rate even when the chip size is increased, to prevent the semiconductor wafer process from becoming complicated, and to simplify the processing of the lead frame. Another object of the present invention is to provide an insulated gate power IC that can reduce the package size, prevent a bonding wire from coming into contact with another bonding wire, and can be applied to a device having a structure of cooling from the surface of a chip.
[0017]
[Means for Solving the Problems]
According to the first aspect of the present invention, a plurality of cell blocks are provided on the surface of the semiconductor substrate, and gate electrodes independent from each other are provided on the cell blocks. One side of Since a plurality of gate pads respectively connected to each gate electrode are provided, even when the chip size is increased, the yield rate can be prevented from decreasing and the semiconductor wafer process becomes complicated. Can be prevented. In the case of the invention of claim 1, a semiconductor substrate In the region between the plurality of gate pads Since a plurality of pads having the emitter potential are provided, the gate pad connected to the gate electrode of the defective cell block can be connected to the pad having the emitter potential by wire bonding. Thereby, since it is not necessary to provide a ground terminal in the lead frame, the processing of the lead frame is simplified, and the manufacturing cost is reduced accordingly. Further, the package size does not increase, and the bonding wire does not come into contact with other bonding wires. Furthermore, the pad having the emitter potential is In one side of the semiconductor substrate, between the gate pads Since it is only disposed, the emitter terminal for the heat sink can be soldered to the surface of the chip. Accordingly, the present invention can be applied to a device having a structure in which cooling is performed from the surface of the chip 1.
[0019]
Claim 2 In the invention, the gate pad connected to the gate electrode of the cell block having the uniform threshold voltage Vth among the plurality of cell blocks is connected to the external gate terminal, and the irregular threshold voltage Vth. A gate pad connected to the gate electrode of the cell block having the gate is connected to the pad having the emitter potential. According to this configuration, the threshold voltages Vth of the respective cell blocks in the insulated gate power IC are equalized, so that the current flows uniformly to the respective cell blocks, and it is possible to prevent the chip breakdown resistance from being lowered. By the way, if the threshold voltage Vth of one cell block in the insulated gate type power IC is lower than the other, current flows in a concentrated manner in the one cell block. descend.
[0020]
Claim 3 In the invention, an emitter pad provided on the surface of the semiconductor substrate and connected to an emitter electrode is provided, a collector electrode provided on the back surface of the semiconductor substrate is provided, and the back surface of the semiconductor substrate is connected to the collector electrode. A collector terminal for the heat sink soldered so as to have an emitter terminal for the heat sink soldered so as to be connected to the emitter pad on the surface of the semiconductor substrate, and the semiconductor substrate and the gate A resin for molding the terminal, the collector terminal, and the emitter terminal is provided. This configuration is a device that can be cooled from both sides of the chip via an emitter terminal and a collector terminal for a heat sink.
[0021]
Claims 4 And an emitter pad connected to an emitter electrode provided on the surface of the semiconductor substrate, and an external emitter terminal to which the emitter pad is connected, and the connection between the gate pad and the gate terminal. Is preferably performed by wire bonding, the connection between the gate pad and the pad having the emitter potential is performed by wire bonding, and the connection between the emitter pad and the emitter terminal is preferably performed by wire bonding. .
[0022]
Further claims 5 In this invention, the semiconductor device includes a plurality of first gate pads provided on the semiconductor substrate and connected to the plurality of gate electrodes, respectively, and an emitter pad provided on the semiconductor substrate and connected to the emitter electrode. A plurality of second gate pads provided in the installation region and connected to the plurality of gate electrodes, respectively, and covering the second gate pads connected to the gate electrodes of non-defective cell blocks among the plurality of cell blocks. An insulating layer provided as described above was provided. According to this configuration, when the flat emitter terminal for the heat sink is soldered to the emitter pad of the chip, the second gate pad connected to the gate electrode of the defective cell block can be connected to the emitter pad. Therefore, substantially the same effect as that of the invention of claim 1 can be obtained.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment in which the present invention is applied to an IGBT (insulated gate bipolar transistor) will be described below with reference to FIGS. FIG. 3 is a schematic vertical cross-sectional view schematically showing a vertical cross-sectional structure of the IGBT chip 1 of this embodiment. As shown in FIG. 3, the IGBT of this embodiment is a trench gate type IGBT. The IGBT chip 1 includes a semiconductor substrate, for example, a p + substrate (p + silicon substrate) 2, and an n + buffer layer 3 and an n− drift layer 4 are sequentially formed on the p + substrate 2 by an epitaxial growth method. Is formed.
[0024]
A p base layer 5 is formed on the upper surface of the n − drift layer 4. In the p base layer 5, a large number of trenches 6 are formed so as to penetrate the p base layer 5 and reach the n − drift layer 4. A gate electrode 8 is formed inside the trench 6 via a gate insulating film 7. The gate insulating film 7 is made of, for example, a silicon oxide film or an ONO film, and the gate electrode 8 is made of, for example, polycrystalline silicon.
[0025]
Further, a high-concentration n + emitter layer 9 is selectively formed on the surface of the p base layer 5 in contact with the upper portion of the trench 6. An emitter electrode 10 is formed on the upper surface of the p base layer 5 so as to be in contact with the p base layer 5 and the n + emitter layer 9. A collector electrode 11 is formed on the back surface (lower surface) of the p + substrate 2.
[0026]
Here, the surface of the IGBT chip 1 having the above-described configuration, that is, the semiconductor substrate 2, is divided into a plurality of (that is, two or more) cell blocks 12 (12a, 12b, 12c,...) That are IGBT regions. (See also FIG. 2). That is, a plurality of cell blocks 12 (12a, 12b, 12c,...) Are provided on the surface of the IGBT1 chip. The preferred number of cell blocks 12 varies depending on the chip size of the IGBT 1, but in the present embodiment, for example, as shown in FIG. It is also preferable to provide about 10 to 20 pieces.
[0027]
And the gate electrode 8 provided in each cell block 12 (12a, 12b, 12c, ...) is comprised so that it may become mutually independent (namely, it isolate | separates electrically) for every cell block. . Here, FIG. 4 shows a schematic longitudinal sectional view of a boundary portion between two adjacent cell blocks 12 and 12. As shown in FIG. 4, a separation oxide film (Si0) is formed at the boundary between the two cell blocks 12, 12. ₂ Film) 13 is formed, and electrically isolated gate electrodes 8 a and 8 b are formed on the oxide film 13. On the gate electrodes 8a, 8b, 8, an interlayer insulating film (Si0 ₂ Film) 14 is formed. The left gate electrode 8 a is connected to all the gate electrodes 8 in the left cell block 12, and the right gate electrode 8 b is connected to all the gate electrodes 8 in the right cell block 12.
[0028]
The number of MOSFET cells (that is, the number of gate electrodes 8 or trenches 6) provided in one cell block 12 varies depending on the cell pitch and the size of the cell area (cell block size). One hundred to several thousand. This is because the cell pitch is usually about several μm and the size of the cell area is about several mm square. The gate electrodes 8 in one cell block 12 are all connected to each other by a wiring layer 15 as shown in FIG. The emitter electrodes 10 in one cell block 12 are all connected to each other by a wiring layer 16 as shown in FIG.
[0029]
FIG. 2 is a schematic plan view schematically showing a planar structure of the IGBT chip 1. As shown in FIG. 2, the IGBT chip 1 is formed in a substantially rectangular flat plate shape, and the portion corresponding to the plurality of cell blocks 12 (12a, 12b, 12c,...) On the surface thereof is not provided. A plurality of emitter pads 17 (17a, 17b, 17c,...) Having substantially the same shape (or slightly smaller shape) as the cell block 12 are provided.
[0030]
A plurality of substantially square gate pads 18 (18a, 18b, 18c,...) Are provided on the upper side in FIG. 2, which is one side on the surface of the chip of the IGBT 1, and the emitter pads 17 (17a, 17b, 17c,...)).
[0031]
Further, a plurality of substantially square-shaped pads 19 (19a, 19b, 19c,...) Are provided at portions between the gate pads 18 (18a, 18b, 18c,...) On the surface of the IGBT 1 chip. For example, every other piece is provided. These pads 19 (19a, 19b, 19c,...) Are connected to the emitter pads 17 (17a, 17b, 17c,...) By wiring 20 and have an emitter potential. In this configuration, the pad 19 (19a, 19b, 19c,...) Having an emitter potential is provided on the surface of the chip 1 so as to be adjacent to the gate pad 18 (18a, 18b, 18c,...). ing.
[0032]
Each emitter pad 17 (17a, 17b, 17c,...) Is formed so as to be connected to a large number of emitter electrodes 10 in each cell block 12, as indicated by a two-dot chain line in FIG. It also has a function as the wiring layer 16. Each emitter pad 17 is for electrical continuity with the outside of the chip 1, and in the case of this embodiment, an emitter terminal 21 provided outside the chip 1 (see FIGS. 1, 5, and 6). For example, by soldering.
[0033]
The emitter terminal 21 is an external electrode (for example, a lead frame), and is composed of a substantially L-shaped conductor plate as shown in FIG. In this case, the emitter terminal 21 has a rectangular portion 21a and a rectangular extending portion 21b. In the case of the present embodiment, the emitter terminal 21 also has a function as a heat sink (that is, a heat radiating plate). That is, the emitter terminal 21 is an emitter terminal for a heat sink, and cools the chip 1 from its surface.
[0034]
The gate pads 18 (18a, 18b, 18c,...) Are connected to a large number of gate electrodes 8 in each cell block 12 through the wiring layer 15. In this case, the wiring layer 15 is drawn sideways and is arranged along the vertical side of the emitter pad 17 in FIG. 2 (that is, the portion between the two emitter pads 17). 18 is connected.
[0035]
Each gate pad 18 is for electrical conduction with the outside of the chip 1 of the IBGT. In this embodiment, for example, a wire is connected to a gate terminal 22 (see FIG. 1) provided outside the chip 1. Connected by bonding. Here, the gate pad 18 connected to the gate terminal 22 is the gate pad 18 (for example, gate pads 18a, 18c to 18f) connected to the gate electrode 8 of the non-defective cell block 12. Thus, the gate electrode 8 (gate pads 18a, 18c to 18f) of the non-defective cell block 12 and the gate terminal 22 are connected by the bonding wire 23. Thus, when a gate control signal is applied to the gate terminal 22 from the outside, the signal is applied to the gate electrode 8 of the non-defective cell block 12, and the elements in the non-defective cell block 12 operate. Yes.
[0036]
On the other hand, the gate pad 18 (for example, the gate pad 18b) connected to the gate electrode 8 of the defective cell block 12 is connected to the pad 19a having the emitter potential on the chip 1 as shown in FIG. They are connected by wire bonding. As a result, the defective gate pad 18 (18b) and the pad 19a are connected by the bonding wire 23. As a result, the gate electrode 8 (gate pad 18b) of the defective cell block 12 is fixed to the emitter potential (that is, the GND potential).
[0037]
As a result, no gate control signal is applied to the gate electrode 8 of the defective cell block 12, so that the elements in the defective cell block 12 do not operate. The gate terminal 22 is an external electrode, and is composed of, for example, a lead frame (a part thereof).
[0038]
Further, the collector electrode 11 provided on almost the entire back surface of the chip 1 also has a function as a pad for establishing electrical continuity with the outside of the chip 1. For example, it is connected to a collector terminal 24 (see FIGS. 5 and 6) provided outside by soldering. The collector terminal 24 is an external electrode (for example, a lead frame) and, as shown in FIG. 6, is composed of a substantially L-shaped conductor plate. In this case, the collector terminal 24 has a rectangular portion 24a and a rectangular extending portion 24b (see FIGS. 5 and 6).
[0039]
The collector terminal 24 also has a function as a heat sink (that is, a heat radiating plate). That is, the collector terminal 24 is a collector terminal for a heat sink, and cools the chip 1 from its back surface. Therefore, in the case of the present embodiment, the chip 1 is configured to be cooled (heat radiation) from both sides via the emitter terminal 21 and the collector terminal 24.
[0040]
Note that the chip 1 incorporates a temperature sensor, a current sensor (not shown), and the like, and a plurality of control pads (not shown) connected thereto are provided on the surface of the chip 1. . Each of the control pads is for electrical continuity with the outside of the chip 1. In this embodiment, for example, control terminals 25 to 28 (see FIG. 1) provided outside the chip 1 are connected, for example. They are connected by wire bonding. The control terminals 25 to 28 are external electrodes, and are composed of, for example, a lead frame (a part thereof).
[0041]
Then, as described above, after soldering each external terminal (lead frame) to the chip 1 and wire bonding, the chip 1 and each external terminal (lead frame) are connected as shown in FIGS. Mold with resin 29. Thus, one resin-molded IGBT 30 is manufactured. In the case of the IGBT 30, the rectangular extension portions 21 b and 24 b of the emitter terminal 21 and the collector terminal 24 protrude upward from the upper end surface portion of the mold body 31 of the resin 29 in FIG.
[0042]
Further, the rectangular portion 21 a of the emitter terminal 21 is exposed on the right side surface in FIG. 6 of the molded body 31 of the IGBT 30. Similarly, a rectangular portion 24a (see FIG. 5) of the collector terminal 24 is exposed on the left side surface of the molded body 31 of the IGBT 30 in FIG. A free wheel diode chip (not shown) is embedded in the mold body 31 of the IGBT 30. The anode pad (electrode) of the freewheel diode chip is, for example, soldered to the emitter terminal 21, and the cathode pad (electrode) is, for example, soldered to the collector terminal 24.
[0043]
In this embodiment, as shown in FIGS. 7 and 8, a 6-in-1 type IGBT module 32 is manufactured using six of the IGBTs 30. In addition, the implementation which manufactured six IGBT of 6in1 type (this is the IGBT module of the structure substantially the same as the IGBT module 32 of a present Example) using six IGBT of the structure with the external appearance substantially the same as said IGBT30. For example, the applicant has filed earlier (Japanese Patent Application No. 11-134809). Therefore, here, the IGBT module 32 will be briefly described, and detailed description thereof will be omitted.
[0044]
As shown in FIGS. 7 and 8, the IGBT module 32 includes a cooling block 33, an IGBT 30 housed in an element housing portion 33 a of the cooling block 33, and a heat dissipation block 34 that presses the IGBT 30 against the cooling block 33. , 35. 7 and 8, only two IGBTs 30 are shown, and the remaining four IGBTs 30 are not shown. The configuration for attaching the remaining four IGBTs 30 to the cooling block 33 is the same as the configuration for mounting the two IGBTs 30 illustrated above to the cooling block 33.
[0045]
In the case of the above configuration, each IGBT 30 is sandwiched between two insulating substrates 36 and 37. These insulating substrates 36 and 37 are high thermal conductivity substrates, and are made of, for example, aluminum nitride. In this case, the two insulating substrates 36 and 37 are, for example, fused or soldered to the emitter terminal 21 and the collector terminal 24 of the IGBT 30. Although not shown, the gate terminal 22 of the IGBT 30 is, for example, fused or soldered to one of the insulating substrates 36 and 37 so that it can be connected to an external terminal.
[0046]
The IGBT 30 sandwiched between the insulating substrates 36 and 37 is accommodated so as to come into contact with the inner surface of the element accommodating portion 33a of the cooling block 33, and further pressed down by the heat radiation blocks 34 and 35 to accommodate the element. It is press-contacted to the inner surface of the portion 33a. In this case, the heat-dissipating block 35 is fastened and fixed to the cooling block 33 with screws 38 so that the above-described pressure contact state is maintained.
[0047]
The heat radiation blocks 34 and 35 are made of a material having good thermal conductivity such as aluminum. The cross-sectional shape of the heat dissipation block 34 is a shape having a hypotenuse 34a in a part of a rectangle. The cross-sectional shape of the heat dissipating block 35 is substantially trapezoidal and has oblique sides 35a and 35a. A through-hole through which the screw 38 is inserted is formed in the heat dissipation block 35.
[0048]
In the case of this configuration, when the heat radiating block 35 is moved downward in FIG. 8 by tightening the screw 38, the oblique side portion 35a of the heat radiating block 35 hits the oblique side portions 34a of the two heat radiating blocks 34 and pushes two pieces. The heat dissipation block 34 is pushed in the left-right direction in FIG. Thus, the two IGBTs 30 are configured to be pressed against the inner surface of the element housing portion 33a of the cooling block 33.
[0049]
The cooling block 33 is formed of a material having good thermal conductivity such as aluminum. The cooling block 33 is provided with three element accommodating portions 33a for accommodating two IGBTs 30, so that a total of six IGBTs 30 can be accommodated and fixed. In the cooling block 33, as shown in FIG. 8, a coolant channel 39 through which a coolant W such as water is circulated is formed. In this case, the refrigerant W is supplied from the outside into the refrigerant flow path 39, and the refrigerant W that has flowed through the refrigerant flow path 39 can be taken out to the outside. Thus, the cooling block 33 and thus the IGBT 30 can be sufficiently cooled.
[0050]
Next, a process for manufacturing the chip 30 of the IGBT 30 having the above-described configuration will be briefly described. First, a known semiconductor wafer process is performed on the wafer to perform a process for forming a device. By executing this step, a large number of IGBT chips 1 having the structures shown in FIGS. 2 to 4 are formed on the wafer.
[0051]
After performing the device forming step, a step of inspecting each chip 1 on the wafer is performed. In this case, first, a well-known test element group wafer acceptance test (TEGWAT) is executed. Subsequently, a known wafer acceptance test (WAT) is performed. Then, it is configured to determine whether each of the plurality of cell blocks 12 is good or bad for each chip 1 during execution of this WAT. The quality of each cell block 12 is determined using a known inspection device that measures the breakdown voltage between the gate and the emitter.
[0052]
Specifically, since the emitter pad 17 and the gate pad 18 corresponding to each cell block 12 are formed on the IGBT chip 1, the inspection needle of the inspection device is used as the emitter pad 17 a of the first cell block 12 a and The breakdown voltage between the gate electrode 8 and the emitter electrode 10 is measured while standing (connected) to the gate pad 18a. At this time, for example, if there is a breakdown voltage of 20 V or more, it is determined that the cell block 12a is a non-defective product, and if not (if the breakdown voltage is less than 20 V), it is determined that the cell block 12a is a defective product. It is like that. Subsequently, the second and subsequent cell blocks 12b are configured to sequentially measure the withstand voltage between the gate electrode 8 and the emitter electrode 10 in the same manner.
[0053]
Then, with respect to all the cell blocks 12, the breakdown voltage between the gate electrode 8 and the emitter electrode 10 is measured, and when the pass / fail judgment is completed, the pass / fail judgment data is stored. Then, pass / fail judgment of each cell block 12 is performed, and pass / fail judgment data is stored. Thereafter, the quality of each cell block 12 is determined in the same manner for all the chips 1 on the wafer, and the quality determination data is stored.
[0054]
After performing the WAT, a dicing process for cutting the wafer is performed. Thereafter, a step of connecting the cut chip 1 to an external electrode (such as a lead frame) is performed.
[0055]
In this case, first, the emitter terminal 21 for heat sink is soldered to the emitter pad 17 of the chip 1, and the collector terminal 24 for heat sink is soldered to the collector electrode 11 of the chip 1. Thereafter, based on the above-described pass / fail inspection result, the gate pad 18 (18a, 18c to 18f) connected to the gate electrode 8 of the non-defective cell block 12 is connected to the gate terminal 22 of the lead frame outside the chip 1. Are connected by wire bonding. At the same time, the gate pad 18 (18b) connected to the gate electrode 8 of the defective cell block 12 is connected to the pad 19a having the emitter potential on the chip 1 by wire bonding based on the above-described pass / fail inspection result. Connecting.
[0056]
Then, after the soldering and wire bonding are completed, a step of molding the chip 1 and each external terminal (lead frame) with a resin 29 is executed as shown in FIGS. Thereby, the IGBT 30 molded with the resin 29 is manufactured.
[0057]
Next, in this embodiment, as shown in FIGS. 7 and 8, a 6-in-1 type IGBT module 32 is manufactured using six of the IGBTs 30. First, each IGBT 30 is sandwiched between two insulating substrates 36 and 37. In this case, the two insulating substrates 36 and 37 are attached to both sides of the IGBT 30 by fusing or soldering. Subsequently, the IGBT 30 sandwiched between the insulating substrates 36 and 37 is accommodated so as to contact the inner side surface of the element accommodating portion 33a of the cooling block 33, and is further pressed by the heat radiation blocks 34 and 35. In this case, the heat dissipation block 35 is fastened and fixed to the cooling block 33 with screws 38, whereby the IGBT 30 is pressed against the inner side surface of the element housing portion 33a of the cooling block 33 and the pressure contact state is maintained. Thereby, the assembly of the IGBT module 32 is completed.
[0058]
According to this embodiment having such a configuration, a plurality of cell blocks 12 are provided on the surface of one IGBT chip 1 (semiconductor substrate), and a plurality of gate electrodes 8 independent of each other are provided on the cell blocks 12, respectively. Then, a plurality of bonding gate pads 18 connected to the respective gate electrodes 8 are provided on the IGBT chip 1. Thus, by using the plurality of gate pads 18, it is possible to easily determine the quality of each of the plurality of cell blocks 12 using a known inspection apparatus.
[0059]
In the case of the above configuration, only the gate pad 18 of the non-defective cell block 12 can be connected to the external gate terminal 22. For this reason, even if there is a defective product in the plurality of cell blocks 12, an IGBT (insulated gate type power IC) can be configured with only the good cell block 12, and the IGBT operates normally. . Thereby, even when the chip size of the IGBT is increased, it is possible to prevent the yield rate from decreasing.
[0060]
In addition, in the case of the above configuration, since it is not necessary to have a multilayer wiring configuration, the number of steps of the semiconductor wafer process may be the same as that of a normal IGBT. This is because providing the gate pad 18 for each cell block 12 can be easily realized by changing the pattern design of the photomask. Therefore, even when the chip size of the IGBT is increased, the yield rate can be prevented from decreasing (that is, the yield can be increased), and the configuration proposed in JP-A-8-191145 In contrast, the semiconductor wafer process can be prevented from becoming complicated.
[0061]
In the above embodiment, since a plurality of pads 19 having an emitter potential are provided on the surface of the chip 1 so as to be adjacent to the gate pad 18, the gate pad 18 connected to the gate electrode 8 of the defective cell block 12 is provided. It is possible to connect to the pad 19 having the emitter potential by wire bonding. Thereby, since it is not necessary to provide a ground terminal in the lead frame, the processing of the lead frame is simplified, and the manufacturing cost is reduced accordingly. Further, it is possible to prevent the package size from becoming large and to prevent the bonding wire from coming into contact with other bonding wires.
[0062]
Further, in the above embodiment, the pad 19 having the emitter potential is disposed adjacent to the gate pad 18, so that the gate pad 18 of the defective cell block 12 is wire bonded to the pad 19 having the emitter potential. In addition, the emitter terminal 21 for the heat sink can be soldered to the surface of the chip 1. Therefore, the chip 30 of the IGBT 30 of this embodiment can also be applied to a device having a structure for cooling from the surface of the chip.
[0063]
In the above embodiment, the heat sink emitter terminal 21 is soldered to the emitter pad 17 on the front surface of the chip 1, and the heat sink collector terminal 24 is soldered to the collector electrode 11 on the back surface of the chip 1. Therefore, it is possible to smoothly cool from both surfaces of the chip 1 via the emitter terminal 21 and the collector terminal 24 for the heat sink.
[0064]
FIG. 9 shows a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals. In the second embodiment, when the pad 19 having the emitter potential is connected to the emitter pad 17, the pads 19a to 19c having the plurality of emitter potentials are connected to each other by the wiring 40, and the pad 19a having the plurality of emitter potentials is connected. 9c is configured such that the leftmost pad 19a in FIG. 9 is connected to the leftmost emitter pad 17a by the wiring 41.
[0065]
The configuration of the second embodiment other than that described above is the same as the configuration of the first embodiment. Therefore, in the second embodiment, substantially the same operational effects as in the first embodiment can be obtained.
[0066]
FIG. 10 shows a third embodiment of the present invention. In the third embodiment, the gate pad 18 connected to the gate electrode of the cell block 12 having the uniform threshold voltage Vth among the plurality of cell blocks 12 is connected to the external gate terminal 22, The gate pad 18 connected to the gate electrode of the cell block 12 having the irregular threshold voltage Vth is connected to the pad 19 having the emitter potential.
[0067]
Specifically, in the step of electrically inspecting each chip 1 on the wafer after the completion of the semiconductor wafer process of the IGBT chip 1, the threshold voltage Vth for each of the plurality of cell blocks 12 in each chip 1. Measure all. The configuration of the chip 1 in the state where the semiconductor wafer process is completed may be the same as the configuration of the chip 1 of the first embodiment or the second embodiment.
[0068]
In measuring the threshold voltage Vth for each cell block 12, for example, when measuring the threshold voltage Vth of the leftmost cell block 12a in FIG. 9, the gate pads 18b to 18f are fixed to the emitter potential. The measurement is performed by applying a gate bias only to the gate pad 18a. Thereafter, the threshold voltage Vth for each cell block 12 may be measured in the same manner.
[0069]
Here, for example, it is assumed that the threshold voltage Vth of the cell block 12b is lower than the others, that is, a cell region having a locally low threshold voltage Vth exists in the cell block 12b. Then, the measurement result of the threshold voltage Vth of the cell blocks 12 other than the cell block 12b is as shown in FIG. 10A, and the measurement result of the threshold voltage Vth of the cell block 12b is as shown in FIG. It becomes as shown in.
[0070]
10A and 10B, the horizontal axis represents the gate bias (voltage) Vg, and the vertical axis represents the logarithmic value of the collector current Ic. In this case, it can be seen that the threshold voltage Vth is lower in FIG. 10B than in FIG.
[0071]
Now, assuming that all (six) cell blocks 12 in the chip 1 (that is, including the cell block 12b having a low threshold voltage Vth) are operated, the current is set to the threshold value when switching a large current. The voltage Vth is concentrated on the cell block 12b, which causes a problem that the breakdown tolerance of the chip 1 is reduced.
[0072]
Therefore, in the third embodiment, the connection is made so that the cell block 12b having a low threshold voltage Vth does not operate. That is, the gate pad 18 (18a, 18c to 18f) connected to the gate electrode 8 of the cell block 12 having the same threshold voltage Vth is connected to the gate terminal 22 of the lead frame outside the chip 1 by, for example, wire bonding. Connecting. At the same time, the gate pad 18 (18b) connected to the gate electrode 8 of the cell block 12b having a low threshold voltage Vth (unevenness) is connected to the pad 19a having the emitter potential on the chip 1 by wire bonding, for example. To do.
[0073]
When connected in this way, the cell block 12b having a low threshold voltage Vth does not operate, and a cell region having a locally low threshold voltage Vth in the cell block 12b is held in an off state. For this reason, at the time of switching of a large current, the current is not concentrated on the cell block 12b having a low threshold voltage Vth, and the breakdown tolerance of the chip 1 can be prevented from being lowered.
[0074]
The configuration of the third embodiment other than that described above is the same as that of the first embodiment or the second embodiment. Therefore, also in the third embodiment, substantially the same operational effects as in the first embodiment or the second embodiment can be obtained.
[0075]
Further, the third embodiment may be configured to be combined with the first embodiment or the second embodiment. That is, among the plurality of cell blocks 12, the gate pad 18 connected to the gate electrode of the non-defective cell block 12 and the gate pad 18 connected to the gate electrode of the cell block 12 having the uniform threshold voltage Vth. Are connected to the external gate terminal 22, the gate pad 18 is connected to the gate electrode of the defective cell block 12, and the gate is connected to the gate electrode of the cell block 12 having the irregular threshold voltage Vth. The pad 18 may be connected to a pad 19 having an emitter potential.
[0076]
In each of the above embodiments, the pads 19a to 19c having the emitter potential are provided on the surface of the chip 1 so that every other pad is located between the gate pads 18a to 18f. However, the present invention is not limited to this. Instead, it may be arranged between each of the gate pads 18a to 18f, or may be arranged at an appropriate portion around each of the gate pads 18a to 18f. Further, the size and shape of the pad 19 having the emitter potential can be appropriately modified.
[0077]
Further, in each of the above embodiments, the emitter terminal 21 for heat sink is soldered to the emitter pad 17 of the chip 1, but instead, the emitter pad 17 is wire-bonded to an emitter terminal made of a normal lead frame. You may comprise so that it may do.
[0078]
11 to 16 show a fourth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fourth embodiment, as shown in FIG. 13, a plurality of gate pads 51 (51a, 51b, 51c,... On one side of the surface of the IGBT chip 1 are formed as in the first embodiment. ), But no emitter pad is provided between the gate pads 51. In this case, the plurality of gate pads 51 (51a, 51b, 51c,...) Constitute the first gate pad of the present invention.
[0079]
Further, as shown in FIG. 11, a plurality of emitter pads 17 (17 a, 17 b, 17 c,...) Provided on the surface of the chip 1 have a substantially rectangular shape at the end on the first gate pad 51 side. A notch 52 is formed. The cutout portion 52 is not provided with a conductor (for example, metal such as aluminum) pattern constituting the emitter pad 17. In this case, the notch 52 is configured to be disposed in the region where the emitter pad 17 is disposed. The notch 52 includes a rectangular portion 52 a and a communication portion 52 b that communicates between the inside of the rectangular portion 52 a and the outside of the emitter pad 17.
[0080]
A rectangular second gate pad 53 is provided inside each of the plurality of rectangular portions 52a. Thus, the plurality of second gate pads 53 are provided in the region where the emitter pad 17 is provided. In the case of this configuration, the second gate pad 53 and the emitter pad 17 are insulated. The plurality of second gate pads 53 are connected to the plurality of first gate pads 51 through connection lines (conductor patterns) 54, respectively. The connection line 54 is disposed so as to pass through the communication part 52 b of the notch part 52. Accordingly, the plurality of second gate pads 53 are connected to the plurality of gate electrodes 8 via the connection lines 54 and the first gate pads 51, respectively. The surface of the chip 1 is covered with a passivation film except for the surface portions of the pads 17, 51 and 53.
[0081]
Further, the plurality of second gate pads 53 are each covered with an insulating layer 55 as shown in FIG. FIG. 13 shows the IGBT chip 1 in which the semiconductor wafer process is executed until each second gate pad 53 is covered with the insulating film 55 in this way.
[0082]
In the fourth embodiment, the chip 1 in the state shown in FIG. 13 is inspected, and the quality of the plurality of cell blocks 12 is determined. If a defective cell block 12 is present, the insulating layer 55 covering the second gate pad 53 connected to the gate electrode of the defective cell block 12 is peeled off by a method such as laser trimming. FIG. 14 shows a state in which, for example, when the fourth cell block 12 from the left is a defective product, the insulating layer 55 covering the second gate pad 53 corresponding to the cell block 12 is peeled off. In FIG. 14, the second gate pad 53 from which the insulating layer 55 has been peeled is shown by the hatched region.
[0083]
Thereafter, a step of connecting the chip 1 to an external electrode (such as a lead frame) is performed. In this case, as shown in FIGS. 15 and 16, first, a heat sink / electrode heat sink 56 is soldered to the emitter pad 17 of the chip 1. By soldering the heat dissipation plate 56, the second gate pad 53 connected to the gate electrode 8 of the defective cell block 12 is connected (short-circuited) to the emitter pad 17. The second gate pad 53 connected to the gate electrode 8 of the non-defective cell block 12 and the heat sink 56 are insulated by an insulating layer 55.
[0084]
Then, as shown in FIG. 16, an emitter terminal 57 for heat sink and electrode is soldered to the heat radiating plate 56. At the same time, a collector terminal 24 for heat sink and electrode is soldered to the collector electrode 11 of the chip 1. Thereafter, as shown in FIG. 16, the first gate pad 51 connected to the gate electrode 8 of the non-defective cell block 12 is connected to the gate terminal 22 of the lead frame outside the chip 1 by wire bonding.
[0085]
Subsequently, after the soldering and wire bonding are completed, a step of molding the chip 1 and each external terminal (heat sink and lead frame) with a resin 29 is performed as shown in FIG. Thereby, the IGBT 30 molded with the resin 29 is manufactured.
[0086]
The configuration of the fourth embodiment other than that described above is substantially the same as the configuration of the first embodiment. Accordingly, in the fourth embodiment, substantially the same operational effects as in the first embodiment can be obtained.
[0087]
In particular, in the fourth embodiment, a plurality of first gate pads 51 are provided on the surface of the chip 1, and a plurality of second gate pads 53 are provided in the region where the emitter pad 17 is provided. The second gate pad 53 of the non-defective cell block 12 is covered with an insulating layer 55. That is, the insulating layer 55 covering the second gate pad 53 connected to the gate electrode of the defective cell block 12 is peeled off.
[0088]
According to this configuration, when the heat sink / electrode heat sink 56 is soldered to the emitter pad 17 of the chip 1, the second gate pad 53 connected to the gate electrode 8 of the defective cell block 12 becomes the emitter. Connected (short-circuited) to the pad 17. Therefore, the work of wire bonding the gate pad corresponding to the defective cell block 12 to the pad or terminal having the source potential can be made unnecessary.
[0089]
In the fourth embodiment, the region where the plurality of second gate pads 53 are provided, that is, the region where the emitter pad 17 is provided is when the heat sink 56 for heat sink and electrode is soldered to the emitter pad 17. In addition, the region includes all positions where the second gate pad 53 and the emitter pad 17 can be short-circuited (connected) by the heat dissipation plate 56.
[0090]
In the fourth embodiment, all the second gate pads 53 are covered with the insulating layer 55, and then the insulating layer 55 covering the second gate pads 53 corresponding to the defective cell block 12 is peeled off. However, instead of this, before the second gate pad 53 is covered with the insulating layer 55, whether the cell block 12 is good or bad is determined, and the second gate pad 53 corresponding to the defective cell block 12 is determined. Alternatively, only the insulating layer 55 may be covered. As the insulating layer 55, it is preferable to use a solder resist or the like.
[0091]
In the fourth embodiment, the plurality of second gate pads 53 are provided in the cutout portion 52 of the emitter pad 17. However, the present invention is not limited to this. For example, the upper surface of the emitter pad 17 is insulated. You may comprise so that a 2nd gate pad may be laminated | stacked through a layer. Even when configured in this manner, substantially the same operational effects can be obtained.
[0092]
Further, in the fourth embodiment, the second gate pad 53 and the first gate pad 51 are connected via the connection line 54 so that the second gate pad 53 is connected to the gate electrode 8. Instead of this, the second gate pad 53 may be connected to the gate electrode 8 without the first gate pad 51 interposed therebetween.
[0093]
In each of the above-described embodiments, the 6in1 type IGBT module 32 is manufactured using six IGBTs 30, but the present invention is not limited to this, and a 2in1 type IGBT module, a 7in1 type IGBT module, an IGBT discrete package, and the like are manufactured. You may comprise so that it may do.
[0094]
Furthermore, in each of the embodiments described above, the plurality of gate pads 18 and 51 are arranged side by side on one side of the surface of the IGBT chip 1, but the present invention is not limited to this. The arrangement position may be designed so as to correspond to a connection form in which the gate pad 18 is connected to the external gate terminal 22. In each of the above-described embodiments, an example is shown in which the present invention is applied to an n-channel type IGBT, but of course, it may be applied to a p-channel type.
[0095]
In each of the above embodiments, the present invention is applied to an IGBT. However, the present invention is not limited to this, and an insulated gate power IC having a gate electrode for current control on the surface of a semiconductor substrate, for example, a MOSFET or a MOS You may apply to a type field effect element.
[Brief description of the drawings]
FIG. 1, showing a first embodiment of the present invention, is a plan view showing a state in which an IGBT chip and a lead frame gate terminal are wire-bonded to each other;
FIG. 2 is a partial plan view of an IGBT chip.
FIG. 3 is a schematic vertical cross-sectional view of an IGBT chip.
FIG. 4 is a schematic vertical cross-sectional view of a boundary portion of a cell block of an IGBT chip.
FIG. 5 is a cross-sectional view showing a state where an IGBT chip is resin-molded.
FIG. 6 is a perspective view showing a state where an IGBT chip is resin-molded.
FIG. 7 is a partial perspective view of an IGBT module.
FIG. 8 is a partial longitudinal sectional view of an IGBT module.
FIG. 9 is a view corresponding to FIG. 1 showing a second embodiment of the present invention.
FIG. 10, showing a third embodiment of the present invention, is a diagram showing a relationship between a gate bias Vg of a cell block and a collector current Ic.
FIG. 11 is a partially enlarged plan view of an IGBT chip showing a fourth embodiment of the present invention;
FIG. 12 is a partially enlarged plan view of an IGBT chip.
FIG. 13 is a plan view of an IGBT chip.
FIG. 14 is a plan view of an IGBT chip.
FIG. 15 is a plan view of a state in which a heat sink is soldered to an IGBT chip.
FIG. 16 is a view corresponding to FIG.
17 is a view corresponding to FIG. 1 showing a conventional configuration.
18 is a view corresponding to FIG. 1 showing a different conventional configuration.
[Explanation of symbols]
1 is a chip, 2 is a p + substrate (semiconductor substrate), 6 is a trench, 7 is a gate insulating film, 8 is a gate electrode, 9 is an n + emitter layer, 10 is an emitter electrode, 11 is a collector electrode, 12 is a cell block, 13 Is an oxide film, 14 is an interlayer insulating film, 17 is an emitter pad, 18 is a gate pad, 19 is a pad having an emitter potential, 20 is a wiring, 21 is an emitter terminal, 22 is a gate terminal, 23 is a bonding wire, and 24 is a collector. Terminals 25, 26, 27 and 28 are control terminals, 29 is a resin, 30 is an IGBT, 31 is a molded body, 32 is an IGBT module, 33 is a cooling block, 34 is a heat dissipation block, 35 is a heat dissipation block, and 36 and 37 are Insulating substrate, 51 is a first gate pad, 52 is a notch, 53 is a second gate pad, 54 is a connection line, 55 is an insulating layer, 56 is a heat sink, 5 It represents the emitter terminal.

Claims

半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ、互いに独立する複数のゲート電極と、
前記半導体基板の一辺部に設けられ、前記各ゲート電極にそれぞれ接続された複数のゲートパッドと、
前記半導体基板における前記複数のゲートパッドの間の部位に設けられ、複数のエミッタ電位を有するパッドとを備え、
前記複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、
不良品のセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続したことを特徴とする絶縁ゲート型パワーＩＣ。A plurality of cell blocks provided on the surface of the semiconductor substrate;
A plurality of gate electrodes provided in each of the plurality of cell blocks and independent from each other;
A plurality of gate pads provided on one side of the semiconductor substrate and connected to the gate electrodes;
A pad provided on a portion of the semiconductor substrate between the plurality of gate pads and having a plurality of emitter potentials ;
A gate pad connected to a gate electrode of a good cell block among the plurality of cell blocks is connected to an external gate terminal, and
An insulated gate power IC , wherein a gate pad connected to a gate electrode of a defective cell block is connected to the pad having the emitter potential .

半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ、互いに独立する複数のゲート電極と、
前記半導体基板の一辺部に設けられ、前記各ゲート電極にそれぞれ接続された複数のゲートパッドと、
前記半導体基板における前記複数のゲートパッドの間の部位に設けられ、複数のエミッタ電位を有するパッドとを備え、
前記複数のセルブロックのうちの揃ったしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、
不揃いのしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続したことを特徴とする絶縁ゲート型パワーＩＣ。 A plurality of cell blocks provided on the surface of the semiconductor substrate;
A plurality of gate electrodes provided in each of the plurality of cell blocks and independent from each other;
A plurality of gate pads provided on one side of the semiconductor substrate and connected to the gate electrodes;
A pad provided on a portion of the semiconductor substrate between the plurality of gate pads and having a plurality of emitter potentials;
A gate pad connected to a gate electrode of a cell block having a uniform threshold voltage Vth among the plurality of cell blocks is connected to an external gate terminal;
An insulated gate power IC , wherein a gate pad connected to a gate electrode of a cell block having an irregular threshold voltage Vth is connected to the pad having the emitter potential .

前記半導体基板の表面に設けられ、エミッタ電極に接続されたエミッタパッドと、
前記半導体基板の裏面に設けられたコレクタ電極と、
前記半導体基板の裏面に前記コレクタ電極に接続されるように半田付けされたヒートシンク用のコレクタ端子と、
前記半導体基板の表面に前記エミッタパッドに接続されるように半田付けされたヒートシンク用のエミッタ端子と、
前記半導体基板、前記ゲート端子、前記コレクタ端子及び前記エミッタ端子をモールドする樹脂とを備えたことを特徴とする請求項１または２記載の絶縁ゲート型パワーＩＣ。 An emitter pad provided on the surface of the semiconductor substrate and connected to an emitter electrode;
A collector electrode provided on the back surface of the semiconductor substrate;
A collector terminal for a heat sink soldered so as to be connected to the collector electrode on the back surface of the semiconductor substrate;
An emitter terminal for a heat sink soldered so as to be connected to the emitter pad on the surface of the semiconductor substrate;
3. The insulated gate power IC according to claim 1 , further comprising a resin for molding the semiconductor substrate, the gate terminal, the collector terminal, and the emitter terminal .

前記半導体基板の表面に設けられ、エミッタ電極に接続されたエミッタパッドと、
このエミッタパッドが接続された外部のエミッタ端子とを備え、
前記ゲートパッドと前記ゲート端子との接続をワイヤボンディングにより実行し、
前記ゲートパッドと前記エミッタ電位を有するパッドとの接続をワイヤボンディングにより実行し、
前記エミッタパッドと前記エミッタ端子との接続をワイヤボンディングにより実行したことを特徴とする請求項１または２記載の絶縁ゲート型パワーＩＣ。An emitter pad provided on the surface of the semiconductor substrate and connected to an emitter electrode;
With an external emitter terminal connected to this emitter pad,
The connection between the gate pad and the gate terminal is performed by wire bonding,
The connection between the gate pad and the pad having the emitter potential is performed by wire bonding,
3. The insulated gate power IC according to claim 1 , wherein the connection between the emitter pad and the emitter terminal is performed by wire bonding .

半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ、互いに独立する複数のゲート電極と、
前記半導体基板に設けられ、前記複数のゲート電極にそれぞれ接続された複数の第１ゲートパッドと、
前記半導体基板に設けられ、エミッタ電極に接続されたエミッタパッドと、
前記エミッタパッドの配設領域内に設けられ、前記複数のゲート電極にそれぞれ接続された複数の第２ゲートパッドと、
前記複数のセルブロックのうちの良品のセルブロックのゲート電極に接続された第２ゲートパッドを覆うように設けられた絶縁層とを備えて成る絶縁ゲート型パワーＩＣ。 A plurality of cell blocks provided on the surface of the semiconductor substrate;
A plurality of gate electrodes provided in each of the plurality of cell blocks and independent from each other;
A plurality of first gate pads provided on the semiconductor substrate and respectively connected to the plurality of gate electrodes;
An emitter pad provided on the semiconductor substrate and connected to an emitter electrode;
A plurality of second gate pads provided in a region where the emitter pad is disposed and connected to the plurality of gate electrodes,
An insulated gate power IC comprising: an insulating layer provided to cover a second gate pad connected to a gate electrode of a non-defective cell block among the plurality of cell blocks .