JP5568922B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1は、全体が100で表される、本発明の実施の形態1にかかる半導体チップの平面図である。半導体チップ100は、例えば、縦型のトレンチ形IGBTチップからなる。また、図2は、半導体チップ100に含まれるセル15の拡大平面図である。更に、図3は、図2に示すセルの、ゲート電極に垂直な方向(図3では、上下方向)の断面図である。
図4は、全体が200で表される、本発明の実施の形態2にかかる半導体チップの平面図である。半導体チップ200は、例えば縦型のトレンチ形IGBTチップからなる。半導体チップ200の形状や大きさは上述の半導体チップ100と略同様である。
第1のセル25ab(左側)には、電気的に独立した2系統のゲート電極接続部26aとゲート電極接続部26bが設けられ、ゲート電極接続部26aにはゲートパッド27aが、ゲート電極接続部26bにはゲートパッド27bが、それぞれ接続されている。
具体的には、第1のセル25abに対して、実施の形態1と同様の方法で電気特性測定および再測定を行い、続いて、第2のセル25cdに対しても同様の方法で電気特性測定および再測定を行う。
Claims (5)
- 表面と裏面とを有する半導体基板と、
該半導体基板の表面側に、絶縁層を介して埋め込まれたダミー電極、第1ゲート電極および第2ゲート電極と、
該第1ゲート電極と接続された第1ゲートパッドと、
該第2ゲート電極と接続された第2ゲートパッドと、
該半導体基板の表面上に設けられ、該ダミー電極と接続されたエミッタ電極と、
該半導体基板の裏面上に設けられたコレクタ電極と、を含み、
該第1ゲート電極と該第2ゲート電極とが同一セルブロック中にあり、
該第1ゲート電極と該第2ゲート電極のうち、試験により該エミッタ電極との間が短絡状態でないと判断されたゲート電極により、エミッタ電極とコレクタ電極との間の電流が制御され、他方のゲート電極が該エミッタ電極に接続されることを特徴とする半導体装置。 - 上記第1ゲート電極と上記第2ゲート電極とが、同一深さのトレンチに同一材料の絶縁膜を介して埋め込まれた同一のゲート電極材料からなることを特徴とする請求項1に記載の半導体装置。
- 上記第1ゲート電極、上記第2ゲート電極、および上記ダミーゲート電極を含むセルが、互いに絶縁状態で複数設けられたことを特徴とする請求項1または2に記載の半導体装置。
- 表面と裏面とを有する半導体基板を準備する工程と、
該半導体基板の表面側にトレンチを形成し、該トレンチに絶縁層を介してダミー電極、第1ゲート電極および第2ゲート電極を同一セルブロック中に埋め込む工程と、
該半導体基板の表面上に、該ダミー電極と接続されたエミッタ電極を形成する工程と、 該半導体基板の裏面上に、コレクタ電極を形成する工程と、
該第1ゲート電極に第1ゲートパッドを、該第2ゲート電極に第2ゲートパッドをそれぞれ接続する工程と、
該第1ゲート電極と該エミッタ電極との間、および、該第2ゲート電極と該エミッタ電極との間が短絡状態かどうかを試験する試験工程と、
該第1ゲート電極と該第2ゲート電極のうち、該エミッタとの間が短絡状態でないゲート電極を、エミッタ電極とコレクタ電極との間の電流を制御する制御ゲート電極とし、他方のゲート電極を該エミッタ電極に接続する接続工程と、を含むことを特徴とする半導体装置の製造方法。 - 上記第1ゲート電極と上記第2ゲート電極が、同一工程で形成されることを特徴とする請求項4に記載の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009192950A JP5568922B2 (ja) | 2009-08-24 | 2009-08-24 | 半導体装置およびその製造方法 |
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JP (1) | JP5568922B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11335787B2 (en) | 2019-10-25 | 2022-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014120656A (ja) | 2012-12-18 | 2014-06-30 | Toshiba Corp | 半導体装置 |
JP6665457B2 (ja) * | 2015-09-16 | 2020-03-13 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3695314B2 (ja) * | 2000-04-06 | 2005-09-14 | 株式会社デンソー | 絶縁ゲート型パワーic |
JP2002016252A (ja) * | 2000-06-27 | 2002-01-18 | Toshiba Corp | 絶縁ゲート型半導体素子 |
JP4090747B2 (ja) * | 2002-01-31 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11335787B2 (en) | 2019-10-25 | 2022-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
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JP2011044638A (ja) | 2011-03-03 |
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