JP3676724B2 - CMOS buffer circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、CMOSバッファ回路に係り、例えば、電池を電源とする携帯用電子機器の内部回路など、周囲の温度の変化が大きい環境で比較的低い電圧を供給して動作させる場合に用いて好適なCMOSバッファ回路に関する。
【0002】
【従来の技術】
CMOSバッファ回路は、互いに同一構成の2つのCMOSインバータ回路が縦続接続されて構成されている。各CMOSインバータ回路を構成するMOSFETのゲート電圧とドレーン電流との関係を表す伝送特性は、ドレーン電流の温度係数が“0”になるQポイントを境界として、同Qポイントよりもドレーン電流が大きい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って減少する負の温度特性と、同Qポイントよりもドレーン電流が小さい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って増加する正の温度特性とを有している。従来のCMOSバッファ回路に供給される電源電圧及びディジタル信号の電圧は、各MOSFETが負の温度特性の領域で動作するように設定されている。
【0003】
この種のCMOSバッファ回路は、従来では例えば図7に示すように、インバータ10,20から構成されている。インバータ10は、pチャネル型MOSFET(以下、「pMOS」という)11とnチャネル型MOSFET(以下、「nMOS」という)12とから構成されている。同様に、インバータ20も、pMOS21とnMOS22とから構成されている。電源電圧Vdd及びディジタル信号inの電圧は、各MOSFETが負の温度特性の領域で動作するように設定されている。例えば、電源電圧Vddを5Vとしたとき、高レベル(以下、“H”という)のディジタル信号inの電圧は3.6V以上、低レベル(以下、“L”という)のディジタル信号inの電圧が0.8V以下となっている。
【0004】
このCMOSバッファ回路では、ディジタル信号inに基づいてpMOS11及びnMOS12が相補的にオン/オフ制御され、インバータ回路10から反転信号A1が出力される。さらに、反転信号A1に基づいてpMOS21及びnMOS22が相補的にオン/オフ制御され、インバータ回路20から反転信号B2が出力される。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来のCMOSバッファ回路では、次のような問題点があった。
すなわち、図8に示すように、MOSFETの閾値電圧Vtは、高温時には低く、低温時には高くなるが、ドレーン電流Idsは、高温時には小さく、低温時には大きくなる傾向があるので、ゲート・ソース間電圧とドレーン電流との関係を表す伝送特性には、Qポイントが存在する。これを、「温度特性逆転現象」という。従来では、電源電圧Vddが比較的高く、図9中の特性直線Aのように、高温時の遅延時間tpd(すなわち、ゲートに電圧を加えた時刻からドレーン電流が最大値の10%になるまでの時間)は、低温時の遅延時間tpdよりも大きい。
【0006】
ところが、近年では、CMOSバッファ回路は、電池を電源とする携帯用電子機器の内部回路などに用いられることが多く、電源電圧Vddが従来よりも低く設定される傾向にある。このため、論理スレッショルドとして用いられる電圧値がQポイントのゲート電圧Vgsに近づいてきたので、温度特性逆転現象の影響が顕著になり、図9中の特性直線Bのように、高温時の遅延時間tpdが低温時の遅延時間tpdよりも小さくなる遅延時間tpdの逆転現象が生じることがある。この場合、ライブラリ(CMOSバッファ回路に関する各種パラメータをまとめたものであり、半導体製造企業から提供される)を用いた伝送遅延時間の計算結果と実際の伝送遅延時間の値との誤差が大きく、例えば、伝送遅延時間の最大値が最小値よりも小さくなることがあり、遅延データの精度が低下するという問題があった。
【0007】
この発明は、上述の事情に鑑みてなされたもので、比較的低い電源電圧が供給される場合の遅延データの精度を向上したCMOSバッファ回路を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、入力されたディジタル信号を反転させて第1の反転信号として出力する第1のCMOSインバータ回路と、前記第1の反転信号を反転させて第2の反転信号として出力する第2のCMOSインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第1のインバータ回路から出力された前記第1の反転信号を前記伝送遅延時間だけ遅延させて前記第2のインバータ回路へ入力させる遅延回路とから構成されるCMOSバッファ回路に係り、前記第1のCMOSインバータ回路は、温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、前記第2のCMOSインバータ回路は、温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第5の閾値を有し、前記第1の反転信号が該閾値を越えたときにオン状態になる第3のpチャネル型MOSFETと、温度の上昇につれて小さくなる第6の閾値を有し、前記第1の反転信号が該閾値を越えたときに前記第3のpチャネル型MOSFETに対して相補的にオン状態になる第3のnチャネル型MOSFETと、温度の上昇につれて小さくなる第7の閾値を有し、前記第2の反転信号が該閾値を越えたときにオン状態になり、前記第3のpチャネル型MOSFETがオン状態になったときに前記第2のインバータ回路の入力側と第1の電源電圧との間をオン状態とする第4のpチャネル型MOSFETと、温度の上昇につれて小さくなる第8の閾値を有し、前記第2の反転信号が該閾値を越えたときに前記第4のpチャネル型MOSFETに対して相補的にオン状態になり、前記第3のnチャネル型MOSFETがオン状態になったときに前記第2のインバータ回路の入力側と第2の電源電圧との間をオン状態とする第4のnチャネル型MOSFETとから構成されていることを特徴としている。
【0009】
また、請求項2記載の発明は、入力されたディジタル信号を反転させて第1の反転信号として出力する第1のCMOSインバータ回路と、前記第1の反転信号を反転させて第2の反転信号として出力する第2のCMOSインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第1のインバータ回路から出力された前記第1の反転信号を前記伝送遅延時間だけ遅延させて前記第2のインバータ回路へ入力させる遅延回路とから構成されるCMOSバッファ回路に係り、前記第1のCMOSインバータ回路は、温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、前記第2のCMOSインバータ回路は、温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極及びドレーン電極が第1のノードに接続されると共に、ソース電極が第2のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極及びドレーン電極が前記第1のノードに接続されると共に、ソース電極が第3のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいて前記第3のpチャネル型MOSFETに対して相補的にオン/オフ制御される第3のnチャネル型MOSFETと、温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴としている。
【0010】
また、請求項3記載の発明は、入力されたディジタル信号を反転させて第1の反転信号として出力する第1のCMOSインバータ回路と、前記第1の反転信号を反転させて第2の反転信号として出力する第2のCMOSインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第1のインバータ回路から出力された前記第1の反転信号を前記伝送遅延時間だけ遅延させて前記第2のインバータ回路へ入力させる遅延回路とから構成されるCMOSバッファ回路に係り、前記第1のCMOSインバータ回路は、温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、前記第2のCMOSインバータ回路は、温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極及びドレーン電極が第1のノードに接続されると共に、ソース電極が第2のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極が前記第1のノードに接続され、ドレーン電極が第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第2の反転信号に基づいてオン/オフ制御される第3のnチャネル型MOSFETと、温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が第3のノードに接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴としている。
【0011】
また、請求項4記載の発明は、入力されたディジタル信号を反転させて第1の反転信号として出力する第1のCMOSインバータ回路と、前記第1の反転信号を反転させて第2の反転信号として出力する第2のCMOSインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第1のインバータ回路から出力された前記第1の反転信号を前記伝送遅延時間だけ遅延させて前記第2のインバータ回路へ入力させる遅延回路とから構成されるCMOSバッファ回路に係り、前記第1のCMOSインバータ回路は、温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、前記第2のCMOSインバータ回路は、温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極が第1のノードに接続され、ドレーン電極が第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極が前記第1のノードに接続され、ドレーン電極が第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第1の反転信号に基づいて前記第3のpチャネル型MOSFETに対して相補的にオン/オフ制御される第3のnチャネル型MOSFETと、温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が前記第2のノードに接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が前記第3のノードに接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴としている。
【0012】
また、請求項5記載の発明は、入力されたディジタル信号を反転させて第1の反転信号として出力する第1のCMOSインバータ回路と、前記第1の反転信号を反転させて第2の反転信号として出力する第2のCMOSインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第1のインバータ回路から出力された前記第1の反転信号を前記伝送遅延時間だけ遅延させて前記第2のインバータ回路へ入力させる遅延回路とから構成されるCMOSバッファ回路に係り、前記第1のCMOSインバータ回路は、温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、前記第2のCMOSインバータ回路は、温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極が第1のノードに接続され、ドレーン電極が第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極及びドレーン電極が前記第1のノードに接続されると共に、ソース電極が第3のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいて前記第3のpチャネル型MOSFETに対して相補的にオン/オフ制御される第3のnチャネル型MOSFETと、温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が前記第2のノードに接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴としている。
【0013】
また、請求項6記載の発明は、請求項1乃至5のうち、いずれか一に記載のCMOSバッファ回路に係り、前記第1のpチャネル型MOSFETの第1の閾値、第3のnチャネル型MOSFETの第6の閾値及び第4のnチャネル型MOSFETの第8の閾値は、高温時に前記遅延回路が動作を開始する時刻t1における前記第1の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻t2における前記第1の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、前記第1のnチャネル型MOSFETの第2の閾値、第3のpチャネル型MOSFETの第5の閾値及び第4のpチャネル型MOSFETの第7の閾値は、前記時刻t1における前記第1の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻t2における前記第1の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴としている。
【0014】
また、請求項7記載の発明は、入力されたディジタル信号を反転させて第1の反転信号として出力する第1のCMOSインバータ回路と、前記第1の反転信号を反転させて第2の反転信号として出力する第2のCMOSインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第1のインバータ回路から出力された前記第1の反転信号を前記伝送遅延時間だけ遅延させて前記第2のインバータ回路へ入力させる遅延回路とから構成されるCMOSバッファ回路に係り、前記第1のCMOSインバータ回路は、温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、前記第2のCMOSインバータ回路は、温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、前記第2のpチャネル型MOSFETの第3の閾値及び第2のnチャネル型MOSFETの第4の閾値が、前記第1の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第2のpチャネル型MOSFET及び第2のnチャネル型MOSFETがオン状態なるように設定されていることを特徴としている。
【0016】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第1の実施形態
図1は、この発明の第1の実施形態であるCMOSバッファ回路の電気的構成を示す回路図である。
この形態のCMOSバッファ回路は、同図に示すように、インバータ30と、遅延回路40と、インバータ50とから構成されている。インバータ30は、pMOS31とnMOS32とから構成され、ディジタル信号inを反転させて反転信号A3を出力する。pMOS31は、温度の上昇につれて小さくなる第1の閾値を有し、ディジタル信号inが同第1の閾値を越えたときにオン状態になる。nMOS32は、温度の上昇につれて小さくなる第2の閾値を有し、ディジタル信号inが同第2の閾値を越えたときにpMOS31に対して相補的にオン状態になる。
【0017】
遅延回路40は、pMOS41と、nMOS42と、pMOS43と、nMOS44とから構成されている。pMOS41は、ゲート電極及びドレーン電極がノードN1に接続されると共に、ソース電極がノードN2に接続され、同ノードN1に入力される反転信号A3に基づいてオン/オフ制御される。nMOS42は、ゲート電極及びドレーン電極がノードN1に接続されると共に、ソース電極がノードN3に接続され、ノードN1に入力される反転信号A3に基づいてpMOS41に対して相補的にオン/オフ制御される。pMOS43は、ゲート電極がインバータ回路50の出力側(ノードN4)に接続され、ドレーン電極がノードN2に接続され、かつソース電極が電源電圧Vddに接続され、反転信号B5に基づいてオン/オフ制御される。nMOS44は、ゲート電極がインバータ回路50の出力側(ノードN4)に接続され、ドレーン電極がノードN3に接続され、かつソース電極が第2の電源電圧(グランド)に接続され、反転信号B5に基づいてpMOS43に対して相補的にオン/オフ制御される。この遅延回路40は、反転信号A3を入力し、設定された伝送遅延時間の後に反転信号C4として出力する。
【0018】
インバータ50は、pMOS51とnMOS52とから構成され、反転信号C4を入力して反転信号B5を出力する。pMOS51は、温度の上昇につれて小さくなる第3の閾値を有し、反転信号C4が同第3の閾値を越えたときにオン状態になる。nMOS52は、温度の上昇につれて小さくなる第4の閾値を有し、反転信号C4が同第4の閾値を越えたときにpMOS51に対して相補的にオン状態になる。
【0019】
pMOS31、nMOS42及びnMOS44の各閾値は、高温時に遅延回路40が動作を開始する時刻t1における反転信号A3のレベルが低温時のレベルよりも高く、かつ、低温時に同遅延回路40が動作を開始する時刻t2における同反転信号A3のレベルが高温時のレベルよりも高くなるように設定されている。また、nMOS32、pMOS41及びpMOS43の各閾値は、前記時刻t1における反転信号A3のレベルが低温時のレベルよりも低く、かつ、前記時刻t2における同反転信号A3のレベルが高温時のレベルよりも低くなるように設定されている。
【0020】
この場合、低温時の遅延回路40の動作が開始する時刻t2の時点で、高温時のノードN1の電圧が低温時の電圧よりも高ければ、pMOS41,43及びnMOS42,44の各ゲート幅W及びゲート長Lを、電流を流す能力が大きくなるように設定するか、又は、インバータ回路30のpMOS31及びnMOS32の各ゲート幅W及びゲート長Lを、電流を流す能力が小さくなるように設定する。
【0021】
pMOS51及びnMOS52の各閾値は、反転信号C4の低温時のレベルが高温時のレベルよりも高い期間に同pMOS51及びnMOS52がオン状態なるように設定されている。
【0022】
pMOS31、nMOS32、pMOS41、nMOS42、pMOS43、nMOS44、pMOS51、及びnMOS52の各閾値を設定するためのディメンジョン(すなわち、ゲート幅W及びゲート長L)は、例えば、次のような値になる。
pMOS31;L/W=0.2μm/3.28μm
nMOS32;L/W=0.2μm/1.26μm
pMOS41;L/W=1.0μm/4μm
nMOS42;L/W=1.0μm/12.48μm
pMOS43;L/W=0.2μm/4μm
nMOS44;L/W=0.2μm/12.48μm
pMOS51;L/W=0.2μm/3.12μm
nMOS52;L/W=0.2μm/2.34μm
【0023】
図2及び図3は、図1中の遅延回路40及びインバータ回路50が動作を開始する時刻の温度特性を示す図であり、縦軸にノードN1の論理レベル、及び横軸に時間がとられている。
これらの図を参照して、この形態のCMOSバッファ回路の動作(1),(2)について説明する。
(1)基本動作
ディジタル信号inに基づいてpMOS31及びnMOS32が相補的にオン/オフ制御され、インバータ回路30から反転信号A3が出力される。反転信号A3が“L”から“H”へ遷移したとき、nMOS42は同反転信号A3のレベルが同nMOS42の閾値を超えない限りオン状態にならない。反転信号A3のレベルが上昇するとnMOS42がオン状態となるが、このとき、既にノードN4が“H”になっているので、nMOS44がオン状態であり、ノードN1とグランドとの間に電流パスができる。このため、nMOS42及びnMOS44がノードN1のレベルの上昇を妨げる働きをする。しかし、最終的には、反転信号A3のレベルの上昇により、ノードN1は“H”に遷移し、伝送遅延時間の後に反転信号C4が出力される。それに伴い、ノードN4が“L”となり、nMOS44はオフ状態となるので、ノードN1とグランドとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号C4に基づいてpMOS51及びnMOS52が相補的にオン/オフ制御され、インバータ回路50から反転信号B5が出力される。
【0024】
反転信号A3が“H”から“L”へ遷移したとき、pMOS41は同反転信号A3のレベルが同pMOS41の閾値を超えない限りオン状態にならない。反転信号A3のレベルが低下するとpMOS41がオン状態となるが、このとき、既にノードN4が“L”になっているので、pMOS43がオン状態であり、ノードN1と電源電圧Vddとの間に電流パスができる。このため、pMOS41及びpMOS43がノードN1のレベルの低下を妨げる働きをする。しかし、最終的には、反転信号A3により、ノードN1は“L”に遷移し、伝送遅延時間の後に反転信号C4が出力される。それに伴い、ノードN4が“H”となり、pMOS43はオフ状態となるので、ノードN1と電源電圧Vddとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号C4に基づいてpMOS51及びnMOS52が相補的にオン/オフ制御され、インバータ回路50から反転信号B5が出力される。
【0025】
(2)温度特性逆転抑制動作
図2に示すように、遅延回路40は、高温時では時刻t1に動作を開始するが、低温時では時刻t2に動作を開始する。時刻t1と時刻t2との差の発生原因は、nMOS42及びnMOS44の閾値が温度変化によって変動し、高温時に低く、低温時に高くなることによる。つまり、反転信号A3のレベルがnMOS42の閾値より高くなった時点で同nMOS42がオン状態になるが、温度変化による閾値の変動によってnMOS42のオン状態になるタイミングに差が生じる。
【0026】
nMOS42がオン状態になると、ノードN1とグランドとの間に電流パスが生じ、同ノードN1の電圧上昇が妨げられるので、図2に示すように、遅延回路40の動作の開始が早い高温時の特性曲線Uと遅い低温時の特性曲線Vとが交差し、クロスポイントXが生じる。ただし、この状態が続くと、nMOS42及びnMOS44の電流値が高温時よりも低温時のほうが大きく、ノードN1の電圧の上昇が妨げられるため、図3に示すように、再度、特性曲線Uと特性曲線Vとが交差し、クロスポイントYが生じる。この現象を防止するため、図3中のクロスポイントYよりも手前で次段のインバータ回路50の反転信号B5の論理が反転するように、同インバータ回路50を構成するpMOS51及びnMOS52の閾値が設定されている。低温時に時刻t3、及び高温時に時刻t4で反転信号B5の論理が反転すると、nMOS44がオフ状態となり、ノードN1とグランドとの間の電流パスがなくなるので、ノードN1の電圧はnMOS42,44に妨げられることなく上昇する。反転信号B5の論理が反転するタイミングは、低温時の方が速いため、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【0027】
pMOS41及びpMOS43についても、nMOS42及びnMOS44に対して相補的な動作が行われ、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【0028】
以上のように、この第1の実施形態では、遅延回路40を構成するpMOS41、nMOS42、pMOS43及びnMOS44の閾値が低くなる高温時の方が同遅延回路40の動作の開始が早くなり、動作した時点でノードN1が“H”又は“L”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなる。つまり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度が向上する。すなわち、遅延時間のライブラリは、「MIN(遅延時間が最小になる条件でのデータ)〜MAX(遅延時間が最大になる条件でのデータ)」の範囲で保証されているが、温度変化による伝送遅延時間の逆転現象が生じると、その範囲を超えてしまうデータが存在することになり、範囲保証が困難になるが、この実施形態では、この点を回避することができ、伝送遅延時間が逆転する時間を内部回路に換算したときの段数を0段にすることができる。
【0029】
第2の実施形態
図4は、この発明の第2の実施形態であるCMOSバッファ回路の電気的構成を示す回路図であり、第1の実施形態を示す図1中の要素と共通の要素には共通の符号が付されている。
この形態のCMOSバッファ回路では、図4中の遅延回路40に代えて、異なる構成の遅延回路40Aが設けられている。遅延回路40Aでは、nMOS42のドレーン電極がノードN3に接続され、かつソース電極がグランドに接続されている。また、nMOS44のドレーン電極がノードN1に接続され、かつソース電極がノードN3に接続されている。他は、図1と同様の構成である。
【0030】
この形態のCMOSバッファ回路においても、第1の実施形態と同様の動作が行われ、同様の利点がある。
【0031】
第3の実施形態
図5は、この発明の第3の実施形態であるCMOSバッファ回路の電気的構成を示す回路図であり、第2の実施形態を示す図4中の要素と共通の要素には共通の符号が付されている。
この形態のCMOSバッファ回路では、図4中の遅延回路40Aに代えて、異なる構成の遅延回路40Bが設けられている。遅延回路40Bでは、pMOS41のドレーン電極がノードN2に接続され、かつソース電極が電源電圧Vddに接続されている。また、pMOS43のドレーン電極がノードN1に接続され、かつソース電極がノードN2に接続されている。他は、図4と同様の構成である。
【0032】
この形態のCMOSバッファ回路においても、第1の実施形態と同様の動作が行われ、同様の利点がある。
【0033】
第4の実施形態
図6は、この発明の第4の実施形態であるCMOSバッファ回路の電気的構成を示す回路図であり、第3の実施形態を示す図5中の要素と共通の要素には共通の符号が付されている。
この形態のCMOSバッファ回路では、図5中の遅延回路40Bに代えて、異なる構成の遅延回路40Cが設けられている。遅延回路40Cでは、nMOS42のドレーン電極がノードN1に接続され、かつソース電極がノードN3に接続されている。また、nMOS44のドレーン電極がノードN3に接続され、かつソース電極がグランドに接続されている。他は、図5と同様の構成である。
【0034】
この形態のCMOSバッファ回路においても、第1の実施形態と同様の動作が行われ、同様の利点がある。
【0035】
【発明の効果】
以上説明したように、この発明の構成によれば、遅延回路を構成する第3のpMOS、第3のnMOS、第4のpMOS及び第4のnMOSの閾値が低くなる高温時の方が同遅延回路の動作の開始が早くなり、動作した時点で第1のノードが“H”又は“L”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度を向上できる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態であるCMOSバッファ回路の電気的構成を示す回路図である。
【図2】図1中の遅延回路40及びインバータ回路50が動作を開始する時刻の温度特性を示す図である。
【図3】図1中の遅延回路40及びインバータ回路50が動作を開始する時刻の温度特性を示す図である。
【図4】この発明の第2の実施形態であるCMOSバッファ回路の電気的構成を示す回路図である。
【図5】この発明の第3の実施形態であるCMOSバッファ回路の電気的構成を示す回路図である。
【図6】この発明の第4の実施形態であるCMOSバッファ回路の電気的構成を示す回路図である。
【図7】従来のCMOSバッファ回路の電気的構成を示す回路図である。
【図8】MOSFETの閾値電圧及びドレーン電流の温度特性を示す図である。
【図9】MOSFETの遅延時間の温度特性を示す図である。
【符号の説明】
30,50 インバータ回路
31,41,43,51 pMOS(pチャネル型MOSFET)
32,42,44,52 nMOS(nチャネル型MOSFET)
40,40A,40B,40C 遅延回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CMOS buffer circuit, and is suitable for use in a case where, for example, an internal circuit of a portable electronic device using a battery as a power supply is operated by supplying a relatively low voltage in an environment where a change in ambient temperature is large. The present invention relates to a CMOS buffer circuit.
[0002]
[Prior art]
The CMOS buffer circuit is configured by cascading two CMOS inverter circuits having the same configuration. The transmission characteristic representing the relationship between the gate voltage and drain current of the MOSFETs constituting each CMOS inverter circuit is a region where the drain current is larger than the Q point at the Q point where the temperature coefficient of the drain current is “0”. The negative temperature characteristic in which the drain current for a constant gate voltage decreases as the temperature rises, and the positive that the drain current for a constant gate voltage increases as the temperature rises in a region where the drain current is smaller than the Q point. Temperature characteristics. The power supply voltage and digital signal voltage supplied to the conventional CMOS buffer circuit are set so that each MOSFET operates in a region of negative temperature characteristics.
[0003]
This type of CMOS buffer circuit is conventionally composed of inverters 10 and 20 as shown in FIG. The inverter 10 includes a p-channel MOSFET (hereinafter referred to as “pMOS”) 11 and an n-channel MOSFET (hereinafter referred to as “nMOS”) 12. Similarly, the inverter 20 includes a
[0004]
In this CMOS buffer circuit, the pMOS 11 and the
[0005]
[Problems to be solved by the invention]
However, the conventional CMOS buffer circuit has the following problems.
That is, as shown in FIG. 8, the threshold voltage Vt of the MOSFET is low at high temperatures and high at low temperatures, but the drain current Ids tends to be small at high temperatures and large at low temperatures. There is a Q point in the transmission characteristic representing the relationship with the drain current. This is called “temperature characteristic reversal phenomenon”. Conventionally, the power supply voltage Vdd is relatively high, and as shown by the characteristic line A in FIG. 9, the delay time tpd at high temperature (that is, from when the voltage is applied to the gate until the drain current reaches 10% of the maximum value). Is longer than the delay time tpd at low temperature.
[0006]
However, in recent years, the CMOS buffer circuit is often used in an internal circuit of a portable electronic device using a battery as a power source, and the power supply voltage Vdd tends to be set lower than the conventional one. For this reason, since the voltage value used as the logic threshold has approached the Q-point gate voltage Vgs, the influence of the temperature characteristic inversion phenomenon becomes significant, and the delay time at a high temperature as shown by the characteristic line B in FIG. There may be a reverse phenomenon of the delay time tpd in which tpd is smaller than the delay time tpd at low temperature. In this case, there is a large error between the calculation result of the transmission delay time using a library (a collection of various parameters related to the CMOS buffer circuit and provided by a semiconductor manufacturing company) and the actual transmission delay time value. There is a problem that the maximum value of the transmission delay time may be smaller than the minimum value, and the accuracy of the delay data is lowered.
[0007]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a CMOS buffer circuit with improved accuracy of delay data when a relatively low power supply voltage is supplied.
[0008]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold value that decreases as the temperature increases, and a third p-channel MOSFET that is turned on when the first inversion signal exceeds the threshold value. A third n-channel MOSFET having a sixth threshold value that decreases, and being turned on complementarily to the third p-channel MOSFET when the first inverted signal exceeds the threshold value; A seventh threshold value that decreases as the temperature rises, and is turned on when the second inverted signal exceeds the threshold value, and when the third p-channel MOSFET is turned on. A fourth p-channel MOSFET that is turned on between the input side of the second inverter circuit and the first power supply voltage; an eighth threshold that decreases as the temperature rises; The inverted signal is When the value is exceeded, the fourth p-channel MOSFET is turned on complementarily, and when the third n-channel MOSFET is turned on, the input side of the second inverter circuit And a second n-channel MOSFET that is turned on between the first power supply voltage and the second power supply voltage.
[0009]
The invention according to claim 2A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises. The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and the first circuit A third p-channel MOSFET that is on / off controlled based on the first inversion signal input to the node, and a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are The third p-channel MOSFET is connected to the first node, the source electrode is connected to the third node, and the third p-channel MOSFET is connected to the first node based on the first inverted signal input to the first node. A third n-channel MOSFET that is complementarily turned on / off, and a seventh threshold that decreases as the temperature rises, and a gate electrode on the output side of the second inverter circuit And a fourth p-channel MOSFET connected to the second node and having a source electrode connected to the first power supply voltage and controlled on / off based on the second inverted signal. And an eighth threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is the second And a fourth n-channel MOSFET that is ON / OFF controlled complementarily to the fourth p-channel MOSFET based on the second inverted signal. It is characterized by.
[0010]
The invention according to claim 3A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises. The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and the first circuit A third p-channel MOSFET that is on / off controlled based on the first inversion signal input to the node; a sixth threshold that decreases as the temperature rises; A third n-channel type connected to the node, having a drain electrode connected to the third node, a source electrode connected to the second power supply voltage, and being controlled on / off based on the second inverted signal The MOSFET has a seventh threshold value that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the second node, and the source A fourth p-channel MOSFET connected to the first power supply voltage and controlled to be turned on / off based on the second inversion signal, and an eighth threshold that decreases as the temperature rises. A gate electrode is connected to the output side of the second inverter circuit, a drain electrode is connected to the first node, and a source electrode is connected to a third node. Based on the second inverted signal, And a fourth n-channel MOSFET that is ON / OFF controlled complementarily to the fourth p-channel MOSFET.
[0011]
The invention according to claim 4A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is the first power supply voltage. And a third p-channel MOSFET that is on / off controlled based on the first inversion signal, a sixth threshold that decreases as the temperature rises, and a gate electrode that is the first node The drain electrode is connected to the third node, the source electrode is connected to the second power supply voltage, and is complementary to the third p-channel MOSFET based on the first inverted signal. A third n-channel MOSFET that is controlled to be turned on / off and a seventh threshold that decreases as the temperature rises, and the gate electrode is connected to the output side of the second inverter circuit, and the drain A fourth p-channel MOSFET having an electrode connected to the first node and a source electrode connected to the second node and controlled to be turned on / off based on the second inversion signal; The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the first node, and the source electrode is connected to the third node. And a fourth n-channel MOSFET that is connected and complementarily controlled on / off with respect to the fourth p-channel MOSFET based on the second inversion signal. .
[0012]
The invention according to claim 5A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is the first power supply voltage. And a third p-channel MOSFET that is on / off controlled based on the first inversion signal, and a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are And a source electrode connected to a third node, and complementary to the third p-channel MOSFET based on the first inversion signal input to the first node. A third n-channel MOSFET that is controlled to be turned on / off and a seventh threshold that decreases as the temperature rises, and the gate electrode is connected to the output side of the second inverter circuit. A fourth p-channel MOSFET whose drain electrode is connected to the first node and whose source electrode is connected to the second node and is on / off controlled based on the second inversion signal; The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is the second power supply voltage. And a fourth n-channel MOSFET that is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inverted signal. Yes.
[0013]
Further, the invention according to claim 6 is the invention according to
[0014]
According to a seventh aspect of the present invention, a first CMOS inverter circuit that inverts an input digital signal and outputs it as a first inversion signal, and a second inversion signal by inversion of the first inversion signal. A second CMOS inverter circuit that outputs a signal, and a transmission delay time that increases as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and the digital signal is the first buffer circuit. A first p-channel MOSFET that is turned on when a threshold value of 1 is exceeded, and a second threshold value that decreases as the temperature rises. A first n-channel MOSFET that is turned on in a complementary manner to the first p-channel MOSFET when a total signal exceeds the second threshold, and the second CMOS inverter circuit Has a third threshold that decreases as the temperature increases, and a second p-channel MOSFET that is turned on when the first inverted signal exceeds the third threshold, and as the temperature increases A second n-channel having a fourth threshold value that becomes smaller and that is complementarily turned on with respect to the second p-channel MOSFET when the first inverted signal exceeds the fourth threshold value The third threshold value of the second p-channel MOSFET and the fourth threshold value of the second n-channel MOSFET are determined when the level of the first inversion signal at a low temperature is high. The high period second p-channel MOSFET and a second n-channel MOSFET is characterized in that it is set to be ON state than the bell.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First embodiment
FIG. 1 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to the first embodiment of the present invention.
As shown in the figure, the CMOS buffer circuit of this embodiment includes an
[0017]
The delay circuit 40 includes a
[0018]
The
[0019]
The threshold values of the
[0020]
In this case, if the voltage of the node N1 at the high temperature is higher than the voltage at the low temperature at the time t2 when the operation of the delay circuit 40 at the low temperature starts, the gate widths W of the
[0021]
The threshold values of the
[0022]
The dimensions (that is, the gate width W and the gate length L) for setting the threshold values of the
pMOS31; L / W = 0.2 μm / 3.28 μm
nMOS32; L / W = 0.2 μm / 1.26 μm
pMOS41; L / W = 1.0 μm / 4 μm
nMOS42; L / W = 1.0 μm / 12.48 μm
pMOS43; L / W = 0.2 μm / 4 μm
nMOS44; L / W = 0.2 μm / 12.48 μm
pMOS51; L / W = 0.2 μm / 3.12 μm
nMOS52; L / W = 0.2 μm / 2.34 μm
[0023]
2 and 3 are diagrams showing temperature characteristics at the time when the delay circuit 40 and the
With reference to these drawings, operations (1) and (2) of the CMOS buffer circuit of this embodiment will be described.
(1) Basic operation
The
[0024]
When the inverted signal A3 transitions from “H” to “L”, the
[0025]
(2) Temperature characteristics reverse rotation suppression operation
As shown in FIG. 2, the delay circuit 40 starts operating at time t1 when the temperature is high, but starts operating at time t2 when the temperature is low. The cause of the difference between the time t1 and the time t2 is that the threshold values of the
[0026]
When the
[0027]
The
[0028]
As described above, in the first embodiment, the delay circuit 40 starts operating earlier at a high temperature when the thresholds of the
[0029]
Second embodiment
FIG. 4 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to the second embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals. It is attached.
In the CMOS buffer circuit of this embodiment, instead of the delay circuit 40 in FIG. 4, a delay circuit 40A having a different configuration is provided. In the delay circuit 40A, the drain electrode of the
[0030]
Also in this form of the CMOS buffer circuit, the same operation as in the first embodiment is performed, and there are similar advantages.
[0031]
Third embodiment
FIG. 5 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a third embodiment of the present invention. Elements common to those in FIG. 4 showing the second embodiment are denoted by common reference numerals. It is attached.
In the CMOS buffer circuit of this embodiment, a delay circuit 40B having a different configuration is provided instead of the delay circuit 40A in FIG. In the delay circuit 40B, the drain electrode of the
[0032]
Also in this form of the CMOS buffer circuit, the same operation as in the first embodiment is performed, and there are similar advantages.
[0033]
Fourth embodiment
FIG. 6 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to the fourth embodiment of the present invention. Elements common to those in FIG. 5 showing the third embodiment are denoted by common reference numerals. It is attached.
In the CMOS buffer circuit of this embodiment, a delay circuit 40C having a different configuration is provided in place of the delay circuit 40B in FIG. In the delay circuit 40C, the drain electrode of the
[0034]
Also in this form of the CMOS buffer circuit, the same operation as in the first embodiment is performed, and there are similar advantages.
[0035]
【The invention's effect】
As described above, according to the configuration of the present invention, the delay is higher when the threshold value of the third pMOS, the third nMOS, the fourth pMOS, and the fourth nMOS constituting the delay circuit is lower. Since the start of the operation of the circuit becomes earlier and the operation of the first node transitioning to “H” or “L” at the time of operation is suppressed, the transmission delay time becomes larger, and the temperature is higher than when the temperature is lower. However, the reverse phenomenon that the transmission delay time is reduced can be suppressed. For this reason, the accuracy of the delay data stored in the library can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing temperature characteristics at the time when the delay circuit 40 and the
3 is a diagram showing temperature characteristics at a time when the delay circuit 40 and the
FIG. 4 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a fourth embodiment of the present invention.
FIG. 7 is a circuit diagram showing an electrical configuration of a conventional CMOS buffer circuit.
FIG. 8 is a diagram illustrating temperature characteristics of a threshold voltage and a drain current of a MOSFET.
FIG. 9 is a diagram illustrating a temperature characteristic of a delay time of a MOSFET.
[Explanation of symbols]
30, 50 Inverter circuit
31, 41, 43, 51 pMOS (p-channel MOSFET)
32, 42, 44, 52 nMOS (n-channel MOSFET)
40, 40A, 40B, 40C delay circuit
Claims (7)
前記第1のCMOSインバータ回路は、
温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、
前記第2のCMOSインバータ回路は、
温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第5の閾値を有し、前記第1の反転信号が該閾値を越えたときにオン状態になる第3のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第6の閾値を有し、前記第1の反転信号が該閾値を越えたときに前記第3のpチャネル型MOSFETに対して相補的にオン状態になる第3のnチャネル型MOSFETと、
温度の上昇につれて小さくなる第7の閾値を有し、前記第2の反転信号が該閾値を越えたときにオン状態になり、前記第3のpチャネル型MOSFETがオン状態になったときに前記第2のインバータ回路の入力側と第1の電源電圧との間をオン状態とする第4のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第8の閾値を有し、前記第2の反転信号が該閾値を越えたときに前記第4のpチャネル型MOSFETに対して相補的にオン状態になり、前記第3のnチャネル型MOSFETがオン状態になったときに前記第2のインバータ回路の入力側と第2の電源電圧との間をオン状態とする第4のnチャネル型MOSFETとから構成されていることを特徴とするCMOSバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
A third p-channel MOSFET that has a fifth threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the threshold;
A third n value that has a sixth threshold value that decreases as the temperature rises, and that is complementarily turned on for the third p-channel MOSFET when the first inversion signal exceeds the threshold value. A channel-type MOSFET,
A seventh threshold value that decreases as the temperature rises, and is turned on when the second inverted signal exceeds the threshold value; and the third p-channel MOSFET is turned on when the third p-channel MOSFET is turned on. A fourth p-channel MOSFET for turning on between the input side of the second inverter circuit and the first power supply voltage;
An eighth threshold that decreases as the temperature rises, and when the second inverted signal exceeds the threshold, the fourth p-channel MOSFET is turned on in a complementary manner; And a fourth n-channel MOSFET that is turned on between the input side of the second inverter circuit and the second power supply voltage when the n-channel MOSFET is turned on. A CMOS buffer circuit characterized by the above.
前記第1のCMOSインバータ回路は、
温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、
前記第2のCMOSインバータ回路は、
温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値 を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極及びドレーン電極が第1のノードに接続されると共に、ソース電極が第2のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極及びドレーン電極が前記第1のノードに接続されると共に、ソース電極が第3のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいて前記第3のpチャネル型MOSFETに対して相補的にオン/オフ制御される第3のnチャネル型MOSFETと、
温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴とするCMOSバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value . 2 n-channel MOSFETs,
The delay circuit is
The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and is input to the first node. The fifth threshold value decreases as the temperature increases. A third p-channel MOSFET that is on / off controlled based on the first inverted signal;
It has a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are connected to the first node, and the source electrode is connected to the third node and input to the first node. A third n-channel MOSFET that is ON / OFF controlled complementarily to the third p-channel MOSFET based on the first inverted signal,
It has a seventh threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the second node, and the source electrode is the first power supply A fourth p-channel MOSFET connected to a voltage and controlled to be turned on / off based on the second inverted signal;
The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is a second power supply. And a fourth n-channel MOSFET that is connected to a voltage and is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inverted signal. CMOS buffer circuit .
前記第1のCMOSインバータ回路は、
温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、
前記第2のCMOSインバータ回路は、
温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極及びドレーン電極が第1のノードに接続されると共に、ソース電極が第2のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極が前記第1のノードに接続され、ドレーン電極が第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第2の反転信号に基づいてオン/オフ制御される第3のnチャネル型MOSFETと、
温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が第3のノードに接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴とするCMOSバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and is input to the first node. The fifth threshold value decreases as the temperature increases. A third p-channel MOSFET that is on / off controlled based on the first inverted signal;
A sixth threshold that decreases with increasing temperature, a gate electrode connected to the first node, a drain electrode connected to a third node, and a source electrode connected to a second power supply voltage; A third n-channel MOSFET that is on / off controlled based on the second inverted signal;
It has a seventh threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the second node, and the source electrode is the first power supply A fourth p-channel MOSFET connected to a voltage and controlled to be turned on / off based on the second inverted signal;
It has an eighth threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the first node, and the source electrode is the third node And a fourth n-channel MOSFET that is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inversion signal. CMOS buffer circuit .
前記第1のCMOSインバータ回路は、
温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、
前記第2のCMOSインバータ回路は、
温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極が第1のノードに接続され、ドレーン電極が第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極が前記第1のノードに接続され、ドレーン電極が第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第1の反転信号に基づいて前記第3のpチャネル型MOSFETに対して相補的にオン/オフ制御される第3のnチャネル型MOSFETと、
温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が前記第2のノードに接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が前記第3のノードに接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴とするCMOSバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
A fifth threshold that decreases with increasing temperature, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is connected to the first power supply voltage; A third p-channel MOSFET that is on / off controlled based on the first inversion signal;
A sixth threshold that decreases with increasing temperature, a gate electrode connected to the first node, a drain electrode connected to a third node, and a source electrode connected to a second power supply voltage; A third n-channel MOSFET that is ON / OFF controlled complementarily to the third p-channel MOSFET based on the first inversion signal;
A seventh threshold value that decreases as the temperature rises; a gate electrode connected to the output side of the second inverter circuit; a drain electrode connected to the first node; and a source electrode connected to the second node A fourth p-channel MOSFET connected to a node and controlled to be turned on / off based on the second inverted signal;
It has an eighth threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the first node, and the source electrode is connected to the third node And a fourth n-channel MOSFET that is connected to a node and is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inversion signal. CMOS buffer circuit .
前記第1のCMOSインバータ回路は、
温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値 を越えたときにオン状態になる第1のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、
前記第2のCMOSインバータ回路は、
温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第5の閾値を有し、ゲート電極が第1のノードに接続され、ドレーン電極が第2のノードに接続され、かつソース電極が第1の電源電圧に接続され、前記第1の反転信号に基づいてオン/オフ制御される第3のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第6の閾値を有し、ゲート電極及びドレーン電極が前記第1のノードに接続されると共に、ソース電極が第3のノードに接続され、前記第1のノードに入力される前記第1の反転信号に基づいて前記第3のpチャネル型MOSFETに対して相補的にオン/オフ制御される第3のnチャネル型MOSFETと、
温度の上昇につれて小さくなる第7の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第1のノードに接続され、かつソース電極が前記第2のノードに接続され、前記第2の反転信号に基づいてオン/オフ制御される第4のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第8の閾値を有し、ゲート電極が前記第2のインバータ回路の出力側に接続され、ドレーン電極が前記第3のノードに接続され、かつソース電極が第2の電源電圧に接続され、前記第2の反転信号に基づいて前記第4のpチャネル型MOSFETに対して相補的にオン/オフ制御される第4のnチャネル型MOSFETとから構成されていることを特徴とするCMOSバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold ;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
A fifth threshold that decreases with increasing temperature, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is connected to the first power supply voltage; A third p-channel MOSFET that is on / off controlled based on the first inversion signal;
It has a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are connected to the first node, and the source electrode is connected to the third node and input to the first node. A third n-channel MOSFET that is ON / OFF controlled complementarily to the third p-channel MOSFET based on the first inverted signal,
A seventh threshold value that decreases as the temperature rises; a gate electrode connected to the output side of the second inverter circuit; a drain electrode connected to the first node; and a source electrode connected to the second node A fourth p-channel MOSFET connected to a node and controlled to be turned on / off based on the second inverted signal;
The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is a second power supply. And a fourth n-channel MOSFET that is connected to a voltage and is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inverted signal. CMOS buffer circuit .
高温時に前記遅延回路が動作を開始する時刻t1における前記第1の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻t2における前記第1の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、
前記第1のnチャネル型MOSFETの第2の閾値、第3のpチャネル型MOSFETの第5の閾値及び第4のpチャネル型MOSFETの第7の閾値は、
前記時刻t1における前記第1の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻t2における前記第1の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴とする請求項1乃至5のうち、いずれか一に記載のCMOSバッファ回路。The first threshold value of the first p-channel MOSFET, the sixth threshold value of the third n-channel MOSFET, and the eighth threshold value of the fourth n-channel MOSFET are:
The level of the first inversion signal at time t1 when the delay circuit starts operating at a high temperature is higher than the level at low temperature, and the first inversion at time t2 when the delay circuit starts operating at a low temperature The signal level is set to be higher than the high temperature level, and
The second threshold value of the first n-channel MOSFET, the fifth threshold value of the third p-channel MOSFET, and the seventh threshold value of the fourth p-channel MOSFET are:
The level of the first inversion signal at the time t1 is set lower than the level at the low temperature, and the level of the first inversion signal at the time t2 is set lower than the level at the high temperature. 6. The CMOS buffer circuit according to claim 1, wherein the CMOS buffer circuit is any one of claims 1 to 5 .
前記第1のCMOSインバータ回路は、
温度の上昇につれて小さくなる第1の閾値を有し、前記ディジタル信号が該第1の閾値を越えたときにオン状態になる第1のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第2の閾値を有し、前記ディジタル信号が該第2の閾値 を越えたときに前記第1のpチャネル型MOSFETに対して相補的にオン状態になる第1のnチャネル型MOSFETとから構成され、
前記第2のCMOSインバータ回路は、
温度の上昇につれて小さくなる第3の閾値を有し、前記第1の反転信号が該第3の閾値を越えたときにオン状態になる第2のpチャネル型MOSFETと、
温度の上昇につれて小さくなる第4の閾値を有し、前記第1の反転信号が該第4の閾値を越えたときに前記第2のpチャネル型MOSFETに対して相補的にオン状態になる第2のnチャネル型MOSFETとから構成され、
前記第2のpチャネル型MOSFETの第3の閾値及び第2のnチャネル型MOSFETの第4の閾値が、
前記第1の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第2のpチャネル型MOSFET及び第2のnチャネル型MOSFETがオン状態なるように設定されていることを特徴とするCMOSバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The third threshold value of the second p-channel MOSFET and the fourth threshold value of the second n-channel MOSFET are:
The second p-channel MOSFET and the second n-channel MOSFET are set to be in an on state during a period when the low temperature level of the first inversion signal is higher than the high temperature level. CMOS buffer circuit .
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