JP3676724B2

JP3676724B2 - CMOS buffer circuit

Info

Publication number: JP3676724B2
Application number: JP2001343840A
Authority: JP
Inventors: 弘之久家
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2001-11-08
Filing date: 2001-11-08
Publication date: 2005-07-27
Anticipated expiration: 2021-11-08
Also published as: JP2003152528A; US6784701B2; DE10251700A1; US20030102511A1

Description

【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳバッファ回路に係り、例えば、電池を電源とする携帯用電子機器の内部回路など、周囲の温度の変化が大きい環境で比較的低い電圧を供給して動作させる場合に用いて好適なＣＭＯＳバッファ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳバッファ回路は、互いに同一構成の２つのＣＭＯＳインバータ回路が縦続接続されて構成されている。各ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのゲート電圧とドレーン電流との関係を表す伝送特性は、ドレーン電流の温度係数が“０”になるＱポイントを境界として、同Ｑポイントよりもドレーン電流が大きい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って減少する負の温度特性と、同Ｑポイントよりもドレーン電流が小さい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って増加する正の温度特性とを有している。従来のＣＭＯＳバッファ回路に供給される電源電圧及びディジタル信号の電圧は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するように設定されている。
【０００３】
この種のＣＭＯＳバッファ回路は、従来では例えば図７に示すように、インバータ１０，２０から構成されている。インバータ１０は、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）１１とｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）１２とから構成されている。同様に、インバータ２０も、ｐＭＯＳ２１とｎＭＯＳ２２とから構成されている。電源電圧Ｖｄｄ及びディジタル信号ｉｎの電圧は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するように設定されている。例えば、電源電圧Ｖｄｄを５Ｖとしたとき、高レベル（以下、“Ｈ”という）のディジタル信号ｉｎの電圧は３．６Ｖ以上、低レベル（以下、“Ｌ”という）のディジタル信号ｉｎの電圧が０．８Ｖ以下となっている。
【０００４】
このＣＭＯＳバッファ回路では、ディジタル信号ｉｎに基づいてｐＭＯＳ１１及びｎＭＯＳ１２が相補的にオン／オフ制御され、インバータ回路１０から反転信号Ａ１が出力される。さらに、反転信号Ａ１に基づいてｐＭＯＳ２１及びｎＭＯＳ２２が相補的にオン／オフ制御され、インバータ回路２０から反転信号Ｂ２が出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＭＯＳバッファ回路では、次のような問題点があった。
すなわち、図８に示すように、ＭＯＳＦＥＴの閾値電圧Ｖｔは、高温時には低く、低温時には高くなるが、ドレーン電流Ｉｄｓは、高温時には小さく、低温時には大きくなる傾向があるので、ゲート・ソース間電圧とドレーン電流との関係を表す伝送特性には、Ｑポイントが存在する。これを、「温度特性逆転現象」という。従来では、電源電圧Ｖｄｄが比較的高く、図９中の特性直線Ａのように、高温時の遅延時間ｔｐｄ（すなわち、ゲートに電圧を加えた時刻からドレーン電流が最大値の１０％になるまでの時間）は、低温時の遅延時間ｔｐｄよりも大きい。
【０００６】
ところが、近年では、ＣＭＯＳバッファ回路は、電池を電源とする携帯用電子機器の内部回路などに用いられることが多く、電源電圧Ｖｄｄが従来よりも低く設定される傾向にある。このため、論理スレッショルドとして用いられる電圧値がＱポイントのゲート電圧Ｖgsに近づいてきたので、温度特性逆転現象の影響が顕著になり、図９中の特性直線Ｂのように、高温時の遅延時間ｔｐｄが低温時の遅延時間ｔｐｄよりも小さくなる遅延時間ｔｐｄの逆転現象が生じることがある。この場合、ライブラリ（ＣＭＯＳバッファ回路に関する各種パラメータをまとめたものであり、半導体製造企業から提供される）を用いた伝送遅延時間の計算結果と実際の伝送遅延時間の値との誤差が大きく、例えば、伝送遅延時間の最大値が最小値よりも小さくなることがあり、遅延データの精度が低下するという問題があった。
【０００７】
この発明は、上述の事情に鑑みてなされたもので、比較的低い電源電圧が供給される場合の遅延データの精度を向上したＣＭＯＳバッファ回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、前記第１の反転信号が該閾値を越えたときにオン状態になる第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、前記第１の反転信号が該閾値を越えたときに前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、前記第２の反転信号が該閾値を越えたときにオン状態になり、前記第３のｐチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第１の電源電圧との間をオン状態とする第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、前記第２の反転信号が該閾値を越えたときに前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になり、前記第３のｎチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第２の電源電圧との間をオン状態とする第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【０００９】
また、請求項２記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１０】
また、請求項３記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１１】
また、請求項４記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１２】
また、請求項５記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１３】
また、請求項６記載の発明は、請求項１乃至５のうち、いずれか一に記載のＣＭＯＳバッファ回路に係り、前記第１のｐチャネル型ＭＯＳＦＥＴの第１の閾値、第３のｎチャネル型ＭＯＳＦＥＴの第６の閾値及び第４のｎチャネル型ＭＯＳＦＥＴの第８の閾値は、高温時に前記遅延回路が動作を開始する時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、前記第１のｎチャネル型ＭＯＳＦＥＴの第２の閾値、第３のｐチャネル型ＭＯＳＦＥＴの第５の閾値及び第４のｐチャネル型ＭＯＳＦＥＴの第７の閾値は、前記時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴としている。
【００１４】
また、請求項７記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のｐチャネル型ＭＯＳＦＥＴの第３の閾値及び第２のｎチャネル型ＭＯＳＦＥＴの第４の閾値が、前記第１の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第２のｐチャネル型ＭＯＳＦＥＴ及び第２のｎチャネル型ＭＯＳＦＥＴがオン状態なるように設定されていることを特徴としている。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
この形態のＣＭＯＳバッファ回路は、同図に示すように、インバータ３０と、遅延回路４０と、インバータ５０とから構成されている。インバータ３０は、ｐＭＯＳ３１とｎＭＯＳ３２とから構成され、ディジタル信号ｉｎを反転させて反転信号Ａ３を出力する。ｐＭＯＳ３１は、温度の上昇につれて小さくなる第１の閾値を有し、ディジタル信号ｉｎが同第１の閾値を越えたときにオン状態になる。ｎＭＯＳ３２は、温度の上昇につれて小さくなる第２の閾値を有し、ディジタル信号ｉｎが同第２の閾値を越えたときにｐＭＯＳ３１に対して相補的にオン状態になる。
【００１７】
遅延回路４０は、ｐＭＯＳ４１と、ｎＭＯＳ４２と、ｐＭＯＳ４３と、ｎＭＯＳ４４とから構成されている。ｐＭＯＳ４１は、ゲート電極及びドレーン電極がノードＮ１に接続されると共に、ソース電極がノードＮ２に接続され、同ノードＮ１に入力される反転信号Ａ３に基づいてオン／オフ制御される。ｎＭＯＳ４２は、ゲート電極及びドレーン電極がノードＮ１に接続されると共に、ソース電極がノードＮ３に接続され、ノードＮ１に入力される反転信号Ａ３に基づいてｐＭＯＳ４１に対して相補的にオン／オフ制御される。ｐＭＯＳ４３は、ゲート電極がインバータ回路５０の出力側（ノードＮ４）に接続され、ドレーン電極がノードＮ２に接続され、かつソース電極が電源電圧Ｖｄｄに接続され、反転信号Ｂ５に基づいてオン／オフ制御される。ｎＭＯＳ４４は、ゲート電極がインバータ回路５０の出力側（ノードＮ４）に接続され、ドレーン電極がノードＮ３に接続され、かつソース電極が第２の電源電圧（グランド）に接続され、反転信号Ｂ５に基づいてｐＭＯＳ４３に対して相補的にオン／オフ制御される。この遅延回路４０は、反転信号Ａ３を入力し、設定された伝送遅延時間の後に反転信号Ｃ４として出力する。
【００１８】
インバータ５０は、ｐＭＯＳ５１とｎＭＯＳ５２とから構成され、反転信号Ｃ４を入力して反転信号Ｂ５を出力する。ｐＭＯＳ５１は、温度の上昇につれて小さくなる第３の閾値を有し、反転信号Ｃ４が同第３の閾値を越えたときにオン状態になる。ｎＭＯＳ５２は、温度の上昇につれて小さくなる第４の閾値を有し、反転信号Ｃ４が同第４の閾値を越えたときにｐＭＯＳ５１に対して相補的にオン状態になる。
【００１９】
ｐＭＯＳ３１、ｎＭＯＳ４２及びｎＭＯＳ４４の各閾値は、高温時に遅延回路４０が動作を開始する時刻ｔ１における反転信号Ａ３のレベルが低温時のレベルよりも高く、かつ、低温時に同遅延回路４０が動作を開始する時刻ｔ２における同反転信号Ａ３のレベルが高温時のレベルよりも高くなるように設定されている。また、ｎＭＯＳ３２、ｐＭＯＳ４１及びｐＭＯＳ４３の各閾値は、前記時刻ｔ１における反転信号Ａ３のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における同反転信号Ａ３のレベルが高温時のレベルよりも低くなるように設定されている。
【００２０】
この場合、低温時の遅延回路４０の動作が開始する時刻ｔ２の時点で、高温時のノードＮ１の電圧が低温時の電圧よりも高ければ、ｐＭＯＳ４１，４３及びｎＭＯＳ４２，４４の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が大きくなるように設定するか、又は、インバータ回路３０のｐＭＯＳ３１及びｎＭＯＳ３２の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が小さくなるように設定する。
【００２１】
ｐＭＯＳ５１及びｎＭＯＳ５２の各閾値は、反転信号Ｃ４の低温時のレベルが高温時のレベルよりも高い期間に同ｐＭＯＳ５１及びｎＭＯＳ５２がオン状態なるように設定されている。
【００２２】
ｐＭＯＳ３１、ｎＭＯＳ３２、ｐＭＯＳ４１、ｎＭＯＳ４２、ｐＭＯＳ４３、ｎＭＯＳ４４、ｐＭＯＳ５１、及びｎＭＯＳ５２の各閾値を設定するためのディメンジョン（すなわち、ゲート幅Ｗ及びゲート長Ｌ）は、例えば、次のような値になる。
ｐＭＯＳ３１；Ｌ／Ｗ＝０．２μｍ／３．２８μｍ
ｎＭＯＳ３２；Ｌ／Ｗ＝０．２μｍ／１．２６μｍ
ｐＭＯＳ４１；Ｌ／Ｗ＝１．０μｍ／４μｍ
ｎＭＯＳ４２；Ｌ／Ｗ＝１．０μｍ／１２．４８μｍ
ｐＭＯＳ４３；Ｌ／Ｗ＝０．２μｍ／４μｍ
ｎＭＯＳ４４；Ｌ／Ｗ＝０．２μｍ／１２．４８μｍ
ｐＭＯＳ５１；Ｌ／Ｗ＝０．２μｍ／３．１２μｍ
ｎＭＯＳ５２；Ｌ／Ｗ＝０．２μｍ／２．３４μｍ
【００２３】
図２及び図３は、図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図であり、縦軸にノードＮ１の論理レベル、及び横軸に時間がとられている。
これらの図を参照して、この形態のＣＭＯＳバッファ回路の動作（１），（２）について説明する。
（１）基本動作
ディジタル信号ｉｎに基づいてｐＭＯＳ３１及びｎＭＯＳ３２が相補的にオン／オフ制御され、インバータ回路３０から反転信号Ａ３が出力される。反転信号Ａ３が“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２は同反転信号Ａ３のレベルが同ｎＭＯＳ４２の閾値を超えない限りオン状態にならない。反転信号Ａ３のレベルが上昇するとｎＭＯＳ４２がオン状態となるが、このとき、既にノードＮ４が“Ｈ”になっているので、ｎＭＯＳ４４がオン状態であり、ノードＮ１とグランドとの間に電流パスができる。このため、ｎＭＯＳ４２及びｎＭＯＳ４４がノードＮ１のレベルの上昇を妨げる働きをする。しかし、最終的には、反転信号Ａ３のレベルの上昇により、ノードＮ１は“Ｈ”に遷移し、伝送遅延時間の後に反転信号Ｃ４が出力される。それに伴い、ノードＮ４が“Ｌ”となり、ｎＭＯＳ４４はオフ状態となるので、ノードＮ１とグランドとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御され、インバータ回路５０から反転信号Ｂ５が出力される。
【００２４】
反転信号Ａ３が“Ｈ”から“Ｌ”へ遷移したとき、ｐＭＯＳ４１は同反転信号Ａ３のレベルが同ｐＭＯＳ４１の閾値を超えない限りオン状態にならない。反転信号Ａ３のレベルが低下するとｐＭＯＳ４１がオン状態となるが、このとき、既にノードＮ４が“Ｌ”になっているので、ｐＭＯＳ４３がオン状態であり、ノードＮ１と電源電圧Ｖｄｄとの間に電流パスができる。このため、ｐＭＯＳ４１及びｐＭＯＳ４３がノードＮ１のレベルの低下を妨げる働きをする。しかし、最終的には、反転信号Ａ３により、ノードＮ１は“Ｌ”に遷移し、伝送遅延時間の後に反転信号Ｃ４が出力される。それに伴い、ノードＮ４が“Ｈ”となり、ｐＭＯＳ４３はオフ状態となるので、ノードＮ１と電源電圧Ｖｄｄとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御され、インバータ回路５０から反転信号Ｂ５が出力される。
【００２５】
（２）温度特性逆転抑制動作
図２に示すように、遅延回路４０は、高温時では時刻ｔ１に動作を開始するが、低温時では時刻ｔ２に動作を開始する。時刻ｔ１と時刻ｔ２との差の発生原因は、ｎＭＯＳ４２及びｎＭＯＳ４４の閾値が温度変化によって変動し、高温時に低く、低温時に高くなることによる。つまり、反転信号Ａ３のレベルがｎＭＯＳ４２の閾値より高くなった時点で同ｎＭＯＳ４２がオン状態になるが、温度変化による閾値の変動によってｎＭＯＳ４２のオン状態になるタイミングに差が生じる。
【００２６】
ｎＭＯＳ４２がオン状態になると、ノードＮ１とグランドとの間に電流パスが生じ、同ノードＮ１の電圧上昇が妨げられるので、図２に示すように、遅延回路４０の動作の開始が早い高温時の特性曲線Ｕと遅い低温時の特性曲線Ｖとが交差し、クロスポイントＸが生じる。ただし、この状態が続くと、ｎＭＯＳ４２及びｎＭＯＳ４４の電流値が高温時よりも低温時のほうが大きく、ノードＮ１の電圧の上昇が妨げられるため、図３に示すように、再度、特性曲線Ｕと特性曲線Ｖとが交差し、クロスポイントＹが生じる。この現象を防止するため、図３中のクロスポイントＹよりも手前で次段のインバータ回路５０の反転信号Ｂ５の論理が反転するように、同インバータ回路５０を構成するｐＭＯＳ５１及びｎＭＯＳ５２の閾値が設定されている。低温時に時刻ｔ３、及び高温時に時刻ｔ４で反転信号Ｂ５の論理が反転すると、ｎＭＯＳ４４がオフ状態となり、ノードＮ１とグランドとの間の電流パスがなくなるので、ノードＮ１の電圧はｎＭＯＳ４２，４４に妨げられることなく上昇する。反転信号Ｂ５の論理が反転するタイミングは、低温時の方が速いため、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【００２７】
ｐＭＯＳ４１及びｐＭＯＳ４３についても、ｎＭＯＳ４２及びｎＭＯＳ４４に対して相補的な動作が行われ、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【００２８】
以上のように、この第１の実施形態では、遅延回路４０を構成するｐＭＯＳ４１、ｎＭＯＳ４２、ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が低くなる高温時の方が同遅延回路４０の動作の開始が早くなり、動作した時点でノードＮ１が“Ｈ”又は“Ｌ”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなる。つまり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度が向上する。すなわち、遅延時間のライブラリは、「ＭＩＮ（遅延時間が最小になる条件でのデータ）〜ＭＡＸ（遅延時間が最大になる条件でのデータ）」の範囲で保証されているが、温度変化による伝送遅延時間の逆転現象が生じると、その範囲を超えてしまうデータが存在することになり、範囲保証が困難になるが、この実施形態では、この点を回避することができ、伝送遅延時間が逆転する時間を内部回路に換算したときの段数を０段にすることができる。
【００２９】
第２の実施形態
図４は、この発明の第２の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図４中の遅延回路４０に代えて、異なる構成の遅延回路４０Ａが設けられている。遅延回路４０Ａでは、ｎＭＯＳ４２のドレーン電極がノードＮ３に接続され、かつソース電極がグランドに接続されている。また、ｎＭＯＳ４４のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ３に接続されている。他は、図１と同様の構成である。
【００３０】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３１】
第３の実施形態
図５は、この発明の第３の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第２の実施形態を示す図４中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図４中の遅延回路４０Ａに代えて、異なる構成の遅延回路４０Ｂが設けられている。遅延回路４０Ｂでは、ｐＭＯＳ４１のドレーン電極がノードＮ２に接続され、かつソース電極が電源電圧Ｖｄｄに接続されている。また、ｐＭＯＳ４３のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ２に接続されている。他は、図４と同様の構成である。
【００３２】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３３】
第４の実施形態
図６は、この発明の第４の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第３の実施形態を示す図５中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図５中の遅延回路４０Ｂに代えて、異なる構成の遅延回路４０Ｃが設けられている。遅延回路４０Ｃでは、ｎＭＯＳ４２のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ３に接続されている。また、ｎＭＯＳ４４のドレーン電極がノードＮ３に接続され、かつソース電極がグランドに接続されている。他は、図５と同様の構成である。
【００３４】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３５】
【発明の効果】
以上説明したように、この発明の構成によれば、遅延回路を構成する第３のｐＭＯＳ、第３のｎＭＯＳ、第４のｐＭＯＳ及び第４のｎＭＯＳの閾値が低くなる高温時の方が同遅延回路の動作の開始が早くなり、動作した時点で第１のノードが“Ｈ”又は“Ｌ”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度を向上できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図２】図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図である。
【図３】図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図である。
【図４】この発明の第２の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図５】この発明の第３の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図６】この発明の第４の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図７】従来のＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図８】ＭＯＳＦＥＴの閾値電圧及びドレーン電流の温度特性を示す図である。
【図９】ＭＯＳＦＥＴの遅延時間の温度特性を示す図である。
【符号の説明】
３０，５０インバータ回路
３１，４１，４３，５１ｐＭＯＳ（ｐチャネル型ＭＯＳＦＥＴ）
３２，４２，４４，５２ｎＭＯＳ（ｎチャネル型ＭＯＳＦＥＴ）
４０，４０Ａ，４０Ｂ，４０Ｃ遅延回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CMOS buffer circuit, and is suitable for use in a case where, for example, an internal circuit of a portable electronic device using a battery as a power supply is operated by supplying a relatively low voltage in an environment where a change in ambient temperature is large. The present invention relates to a CMOS buffer circuit.
[0002]
[Prior art]
The CMOS buffer circuit is configured by cascading two CMOS inverter circuits having the same configuration. The transmission characteristic representing the relationship between the gate voltage and drain current of the MOSFETs constituting each CMOS inverter circuit is a region where the drain current is larger than the Q point at the Q point where the temperature coefficient of the drain current is “0”. The negative temperature characteristic in which the drain current for a constant gate voltage decreases as the temperature rises, and the positive that the drain current for a constant gate voltage increases as the temperature rises in a region where the drain current is smaller than the Q point. Temperature characteristics. The power supply voltage and digital signal voltage supplied to the conventional CMOS buffer circuit are set so that each MOSFET operates in a region of negative temperature characteristics.
[0003]
This type of CMOS buffer circuit is conventionally composed of inverters 10 and 20 as shown in FIG. The inverter 10 includes a p-channel MOSFET (hereinafter referred to as “pMOS”) 11 and an n-channel MOSFET (hereinafter referred to as “nMOS”) 12. Similarly, the inverter 20 includes a pMOS 21 and an nMOS 22. The power supply voltage Vdd and the voltage of the digital signal in are set so that each MOSFET operates in a negative temperature characteristic region. For example, when the power supply voltage Vdd is 5 V, the voltage of the high level (hereinafter referred to as “H”) digital signal in is 3.6 V or more, and the voltage of the low level (hereinafter referred to as “L”) digital signal in is 0.8V or less.
[0004]
In this CMOS buffer circuit, the pMOS 11 and the nMOS 12 are complementarily turned on / off based on the digital signal in, and the inverted signal A 1 is output from the inverter circuit 10. Further, the pMOS 21 and the nMOS 22 are complementarily turned on / off based on the inverted signal A1, and the inverted signal B2 is output from the inverter circuit 20.
[0005]
[Problems to be solved by the invention]
However, the conventional CMOS buffer circuit has the following problems.
That is, as shown in FIG. 8, the threshold voltage Vt of the MOSFET is low at high temperatures and high at low temperatures, but the drain current Ids tends to be small at high temperatures and large at low temperatures. There is a Q point in the transmission characteristic representing the relationship with the drain current. This is called “temperature characteristic reversal phenomenon”. Conventionally, the power supply voltage Vdd is relatively high, and as shown by the characteristic line A in FIG. 9, the delay time tpd at high temperature (that is, from when the voltage is applied to the gate until the drain current reaches 10% of the maximum value). Is longer than the delay time tpd at low temperature.
[0006]
However, in recent years, the CMOS buffer circuit is often used in an internal circuit of a portable electronic device using a battery as a power source, and the power supply voltage Vdd tends to be set lower than the conventional one. For this reason, since the voltage value used as the logic threshold has approached the Q-point gate voltage Vgs, the influence of the temperature characteristic inversion phenomenon becomes significant, and the delay time at a high temperature as shown by the characteristic line B in FIG. There may be a reverse phenomenon of the delay time tpd in which tpd is smaller than the delay time tpd at low temperature. In this case, there is a large error between the calculation result of the transmission delay time using a library (a collection of various parameters related to the CMOS buffer circuit and provided by a semiconductor manufacturing company) and the actual transmission delay time value. There is a problem that the maximum value of the transmission delay time may be smaller than the minimum value, and the accuracy of the delay data is lowered.
[0007]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a CMOS buffer circuit with improved accuracy of delay data when a relatively low power supply voltage is supplied.
[0008]
[Means for Solving the Problems]
  In order to solve the above problem, the invention according to claim 1A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold value that decreases as the temperature increases, and a third p-channel MOSFET that is turned on when the first inversion signal exceeds the threshold value. A third n-channel MOSFET having a sixth threshold value that decreases, and being turned on complementarily to the third p-channel MOSFET when the first inverted signal exceeds the threshold value; A seventh threshold value that decreases as the temperature rises, and is turned on when the second inverted signal exceeds the threshold value, and when the third p-channel MOSFET is turned on. A fourth p-channel MOSFET that is turned on between the input side of the second inverter circuit and the first power supply voltage; an eighth threshold that decreases as the temperature rises; The inverted signal is When the value is exceeded, the fourth p-channel MOSFET is turned on complementarily, and when the third n-channel MOSFET is turned on, the input side of the second inverter circuit And a second n-channel MOSFET that is turned on between the first power supply voltage and the second power supply voltage.
[0009]
  The invention according to claim 2A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises. The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and the first circuit A third p-channel MOSFET that is on / off controlled based on the first inversion signal input to the node, and a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are The third p-channel MOSFET is connected to the first node, the source electrode is connected to the third node, and the third p-channel MOSFET is connected to the first node based on the first inverted signal input to the first node. A third n-channel MOSFET that is complementarily turned on / off, and a seventh threshold that decreases as the temperature rises, and a gate electrode on the output side of the second inverter circuit And a fourth p-channel MOSFET connected to the second node and having a source electrode connected to the first power supply voltage and controlled on / off based on the second inverted signal. And an eighth threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is the second And a fourth n-channel MOSFET that is ON / OFF controlled complementarily to the fourth p-channel MOSFET based on the second inverted signal. It is characterized by.
[0010]
  The invention according to claim 3A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises. The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and the first circuit A third p-channel MOSFET that is on / off controlled based on the first inversion signal input to the node; a sixth threshold that decreases as the temperature rises; A third n-channel type connected to the node, having a drain electrode connected to the third node, a source electrode connected to the second power supply voltage, and being controlled on / off based on the second inverted signal The MOSFET has a seventh threshold value that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the second node, and the source A fourth p-channel MOSFET connected to the first power supply voltage and controlled to be turned on / off based on the second inversion signal, and an eighth threshold that decreases as the temperature rises. A gate electrode is connected to the output side of the second inverter circuit, a drain electrode is connected to the first node, and a source electrode is connected to a third node. Based on the second inverted signal, And a fourth n-channel MOSFET that is ON / OFF controlled complementarily to the fourth p-channel MOSFET.
[0011]
  The invention according to claim 4A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is the first power supply voltage. And a third p-channel MOSFET that is on / off controlled based on the first inversion signal, a sixth threshold that decreases as the temperature rises, and a gate electrode that is the first node The drain electrode is connected to the third node, the source electrode is connected to the second power supply voltage, and is complementary to the third p-channel MOSFET based on the first inverted signal. A third n-channel MOSFET that is controlled to be turned on / off and a seventh threshold that decreases as the temperature rises, and the gate electrode is connected to the output side of the second inverter circuit, and the drain A fourth p-channel MOSFET having an electrode connected to the first node and a source electrode connected to the second node and controlled to be turned on / off based on the second inversion signal; The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the first node, and the source electrode is connected to the third node. And a fourth n-channel MOSFET that is connected and complementarily controlled on / off with respect to the fourth p-channel MOSFET based on the second inversion signal. .
[0012]
  The invention according to claim 5A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal exceeds the first threshold value. A first p-channel MOSFET that has a second threshold that decreases with increasing temperature, and the digital signal exceeds the second threshold. And the first n-channel MOSFET that is turned on in a complementary manner with respect to the first p-channel MOSFET, and the second CMOS inverter circuit has a third size that decreases as the temperature rises. A second p-channel MOSFET that is turned on when the first inversion signal exceeds the third threshold, and a fourth threshold that decreases as the temperature rises. A second n-channel MOSFET that is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold;The delay circuit has a fifth threshold that decreases as the temperature rises, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is the first power supply voltage. And a third p-channel MOSFET that is on / off controlled based on the first inversion signal, and a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are And a source electrode connected to a third node, and complementary to the third p-channel MOSFET based on the first inversion signal input to the first node. A third n-channel MOSFET that is controlled to be turned on / off and a seventh threshold that decreases as the temperature rises, and the gate electrode is connected to the output side of the second inverter circuit. A fourth p-channel MOSFET whose drain electrode is connected to the first node and whose source electrode is connected to the second node and is on / off controlled based on the second inversion signal; The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is the second power supply voltage. And a fourth n-channel MOSFET that is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inverted signal. Yes.
[0013]
  Further, the invention according to claim 6 is the invention according to claims 1 to.5The first buffer of the first p-channel MOSFET, the sixth threshold of the third n-channel MOSFET, and the fourth n-channel MOSFET. The eighth threshold is a time t2 at which the level of the first inversion signal at the time t1 when the delay circuit starts operating at a high temperature is higher than the level at a low temperature and the delay circuit starts operating at a low temperature. Is set to be higher than the level at the time of high temperature, and the second threshold value of the first n-channel MOSFET and the fifth threshold value of the third p-channel MOSFET are set. The threshold value and the seventh threshold value of the fourth p-channel MOSFET are such that the level of the first inverted signal at the time t1 is lower than the low temperature level and the time t Level of the first inverted signal is characterized in that it is set to be lower than the level at a high temperature in.
[0014]
  According to a seventh aspect of the present invention, a first CMOS inverter circuit that inverts an input digital signal and outputs it as a first inversion signal, and a second inversion signal by inversion of the first inversion signal. A second CMOS inverter circuit that outputs a signal, and a transmission delay time that increases as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time. The first CMOS inverter circuit has a first threshold value that decreases as the temperature rises, and the digital signal is the first buffer circuit. A first p-channel MOSFET that is turned on when a threshold value of 1 is exceeded, and a second threshold value that decreases as the temperature rises. A first n-channel MOSFET that is turned on in a complementary manner to the first p-channel MOSFET when a total signal exceeds the second threshold, and the second CMOS inverter circuit Has a third threshold that decreases as the temperature increases, and a second p-channel MOSFET that is turned on when the first inverted signal exceeds the third threshold, and as the temperature increases A second n-channel having a fourth threshold value that becomes smaller and that is complementarily turned on with respect to the second p-channel MOSFET when the first inverted signal exceeds the fourth threshold value The third threshold value of the second p-channel MOSFET and the fourth threshold value of the second n-channel MOSFET are determined when the level of the first inversion signal at a low temperature is high. The high period second p-channel MOSFET and a second n-channel MOSFET is characterized in that it is set to be ON state than the bell.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First embodiment
FIG. 1 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to the first embodiment of the present invention.
As shown in the figure, the CMOS buffer circuit of this embodiment includes an inverter 30, a delay circuit 40, and an inverter 50. The inverter 30 includes a pMOS 31 and an nMOS 32, and inverts the digital signal in to output an inverted signal A3. The pMOS 31 has a first threshold value that decreases as the temperature rises, and is turned on when the digital signal in exceeds the first threshold value. The nMOS 32 has a second threshold value that becomes smaller as the temperature rises. When the digital signal in exceeds the second threshold value, the nMOS 32 is complementarily turned on with respect to the pMOS 31.
[0017]
The delay circuit 40 includes a pMOS 41, an nMOS 42, a pMOS 43, and an nMOS 44. In the pMOS 41, the gate electrode and the drain electrode are connected to the node N1, the source electrode is connected to the node N2, and on / off control is performed based on the inverted signal A3 input to the node N1. In the nMOS 42, the gate electrode and the drain electrode are connected to the node N1, the source electrode is connected to the node N3, and the pMOS 41 is complementarily turned on / off based on the inverted signal A3 input to the node N1. The In the pMOS 43, the gate electrode is connected to the output side (node N4) of the inverter circuit 50, the drain electrode is connected to the node N2, the source electrode is connected to the power supply voltage Vdd, and ON / OFF control is performed based on the inverted signal B5. Is done. The nMOS 44 has a gate electrode connected to the output side (node N4) of the inverter circuit 50, a drain electrode connected to the node N3, a source electrode connected to the second power supply voltage (ground), and based on the inverted signal B5. The pMOS 43 is complementarily turned on / off. The delay circuit 40 receives the inverted signal A3 and outputs the inverted signal C4 after the set transmission delay time.
[0018]
The inverter 50 includes a pMOS 51 and an nMOS 52, receives the inverted signal C4 and outputs the inverted signal B5. The pMOS 51 has a third threshold value that decreases as the temperature rises, and is turned on when the inverted signal C4 exceeds the third threshold value. The nMOS 52 has a fourth threshold value that decreases as the temperature rises. When the inverted signal C4 exceeds the fourth threshold value, the nMOS 52 is complementarily turned on with respect to the pMOS 51.
[0019]
The threshold values of the pMOS 31, the nMOS 42, and the nMOS 44 are such that the level of the inversion signal A3 at the time t1 when the delay circuit 40 starts operating at a high temperature is higher than the low temperature level, and the delay circuit 40 starts operating at a low temperature. The level of the inversion signal A3 at time t2 is set to be higher than the level at high temperature. The threshold values of the nMOS 32, the pMOS 41, and the pMOS 43 are such that the level of the inverted signal A3 at the time t1 is lower than the level at the low temperature, and the level of the inverted signal A3 at the time t2 is lower than the level at the high temperature. It is set to be.
[0020]
In this case, if the voltage of the node N1 at the high temperature is higher than the voltage at the low temperature at the time t2 when the operation of the delay circuit 40 at the low temperature starts, the gate widths W of the pMOS 41 and 43 and the nMOS 42 and 44 and The gate length L is set so as to increase the current flowing capability, or the gate width W and the gate length L of each of the pMOS 31 and the nMOS 32 of the inverter circuit 30 are set so as to decrease the current flowing capability.
[0021]
The threshold values of the pMOS 51 and the nMOS 52 are set so that the pMOS 51 and the nMOS 52 are turned on during a period in which the low-level level of the inversion signal C4 is higher than the high-temperature level.
[0022]
The dimensions (that is, the gate width W and the gate length L) for setting the threshold values of the pMOS 31, the nMOS 32, the pMOS 41, the nMOS 42, the pMOS 43, the nMOS 44, the pMOS 51, and the nMOS 52 are as follows, for example.
pMOS31; L / W = 0.2 μm / 3.28 μm
nMOS32; L / W = 0.2 μm / 1.26 μm
pMOS41; L / W = 1.0 μm / 4 μm
nMOS42; L / W = 1.0 μm / 12.48 μm
pMOS43; L / W = 0.2 μm / 4 μm
nMOS44; L / W = 0.2 μm / 12.48 μm
pMOS51; L / W = 0.2 μm / 3.12 μm
nMOS52; L / W = 0.2 μm / 2.34 μm
[0023]
2 and 3 are diagrams showing temperature characteristics at the time when the delay circuit 40 and the inverter circuit 50 in FIG. 1 start to operate. The vertical axis represents the logic level of the node N1, and the horizontal axis represents time. ing.
With reference to these drawings, operations (1) and (2) of the CMOS buffer circuit of this embodiment will be described.
(1) Basic operation
The pMOS 31 and the nMOS 32 are complementarily turned on / off based on the digital signal in, and the inverted signal A3 is output from the inverter circuit 30. When the inverted signal A3 transitions from “L” to “H”, the nMOS 42 is not turned on unless the level of the inverted signal A3 exceeds the threshold value of the nMOS 42. When the level of the inversion signal A3 rises, the nMOS 42 is turned on. At this time, the node N4 is already “H”, so that the nMOS 44 is turned on, and a current path is established between the node N1 and the ground. it can. For this reason, the nMOS 42 and the nMOS 44 function to prevent the level of the node N1 from rising. However, eventually, the node N1 transitions to “H” due to the rise of the level of the inverted signal A3, and the inverted signal C4 is output after the transmission delay time. Accordingly, the node N4 becomes “L” and the nMOS 44 is turned off, so that there is no current path between the node N1 and the ground, and no steady current flows. Further, the pMOS 51 and the nMOS 52 are complementarily turned on / off based on the inverted signal C4, and the inverted signal B5 is output from the inverter circuit 50.
[0024]
When the inverted signal A3 transitions from “H” to “L”, the pMOS 41 is not turned on unless the level of the inverted signal A3 exceeds the threshold value of the pMOS 41. When the level of the inversion signal A3 decreases, the pMOS 41 is turned on. At this time, since the node N4 is already at “L”, the pMOS 43 is in the on state, and the current between the node N1 and the power supply voltage Vdd. I can pass. For this reason, the pMOS 41 and the pMOS 43 function to prevent the level of the node N1 from being lowered. However, finally, the node N1 transits to “L” by the inverted signal A3, and the inverted signal C4 is output after the transmission delay time. As a result, the node N4 becomes “H” and the pMOS 43 is turned off, so that there is no current path between the node N1 and the power supply voltage Vdd, and no steady current flows. Further, the pMOS 51 and the nMOS 52 are complementarily turned on / off based on the inverted signal C4, and the inverted signal B5 is output from the inverter circuit 50.
[0025]
(2) Temperature characteristics reverse rotation suppression operation
As shown in FIG. 2, the delay circuit 40 starts operating at time t1 when the temperature is high, but starts operating at time t2 when the temperature is low. The cause of the difference between the time t1 and the time t2 is that the threshold values of the nMOS 42 and the nMOS 44 fluctuate due to the temperature change, and are low at high temperatures and high at low temperatures. That is, when the level of the inversion signal A3 becomes higher than the threshold value of the nMOS 42, the nMOS 42 is turned on, but the timing at which the nMOS 42 is turned on varies depending on the variation of the threshold value due to temperature change.
[0026]
When the nMOS 42 is turned on, a current path is generated between the node N1 and the ground, and the voltage rise at the node N1 is prevented. Therefore, as shown in FIG. The characteristic curve U and the slow low temperature characteristic curve V intersect, and a cross point X is generated. However, if this state continues, the current values of the nMOS 42 and the nMOS 44 are larger at the low temperature than at the high temperature, and the increase in the voltage at the node N1 is prevented. Therefore, as shown in FIG. The curve V intersects and a cross point Y is generated. In order to prevent this phenomenon, the threshold values of the pMOS 51 and the nMOS 52 constituting the inverter circuit 50 are set so that the logic of the inverted signal B5 of the inverter circuit 50 in the next stage is inverted before the cross point Y in FIG. Has been. When the logic of the inversion signal B5 is inverted at the time t3 at low temperature and at the time t4 at high temperature, the nMOS 44 is turned off, and the current path between the node N1 and the ground disappears. Ascend without being. Since the timing at which the logic of the inversion signal B5 is inverted is faster at low temperatures, the transmission delay time is smaller at low temperatures than at high temperatures.
[0027]
The pMOS 41 and the pMOS 43 are also complementary to the nMOS 42 and the nMOS 44, and the result is that the transmission delay time becomes smaller at a low temperature than at a high temperature.
[0028]
As described above, in the first embodiment, the delay circuit 40 starts operating earlier at a high temperature when the thresholds of the pMOS 41, nMOS 42, pMOS 43, and nMOS 44 constituting the delay circuit 40 are lower. Since the operation of the node N1 transitioning to “H” or “L” at the time is suppressed, the transmission delay time increases. That is, it is possible to suppress the reverse phenomenon that the transmission delay time becomes smaller at high temperatures than at low temperatures. For this reason, the accuracy of the delay data stored in the library is improved. In other words, the delay time library is guaranteed in the range of “MIN (data under the condition that the delay time is minimized) to MAX (data under the condition that the delay time is maximized)”. When the reverse phenomenon of delay time occurs, there will be data that exceeds the range, making it difficult to guarantee the range. In this embodiment, this point can be avoided, and the transmission delay time is reversed. The number of stages when the time to be converted into the internal circuit can be reduced to zero.
[0029]
Second embodiment
FIG. 4 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to the second embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals. It is attached.
In the CMOS buffer circuit of this embodiment, instead of the delay circuit 40 in FIG. 4, a delay circuit 40A having a different configuration is provided. In the delay circuit 40A, the drain electrode of the nMOS 42 is connected to the node N3, and the source electrode is connected to the ground. The drain electrode of the nMOS 44 is connected to the node N1, and the source electrode is connected to the node N3. The other configuration is the same as that shown in FIG.
[0030]
Also in this form of the CMOS buffer circuit, the same operation as in the first embodiment is performed, and there are similar advantages.
[0031]
Third embodiment
FIG. 5 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a third embodiment of the present invention. Elements common to those in FIG. 4 showing the second embodiment are denoted by common reference numerals. It is attached.
In the CMOS buffer circuit of this embodiment, a delay circuit 40B having a different configuration is provided instead of the delay circuit 40A in FIG. In the delay circuit 40B, the drain electrode of the pMOS 41 is connected to the node N2, and the source electrode is connected to the power supply voltage Vdd. The drain electrode of the pMOS 43 is connected to the node N1, and the source electrode is connected to the node N2. The other configuration is the same as that of FIG.
[0032]
Also in this form of the CMOS buffer circuit, the same operation as in the first embodiment is performed, and there are similar advantages.
[0033]
Fourth embodiment
FIG. 6 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to the fourth embodiment of the present invention. Elements common to those in FIG. 5 showing the third embodiment are denoted by common reference numerals. It is attached.
In the CMOS buffer circuit of this embodiment, a delay circuit 40C having a different configuration is provided in place of the delay circuit 40B in FIG. In the delay circuit 40C, the drain electrode of the nMOS 42 is connected to the node N1, and the source electrode is connected to the node N3. The drain electrode of the nMOS 44 is connected to the node N3, and the source electrode is connected to the ground. The other configuration is the same as that of FIG.
[0034]
Also in this form of the CMOS buffer circuit, the same operation as in the first embodiment is performed, and there are similar advantages.
[0035]
【The invention's effect】
As described above, according to the configuration of the present invention, the delay is higher when the threshold value of the third pMOS, the third nMOS, the fourth pMOS, and the fourth nMOS constituting the delay circuit is lower. Since the start of the operation of the circuit becomes earlier and the operation of the first node transitioning to “H” or “L” at the time of operation is suppressed, the transmission delay time becomes larger, and the temperature is higher than when the temperature is lower. However, the reverse phenomenon that the transmission delay time is reduced can be suppressed. For this reason, the accuracy of the delay data stored in the library can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing temperature characteristics at the time when the delay circuit 40 and the inverter circuit 50 in FIG. 1 start operation.
3 is a diagram showing temperature characteristics at a time when the delay circuit 40 and the inverter circuit 50 in FIG. 1 start operation.
FIG. 4 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram showing an electrical configuration of a CMOS buffer circuit according to a fourth embodiment of the present invention.
FIG. 7 is a circuit diagram showing an electrical configuration of a conventional CMOS buffer circuit.
FIG. 8 is a diagram illustrating temperature characteristics of a threshold voltage and a drain current of a MOSFET.
FIG. 9 is a diagram illustrating a temperature characteristic of a delay time of a MOSFET.
[Explanation of symbols]
30, 50 Inverter circuit
31, 41, 43, 51 pMOS (p-channel MOSFET)
32, 42, 44, 52 nMOS (n-channel MOSFET)
40, 40A, 40B, 40C delay circuit

Claims

入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、前記第１の反転信号が該閾値を越えたときにオン状態になる第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、前記第１の反転信号が該閾値を越えたときに前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、前記第２の反転信号が該閾値を越えたときにオン状態になり、前記第３のｐチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第１の電源電圧との間をオン状態とする第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、前記第２の反転信号が該閾値を越えたときに前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になり、前記第３のｎチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第２の電源電圧との間をオン状態とする第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
A third p-channel MOSFET that has a fifth threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the threshold;
A third n value that has a sixth threshold value that decreases as the temperature rises, and that is complementarily turned on for the third p-channel MOSFET when the first inversion signal exceeds the threshold value. A channel-type MOSFET,
A seventh threshold value that decreases as the temperature rises, and is turned on when the second inverted signal exceeds the threshold value; and the third p-channel MOSFET is turned on when the third p-channel MOSFET is turned on. A fourth p-channel MOSFET for turning on between the input side of the second inverter circuit and the first power supply voltage;
An eighth threshold that decreases as the temperature rises, and when the second inverted signal exceeds the threshold, the fourth p-channel MOSFET is turned on in a complementary manner; And a fourth n-channel MOSFET that is turned on between the input side of the second inverter circuit and the second power supply voltage when the n-channel MOSFET is turned on. A CMOS buffer circuit characterized by the above.

入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value . 2 n-channel MOSFETs,
The delay circuit is
The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and is input to the first node. The fifth threshold value decreases as the temperature increases. A third p-channel MOSFET that is on / off controlled based on the first inverted signal;
It has a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are connected to the first node, and the source electrode is connected to the third node and input to the first node. A third n-channel MOSFET that is ON / OFF controlled complementarily to the third p-channel MOSFET based on the first inverted signal,
It has a seventh threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the second node, and the source electrode is the first power supply A fourth p-channel MOSFET connected to a voltage and controlled to be turned on / off based on the second inverted signal;
The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is a second power supply. And a fourth n-channel MOSFET that is connected to a voltage and is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inverted signal. CMOS buffer circuit .

入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
The gate electrode and the drain electrode are connected to the first node, the source electrode is connected to the second node, and is input to the first node. The fifth threshold value decreases as the temperature increases. A third p-channel MOSFET that is on / off controlled based on the first inverted signal;
A sixth threshold that decreases with increasing temperature, a gate electrode connected to the first node, a drain electrode connected to a third node, and a source electrode connected to a second power supply voltage; A third n-channel MOSFET that is on / off controlled based on the second inverted signal;
It has a seventh threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the second node, and the source electrode is the first power supply A fourth p-channel MOSFET connected to a voltage and controlled to be turned on / off based on the second inverted signal;
It has an eighth threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the first node, and the source electrode is the third node And a fourth n-channel MOSFET that is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inversion signal. CMOS buffer circuit .

入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
A fifth threshold that decreases with increasing temperature, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is connected to the first power supply voltage; A third p-channel MOSFET that is on / off controlled based on the first inversion signal;
A sixth threshold that decreases with increasing temperature, a gate electrode connected to the first node, a drain electrode connected to a third node, and a source electrode connected to a second power supply voltage; A third n-channel MOSFET that is ON / OFF controlled complementarily to the third p-channel MOSFET based on the first inversion signal;
A seventh threshold value that decreases as the temperature rises; a gate electrode connected to the output side of the second inverter circuit; a drain electrode connected to the first node; and a source electrode connected to the second node A fourth p-channel MOSFET connected to a node and controlled to be turned on / off based on the second inverted signal;
It has an eighth threshold that decreases as the temperature rises, the gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the first node, and the source electrode is connected to the third node And a fourth n-channel MOSFET that is connected to a node and is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inversion signal. CMOS buffer circuit .

入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold ;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The delay circuit is
A fifth threshold that decreases with increasing temperature, the gate electrode is connected to the first node, the drain electrode is connected to the second node, and the source electrode is connected to the first power supply voltage; A third p-channel MOSFET that is on / off controlled based on the first inversion signal;
It has a sixth threshold that decreases as the temperature rises, and the gate electrode and the drain electrode are connected to the first node, and the source electrode is connected to the third node and input to the first node. A third n-channel MOSFET that is ON / OFF controlled complementarily to the third p-channel MOSFET based on the first inverted signal,
A seventh threshold value that decreases as the temperature rises; a gate electrode connected to the output side of the second inverter circuit; a drain electrode connected to the first node; and a source electrode connected to the second node A fourth p-channel MOSFET connected to a node and controlled to be turned on / off based on the second inverted signal;
The gate electrode is connected to the output side of the second inverter circuit, the drain electrode is connected to the third node, and the source electrode is a second power supply. And a fourth n-channel MOSFET that is connected to a voltage and is complementarily turned on / off with respect to the fourth p-channel MOSFET based on the second inverted signal. CMOS buffer circuit .

前記第１のｐチャネル型ＭＯＳＦＥＴの第１の閾値、第３のｎチャネル型ＭＯＳＦＥＴの第６の閾値及び第４のｎチャネル型ＭＯＳＦＥＴの第８の閾値は、
高温時に前記遅延回路が動作を開始する時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、
前記第１のｎチャネル型ＭＯＳＦＥＴの第２の閾値、第３のｐチャネル型ＭＯＳＦＥＴの第５の閾値及び第４のｐチャネル型ＭＯＳＦＥＴの第７の閾値は、
前記時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴とする請求項１乃至５のうち、いずれか一に記載のＣＭＯＳバッファ回路。The first threshold value of the first p-channel MOSFET, the sixth threshold value of the third n-channel MOSFET, and the eighth threshold value of the fourth n-channel MOSFET are:
The level of the first inversion signal at time t1 when the delay circuit starts operating at a high temperature is higher than the level at low temperature, and the first inversion at time t2 when the delay circuit starts operating at a low temperature The signal level is set to be higher than the high temperature level, and
The second threshold value of the first n-channel MOSFET, the fifth threshold value of the third p-channel MOSFET, and the seventh threshold value of the fourth p-channel MOSFET are:
The level of the first inversion signal at the time t1 is set lower than the level at the low temperature, and the level of the first inversion signal at the time t2 is set lower than the level at the high temperature. 6. The CMOS buffer circuit according to claim 1, wherein the CMOS buffer circuit is any one of claims 1 to 5 .

入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のｐチャネル型ＭＯＳＦＥＴの第３の閾値及び第２のｎチャネル型ＭＯＳＦＥＴの第４の閾値が、
前記第１の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第２のｐチャネル型ＭＯＳＦＥＴ及び第２のｎチャネル型ＭＯＳＦＥＴがオン状態なるように設定されていることを特徴とするＣＭＯＳバッファ回路。 A first CMOS inverter circuit that inverts an input digital signal and outputs the inverted signal as a first inverted signal; and a second CMOS inverter circuit that inverts the first inverted signal and outputs the inverted signal as a second inverted signal; A delay circuit having a transmission delay time that becomes longer as the temperature rises, and delays the first inverted signal output from the first inverter circuit by the transmission delay time and inputs the delayed signal to the second inverter circuit. A CMOS buffer circuit comprising:
The first CMOS inverter circuit includes:
A first p-channel MOSFET that has a first threshold that decreases with increasing temperature and that is turned on when the digital signal exceeds the first threshold;
A first threshold that has a second threshold that decreases with increasing temperature and that is complementary to the on state for the first p-channel MOSFET when the digital signal exceeds the second threshold. Channel type MOSFET,
The second CMOS inverter circuit includes:
A second p-channel MOSFET that has a third threshold that decreases as the temperature rises, and that is turned on when the first inversion signal exceeds the third threshold;
A fourth threshold value that decreases as the temperature rises, and is turned on complementarily to the second p-channel MOSFET when the first inversion signal exceeds the fourth threshold value. 2 n-channel MOSFETs,
The third threshold value of the second p-channel MOSFET and the fourth threshold value of the second n-channel MOSFET are:
The second p-channel MOSFET and the second n-channel MOSFET are set to be in an on state during a period when the low temperature level of the first inversion signal is higher than the high temperature level. CMOS buffer circuit .