JPH0846486A - ディジタルフィルタ回路とその信号処理方法 - Google Patents
ディジタルフィルタ回路とその信号処理方法Info
- Publication number
- JPH0846486A JPH0846486A JP7146405A JP14640595A JPH0846486A JP H0846486 A JPH0846486 A JP H0846486A JP 7146405 A JP7146405 A JP 7146405A JP 14640595 A JP14640595 A JP 14640595A JP H0846486 A JPH0846486 A JP H0846486A
- Authority
- JP
- Japan
- Prior art keywords
- transfer function
- signal
- filter circuit
- output
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 ディジタルフィルタ回路およびその信号処理
方法を提供する。 【構成】 所定の伝達関数を有するディジタルIIRフ
ィルタにおいて、この伝達関数の1次ポール係数と振幅
は同様であるが、反対符号を持つ全通過フィルタの伝達
関数を設定し、この伝達関数と前記設定された全通過フ
ィルタの伝達関数とを合成して1次ポールの除去された
新たな伝達関数を算出して入力信号をこの新たな伝達関
数によって信号処理することにより、入出力特性の変化
なく信号処理を高速化できる効果がある。
方法を提供する。 【構成】 所定の伝達関数を有するディジタルIIRフ
ィルタにおいて、この伝達関数の1次ポール係数と振幅
は同様であるが、反対符号を持つ全通過フィルタの伝達
関数を設定し、この伝達関数と前記設定された全通過フ
ィルタの伝達関数とを合成して1次ポールの除去された
新たな伝達関数を算出して入力信号をこの新たな伝達関
数によって信号処理することにより、入出力特性の変化
なく信号処理を高速化できる効果がある。
Description
【0001】
【産業上の利用分野】本発明はディジタルフィルタ回路
およびその信号処理方法に係り、特にディジタルIIR
(Infinite Impulse Response)フィルタの信号処理を高
速化するディジタルフィルタ回路およびその信号処理方
法に関するものである。
およびその信号処理方法に係り、特にディジタルIIR
(Infinite Impulse Response)フィルタの信号処理を高
速化するディジタルフィルタ回路およびその信号処理方
法に関するものである。
【0002】
【従来の技術】一般に、映像信号を記録系で周波数変調
し、再生系で周波数復調するとすれば、周波数変調およ
び復調時に周波数に比例するノイズが混入されるという
問題点が発生する。このノイズを三角ノイズとし、該三
角ノイズにより再生された映像信号の信号対雑音比(S
/N比)が低下する。
し、再生系で周波数復調するとすれば、周波数変調およ
び復調時に周波数に比例するノイズが混入されるという
問題点が発生する。このノイズを三角ノイズとし、該三
角ノイズにより再生された映像信号の信号対雑音比(S
/N比)が低下する。
【0003】この再生映像信号のS/N比の低下を防止
するために、記録系でプリエンファシス処理して信号の
高域成分をブーストアップさせ、再生系で強調された信
号の高域成分をディエンファシス処理してブーストダウ
ンさせる。図1は従来のアナログメインプリエンファシ
ス回路の回路図であり、キャパシタCと抵抗Ra,Rb
からなる。
するために、記録系でプリエンファシス処理して信号の
高域成分をブーストアップさせ、再生系で強調された信
号の高域成分をディエンファシス処理してブーストダウ
ンさせる。図1は従来のアナログメインプリエンファシ
ス回路の回路図であり、キャパシタCと抵抗Ra,Rb
からなる。
【0004】図1において、入力信号が低周波成分時に
は電圧比Ra/(Ra+Rb)を有する出力信号が出力
される。そして、入力信号が高周波成分時には電圧比
は電圧比Ra/(Ra+Rb)を有する出力信号が出力
される。そして、入力信号が高周波成分時には電圧比
【0005】
【数6】
【0006】を有する出力信号が出力される。そして、
前述した信号処理により得られた利得低下を防ぐために
増幅器101を利用して増幅器利得Aを次のように前記
出力信号に加える。
前述した信号処理により得られた利得低下を防ぐために
増幅器101を利用して増幅器利得Aを次のように前記
出力信号に加える。
【0007】
【数7】
【0008】図1に示したアナログフィルタのラプラシ
アン伝達関数は式(1)の通りである。
アン伝達関数は式(1)の通りである。
【0009】
【数8】
【0010】ここで、Sはサンプリングレートである。
この時、
この時、
【0011】
【数9】
【0012】とすると、前記式(1)の伝達関数は式
(2)のように表現でき、これを具現したブロック図を
図2に示した。
(2)のように表現でき、これを具現したブロック図を
図2に示した。
【0013】
【数10】
【0014】前記式(2)は原信号に高域フィルタを経
た出力信号を加算した形となる。図3は図1に示した回
路の伝達関数の振幅応答特性図であって、入力信号が高
周波成分であるほど大きい振幅を有する出力信号が出力
される。前記式(1)のような伝達関数を有するアナロ
グフィルタをIIRフィルタを利用してディジタル化す
ることができる。
た出力信号を加算した形となる。図3は図1に示した回
路の伝達関数の振幅応答特性図であって、入力信号が高
周波成分であるほど大きい振幅を有する出力信号が出力
される。前記式(1)のような伝達関数を有するアナロ
グフィルタをIIRフィルタを利用してディジタル化す
ることができる。
【0015】図4は一般的なディジタルIIRフィルタ
の回路図である。図4に示したように、IIRフィルタ
はFIR(finite Impulse Response)フィルタとは異な
り帰還部312を使用し、帰還部312に用いられる遅
延器308,310,…の個数はフィルタの構造により
定まる。一般的なIIRフィルタの伝達関数は式(3)
の通りである。
の回路図である。図4に示したように、IIRフィルタ
はFIR(finite Impulse Response)フィルタとは異な
り帰還部312を使用し、帰還部312に用いられる遅
延器308,310,…の個数はフィルタの構造により
定まる。一般的なIIRフィルタの伝達関数は式(3)
の通りである。
【0016】
【数11】
【0017】前記式(3)から判るように分母部分はゼ
ロを、分子部分はポールをそれぞれ示す。もし、IIR
フィルタが1次ポールを有する場合、1次ポールの算出
および算出された出力を加算する過程では只1つの遅延
器のみが用いられる。すなわち、1次係数b1 の存在に
より1次ポール係数算出および加算演算を乗算器309
および加算器307で1クロック間に遂行する必要があ
るので、回路の信号処理速度が低下する。すなわち、デ
ィジタルフィルタ回路を駆動させるクロックの1周期に
該当する時間が1次ポールの係数算出に必要な時間と算
出された係数を加算演算するに必要な時間との合計より
長くなければならない。
ロを、分子部分はポールをそれぞれ示す。もし、IIR
フィルタが1次ポールを有する場合、1次ポールの算出
および算出された出力を加算する過程では只1つの遅延
器のみが用いられる。すなわち、1次係数b1 の存在に
より1次ポール係数算出および加算演算を乗算器309
および加算器307で1クロック間に遂行する必要があ
るので、回路の信号処理速度が低下する。すなわち、デ
ィジタルフィルタ回路を駆動させるクロックの1周期に
該当する時間が1次ポールの係数算出に必要な時間と算
出された係数を加算演算するに必要な時間との合計より
長くなければならない。
【0018】このようなIIRフィルタを利用するディ
ジタルメインプリエンファシス回路を図5〜図8Dを結
び付けて説明する。図5は図1に示した回路をIIRフ
ィルタで構成した回路図である。図5に示した回路のZ
変換伝達関数は前記式(3)において1次ポールを持つ
場合に式(4)のように表現することができる。
ジタルメインプリエンファシス回路を図5〜図8Dを結
び付けて説明する。図5は図1に示した回路をIIRフ
ィルタで構成した回路図である。図5に示した回路のZ
変換伝達関数は前記式(3)において1次ポールを持つ
場合に式(4)のように表現することができる。
【0019】
【数12】
【0020】図5に示した回路の動作を説明すると次の
通りである。入力信号Inはa0 の利得を有する増幅器
401を通じて加算器402に入力される。また、入力
信号Inはラッチ403でラッチされた後、a1 の利得
を有する増幅器404を通じて加算器402に入力され
る。
通りである。入力信号Inはa0 の利得を有する増幅器
401を通じて加算器402に入力される。また、入力
信号Inはラッチ403でラッチされた後、a1 の利得
を有する増幅器404を通じて加算器402に入力され
る。
【0021】この時、入力信号Inの波形図は図6に示
したようなマルチバースト信号であり、500KHz,
1MHz,2MHz,3MHz,3.58MHz,4.
2MHzなどである。加算器402では増幅器401の
出力と増幅器404の出力とを加算し、その加算された
出力は加算器405に入力される。加算器405の出力
はAの利得を有する増幅器408を通じて、図7に示し
たように、高周波成分が強調され出力されると同時に、
ラッチ406にラッチされた後、さらにb1 の利得を有
する増幅器407を通じて加算器405に帰還され入力
される。
したようなマルチバースト信号であり、500KHz,
1MHz,2MHz,3MHz,3.58MHz,4.
2MHzなどである。加算器402では増幅器401の
出力と増幅器404の出力とを加算し、その加算された
出力は加算器405に入力される。加算器405の出力
はAの利得を有する増幅器408を通じて、図7に示し
たように、高周波成分が強調され出力されると同時に、
ラッチ406にラッチされた後、さらにb1 の利得を有
する増幅器407を通じて加算器405に帰還され入力
される。
【0022】この時、帰還部409は前記式(4)の1
次ポールb1 によって回路の信号処理速度を落とす。す
なわち、IIRフィルタが1次ポールを持つ場合、1つ
の遅延器(ラッチ406)のみを使用して1クロック周
期増幅器407でラッチ406から出力される信号を係
数b1 と乗算する過程と加算器405で加算する過程と
が遂行されなければならない。すなわち、図8A〜8D
に示したように、25MHzのクロックを使用する場
合、40nsの1クロック周期間、18nsのポール係
数算出時間と15nsの抽出された係数の加算時間と7
nsのマージン時間とからなる。
次ポールb1 によって回路の信号処理速度を落とす。す
なわち、IIRフィルタが1次ポールを持つ場合、1つ
の遅延器(ラッチ406)のみを使用して1クロック周
期増幅器407でラッチ406から出力される信号を係
数b1 と乗算する過程と加算器405で加算する過程と
が遂行されなければならない。すなわち、図8A〜8D
に示したように、25MHzのクロックを使用する場
合、40nsの1クロック周期間、18nsのポール係
数算出時間と15nsの抽出された係数の加算時間と7
nsのマージン時間とからなる。
【0023】したがって、安定した動作のために回路の
最大クロック速度は1次ポールb1算出に必要な時間、
すなわち増幅器407で乗算演算による遅延と加算器4
05によるゲート遅延との合算時間より長くなければな
らない。したがって、前記条件はハードウェアの具現時
に速度制約の要因となる。これを解決するために、全体
システムを超高速素子化するか、あるいはサンプリング
クロック比を下げなければならない。全体システムを超
高速素子化すると高コストになり、またサンプリングク
ロック比を下げると性能が低下するという問題点があっ
た。
最大クロック速度は1次ポールb1算出に必要な時間、
すなわち増幅器407で乗算演算による遅延と加算器4
05によるゲート遅延との合算時間より長くなければな
らない。したがって、前記条件はハードウェアの具現時
に速度制約の要因となる。これを解決するために、全体
システムを超高速素子化するか、あるいはサンプリング
クロック比を下げなければならない。全体システムを超
高速素子化すると高コストになり、またサンプリングク
ロック比を下げると性能が低下するという問題点があっ
た。
【0024】
【発明が解決しようとする課題】前述した問題点を解決
するために、本発明の目的は、ディジタルIIRフィル
タの1次ポールの係数と同一の振幅を持ちながら反対符
号を持つ全通過フィルタを利用して1次ポールを除去し
て高速に動作するディジタルフィルタ回路の信号処理方
法を提供することにある。
するために、本発明の目的は、ディジタルIIRフィル
タの1次ポールの係数と同一の振幅を持ちながら反対符
号を持つ全通過フィルタを利用して1次ポールを除去し
て高速に動作するディジタルフィルタ回路の信号処理方
法を提供することにある。
【0025】本発明の他の目的は、ディジタルIIRフ
ィルタにおいて、1次ポール抽出時に単一クロック周期
内において行われる係数算出過程と算出された係数の加
算過程とを分離して単一クロック周期内においてそれぞ
れ処理して入出力変動なく帰還による信号処理の演算速
度低下を改善し、簡単なハードウェアで具現するディジ
タルフィルタ回路を提供することにある。
ィルタにおいて、1次ポール抽出時に単一クロック周期
内において行われる係数算出過程と算出された係数の加
算過程とを分離して単一クロック周期内においてそれぞ
れ処理して入出力変動なく帰還による信号処理の演算速
度低下を改善し、簡単なハードウェアで具現するディジ
タルフィルタ回路を提供することにある。
【0026】本発明のさらに他の目的は、IIRフィル
タを利用して1次ポール抽出時に単一クロック周期内に
おいて行われる係数算出過程と算出された係数の加算過
程とを分離して単一クロック周期内においてそれぞれ処
理して入出力変動なく帰還による信号処理の演算速度低
下を改善するディジタルメインプリエンファシス回路お
よびその信号処理方法を提供することにある。
タを利用して1次ポール抽出時に単一クロック周期内に
おいて行われる係数算出過程と算出された係数の加算過
程とを分離して単一クロック周期内においてそれぞれ処
理して入出力変動なく帰還による信号処理の演算速度低
下を改善するディジタルメインプリエンファシス回路お
よびその信号処理方法を提供することにある。
【0027】
【課題を達成するための手段】前述した目的を達成する
ために、本発明によるディジタルフィルタ回路の信号処
理方法は所定の伝達関数を有するディジタルフィルタ回
路の信号処理方法において、所定の伝達関数H11(Z)
を有する第1フィルタ回路に信号を入力する段階と、前
記第1フィルタ回路の出力信号を前記伝達関数H
11(Z)の1次ポール係数と振幅は同様であるが反対符
号の伝達関数H12(Z)を有する第2フィルタ回路に入
力する段階と、前記伝達関数H11(Z)と前記伝達関数
H12(Z)とを合成して前記伝達関数H11(Z)から1
次ポールを除去した伝達関数H13(Z)を算出する段階
と、前記第2フィルタ回路の出力信号を前記伝達関数H
13(Z)を通じて得る段階とを含むことを特徴とする。
ために、本発明によるディジタルフィルタ回路の信号処
理方法は所定の伝達関数を有するディジタルフィルタ回
路の信号処理方法において、所定の伝達関数H11(Z)
を有する第1フィルタ回路に信号を入力する段階と、前
記第1フィルタ回路の出力信号を前記伝達関数H
11(Z)の1次ポール係数と振幅は同様であるが反対符
号の伝達関数H12(Z)を有する第2フィルタ回路に入
力する段階と、前記伝達関数H11(Z)と前記伝達関数
H12(Z)とを合成して前記伝達関数H11(Z)から1
次ポールを除去した伝達関数H13(Z)を算出する段階
と、前記第2フィルタ回路の出力信号を前記伝達関数H
13(Z)を通じて得る段階とを含むことを特徴とする。
【0028】(ここで、
【0029】
【数13】
【0030】本発明によるディジタルフィルタ回路は、
入力信号を所定のゼロ係数と演算する第1演算手段と、
前記入力信号を少なくとも1クロック以上遅延する複数
個の第1遅延手段と、前記複数個の第1遅延手段の各出
力信号を遅延時間に対応する1次以上の所定のゼロ係数
とそれぞれ演算する複数個の第2演算手段と、前記第1
演算手段の出力信号と前記複数個の第2演算手段の出力
信号とを合成する第1合成手段と、出力信号を少なくと
も2クロック以上遅延する複数個の第2遅延手段、前記
複数個の第2遅延手段の各出力信号を遅延時間に対応す
る少なくとも2次以上の所定のポール係数と演算する複
数個の第3演算手段からなる帰還手段と、前記第1合成
手段の出力信号と前記帰還手段の出力信号とを合成して
前記出力信号を出力する第2合成手段とを含めており、
前記フィルタ回路は所定の伝達関数H(Z)を有するこ
とを特徴とする。
入力信号を所定のゼロ係数と演算する第1演算手段と、
前記入力信号を少なくとも1クロック以上遅延する複数
個の第1遅延手段と、前記複数個の第1遅延手段の各出
力信号を遅延時間に対応する1次以上の所定のゼロ係数
とそれぞれ演算する複数個の第2演算手段と、前記第1
演算手段の出力信号と前記複数個の第2演算手段の出力
信号とを合成する第1合成手段と、出力信号を少なくと
も2クロック以上遅延する複数個の第2遅延手段、前記
複数個の第2遅延手段の各出力信号を遅延時間に対応す
る少なくとも2次以上の所定のポール係数と演算する複
数個の第3演算手段からなる帰還手段と、前記第1合成
手段の出力信号と前記帰還手段の出力信号とを合成して
前記出力信号を出力する第2合成手段とを含めており、
前記フィルタ回路は所定の伝達関数H(Z)を有するこ
とを特徴とする。
【0031】(ここで、前記伝達関数は
【0032】
【数14】
【0033】
【作用】1次ポールを有するディジタルIIRフィルタ
を全通過フィルタと合成して1次ポールを除去すること
により、入出力特性の変動なく信号処理速度を高速化す
ることができる。
を全通過フィルタと合成して1次ポールを除去すること
により、入出力特性の変動なく信号処理速度を高速化す
ることができる。
【0034】
【実施例】以下、添付した図面に基づき本発明の実施例
をさらに詳細に説明する。先ず、ディジタルIIRフィ
ルタの信号処理を高速化するための全通過フィルタ合成
過程を述べることにする。しかしながら、この過程には
2つの制約条件があり、フィルタ合成による結果によ
り、全体システムの入出力特性およびフィルタの安定度
条件が変化してはならない。
をさらに詳細に説明する。先ず、ディジタルIIRフィ
ルタの信号処理を高速化するための全通過フィルタ合成
過程を述べることにする。しかしながら、この過程には
2つの制約条件があり、フィルタ合成による結果によ
り、全体システムの入出力特性およびフィルタの安定度
条件が変化してはならない。
【0035】式(5)は本発明で採用した全通過フィル
タの伝達関数であり、式(6−1)は前記(3)式で述
べた一般的なIIRフィルタ回路の伝達関数と前記
(5)式で述べた全通過フィルタの伝達関数とを合成し
た形である。
タの伝達関数であり、式(6−1)は前記(3)式で述
べた一般的なIIRフィルタ回路の伝達関数と前記
(5)式で述べた全通過フィルタの伝達関数とを合成し
た形である。
【0036】
【数15】
【0037】前記式(3)で述べた一般的なIIRフィ
ルタの伝達関数H1 (Z)は1次ポール係数b1 を持っ
ており、これは高速動作を阻害する。前記式(5)の全
通過フィルタの伝達関数H3 (Z)の1次ポールとゼロ
の係数b1 値とはIIRフィルタの伝達関数H1 (Z)
の係数b1 と一致するが、その符号は反対である。ま
た、前記式(5)の伝達関数H3 (Z)は約分され1と
なるので、2つの伝達関数H1 (Z),H3 (Z)の合
成によってはH1 (Z)の伝達関数特性は変化しない。
ルタの伝達関数H1 (Z)は1次ポール係数b1 を持っ
ており、これは高速動作を阻害する。前記式(5)の全
通過フィルタの伝達関数H3 (Z)の1次ポールとゼロ
の係数b1 値とはIIRフィルタの伝達関数H1 (Z)
の係数b1 と一致するが、その符号は反対である。ま
た、前記式(5)の伝達関数H3 (Z)は約分され1と
なるので、2つの伝達関数H1 (Z),H3 (Z)の合
成によってはH1 (Z)の伝達関数特性は変化しない。
【0038】したがって、高速化しようとするIIRフ
ィルタの伝達関数H1 (Z)の1次ポール係数b1 が1
より小さいとIIRフィルタは安定し、合成される全通
過フィルタの伝達関数H3 (Z)も安定する。したがっ
て、合成後フィルタの安定度条件もまた安定することが
判る。前記式(6−1)の分母係数は合成後に次のよう
に展開される。
ィルタの伝達関数H1 (Z)の1次ポール係数b1 が1
より小さいとIIRフィルタは安定し、合成される全通
過フィルタの伝達関数H3 (Z)も安定する。したがっ
て、合成後フィルタの安定度条件もまた安定することが
判る。前記式(6−1)の分母係数は合成後に次のよう
に展開される。
【0039】
【数16】
【0040】前記式(6−2)の展開式において(b1
−b1 )=0となるので、1次ポールは消去される。そ
して、分子係数は次のように展開される。
−b1 )=0となるので、1次ポールは消去される。そ
して、分子係数は次のように展開される。
【0041】
【数17】
【0042】したがって、
【0043】
【数18】
【0044】前記式(7)は式(6−2)と式(6−
3)から得た一般項の形であって、IIRフィルタと全
通過フィルタとを合成すると1次ポールが消去されるだ
けでなく伝達関数の入出力特性は変化しないので、II
Rフィルタの安定度を維持する。前記式(7)に示した
伝達関数を具現したディジタルIIRフィルタ回路は図
9に示した。
3)から得た一般項の形であって、IIRフィルタと全
通過フィルタとを合成すると1次ポールが消去されるだ
けでなく伝達関数の入出力特性は変化しないので、II
Rフィルタの安定度を維持する。前記式(7)に示した
伝達関数を具現したディジタルIIRフィルタ回路は図
9に示した。
【0045】図9に示したように、2次ポールではポー
ル係数の算出と算出された係数の加算演算をそれぞれの
ラッチ508,510で演算できるので、信号処理を高
速化することができる。すなわち、2次ポールb2 ′を
計算する時、ラッチ508でラッチされた加算器507
の出力信号は増幅器509で2次ポール係数を算出した
後、ラッチ510で再びラッチされ加算器507に帰還
され入力される。
ル係数の算出と算出された係数の加算演算をそれぞれの
ラッチ508,510で演算できるので、信号処理を高
速化することができる。すなわち、2次ポールb2 ′を
計算する時、ラッチ508でラッチされた加算器507
の出力信号は増幅器509で2次ポール係数を算出した
後、ラッチ510で再びラッチされ加算器507に帰還
され入力される。
【0046】一方、線形性とは任意のX値を入力してそ
の出力がYである時、a×Xの入力に対して出力される
値がa×Yである場合をいい、線形回路はこの線形性を
保ち、非線形回路は入出力値がこの線形性を保たない場
合であると見ることができる。図10は代表的な非線形
ディジタルフィルタ回路の入出力特性を示している。出
力関数Yaは入力周波数Faと入力値Xaとについて非
線形的に結合され定まる。
の出力がYである時、a×Xの入力に対して出力される
値がa×Yである場合をいい、線形回路はこの線形性を
保ち、非線形回路は入出力値がこの線形性を保たない場
合であると見ることができる。図10は代表的な非線形
ディジタルフィルタ回路の入出力特性を示している。出
力関数Yaは入力周波数Faと入力値Xaとについて非
線形的に結合され定まる。
【0047】本発明は式(3)の伝達関数において分母
および分子係数が線形係数を有する線形IIRフィルタ
回路だけでなく式(3)の伝達関数において分母および
分子係数が非線形係数を有する非線形IIRフィルタ回
路にも適用される。したがって、ディジタルIIRフィ
ルタ回路の非線形特性を有するために合成される全通過
フィルタの分母および分子係数b1 の値も非線形特性を
持つ。
および分子係数が線形係数を有する線形IIRフィルタ
回路だけでなく式(3)の伝達関数において分母および
分子係数が非線形係数を有する非線形IIRフィルタ回
路にも適用される。したがって、ディジタルIIRフィ
ルタ回路の非線形特性を有するために合成される全通過
フィルタの分母および分子係数b1 の値も非線形特性を
持つ。
【0048】図11は本発明の適用される線形IIRフ
ィルタの信号処理を高速化するための全通過フィルタの
係数の線形特性を示しており、図12は本発明の適用さ
れる非線形IIRフィルタの信号処理を高速化するため
の全通過フィルタの係数の非線形特性を示している。す
なわち、線形IIRフィルタでは全通過フィルタの係数
b1 が線形特性を持つように設定し、非線形ディジタル
IIRフィルタでは全通過フィルタの係数b 1 が非線形
特性を持つように設定する。
ィルタの信号処理を高速化するための全通過フィルタの
係数の線形特性を示しており、図12は本発明の適用さ
れる非線形IIRフィルタの信号処理を高速化するため
の全通過フィルタの係数の非線形特性を示している。す
なわち、線形IIRフィルタでは全通過フィルタの係数
b1 が線形特性を持つように設定し、非線形ディジタル
IIRフィルタでは全通過フィルタの係数b 1 が非線形
特性を持つように設定する。
【0049】次いで、本発明が適用されたディジタルメ
インプリエンファシス回路を図12〜図16Eを参照し
て説明することにする。IIRフィルタを利用するディ
ジタルメインプリエンファシスから1次ポールを除去し
て信号処理を高速化するために2つのアルゴリズムを提
案する。第1は、前述した全通過フィルタを利用する方
法である。
インプリエンファシス回路を図12〜図16Eを参照し
て説明することにする。IIRフィルタを利用するディ
ジタルメインプリエンファシスから1次ポールを除去し
て信号処理を高速化するために2つのアルゴリズムを提
案する。第1は、前述した全通過フィルタを利用する方
法である。
【0050】ディジタルメインプリエンファシス回路の
伝達関数H2 (Z)は前記式(4)に示したものと同様
であり、全通過フィルタの伝達関数H3 (Z)は式
(5)に示したものと同様である時、メインプリエンフ
ァシス回路に全通過フィルタを合成した後の伝達関数は
式(9)のように再構成することができる。
伝達関数H2 (Z)は前記式(4)に示したものと同様
であり、全通過フィルタの伝達関数H3 (Z)は式
(5)に示したものと同様である時、メインプリエンフ
ァシス回路に全通過フィルタを合成した後の伝達関数は
式(9)のように再構成することができる。
【0051】
【数19】
【0052】前記式(8−2)と前記式(8−3)は前
記式(8−1)を計算した結果であり、前記式(8−
4)は前記式(8−3)の各係数を置換した結果であ
り、前記式(4)の各係数a0 ,a1 ,b1 は定数なの
でa0 ′,a1 ′,a2 ′,b1′も定数に置換され
る。すなわち、置換された係数を得るために、別の演算
を必要としない。前記式(8−4)と前記式(4)を比
較してみると、全通過フィルタにより1次ポールが消去
されたことが判る。
記式(8−1)を計算した結果であり、前記式(8−
4)は前記式(8−3)の各係数を置換した結果であ
り、前記式(4)の各係数a0 ,a1 ,b1 は定数なの
でa0 ′,a1 ′,a2 ′,b1′も定数に置換され
る。すなわち、置換された係数を得るために、別の演算
を必要としない。前記式(8−4)と前記式(4)を比
較してみると、全通過フィルタにより1次ポールが消去
されたことが判る。
【0053】第2は直前の出力を現在の出力に代入する
方法である。前記式(3)で述べたIIRフィルタの伝
達関数は次のように再構成することができる。
方法である。前記式(3)で述べたIIRフィルタの伝
達関数は次のように再構成することができる。
【0054】
【数20】
【0055】したがって、前述した2つの方法を通じて
得られた前記式(9)および式(13)に示した伝達関
数による回路構成は様々な形態に具現可能である。図1
3はIIRフィルタを利用するディジタルメインプリエ
ンファシス回路の一実施例の概略的な回路図である。そ
して、図13を利用して図14のような単位素子水準
(Resister TransferLevel :RTL)設計の回路で構
成することができる。
得られた前記式(9)および式(13)に示した伝達関
数による回路構成は様々な形態に具現可能である。図1
3はIIRフィルタを利用するディジタルメインプリエ
ンファシス回路の一実施例の概略的な回路図である。そ
して、図13を利用して図14のような単位素子水準
(Resister TransferLevel :RTL)設計の回路で構
成することができる。
【0056】図14によると、図5のように入力される
マルチバースト信号Inはa0 の利得を有する増幅器7
01を通じて増幅された後にラッチ702にラッチされ
る。そして、マルチバースト信号Inはラッチ704で
ラッチされた後、a1 −a 0 b1 の利得を有する増幅器
705を通じてラッチ706でラッチされる。また、ラ
ッチ704の出力はラッチ707でラッチされた後、−
a1 b1 の利得を有する増幅器708を通じてラッチ7
09にラッチされる。
マルチバースト信号Inはa0 の利得を有する増幅器7
01を通じて増幅された後にラッチ702にラッチされ
る。そして、マルチバースト信号Inはラッチ704で
ラッチされた後、a1 −a 0 b1 の利得を有する増幅器
705を通じてラッチ706でラッチされる。また、ラ
ッチ704の出力はラッチ707でラッチされた後、−
a1 b1 の利得を有する増幅器708を通じてラッチ7
09にラッチされる。
【0057】各ラッチ702,706の出力は加算器7
03で加算されさらにラッチ711でラッチされる。ラ
ッチ711の出力とラッチ710の出力は加算器712
で加算されラッチ713でラッチされる。ラッチ713
の出力と−b2 の利得を持って帰還される増幅器716
の出力は加算器714で加算された後、ラッチ718を
通じてAの利得を有する増幅器719に入力される。
03で加算されさらにラッチ711でラッチされる。ラ
ッチ711の出力とラッチ710の出力は加算器712
で加算されラッチ713でラッチされる。ラッチ713
の出力と−b2 の利得を持って帰還される増幅器716
の出力は加算器714で加算された後、ラッチ718を
通じてAの利得を有する増幅器719に入力される。
【0058】また、加算器714の出力はラッチ715
を通じて−b2 の利得を有する増幅器716に入力され
増幅された後、ラッチ717を通じて加算器714に帰
還する。増幅器719から出力される信号は図15に示
した通りである。この時、図15に示した出力特性は図
7の出力特性と同一であることが判る。
を通じて−b2 の利得を有する増幅器716に入力され
増幅された後、ラッチ717を通じて加算器714に帰
還する。増幅器719から出力される信号は図15に示
した通りである。この時、図15に示した出力特性は図
7の出力特性と同一であることが判る。
【0059】この時、加算器703,712,714の
後端にラッチ711,713,718を置くのは加算器
の正確な加算演算のためである。ここで、所定の利得を
有する増幅器は演算増幅器を使用することができ、演算
が複雑になると、演算増幅器の代わりにROMを使用す
ることができる。以上で説明したように、本発明は従来
の単一クロック内の多数の信号処理過程(ポール係数計
算、加算演算)がそれぞれの処理により分割され、図1
6A〜16Eに示したように、1クロック間遂行しなけ
ればならない信号処理過程が1つを越さない。
後端にラッチ711,713,718を置くのは加算器
の正確な加算演算のためである。ここで、所定の利得を
有する増幅器は演算増幅器を使用することができ、演算
が複雑になると、演算増幅器の代わりにROMを使用す
ることができる。以上で説明したように、本発明は従来
の単一クロック内の多数の信号処理過程(ポール係数計
算、加算演算)がそれぞれの処理により分割され、図1
6A〜16Eに示したように、1クロック間遂行しなけ
ればならない信号処理過程が1つを越さない。
【0060】本発明は周波数変調時のエンファシス回路
および復調時のディエンファシス回路のいずれも利用可
能である。また、本発明はディジタルIIRフィルタの
全般に広範囲に用いられることができ、通信分野ではイ
コライザなどに使用されることができる。
および復調時のディエンファシス回路のいずれも利用可
能である。また、本発明はディジタルIIRフィルタの
全般に広範囲に用いられることができ、通信分野ではイ
コライザなどに使用されることができる。
【0061】
【発明の効果】前述したように、本発明は1次ポールを
有するディジタルIIRフィルタを全通過フィルタと合
成して1次ポールを除去することにより、入出力特性の
変動なく信号処理速度を最大2倍まで高速化することが
できる。また、本発明は単一クロック内の多数の信号処
理を分割して単一クロックの間単一信号処理を行い超高
速素子なしに高速の信号処理速度を維持できるようにす
ることにより、性能を向上させ、かつ簡単なハードウェ
アで具現してコストを節減する効果がある。
有するディジタルIIRフィルタを全通過フィルタと合
成して1次ポールを除去することにより、入出力特性の
変動なく信号処理速度を最大2倍まで高速化することが
できる。また、本発明は単一クロック内の多数の信号処
理を分割して単一クロックの間単一信号処理を行い超高
速素子なしに高速の信号処理速度を維持できるようにす
ることにより、性能を向上させ、かつ簡単なハードウェ
アで具現してコストを節減する効果がある。
【図1】従来のアナログメインプリエンファシス回路の
ブロック図である。
ブロック図である。
【図2】図1に示した回路の伝達関数により具現された
ブロック図である。
ブロック図である。
【図3】図1に示した回路の伝達関数の振幅応答特性図
である。
である。
【図4】一般的なディジタルIIRフィルタの回路図で
ある。
ある。
【図5】IIRフィルタを利用した従来のディジタルメ
インプリエンファシス回路の回路図である。
インプリエンファシス回路の回路図である。
【図6】図5に示した回路の入力信号の波形図である。
【図7】図5に示した回路の出力信号の波形図である。
【図8】(A)〜(D)は図5に示した帰還部のタイミ
ング動作図である。
ング動作図である。
【図9】本発明によるディジタルフィルタ回路の一実施
例による回路図である。
例による回路図である。
【図10】本発明の理解のために非線形フィルタ回路の
入出力特性図である。
入出力特性図である。
【図11】本発明が適用される線形IIRフィルタのた
めの全通過フィルタの係数の特性を示す図である。
めの全通過フィルタの係数の特性を示す図である。
【図12】本発明が適用される非線形IIRフィルタの
ための全通過フィルタの係数の特性を示す図である。
ための全通過フィルタの係数の特性を示す図である。
【図13】本発明が適用されたディジタルメインプリエ
ンファシス回路の概略的な回路図である。
ンファシス回路の概略的な回路図である。
【図14】図13をレジスタトランスファロジックで示
した詳細回路図である。
した詳細回路図である。
【図15】図14に示した回路の出力信号の波形図であ
る。
る。
【図16】(A)〜(E)は図14に示した帰還部のタ
イミング動作図である。
イミング動作図である。
507 加算器 508,510 ラッチ 509 増幅器
Claims (12)
- 【請求項1】 所定の伝達関数を有するディジタルフィ
ルタ回路の信号処理方法において、 所定の伝達関数H11(Z)を有する第1フィルタ回路に
信号を入力する段階と、 前記第1フィルタ回路の出力信号を前記伝達関数H
11(Z)の1次ポール係数と振幅は同様であるが反対符
号の伝達関数H12(Z)を有する第2フィルタ回路に入
力する段階と、 前記伝達関数H11(Z)と前記伝達関数H12(Z)とを
合成して前記伝達関数H11(Z)から1次ポールを除去
した伝達関数H13(Z)を算出する段階と、 前記第2フィルタ回路の出力信号を前記伝達関数H
13(Z)を通じて得る段階とを含むことを特徴とするデ
ィジタルフィルタ回路の信号処理方法。(ここで、 【数1】 - 【請求項2】 前記第2フィルタ回路の伝達関数H
12(Z)の分母および分子係数が線形特性を持つように
設定して線形フィルタ回路に適用することを特徴とする
請求項1に記載のディジタルフィルタ回路の信号処理方
法。 - 【請求項3】 前記第2フィルタ回路の伝達関数H
12(Z)の分母および分子係数が非線形特性を持つよう
に設定して非線形フィルタ回路に適用することを特徴と
する請求項1に記載のディジタルフィルタ回路の信号処
理方法。 - 【請求項4】 所定の伝達関数を有するディジタルメイ
ンプリエンファシス回路を通じて信号を処理する方法に
おいて、 所定の伝達関数H21(Z)を有する第1フィルタ回路に
信号を入力する段階と、 前記第1フィルタ回路の出力信号を前記伝達関数H
21(Z)の1次ポール係数と振幅は同様であるが反対符
号の伝達関数H22(Z)を有する第2フィルタ回路に入
力する段階と、 前記伝達関数H21(Z)と前記伝達関数H22(Z)とを
合成して前記伝達関数H21(Z)から1次ポールを除去
した伝達関数H23(Z)を算出する段階と、 前記第2フィルタ回路の出力信号を前記伝達関数H
23(Z)を通じて得る段階とを含むことを特徴とするデ
ィジタルフィルタ回路の信号処理方法。(ここで、 【数2】 - 【請求項5】 所定の伝達関数する有するディジタルメ
インプリエンファシス回路を通じて信号を処理する方法
において、 入力信号x(n)を所定の伝達関数H31(Z)を有する
フィルタ回路に入力して出力信号y(n)を発生する段
階と、 前記出力信号を遅延させ遅延信号y(n−1)を発生す
る段階と、 前記遅延信号y(n−1)を前記出力信号y(n)に代
入して前記伝達関数H 31(Z)から1次ポールを除去し
た伝達関数H32(Z)を算出する段階と、 前記入力信号を前記伝達関数H32(Z)を有するフィル
タ回路により信号処理する段階とを含むことを特徴とす
るディジタルメインプリエンファシス回路の信号処理方
法。(ここで、 【数3】 - 【請求項6】 ディジタルフィルタ回路において、 入力信号を所定のゼロ係数と演算する第1演算手段と、 前記入力信号を少なくとも1クロック以上遅延する複数
個の第1遅延手段と、 前記複数個の第1遅延手段の各出力信号を遅延時間に対
応する1次以上の所定のゼロ係数とそれぞれ演算する複
数個の第2演算手段と、 前記第1演算手段の出力信号と前記複数個の第2演算手
段の出力信号とを合成する第1合成手段と、 出力信号を少なくとも2クロック以上遅延する複数個の
第2遅延手段、前記複数個の第2遅延手段の各出力信号
を遅延時間に対応する少なくとも2次以上の所定のポー
ル係数と演算する複数個の第3演算手段からなる帰還手
段と、 前記第1合成手段の出力信号と前記帰還手段の出力信号
とを合成して前記出力信号を出力する第2合成手段とを
含めており、 前記フィルタ回路は所定の伝達関数H(Z)を有するこ
とを特徴とするディジタルフィルタ回路。(ここで、 【数4】 - 【請求項7】 ディジタルメインプリエンファシス回路
において、 入力信号を所定のゼロ係数と演算する第1演算手段と、 前記入力信号を1クロックの間1次ゼロ係数と演算する
第2演算手段と、 前記入力信号を2クロックの間2次ゼロ係数と演算する
第3演算手段と、 前記第1〜第3演算手段の出力を合成する第1合成手段
と、 前記第1合成手段の出力を2クロック遅延して2次ポー
ル係数と演算して帰還する帰還手段と、 前記第1合成手段の出力と前記帰還手段の出力とを合成
して前記帰還手段に帰還すると同時に出力する第2合成
手段とを含めており、 前記フィルタ回路は所定の伝達関数H′(Z)を有する
ことを特徴とするディジタルメインプリエンファシス回
路。(ここで、 【数5】 - 【請求項8】 前記帰還手段は、 前記第2合成手段の出力を遅延する第1遅延手段と、 前記第1遅延手段の出力を2次ポール係数に該当する利
得を持って増幅する増幅手段と、 前記増幅手段の出力を遅延して前記第2合成手段に帰還
する第2遅延手段を含むことを特徴とする請求項7に記
載のディジタルメインプリエンファシス回路。 - 【請求項9】 前記第1〜第3演算手段は、 演算増幅器とラッチを含むことを特徴とする請求項7に
記載のディジタルメインプリエンファシス回路。 - 【請求項10】 前記第1〜第3演算手段は、 ROMとラッチを含むことを特徴とする請求項7に記載
のディジタルメインプリエンファシス回路。 - 【請求項11】 前記増幅手段は、 演算増幅器からなることを特徴とする請求項8に記載の
ディジタルメインプリエンファシス回路。 - 【請求項12】 前記増幅手段は、 ROMからなることを特徴とする請求項8に記載のディ
ジタルメインプリエンファシス回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR19940014397 | 1994-06-23 | ||
KR14397/1994 | 1995-04-14 | ||
KR1019950008804A KR0151031B1 (ko) | 1994-06-23 | 1995-04-14 | 디지탈 필터회로와 그 신호 처리방법 |
KR8804/1995 | 1995-04-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0846486A true JPH0846486A (ja) | 1996-02-16 |
Family
ID=26630457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7146405A Pending JPH0846486A (ja) | 1994-06-23 | 1995-06-13 | ディジタルフィルタ回路とその信号処理方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5687101A (ja) |
JP (1) | JPH0846486A (ja) |
KR (1) | KR0151031B1 (ja) |
CN (1) | CN1119802A (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002717A (en) * | 1997-03-06 | 1999-12-14 | National Semiconductor Corporation | Method and apparatus for adaptive equalization using feedback indicative of undercompensation |
DE19738226C1 (de) * | 1997-09-02 | 1999-02-04 | Telefunken Microelectron | Digitale, durchstimmbare Filteranordnung |
GB2336494B (en) * | 1998-04-03 | 2003-04-23 | Sony Uk Ltd | Digital filter |
US6526429B1 (en) * | 2000-04-14 | 2003-02-25 | Agere Systems Inc. | Method for designing all pass digital filters |
US6907143B2 (en) * | 2001-05-16 | 2005-06-14 | Tektronix, Inc. | Adaptive spatio-temporal filter for human vision system models |
US20030145025A1 (en) * | 2002-01-31 | 2003-07-31 | Allred Rustin W. | Method of designing families of boost and cut filters, including treble and bass controls and graphic equalizers |
US7155195B2 (en) * | 2002-06-14 | 2006-12-26 | Skyworks Solutions, Inc. | Input and output filtering system for a direct conversion receiver |
US7340007B2 (en) * | 2003-09-16 | 2008-03-04 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for pre-emphasis filtering of a modulated signal |
EP2651033B1 (en) * | 2012-04-12 | 2020-06-17 | Siemens Aktiengesellschaft | Filter system |
CZ304958B6 (cs) * | 2013-09-09 | 2015-02-04 | Vysoká Škola Báňská-Technická Univerzita Ostrava | Způsob aktivního tlumení vibrací mechanických poddajných struktur pro různou polohu aktuátoru a snímače vibrací využívající all-pass filtr druhého řádu |
CN106602582B (zh) * | 2017-01-26 | 2023-12-12 | 湖南铁道职业技术学院 | 基于自适应陷波器的牵引供电***谐振抑制方法及装置 |
KR20190063876A (ko) * | 2017-11-30 | 2019-06-10 | 에스케이하이닉스 주식회사 | 신호 드라이버 회로 및 이를 이용하는 반도체 장치 |
CN114826213B (zh) * | 2022-04-29 | 2022-11-22 | 旋智电子科技(上海)有限公司 | 用于构建滤波器的方法、滤波器、计算设备和存储介质 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4698680A (en) * | 1985-12-24 | 1987-10-06 | Rca Corporation | Digital correlation apparatus as for a television deghosting system |
US5224170A (en) * | 1991-04-15 | 1993-06-29 | Hewlett-Packard Company | Time domain compensation for transducer mismatch |
US5331416A (en) * | 1992-12-02 | 1994-07-19 | Samsung Electronics Co., Ltd. | Methods for operating ghost-cancelation circuitry for TV receiver or video recorder |
-
1995
- 1995-04-14 KR KR1019950008804A patent/KR0151031B1/ko not_active IP Right Cessation
- 1995-06-06 US US08/471,688 patent/US5687101A/en not_active Expired - Lifetime
- 1995-06-13 JP JP7146405A patent/JPH0846486A/ja active Pending
- 1995-06-22 CN CN95107689A patent/CN1119802A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US5687101A (en) | 1997-11-11 |
KR0151031B1 (ko) | 1998-10-15 |
CN1119802A (zh) | 1996-04-03 |
KR960002292A (ko) | 1996-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0846486A (ja) | ディジタルフィルタ回路とその信号処理方法 | |
US6430220B1 (en) | Distortion reduction method and apparatus for linearization of digital pulse width modulation by efficient calculation | |
JP2762080B2 (ja) | 平方根の概算装置 | |
JP3227743B2 (ja) | 倍音付与回路 | |
EP0266148B1 (en) | A tone control system for sampled data signals | |
JP2757740B2 (ja) | ディストーション回路 | |
JP3041563B2 (ja) | 有限インパルス応答フィルタ | |
US6486814B2 (en) | Digital-to-analog converter using different multiplicators between first and second portions of a data holding period | |
JP3141523B2 (ja) | 有限インパルス応答フィルタ装置 | |
KR970001312B1 (ko) | 비트 직렬 신호 스케일링 장치 및 디지탈 신호 진폭 제어 시스템 | |
JPH0612863B2 (ja) | サンプルされたデータのトーン制御装置 | |
JP3125225B2 (ja) | デジタル/アナログ変換器 | |
JP3097599B2 (ja) | ディジタルフィルタ | |
JP3654118B2 (ja) | 多段デジタルフィルタ | |
JP3041932B2 (ja) | サンプルレート変換回路 | |
JPS62297934A (ja) | デイジタル信号処理装置 | |
JP3513508B2 (ja) | 記録再生装置 | |
JP2821185B2 (ja) | 非線形デイエンフアシス回路 | |
KR0157493B1 (ko) | 디지탈 메인 엠퍼시스회로 | |
JP3334912B2 (ja) | 信号処理装置 | |
JPH0716145B2 (ja) | ディジタルトランスバーサルフィルタ | |
JPS63148708A (ja) | トーン制御装置 | |
JPH04324765A (ja) | エッジ急峻化回路 | |
JPS6097743A (ja) | 適応型線形予測装置 | |
Post et al. | Digital Audio Signal Processing Core |