JPH0846486A - ディジタルフィルタ回路とその信号処理方法 - Google Patents

ディジタルフィルタ回路とその信号処理方法

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JPH0846486A
JPH0846486A JP7146405A JP14640595A JPH0846486A JP H0846486 A JPH0846486 A JP H0846486A JP 7146405 A JP7146405 A JP 7146405A JP 14640595 A JP14640595 A JP 14640595A JP H0846486 A JPH0846486 A JP H0846486A
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transfer function
signal
filter circuit
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digital
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JP7146405A
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Hyo-Seoung Lee
孝 乘 李
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
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  • Signal Processing (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Networks Using Active Elements (AREA)

Abstract

(57)【要約】 【目的】 ディジタルフィルタ回路およびその信号処理
方法を提供する。 【構成】 所定の伝達関数を有するディジタルＩＩＲフ
ィルタにおいて、この伝達関数の１次ポール係数と振幅
は同様であるが、反対符号を持つ全通過フィルタの伝達
関数を設定し、この伝達関数と前記設定された全通過フ
ィルタの伝達関数とを合成して１次ポールの除去された
新たな伝達関数を算出して入力信号をこの新たな伝達関
数によって信号処理することにより、入出力特性の変化
なく信号処理を高速化できる効果がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルフィルタ回路
およびその信号処理方法に係り、特にディジタルＩＩＲ
（Infinite Impulse Response)フィルタの信号処理を高
速化するディジタルフィルタ回路およびその信号処理方
法に関するものである。
【０００２】
【従来の技術】一般に、映像信号を記録系で周波数変調
し、再生系で周波数復調するとすれば、周波数変調およ
び復調時に周波数に比例するノイズが混入されるという
問題点が発生する。このノイズを三角ノイズとし、該三
角ノイズにより再生された映像信号の信号対雑音比（Ｓ
／Ｎ比）が低下する。
【０００３】この再生映像信号のＳ／Ｎ比の低下を防止
するために、記録系でプリエンファシス処理して信号の
高域成分をブーストアップさせ、再生系で強調された信
号の高域成分をディエンファシス処理してブーストダウ
ンさせる。図１は従来のアナログメインプリエンファシ
ス回路の回路図であり、キャパシタＣと抵抗Ｒａ，Ｒｂ
からなる。
【０００４】図１において、入力信号が低周波成分時に
は電圧比Ｒａ／（Ｒａ＋Ｒｂ）を有する出力信号が出力
される。そして、入力信号が高周波成分時には電圧比
【０００５】
【数６】
【０００６】を有する出力信号が出力される。そして、
前述した信号処理により得られた利得低下を防ぐために
増幅器１０１を利用して増幅器利得Ａを次のように前記
出力信号に加える。
【０００７】
【数７】
【０００８】図１に示したアナログフィルタのラプラシ
アン伝達関数は式（１）の通りである。
【０００９】
【数８】
【００１０】ここで、Ｓはサンプリングレートである。
この時、
【００１１】
【数９】
【００１２】とすると、前記式（１）の伝達関数は式
（２）のように表現でき、これを具現したブロック図を
図２に示した。
【００１３】
【数１０】
【００１４】前記式（２）は原信号に高域フィルタを経
た出力信号を加算した形となる。図３は図１に示した回
路の伝達関数の振幅応答特性図であって、入力信号が高
周波成分であるほど大きい振幅を有する出力信号が出力
される。前記式（１）のような伝達関数を有するアナロ
グフィルタをＩＩＲフィルタを利用してディジタル化す
ることができる。
【００１５】図４は一般的なディジタルＩＩＲフィルタ
の回路図である。図４に示したように、ＩＩＲフィルタ
はＦＩＲ（finite Impulse Response)フィルタとは異な
り帰還部３１２を使用し、帰還部３１２に用いられる遅
延器３０８，３１０，…の個数はフィルタの構造により
定まる。一般的なＩＩＲフィルタの伝達関数は式（３）
の通りである。
【００１６】
【数１１】
【００１７】前記式（３）から判るように分母部分はゼ
ロを、分子部分はポールをそれぞれ示す。もし、ＩＩＲ
フィルタが１次ポールを有する場合、１次ポールの算出
および算出された出力を加算する過程では只１つの遅延
器のみが用いられる。すなわち、１次係数ｂ1 の存在に
より１次ポール係数算出および加算演算を乗算器３０９
および加算器３０７で１クロック間に遂行する必要があ
るので、回路の信号処理速度が低下する。すなわち、デ
ィジタルフィルタ回路を駆動させるクロックの１周期に
該当する時間が１次ポールの係数算出に必要な時間と算
出された係数を加算演算するに必要な時間との合計より
長くなければならない。
【００１８】このようなＩＩＲフィルタを利用するディ
ジタルメインプリエンファシス回路を図５〜図８Ｄを結
び付けて説明する。図５は図１に示した回路をＩＩＲフ
ィルタで構成した回路図である。図５に示した回路のＺ
変換伝達関数は前記式（３）において１次ポールを持つ
場合に式（４）のように表現することができる。
【００１９】
【数１２】
【００２０】図５に示した回路の動作を説明すると次の
通りである。入力信号Ｉｎはａ0 の利得を有する増幅器
４０１を通じて加算器４０２に入力される。また、入力
信号Ｉｎはラッチ４０３でラッチされた後、ａ1 の利得
を有する増幅器４０４を通じて加算器４０２に入力され
る。
【００２１】この時、入力信号Ｉｎの波形図は図６に示
したようなマルチバースト信号であり、５００ＫＨｚ，
１ＭＨｚ，２ＭＨｚ，３ＭＨｚ，３．５８ＭＨｚ，４．
２ＭＨｚなどである。加算器４０２では増幅器４０１の
出力と増幅器４０４の出力とを加算し、その加算された
出力は加算器４０５に入力される。加算器４０５の出力
はＡの利得を有する増幅器４０８を通じて、図７に示し
たように、高周波成分が強調され出力されると同時に、
ラッチ４０６にラッチされた後、さらにｂ1 の利得を有
する増幅器４０７を通じて加算器４０５に帰還され入力
される。
【００２２】この時、帰還部４０９は前記式（４）の１
次ポールｂ1 によって回路の信号処理速度を落とす。す
なわち、ＩＩＲフィルタが１次ポールを持つ場合、１つ
の遅延器（ラッチ４０６）のみを使用して１クロック周
期増幅器４０７でラッチ４０６から出力される信号を係
数ｂ1 と乗算する過程と加算器４０５で加算する過程と
が遂行されなければならない。すなわち、図８Ａ〜８Ｄ
に示したように、２５ＭＨｚのクロックを使用する場
合、４０ｎｓの１クロック周期間、１８ｎｓのポール係
数算出時間と１５ｎｓの抽出された係数の加算時間と７
ｎｓのマージン時間とからなる。
【００２３】したがって、安定した動作のために回路の
最大クロック速度は１次ポールｂ1算出に必要な時間、
すなわち増幅器４０７で乗算演算による遅延と加算器４
０５によるゲート遅延との合算時間より長くなければな
らない。したがって、前記条件はハードウェアの具現時
に速度制約の要因となる。これを解決するために、全体
システムを超高速素子化するか、あるいはサンプリング
クロック比を下げなければならない。全体システムを超
高速素子化すると高コストになり、またサンプリングク
ロック比を下げると性能が低下するという問題点があっ
た。
【００２４】
【発明が解決しようとする課題】前述した問題点を解決
するために、本発明の目的は、ディジタルＩＩＲフィル
タの１次ポールの係数と同一の振幅を持ちながら反対符
号を持つ全通過フィルタを利用して１次ポールを除去し
て高速に動作するディジタルフィルタ回路の信号処理方
法を提供することにある。
【００２５】本発明の他の目的は、ディジタルＩＩＲフ
ィルタにおいて、１次ポール抽出時に単一クロック周期
内において行われる係数算出過程と算出された係数の加
算過程とを分離して単一クロック周期内においてそれぞ
れ処理して入出力変動なく帰還による信号処理の演算速
度低下を改善し、簡単なハードウェアで具現するディジ
タルフィルタ回路を提供することにある。
【００２６】本発明のさらに他の目的は、ＩＩＲフィル
タを利用して１次ポール抽出時に単一クロック周期内に
おいて行われる係数算出過程と算出された係数の加算過
程とを分離して単一クロック周期内においてそれぞれ処
理して入出力変動なく帰還による信号処理の演算速度低
下を改善するディジタルメインプリエンファシス回路お
よびその信号処理方法を提供することにある。
【００２７】
【課題を達成するための手段】前述した目的を達成する
ために、本発明によるディジタルフィルタ回路の信号処
理方法は所定の伝達関数を有するディジタルフィルタ回
路の信号処理方法において、所定の伝達関数Ｈ11（Ｚ）
を有する第１フィルタ回路に信号を入力する段階と、前
記第１フィルタ回路の出力信号を前記伝達関数Ｈ
11（Ｚ）の１次ポール係数と振幅は同様であるが反対符
号の伝達関数Ｈ12（Ｚ）を有する第２フィルタ回路に入
力する段階と、前記伝達関数Ｈ11（Ｚ）と前記伝達関数
Ｈ12（Ｚ）とを合成して前記伝達関数Ｈ11（Ｚ）から１
次ポールを除去した伝達関数Ｈ13（Ｚ）を算出する段階
と、前記第２フィルタ回路の出力信号を前記伝達関数Ｈ
13（Ｚ）を通じて得る段階とを含むことを特徴とする。
【００２８】（ここで、
【００２９】
【数１３】
【００３０】本発明によるディジタルフィルタ回路は、
入力信号を所定のゼロ係数と演算する第１演算手段と、
前記入力信号を少なくとも１クロック以上遅延する複数
個の第１遅延手段と、前記複数個の第１遅延手段の各出
力信号を遅延時間に対応する１次以上の所定のゼロ係数
とそれぞれ演算する複数個の第２演算手段と、前記第１
演算手段の出力信号と前記複数個の第２演算手段の出力
信号とを合成する第１合成手段と、出力信号を少なくと
も２クロック以上遅延する複数個の第２遅延手段、前記
複数個の第２遅延手段の各出力信号を遅延時間に対応す
る少なくとも２次以上の所定のポール係数と演算する複
数個の第３演算手段からなる帰還手段と、前記第１合成
手段の出力信号と前記帰還手段の出力信号とを合成して
前記出力信号を出力する第２合成手段とを含めており、
前記フィルタ回路は所定の伝達関数Ｈ（Ｚ）を有するこ
とを特徴とする。
【００３１】（ここで、前記伝達関数は
【００３２】
【数１４】
【００３３】
【作用】１次ポールを有するディジタルＩＩＲフィルタ
を全通過フィルタと合成して１次ポールを除去すること
により、入出力特性の変動なく信号処理速度を高速化す
ることができる。
【００３４】
【実施例】以下、添付した図面に基づき本発明の実施例
をさらに詳細に説明する。先ず、ディジタルＩＩＲフィ
ルタの信号処理を高速化するための全通過フィルタ合成
過程を述べることにする。しかしながら、この過程には
２つの制約条件があり、フィルタ合成による結果によ
り、全体システムの入出力特性およびフィルタの安定度
条件が変化してはならない。
【００３５】式（５）は本発明で採用した全通過フィル
タの伝達関数であり、式（６−１）は前記（３）式で述
べた一般的なＩＩＲフィルタ回路の伝達関数と前記
（５）式で述べた全通過フィルタの伝達関数とを合成し
た形である。
【００３６】
【数１５】
【００３７】前記式（３）で述べた一般的なＩＩＲフィ
ルタの伝達関数Ｈ1 （Ｚ）は１次ポール係数ｂ1 を持っ
ており、これは高速動作を阻害する。前記式（５）の全
通過フィルタの伝達関数Ｈ3 （Ｚ）の１次ポールとゼロ
の係数ｂ1 値とはＩＩＲフィルタの伝達関数Ｈ1 （Ｚ）
の係数ｂ1 と一致するが、その符号は反対である。ま
た、前記式（５）の伝達関数Ｈ3 （Ｚ）は約分され１と
なるので、２つの伝達関数Ｈ1 （Ｚ），Ｈ3 （Ｚ）の合
成によってはＨ1 （Ｚ）の伝達関数特性は変化しない。
【００３８】したがって、高速化しようとするＩＩＲフ
ィルタの伝達関数Ｈ1 （Ｚ）の１次ポール係数ｂ1 が１
より小さいとＩＩＲフィルタは安定し、合成される全通
過フィルタの伝達関数Ｈ3 （Ｚ）も安定する。したがっ
て、合成後フィルタの安定度条件もまた安定することが
判る。前記式（６−１）の分母係数は合成後に次のよう
に展開される。
【００３９】
【数１６】
【００４０】前記式（６−２）の展開式において（ｂ1
−ｂ1 ）＝０となるので、１次ポールは消去される。そ
して、分子係数は次のように展開される。
【００４１】
【数１７】
【００４２】したがって、
【００４３】
【数１８】
【００４４】前記式（７）は式（６−２）と式（６−
３）から得た一般項の形であって、ＩＩＲフィルタと全
通過フィルタとを合成すると１次ポールが消去されるだ
けでなく伝達関数の入出力特性は変化しないので、ＩＩ
Ｒフィルタの安定度を維持する。前記式（７）に示した
伝達関数を具現したディジタルＩＩＲフィルタ回路は図
９に示した。
【００４５】図９に示したように、２次ポールではポー
ル係数の算出と算出された係数の加算演算をそれぞれの
ラッチ５０８，５１０で演算できるので、信号処理を高
速化することができる。すなわち、２次ポールｂ2 ′を
計算する時、ラッチ５０８でラッチされた加算器５０７
の出力信号は増幅器５０９で２次ポール係数を算出した
後、ラッチ５１０で再びラッチされ加算器５０７に帰還
され入力される。
【００４６】一方、線形性とは任意のＸ値を入力してそ
の出力がＹである時、ａ×Ｘの入力に対して出力される
値がａ×Ｙである場合をいい、線形回路はこの線形性を
保ち、非線形回路は入出力値がこの線形性を保たない場
合であると見ることができる。図１０は代表的な非線形
ディジタルフィルタ回路の入出力特性を示している。出
力関数Ｙａは入力周波数Ｆａと入力値Ｘａとについて非
線形的に結合され定まる。
【００４７】本発明は式（３）の伝達関数において分母
および分子係数が線形係数を有する線形ＩＩＲフィルタ
回路だけでなく式（３）の伝達関数において分母および
分子係数が非線形係数を有する非線形ＩＩＲフィルタ回
路にも適用される。したがって、ディジタルＩＩＲフィ
ルタ回路の非線形特性を有するために合成される全通過
フィルタの分母および分子係数ｂ1 の値も非線形特性を
持つ。
【００４８】図１１は本発明の適用される線形ＩＩＲフ
ィルタの信号処理を高速化するための全通過フィルタの
係数の線形特性を示しており、図１２は本発明の適用さ
れる非線形ＩＩＲフィルタの信号処理を高速化するため
の全通過フィルタの係数の非線形特性を示している。す
なわち、線形ＩＩＲフィルタでは全通過フィルタの係数
ｂ1 が線形特性を持つように設定し、非線形ディジタル
ＩＩＲフィルタでは全通過フィルタの係数ｂ 1 が非線形
特性を持つように設定する。
【００４９】次いで、本発明が適用されたディジタルメ
インプリエンファシス回路を図１２〜図１６Ｅを参照し
て説明することにする。ＩＩＲフィルタを利用するディ
ジタルメインプリエンファシスから１次ポールを除去し
て信号処理を高速化するために２つのアルゴリズムを提
案する。第１は、前述した全通過フィルタを利用する方
法である。
【００５０】ディジタルメインプリエンファシス回路の
伝達関数Ｈ2 （Ｚ）は前記式（４）に示したものと同様
であり、全通過フィルタの伝達関数Ｈ3 （Ｚ）は式
（５）に示したものと同様である時、メインプリエンフ
ァシス回路に全通過フィルタを合成した後の伝達関数は
式（９）のように再構成することができる。
【００５１】
【数１９】
【００５２】前記式（８−２）と前記式（８−３）は前
記式（８−１）を計算した結果であり、前記式（８−
４）は前記式（８−３）の各係数を置換した結果であ
り、前記式（４）の各係数ａ0 ，ａ1 ，ｂ1 は定数なの
でａ0 ′，ａ1 ′，ａ2 ′，ｂ1′も定数に置換され
る。すなわち、置換された係数を得るために、別の演算
を必要としない。前記式（８−４）と前記式（４）を比
較してみると、全通過フィルタにより１次ポールが消去
されたことが判る。
【００５３】第２は直前の出力を現在の出力に代入する
方法である。前記式（３）で述べたＩＩＲフィルタの伝
達関数は次のように再構成することができる。
【００５４】
【数２０】
【００５５】したがって、前述した２つの方法を通じて
得られた前記式（９）および式（１３）に示した伝達関
数による回路構成は様々な形態に具現可能である。図１
３はＩＩＲフィルタを利用するディジタルメインプリエ
ンファシス回路の一実施例の概略的な回路図である。そ
して、図１３を利用して図１４のような単位素子水準
（Resister TransferLevel ：ＲＴＬ）設計の回路で構
成することができる。
【００５６】図１４によると、図５のように入力される
マルチバースト信号Ｉｎはａ0 の利得を有する増幅器７
０１を通じて増幅された後にラッチ７０２にラッチされ
る。そして、マルチバースト信号Ｉｎはラッチ７０４で
ラッチされた後、ａ1 −ａ 0 ｂ1 の利得を有する増幅器
７０５を通じてラッチ７０６でラッチされる。また、ラ
ッチ７０４の出力はラッチ７０７でラッチされた後、−
ａ1 ｂ1 の利得を有する増幅器７０８を通じてラッチ７
０９にラッチされる。
【００５７】各ラッチ７０２，７０６の出力は加算器７
０３で加算されさらにラッチ７１１でラッチされる。ラ
ッチ７１１の出力とラッチ７１０の出力は加算器７１２
で加算されラッチ７１３でラッチされる。ラッチ７１３
の出力と−ｂ2 の利得を持って帰還される増幅器７１６
の出力は加算器７１４で加算された後、ラッチ７１８を
通じてＡの利得を有する増幅器７１９に入力される。
【００５８】また、加算器７１４の出力はラッチ７１５
を通じて−ｂ2 の利得を有する増幅器７１６に入力され
増幅された後、ラッチ７１７を通じて加算器７１４に帰
還する。増幅器７１９から出力される信号は図１５に示
した通りである。この時、図１５に示した出力特性は図
７の出力特性と同一であることが判る。
【００５９】この時、加算器７０３，７１２，７１４の
後端にラッチ７１１，７１３，７１８を置くのは加算器
の正確な加算演算のためである。ここで、所定の利得を
有する増幅器は演算増幅器を使用することができ、演算
が複雑になると、演算増幅器の代わりにＲＯＭを使用す
ることができる。以上で説明したように、本発明は従来
の単一クロック内の多数の信号処理過程（ポール係数計
算、加算演算）がそれぞれの処理により分割され、図１
６Ａ〜１６Ｅに示したように、１クロック間遂行しなけ
ればならない信号処理過程が１つを越さない。
【００６０】本発明は周波数変調時のエンファシス回路
および復調時のディエンファシス回路のいずれも利用可
能である。また、本発明はディジタルＩＩＲフィルタの
全般に広範囲に用いられることができ、通信分野ではイ
コライザなどに使用されることができる。
【００６１】
【発明の効果】前述したように、本発明は１次ポールを
有するディジタルＩＩＲフィルタを全通過フィルタと合
成して１次ポールを除去することにより、入出力特性の
変動なく信号処理速度を最大２倍まで高速化することが
できる。また、本発明は単一クロック内の多数の信号処
理を分割して単一クロックの間単一信号処理を行い超高
速素子なしに高速の信号処理速度を維持できるようにす
ることにより、性能を向上させ、かつ簡単なハードウェ
アで具現してコストを節減する効果がある。
【図面の簡単な説明】
【図１】従来のアナログメインプリエンファシス回路の
ブロック図である。
【図２】図１に示した回路の伝達関数により具現された
ブロック図である。
【図３】図１に示した回路の伝達関数の振幅応答特性図
である。
【図４】一般的なディジタルＩＩＲフィルタの回路図で
ある。
【図５】ＩＩＲフィルタを利用した従来のディジタルメ
インプリエンファシス回路の回路図である。
【図６】図５に示した回路の入力信号の波形図である。
【図７】図５に示した回路の出力信号の波形図である。
【図８】（Ａ）〜（Ｄ）は図５に示した帰還部のタイミ
ング動作図である。
【図９】本発明によるディジタルフィルタ回路の一実施
例による回路図である。
【図１０】本発明の理解のために非線形フィルタ回路の
入出力特性図である。
【図１１】本発明が適用される線形ＩＩＲフィルタのた
めの全通過フィルタの係数の特性を示す図である。
【図１２】本発明が適用される非線形ＩＩＲフィルタの
ための全通過フィルタの係数の特性を示す図である。
【図１３】本発明が適用されたディジタルメインプリエ
ンファシス回路の概略的な回路図である。
【図１４】図１３をレジスタトランスファロジックで示
した詳細回路図である。
【図１５】図１４に示した回路の出力信号の波形図であ
る。
【図１６】（Ａ）〜（Ｅ）は図１４に示した帰還部のタ
イミング動作図である。
【符号の説明】
５０７ 加算器 ５０８，５１０ ラッチ ５０９ 増幅器

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 所定の伝達関数を有するディジタルフィ
    ルタ回路の信号処理方法において、 所定の伝達関数Ｈ11（Ｚ）を有する第１フィルタ回路に
    信号を入力する段階と、 前記第１フィルタ回路の出力信号を前記伝達関数Ｈ
    11（Ｚ）の１次ポール係数と振幅は同様であるが反対符
    号の伝達関数Ｈ12（Ｚ）を有する第２フィルタ回路に入
    力する段階と、 前記伝達関数Ｈ11（Ｚ）と前記伝達関数Ｈ12（Ｚ）とを
    合成して前記伝達関数Ｈ11（Ｚ）から１次ポールを除去
    した伝達関数Ｈ13（Ｚ）を算出する段階と、 前記第２フィルタ回路の出力信号を前記伝達関数Ｈ
    13（Ｚ）を通じて得る段階とを含むことを特徴とするデ
    ィジタルフィルタ回路の信号処理方法。（ここで、 【数１】
  2. 【請求項２】 前記第２フィルタ回路の伝達関数Ｈ
    12（Ｚ）の分母および分子係数が線形特性を持つように
    設定して線形フィルタ回路に適用することを特徴とする
    請求項１に記載のディジタルフィルタ回路の信号処理方
    法。
  3. 【請求項３】 前記第２フィルタ回路の伝達関数Ｈ
    12（Ｚ）の分母および分子係数が非線形特性を持つよう
    に設定して非線形フィルタ回路に適用することを特徴と
    する請求項１に記載のディジタルフィルタ回路の信号処
    理方法。
  4. 【請求項４】 所定の伝達関数を有するディジタルメイ
    ンプリエンファシス回路を通じて信号を処理する方法に
    おいて、 所定の伝達関数Ｈ21（Ｚ）を有する第１フィルタ回路に
    信号を入力する段階と、 前記第１フィルタ回路の出力信号を前記伝達関数Ｈ
    21（Ｚ）の１次ポール係数と振幅は同様であるが反対符
    号の伝達関数Ｈ22（Ｚ）を有する第２フィルタ回路に入
    力する段階と、 前記伝達関数Ｈ21（Ｚ）と前記伝達関数Ｈ22（Ｚ）とを
    合成して前記伝達関数Ｈ21（Ｚ）から１次ポールを除去
    した伝達関数Ｈ23（Ｚ）を算出する段階と、 前記第２フィルタ回路の出力信号を前記伝達関数Ｈ
    23（Ｚ）を通じて得る段階とを含むことを特徴とするデ
    ィジタルフィルタ回路の信号処理方法。（ここで、 【数２】
  5. 【請求項５】 所定の伝達関数する有するディジタルメ
    インプリエンファシス回路を通じて信号を処理する方法
    において、 入力信号ｘ（ｎ）を所定の伝達関数Ｈ31（Ｚ）を有する
    フィルタ回路に入力して出力信号ｙ（ｎ）を発生する段
    階と、 前記出力信号を遅延させ遅延信号ｙ（ｎ−１）を発生す
    る段階と、 前記遅延信号ｙ（ｎ−１）を前記出力信号ｙ（ｎ）に代
    入して前記伝達関数Ｈ 31（Ｚ）から１次ポールを除去し
    た伝達関数Ｈ32（Ｚ）を算出する段階と、 前記入力信号を前記伝達関数Ｈ32（Ｚ）を有するフィル
    タ回路により信号処理する段階とを含むことを特徴とす
    るディジタルメインプリエンファシス回路の信号処理方
    法。（ここで、 【数３】
  6. 【請求項６】 ディジタルフィルタ回路において、 入力信号を所定のゼロ係数と演算する第１演算手段と、 前記入力信号を少なくとも１クロック以上遅延する複数
    個の第１遅延手段と、 前記複数個の第１遅延手段の各出力信号を遅延時間に対
    応する１次以上の所定のゼロ係数とそれぞれ演算する複
    数個の第２演算手段と、 前記第１演算手段の出力信号と前記複数個の第２演算手
    段の出力信号とを合成する第１合成手段と、 出力信号を少なくとも２クロック以上遅延する複数個の
    第２遅延手段、前記複数個の第２遅延手段の各出力信号
    を遅延時間に対応する少なくとも２次以上の所定のポー
    ル係数と演算する複数個の第３演算手段からなる帰還手
    段と、 前記第１合成手段の出力信号と前記帰還手段の出力信号
    とを合成して前記出力信号を出力する第２合成手段とを
    含めており、 前記フィルタ回路は所定の伝達関数Ｈ（Ｚ）を有するこ
    とを特徴とするディジタルフィルタ回路。（ここで、 【数４】
  7. 【請求項７】 ディジタルメインプリエンファシス回路
    において、 入力信号を所定のゼロ係数と演算する第１演算手段と、 前記入力信号を１クロックの間１次ゼロ係数と演算する
    第２演算手段と、 前記入力信号を２クロックの間２次ゼロ係数と演算する
    第３演算手段と、 前記第１〜第３演算手段の出力を合成する第１合成手段
    と、 前記第１合成手段の出力を２クロック遅延して２次ポー
    ル係数と演算して帰還する帰還手段と、 前記第１合成手段の出力と前記帰還手段の出力とを合成
    して前記帰還手段に帰還すると同時に出力する第２合成
    手段とを含めており、 前記フィルタ回路は所定の伝達関数Ｈ′（Ｚ）を有する
    ことを特徴とするディジタルメインプリエンファシス回
    路。（ここで、 【数５】
  8. 【請求項８】 前記帰還手段は、 前記第２合成手段の出力を遅延する第１遅延手段と、 前記第１遅延手段の出力を２次ポール係数に該当する利
    得を持って増幅する増幅手段と、 前記増幅手段の出力を遅延して前記第２合成手段に帰還
    する第２遅延手段を含むことを特徴とする請求項７に記
    載のディジタルメインプリエンファシス回路。
  9. 【請求項９】 前記第１〜第３演算手段は、 演算増幅器とラッチを含むことを特徴とする請求項７に
    記載のディジタルメインプリエンファシス回路。
  10. 【請求項１０】 前記第１〜第３演算手段は、 ＲＯＭとラッチを含むことを特徴とする請求項７に記載
    のディジタルメインプリエンファシス回路。
  11. 【請求項１１】 前記増幅手段は、 演算増幅器からなることを特徴とする請求項８に記載の
    ディジタルメインプリエンファシス回路。
  12. 【請求項１２】 前記増幅手段は、 ＲＯＭからなることを特徴とする請求項８に記載のディ
    ジタルメインプリエンファシス回路。
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