JP3743003B2 - デジタルフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、アナログフィルタと同様な挙動を実現するデジタルフィルタに関するものである。
【0002】
【従来の技術】
従来より、楽音合成装置などの音色制御用フィルタとしては、VCF(Voltage Controlled Filter)が用いられている。VCFには、アナログVCFとデジタルVCFがある。アナログVCFには、米国特許第3,475,623号として知られている梯子型LPF(Low Pass Filter)や、状態変数型マルチモードフィルタなどがあり、何れもアナログ特有の揺らぎを持った音が、アナログならではの音の良さあるいは特徴になっている。
【0003】
その一方で、アナログ回路は、周囲温度に応じてフィルタ特性が変化するなどの欠点を有しているため、現在では、このようなアナログVCFに代わって、デジタルフィルタが電子楽器における音色制御などに用いられるようになっている。
【0004】
例えば、特公平8−8464号公報には、帰還ループを有するデジタルフィルタにおいて、該帰還ループに非線形変換手段を挿入するものが開示されている。アナログフィルタでは、コンデンサ、抵抗、OPアンプなどの各種のアナログ素子はひずみ要因を有している。そのようなアナログ素子によりフィルタを構成すると、前記ひずみに寄進して複雑な高調波成分を含んだ楽音信号が得られ、却って豊かな音質が得られる。上記公報に記載のデジタルフィルタでは、帰還ループに非線形変換手段を挿入しているので、該非線形変換手段による歪成分が累積的に発生し、帰還ループの信号に高調波成分を付与し、これによりアナログフィルタのような豊かな音質の楽音を生成できる。
【0005】
また、特開平10−190408号公報には、状態変数型マルチモードデジタルフィルタの構成例が開示されている。これは、加算器と1サンプル周期遅延する遅延回路からなる累算器(積分器)内にソフトリミッタ特性の非線形回路を挿入することを特徴とするものである。これにより、加算器がオーバフローリミットされても、急激にクリップされることなく、入力された信号に適度なひずみが与えられる。
【0006】
【発明が解決しようとする課題】
上述の状態変数型マルチモードデジタルフィルタで累算器(積分器)内に非線形回路を挿入したものは、発振レベルを制限することに着目したもので、発振させても非常に安定した動作をする。しかし、アナログVCF特有のカオス的な挙動はあまり得られなかった。
【0007】
本発明は、上述の従来形における問題点に鑑み、状態変数型のデジタルフィルタにおいて、アナログ素子の持つ非線形要素を取り入れ、アナログフィルタと同様のカオス的な挙動を実現したデジタルフィルタを提供することを目的とする。
【0008】
【課題を解決するための手段】
上記目的を達成するため、請求項1に係る発明は、音色制御用フィルタとして用いられるデジタルフィルタであって、入力信号と後述の帰還信号との差を求める第1の減算手段と、該第1の減算手段の出力にカットオフ係数fを乗算する乗算手段と、該乗算手段の出力を累算する累算手段と、該累算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段とを備えるとともに、前記変換手段の入力信号と出力信号との差を求める第2の減算手段を備え、該第2の減算手段の出力を前記帰還信号として前記第1の減算手段に帰還することを特徴とする。
【0009】
請求項2に係る発明は、音色制御用フィルタとして用いられるデジタルフィルタであって、入力信号と後述の帰還信号との差を求める第1の減算手段と、該第1の減算手段の出力にカットオフ係数fを乗算する乗算手段と、該乗算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段と、該変換手段の出力を累算する累算手段とを備えるとともに、前記変換手段の入力信号と出力信号との差を求める第2の減算手段を備え、該第2の減算手段の出力を前記帰還信号として前記第1の減算手段に帰還することを特徴とする。
【0010】
【発明の実施の形態】
以下、図面を用いて、本発明の実施の形態を説明する。
【0011】
図1は、本発明の第1の実施の形態に係るデジタルフィルタの構成を示す。このデジタルフィルタは、減算器101、乗算器102、積分器(累算手段)105、非線形テーブル(バッファアンプ)106、遅延回路107、乗算器108、乗算器109、積分器(累算手段)112、非線形テーブル(バッファアンプ)113、遅延回路114、および制御部115を備える。積分器105は、加算器103と、遅延回路104とからなる。積分器112は、加算器110と、遅延回路111とからなる。遅延回路104、遅延回路107、遅延回路111、および遅延回路114は、シフトレジスタにより構成することができる。
【0012】
入力信号INは、減算器101の第1の入力端子に入力する。減算器101の出力は、乗算器102に入力し、制御部115から与えられた乗算係数fが乗算される。乗算器102の出力は、加算器103と入力信号を1サンプル周期遅延する遅延回路104とをループ状に接続した積分器105に入力し、この積分器105により累算される。積分器105の出力は、非線形テーブル106に入力する。非線形テーブル106は、入力信号に対し、所定の非線形特性に応じて変換して出力するものである。
【0013】
非線形テーブル106の出力は、乗算器109に入力し、制御部115から与えられた乗算係数fが乗算される。乗算器109の出力は、加算器110と入力信号を1サンプル周期遅延する遅延回路111とをループ状に接続した積分器112により累算される。積分器112の出力は、非線形テーブル113に入力する。非線形テーブル113は、入力信号に対し、所定の非線形特性に応じて変換して出力するものである。
【0014】
非線形テーブル113の出力は、入力信号を1サンプル周期遅延する遅延回路114に入力し、ここで1サンプル周期遅延され、減算器101の第2の入力端子に入力する。また、非線形テーブル106の出力は、入力信号を1サンプル周期遅延する遅延回路107に入力し、ここで1サンプル周期遅延され、乗算器108に入力する。乗算器108において、制御部115から与えられた乗算係数qが乗算され、その乗算結果は減算器101の第3の入力端子に入力する。減算器101は、第1の入力端子に入力した入力信号INから、第2の入力端子に入力した遅延回路114からの信号と、第3の入力端子に入力した乗算器108からの信号とを、減算するものである。
【0015】
このデジタルフィルタは、2次の状態変数型デジタルマルチモードフィルタを構成している。ハイパス(HP)出力は、減算器101の出力端から取り出す。バンドパス(BP)出力は、非線形テーブル106の出力端から取り出す。ローパス(LP)出力は、非線形テーブル113の出力端から取り出す。
【0016】
図1に示すデジタルフィルタは、積分器105の後段に非線形テーブル106を設け、さらに積分器112の後段に非線形テーブル113を設けたことを特徴とする。非線形テーブル106および非線形テーブル113は、入力信号を所定の非線形特性で変換する。その非線形特性の傾き(横軸が入力値、縦軸が出力値としたときの傾き)の最大値は、積分器105および積分器112の係数が最大になっても系を安定に動作させるため「1」に正規化する。また、原点0の付近の傾きは、小信号レベルで積分器を正常、すなわちリニアに動作させるため「1」としている。また、入力値が「1」あるいは「−1」のときの傾きは、加算器103あるいは加算器110の出力がオーバフローしたときに非線形テーブル106および非線形テーブル113の出力がハードクリップされないように、「0」とされている。
【0017】
図1のデジタルフィルタについて、アナログVCFと比較しながら、さらに詳しく説明する。
【0018】
図7は、従来より知られているTCA(トランスコンダクタンスアンプ)を用いたアナログVCFの回路例を示す。701は汎用のOPアンプ、702はTCA、703はバッファアンプ、704はTCA、705はバッファアンプ、706はバイアス回路である。状態変数型VCFでは、カットオフ周波数に応じて積分器のゲインを変えるが、この積分器には、カットオフを制御するための特殊なICであるTCAが用いられる。702,704は、積分器であるTCAである。TCAは、入力信号に対する出力電流の量(コンダクタンス・抵抗の逆数)をバイアス電圧で制御するものであり、抵抗負荷ならVCAとなり、容量負荷ならゲイン可変の積分器となる。この積分器を用いてVCFを組む場合、TCAの出力は高インピーダンスなので、そのままOPアンプなどに繋げないため、間にバッファアンプを介して繋げる。703,705は、そのためのバッファアンプである。このバッファアンプには、通常は、FET(Field Effect Transistor)のエミッタフォロワや、FETとトランジスタを組み合わせたバッファなどを用いることが多く、このバッファ段で生じた歪みがアナログ特有の歪みを生じさせている。同時に、積分器のエネルギーがバッファでロスされるため、見かけのカットオフが下がった効果を生じ、特有のカオス的な挙動を生み出すことができる。積分器が線形に動作している範囲でも、後段のバッファで歪み、通常は飽和特性であるから、歪んだときに見かけのカットオフが下がる。これが前段に影響してカオス的な挙動を生む。
【0019】
図1のデジタルフィルタでは、積分器105,112の後段に非線形特性を持つ上述のバッファアンプを模した非線形テーブル106,113を挿入し、これにより上述のアナログフィルタと同様のカオス的な挙動を実現している。積分器はバンドパス段とローパス段の2つあるが、非線形テーブルは何れか一方のみでも良い。ローパス出力信号およびハイパス段への帰還として非線形テーブル113の出力を用いるが、そのままでは帰還できないので、1サンプル周期を遅延する遅延回路114を挿入している。積分器112が線形に動作している範囲でも、後段のバッファ(非線形テーブル113)で歪み、通常は飽和特性であるから、歪んだときに見かけのカットオフが下がる。これが前段に影響してカオス的な挙動を生む。
【0020】
図7のアナログフィルタにおいて、TCA702,704の出力電流は、差動出力電流I1、I2の差で与えられ、次の式が成立する。なお、ibはTCAに供給されるバイアス電流である。Vinは入力電圧である。
【0021】
【数1】
【0022】
数1の▲1▼と▲2▼の関係により、下記の数2が成り立つ。なお、Ioutは出力電流である。
【0023】
【数2】
【0024】
数2より、TCAの飽和特性は、図8に示したようなグラフとなる。すなわち、出力電流Ioutは、(バイアス電流ib以外の部分は)入力信号Vinにより決定される非線形特性を有する。バイアス電流ibは、カットオフを決定する係数fに対応させることができる。すなわち、バイアス回路706にカットオフを決定する係数fを与えると、バイアス回路706はその係数fに対応するバイアス電流ibをTCA702,704に供給するようになっている。
【0025】
図7のアナログフィルタと同様に、図1のデジタルフィルタでは、制御部115でカットオフ係数fを変更することにより、このフィルタのカットオフ周波数fcを変更制御することができる。また、制御部115でレゾナンス係数qを変更することにより、このフィルタのクォリティファクタQを変更制御することができる。
【0026】
なお、非線形テーブル106,113は、ここでは入力信号に対して図8と同様の非線形特性で変換して出力するテーブルとしたが、演算で出力を生成するものでも良い。
【0027】
図2は、第2の実施の形態に係るデジタルフィルタの構成を示す。これは、積分器に用いるTCAの非線形特性をシミュレートするため、積分器の後段ではなく、積分器の前段に非線形テーブルを挿入した構成としたものである。図1の100番台の番号で示した各部と、図2の200番台の番号で示した各部は、下2桁の番号が同じものが対応する部分である。例えば、図1の減算器101と図2の減算器202が対応している。図1の遅延回路107,114は図2の構成では省略される。積分器205,212内の遅延回路204,211があるからである。
【0028】
図1の回路では、積分器105の後段に非線形テーブル106を設け、積分器112の後段に非線形テーブル113を設けた。これに対し、図2の回路では、積分器205の前段に非線形テーブル206を設け、積分器212の前段に非線形テーブル213を設けている。非線形テーブルは通常は飽和特性であるから、信号レベルが大きいほど見かけのカットオフが下がる。これにより、図2のデジタルフィルタでも、やはりカオス的な挙動が実現される。ただし、図1の回路では、積分器の電圧(コンデンサの電荷に対応する)がバッファで歪んでも電荷すなわちエネルギーは保存されていることを模しているが、図2の回路では、蓄積されるエネルギーそのものが変化することを模していることになるので、効果は同じにはならない。
【0029】
なお、図1の回路と同様に、非線形テーブル206および非線形テーブル213の傾きの最大値は、積分器105および積分器112の係数が最大になっても系を安定に動作させるため「1」に正規化すると良い。
【0030】
図3は、第3の実施の形態に係るデジタルフィルタの構成を示す。このデジタルフィルタは、減算器301、乗算器302、積分器303、積分器304、乗算器305、乗算器306、遅延回路307、乗算器308、遅延回路309、および制御部315を備える。積分器303は、減算器331、乗算器332、加算器333、遅延回路334、リミッタ(非線形テーブル)335、および減算器336を備える。積分器304も同様の構成であり、331〜336の各部と341〜346の各部が対応している。
【0031】
入力信号INは、減算器301の第1の入力端子に入力する。減算器301の出力は、乗算器302に入力し、定数0.5が乗算される。その乗算結果は積分器303に入力する。積分器303の出力は、積分器304に入力する。積分器304の出力は、乗算器305に入力し、定数2が乗算される。乗算器305の出力は、入力信号を1サンプル周期遅延する遅延回路309に入力し、ここで1サンプル周期遅延され、減算器301の第2の入力端子に入力する。また、積分器303の出力は、乗算器306に入力し、定数2が乗算される。その乗算結果は、入力信号を1サンプル周期遅延する遅延回路307に入力し、ここで1サンプル周期遅延され、乗算器308に入力する。乗算器308において、制御部315から与えられた乗算係数qが乗算され、乗算結果は減算器301の第3の入力端子に入力する。減算器301は、第1の入力端子に入力した入力信号INから、第2の入力端子に入力した遅延回路309からの信号と、第3の入力端子に入力した乗算器308からの信号とを、減算するものである。
【0032】
積分器303内の信号の流れを説明する。積分器303に入力した信号は、減算器331の第1の入力端子に入力する。減算器331の出力は、乗算器332に入力し、制御部315から与えられた乗算係数(カットオフ係数)fが乗算される。乗算器332の出力は、加算器333と入力信号を1サンプル周期遅延する遅延回路334とをループ状に接続した累算器で累算される。その出力は、リミッタ335に入力し、図5に示す非線形特性に応じて変換され出力される。リミッタ335への入力信号は減算器336の第1の入力端子に入力し、リミッタ335の出力信号は減算器336の第2の入力端子に入力する。減算器336は、第1の入力端子の入力信号から第2の入力端子の入力信号を減算し、その結果は減算器331の第2の入力端子に帰還される。減算器331は、第1の入力端子の入力信号から第2の入力端子の入力信号を減算する。
【0033】
点線で囲んである積分器303の構成は、図4のような可変抵抗器(CdSを用いたものなど)とOPアンプを用いた積分器を模したものである。図4の回路では、仮想接地点の電位Vgが積分器への入力電圧に等しくなるまで容量403が充電される。すなわち、
Vg=Vc−Vo
であり、
i=(Vin−Vg)/R
の電流が流れる。この電流によって、容量403が充電され、Vcが変化する。VcがVoに等しくなるまで、容量403が充電される。
【0034】
図3の積分器303は、このような動作を模したものである。減算器331への入力信号がVinに、減算器336からの帰還信号がVgに、リミッタ335の入力信号がVcに、リミッタ335からの出力信号がVoに、それぞれ対応している。積分器304は、積分器303と同様の構成であるので、説明は省略する。
【0035】
なお、積分器303の前段の乗算器302は、Vcの範囲を−1〜1に制限するために、レベルを半分にしているものである。乗算器305,306は定数2を乗算してレベルを戻している。アナログの回路ではVcの範囲は(V-−V+)〜(V+−V-)(ただし、V+は正電源、V-は負電源)なので、これを−1〜1に正規化すると、OPアンプの出力範囲は−0.5〜0.5となる。
【0036】
上記図3の構成では、OPアンプの仮想接地が浮くのをシミュレートしているので、アナログフィルタのようなカオス的な挙動が実現される。
【0037】
図6は、図3で可変抵抗Rを模した代わりにTCAを用いた場合を模した例を示す。図6の600番台の番号で示した各部と、図3の300番台の番号で示した各部は、下2桁の番号が同じものが対応する部分である。
【0038】
TCAは電流出力であるため、仮想接地点の電位Vgに無関係に充電される。ただし、TCAの出力電圧は電源電圧と内部素子の電圧降下により制限されるので、仮想接地点の電位がTCAの出力電圧に等しくなるまではほぼリニアに積分器が充電される。これは、図3の仮想接地点の電位Vgを強制的に零にした場合に等しくなる。また、これは積分器のマージンが約2倍あることを除き、図1の非線形テーブルがハードクリップされた状態にも等しい。図6の構成は、上述の動作を模したものである。
【0039】
なお、本発明のデジタルフィルタ手段は、ハードで構成することができることは当然のことであるが、MPU(CPU)やDSPにフィルタ用のプログラムを実行させることにより、本発明のデジタルフィルタ手段を実現するようにしてもよい。さらに、本発明のデジタルフィルタ手段は、上記説明した状態変数型マルチモードフィルタに限らず、累算手段を備えるデジタルフィルタであればどのようなデジタルフィルタにも適用することができる。
【0040】
【発明の効果】
以上説明したように、本発明によれば、積分器の前段あるいは後段に非線形特性を有する変換手段を挿入しているので、該非線形変換手段によりアナログ特有の歪みを生じるとともに、見かけのカットオフが下がった効果を生じ、アナログフィルタと同様のカオス的な挙動を生み出すことができる。これにより、電子楽器などの音色制御用フィルタとして用いれば、アナログフィルタと同様の適度な歪みを持つ楽音を発生できるという効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るデジタルフィルタの構成を示す図である。
【図2】本発明の第2の実施の形態によるデジタルフィルタの構成を示す図である。
【図3】本発明の第3の実施の形態によるデジタルフィルタの構成を示す図である。トランスコンダクタンスアンプの飽和特性を示す図である。
【図4】可変抵抗器とOPアンプを用いた積分器の回路例を示す図である。
【図5】リミッタの特性を示す図である。
【図6】可変抵抗の代わりにTCAを用いた場合を模した例を示す図である。
【図7】TCAを用いたアナログVCFの回路例を示す図である。
【図8】TCAの飽和特性を示す図である。
【符号の説明】
101……減算器、102,108,109……乗算器、103,110……加算器、104,107,111,114……遅延回路、105,112,205,212……積分器、106,113,206,213……非線形テーブル、115……制御部。
Claims (2)
- 音色制御用フィルタとして用いられるデジタルフィルタであって、
入力信号と後述の帰還信号との差を求める第1の減算手段と、該第1の減算手段の出力にカットオフ係数fを乗算する乗算手段と、該乗算手段の出力を累算する累算手段と、該累算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段とを備えるとともに、
前記変換手段の入力信号と出力信号との差を求める第2の減算手段を備え、該第2の減算手段の出力を前記帰還信号として前記第1の減算手段に帰還することを特徴とするデジタルフィルタ。 - 音色制御用フィルタとして用いられるデジタルフィルタであって、
入力信号と後述の帰還信号との差を求める第1の減算手段と、該第1の減算手段の出力にカットオフ係数fを乗算する乗算手段と、該乗算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段と、該変換手段の出力を累算する累算手段とを備えるとともに、
前記変換手段の入力信号と出力信号との差を求める第2の減算手段を備え、該第2の減算手段の出力を前記帰還信号として前記第1の減算手段に帰還することを特徴とするデジタルフィルタ。
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