JP3652950B2 - 電圧変換回路及び電圧変換回路の制御回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、外部から供給される電源電圧を昇圧あるいは降圧した内部電源を生成する電圧変換回路に関するものである。
【0002】
半導体装置、特にDRAM等のメモリデバイスには、ワード線に供給する昇圧電圧や、基板に供給する負電圧等を内部電源として生成する電源電圧発生回路が搭載されている。近年の半導体装置では、消費電力の低減を図るために、外部電源が低電圧化され、これにともない内部電源電圧の低電圧化が図られている。このため、電源電圧発生回路においても、外部電源の低電圧化に関わらず、十分に電流供給能力を確保し、かつ低消費電力化を測る必要がある。
【0003】
【従来の技術】
図17は、従来の半導体装置に搭載される昇圧電源生成回路の一例を示す。ダイオードD1のアノードには、外部から電源Vccが供給され、そのダイオードD1のカソードは、ダイオードD2のアノードに接続される。
【0004】
前記ダイオードD2のカソードは、ダイオードD3のアノードに接続され、そのダイオードD3のカソードから昇圧電源Vppが出力される。また、前記ダイオードD3にはスイッチ回路SW1が並列に接続されている。
【0005】
前記ダイオードD1,D2間のノードN1には容量C1の一端が接続され、その容量C1の他端には第一の入力信号IN1が入力される。
前記ダイオードD2,D3間のノードN2には容量C2の一端が接続され、その容量C2の他端には第二の入力信号IN2が入力される。
【0006】
このように構成された昇圧電源生成回路では、1段昇圧動作あるいは2段昇圧動作の切り換えが可能である。すなわち、1段昇圧動作時には、スイッチ回路SW1が導通状態に維持された状態で、図17(b)に示すように、入力信号IN1として所定周波数のクロック信号が入力され、入力信号IN2として固定レベルが入力される。
【0007】
すると、ダイオードD1と容量C1によるポンピング動作により、ノードN1の電位が電源Vccレベル以上に昇圧され、その昇圧電圧がダイオードD2及びスイッチ回路SW1を介して昇圧電源Vppとして出力される。
【0008】
この1段昇圧動作では、昇圧電源Vppは理想的には電源Vccの2倍の電圧まで昇圧される。
2段昇圧動作時には、図18(a)に示すように、スイッチ回路SW1が非導通状態に維持された状態で、図18(b)に示すように、入力信号IN1,IN2として所定周波数の互いに逆相のクロック信号が入力される。
【0009】
すると、ダイオードD1と容量C1によるポンピング動作と、ダイオードD2と容量C2によるポンピング動作が交互に行われて、ノードN2の電位が電源Vccレベル以上に昇圧され、その昇圧電圧がダイオードD3を介して昇圧電源Vppとして出力される。
【0010】
この2段昇圧動作では、昇圧電源Vppは理想的には電源Vccの3倍の電圧まで昇圧される。
上記のような昇圧電圧生成回路における出力電圧と最大供給電流との関係を図19に示す。同図において、横軸は昇圧電源Vppであり、電源Vccに対する倍率で示す。縦軸は、供給許容電流である。
【0011】
同図に示すように、同一出力電圧Vppについて、1段昇圧動作時の供給許容電流I1と2段昇圧動作時の供給許容電流I2を比較すると、2段昇圧動作時の供給許容電流I2の方が大きくなっている。
【0012】
これは、1段昇圧動作時には容量C1のみがポンピング動作に寄与するのに対し、2段昇圧動作時には交互にではあるが容量C1,C2がともにポンピング動作に寄与するからである。しかし、2段昇圧動作は1段昇圧動作に比べて電力効率が悪く、消費電力が大きくなる。
【0013】
同図において、昇圧電源Vppが供給される負荷回路の消費電流の一例をIpで示す。消費電流Ipは、通常、昇圧電源Vppに比例して大きくなる。
上記のような昇圧電源生成回路で、上記消費電流Ipを消費する負荷回路に対し、十分な供給電流を確保しながら、昇圧電源生成回路の消費電力を低減するためには、消費電流Ipと1段昇圧動作時の供給許容電流I1とが交差する切り換え設定電圧Vaで1段昇圧動作と2段昇圧動作とを切り換えることが望ましい。
【0014】
すなわち、Vpp<Vaのとき、1段昇圧動作とし、Va≦Vppのとき、2段昇圧動作とすることが望ましい。
一方、DRAM等のメモリデバイスでは、電源Vppは選択されたワード線に供給され、その電圧値は電源Vccよりセルトランジスタのしきい値分以上高いレベルに設定される。
【0015】
従って、電源Vppと電源Vccのレベル差は、電源Vccの電圧レベルに関わらずほぼ一定でよいため、電源Vccの電圧レベルが高くなるほど、電源Vppと電源Vccの電圧比は小さくなる。
【0016】
また、前記消費電流Ipは、ほぼ電源Vppの電圧レベルに比例し、供給許容電流I1,I2は電源Vccの上昇にともなって、その絶対量が増大するため、図19において、消費電流Ipは、電源Vccが高くなるほど相対的に下方へ移動する。
【0017】
この結果、電源Vccが高い場合には、1段昇圧動作から2段昇圧動作に切り換える前記切り換え設定電圧Vaが高電圧側に移動するため、1段昇圧動作で消費電流Ipより高い供給許容電流I1を供給できる電源Vppの範囲が広がり、昇圧電源生成回路の電力効率が上昇する。
【0018】
また、電源Vccが低い場合には、1段昇圧動作から2段昇圧動作に切り換える前記切り換え設定電圧Vaが低電圧側に移動するため、1段昇圧動作で消費電流Ipより高い供給許容電流I1を供給できる電源Vppの範囲が狭まり、昇圧電源生成回路の電力効率が低下する。
【0019】
そして、1段昇圧動作と2段昇圧動作とを切り換える切り換え設定電圧Vaは、電源Vccの電圧レベルに基づいて設定されている。
【0020】
【発明が解決しようとする課題】
ところが、上記のような昇圧電圧生成回路では、電源Vccに基づいて切り換え設定電圧Vaを正確に検出することは困難である。
【0021】
従って、切り換え設定電圧Vaより高い出力電圧Vppで1段昇圧動作から2段昇圧動作に切り換える状態となると、供給許容電流I1が消費電流Ip以下となって電源Vppの電圧レベルが低下してしまう。
【0022】
そこで、このような不具合を防止するために、切り換え設定電圧Vaより十分に低い出力電圧Vppで1段昇圧動作から2段昇圧動作に切り替わるように設定すれば、供給許容電流I1が消費電流Ipを下回ることはない。
【0023】
しかし、このような設定では、1段昇圧動作で事足りる範囲でありながら、2段昇圧動作を行うため、昇圧電源生成回路の電力効率が低下し、ひいてはデバイス全体の消費電力を増大させてしまうという問題点がある。
【0024】
この発明の目的は、電力効率に優れ、かつ消費電力の少ない電圧変換回路を提供することにある。
【0025】
【課題を解決するための手段】
図1は、請求項1の原理説明図である。すなわち、電圧変換セルCは、容量素子を備え、スイッチ回路SWは入力電圧V cc を電圧変換するために前記複数の電圧変換セルCを並列接続または直列接続の何れかに切り換える。検知部DTは、入力電圧V cc と基準電圧V ref との比較結果に基づいてスイッチ回路SW及び電圧変換セルCを制御する。入力電圧Vccが基準電圧V ref よりも低いとき、前記電圧変換セルCを直列に接続する信号を出力し、入力電圧Vccが基準電圧V ref よりも高いとき、前記電圧変換セルCを並列に接続する信号を出力する。また、前記複数の電圧変換セルCに対して前記入力電圧V cc の電圧値及び基準電位V ss の電圧値となるクロック信号を制御信号として出力する。
【0026】
【発明の実施の形態】
(第一の実施の形態)
図2〜図4は、第一の実施の形態を示す。この実施の形態は、昇圧電圧生成回路を示すものであり、図2(a)及び図3(a)に示すように、ダイオードD1,D2,D3及び容量C1,C2は、前記従来例と同一構成である。
【0027】
前記ダイオードD2にはスイッチ回路SW2が並列に接続される。そして、1段昇圧動作時には、図2(a)に示すように、スイッチ回路SW2が導通状態に維持されるとともに、同図(b)に示すように、入力信号IN1,IN2として同相のクロック信号が入力される。
【0028】
また、2段昇圧動作時には、図3(a)に示すように、スイッチ回路SW2が不導通状態に維持されるとともに、同図(b)に示すように、入力信号IN1,IN2として逆相のクロック信号が入力される。
【0029】
このように構成された昇圧電圧生成回路では、2段昇圧動作時には前記従来例と同様に動作し、図4に示すように、その供給許容電流I2も前記従来例と同様である。
【0030】
また、1段昇圧動作時には、その最大供給電流I1aが前記従来例に比して2倍となる。これは、1段昇圧動作時にはダイオードD2が短絡され、ダイオードD1と容量C1,C2とでポンピング動作が行われ、容量C1,C2が並列に動作するため、実質的に容量を倍増させたことになるからである。
【0031】
上記のように構成された昇圧電圧生成回路では、次に示す作用効果を得ることができる。
(1)容量C1,C2の容量を前記従来例と同一とすれば、1段昇圧動作時の最大供給電流I1aを従来例の2倍に増大させることができる。
【0032】
(2)図4に示すように、負荷回路の消費電流Ipと1段昇圧動作時の最大供給電流I1aが交差する出力電圧は、前記従来例のVaより高いVcとなる。従って、1段昇圧動作で出力可能となる昇圧電圧Vppの範囲が広がり、昇圧電圧生成回路の電力効率が向上する。
【0033】
なお、容量C1,C2の容量値を変更することにより、最大供給電流I1aを適宜に調節することもできる。
(第二の実施の形態)
図5は、昇圧電圧生成回路の第二の実施の形態を示す。この実施の形態は、昇圧回路1と、前記昇圧回路1の動作を制御するための制御信号生成回路2と、電源Vccの電圧値を検出する検知回路3とから構成される。
【0034】
前記昇圧回路1は、NチャネルMOSトランジスタTr1のドレインが電源Vccに接続され、ソースはPチャネルMOSトランジスタTr2のソースに接続される。
【0035】
前記トランジスタTr2のドレインは、PチャネルMOSトランジスタTr3のソースに接続され、そのトランジスタTr3のドレインから昇圧電圧Vppが出力される。また、前記トランジスタTr2,Tr3に対し、PチャネルMOSトランジスタTr4が並列に接続されている。
【0036】
前記トランジスタTr1,Tr2のソースであるノードN3には、容量C3の一端が接続され、その容量C3の他端には、前記制御信号生成回路2から制御信号CS1が入力される。
【0037】
前記トランジスタTr2のドレインであるノードN4には、容量C4の一端が接続され、その容量C4の他端には、前記制御信号生成回路2から制御信号CS2が入力される。
【0038】
前記トランジスタTr1のゲートには、前記制御信号生成回路2から制御信号CS3が入力され、前記トランジスタTr2のゲートには、前記制御信号生成回路2から制御信号CS4が入力される。
【0039】
また、トランジスタTr3のゲートには、前記制御信号生成回路2から制御信号CS5が入力され、前記トランジスタTr4のゲートには、前記制御信号生成回路2から制御信号CS6が入力される。
【0040】
この昇圧回路1では、トランジスタTr1〜Tr3が前記第一の実施の形態のダイオードD1〜D3に相当し、トランジスタTr4がスイッチ回路SW2に相当する。
【0041】
そして、トランジスタTr1〜Tr4の開閉動作を制御することにより、1段昇圧動作及び2段昇圧動作を選択可能となっている。
前記検知回路3の具体的構成を図6に従って説明する。抵抗R1,R2は、電源Vccと電源Vssとの間で直列に接続されて、電源Vccと電源Vssの電位差を分圧した比較電圧V1を出力する。
【0042】
前記比較電圧V1は、カレントミラー回路4の一方の入力端子に入力され、そのカレントミラー回路4の他方の入力端子には基準電圧Vrefが入力される。そして、前記カレントミラー回路4の出力信号がインバータ回路5a,5bを介して検知信号RSとして出力される。
【0043】
前記検知信号RSは、前記比較電圧V1が基準電圧Vrefより高電位であるときHレベルとなり、比較電圧V1が基準電圧Vrefより低電位であるときLレベルとなる。
【0044】
従って、R1,R2を同一抵抗値とし、かつ基準電圧Vrefを基準となる電源Vccの電圧値の1/2に設定すれば、電源Vccが基準値より高くなれば検知信号RSはHレベルとなり、電源Vccが基準値より低くなれば検知信号RSはLレベルとなる。
【0045】
また、前記検知回路3は図7に示す構成としてもよい。この検知回路3は、前記基準電圧Vrefに代えて、昇圧電圧Vppと電源Vssを抵抗R3,R4で分圧した比較電圧V2をカレントミラー回路4に入力した構成としている。
【0046】
このような構成の検知回路4では、例えば3Vの電源Vccに基づいて4.5Vの電源Vppを生成する場合に、抵抗R1,R2を同一抵抗値とし、かつ抵抗R3,R4の抵抗値を2:1に設定する。
【0047】
このように設定すれば、電源Vccが3Vより高くなれば、検知信号RSはHレベルとなり、電源Vccが3Vより低くなれば、検知信号RSはLレベルとなる。前記制御信号生成回路2の具体的構成を図8に従って説明する。所定周波数のクロック信号φは、インバータ回路5c及び4段のインバータ回路5dを介して前記制御信号CS1として出力される。
【0048】
また、前記インバータ回路5cの出力信号は、転送ゲート6a及び4段のインバータ回路5eを介して前記制御信号CS2として出力される。また、前記インバータ回路5cの出力信号は、インバータ回路5f及び転送ゲート6bを介して前記インバータ回路5eに出力される。
【0049】
前記転送ゲート6aのNチャネル側ゲート及び前記転送ゲート6bのPチャネル側ゲートには前記検知信号RSが入力され、前記転送ゲート6aのPチャネル側ゲート及び前記転送ゲート6bのNチャネル側ゲートには前記検知信号RSがインバータ回路5gを介して入力される。
【0050】
従って、検知信号RSがHレベルのとき、転送ゲート6aが導通するとともに、転送ゲート6bが不導通となるため、制御信号CS1,CS2は同相信号となる。また、検知信号RSがLレベルのとき、転送ゲート6bが導通するとともに、転送ゲート6aが不導通となるため、制御信号CS1,CS2は逆相信号となる。
【0051】
前記クロック信号φは、インバータ回路5hを介してNAND回路7aに入力されるとともに、インバータ回路5h及び4段のインバータ回路5iを介してNAND回路7aに入力される。前記NAND回路7aの出力信号はインバータ回路5jに入力される。
【0052】
従って、クロック信号φがLレベルからHレベルに立ち上がると、インバータ回路5jの出力信号はHレベルからLレベルに立ち下がり、クロック信号φがHレベルからLレベルに立ち下がると、インバータ回路5jの出力信号はLレベルからHレベルに立ち上がる。
【0053】
なお、クロック信号φの立ち下がりに対するインバータ回路5jの立ち上がりは、クロック信号φの立ち上がりに対するインバータ回路5jの立ち下がりに対し、インバータ回路5iの動作遅延時間に相当する時間で遅延する。
【0054】
前記インバータ回路5jの出力信号は容量C5の一端に入力され、その容量C5の他端はNチャネルMOSトランジスタTr5のソース及びNチャネルMOSトランジスタTr6のゲートに接続される。前記トランジスタTr5,Tr6のドレインには、電源Vccが供給される。
【0055】
前記クロック信号φは、NAND回路7bに入力されるとともに、4段のインバータ回路5kを介して前記NAND回路7bに入力される。そして、前記NAND回路7bの出力信号はインバータ回路5mに入力される。
【0056】
このインバータ回路5mの出力信号の立ち上がり及び立ち下がりは、前記インバータ回路5jの逆相となる。
前記インバータ回路5mの出力信号は、容量C6の一端に入力され、その容量C6の他端は、前記トランジスタTr5のゲート及び前記トランジスタTr6のソースに接続されるとともに、その他端から前記制御信号CS3が出力される
前記インバータ回路5j,5mの出力信号が交互にHレベルとなると、容量C5,C6の容量結合により、前記トランジスタTr5,Tr6は交互にオンされる。このとき、トランジスタTr5,Tr6のゲート電圧は電源Vcc以上に昇圧されるため、トランジスタTr5,Tr6がオンされるとき、そのソース電位は電源Vccレベルまで上昇し、その状態で容量C5,C6の容量結合によりそのソース電位が昇圧される。
【0057】
従って、クロック信号φがLレベルからHレベルに立ち上がるとき、制御信号CS3は電源Vccレベルから容量C5,C6に基づく所定の昇圧幅で昇圧される。
【0058】
前記検知信号RSは、前記インバータ回路5gを介して差動回路8aに入力される。前記差動回路8aは、前記インバータ回路5gの出力信号がNチャネルMOSトランジスタTr7のゲートに入力され、インバータ回路5gの出力信号がインバータ回路5nを介してNチャネルMOSトランジスタTr8のゲートに入力される。
【0059】
前記トランジスタTr7,Tr8のソースは電源Vssに接続され、前記トランジスタTr7のドレインは、PチャネルMOSトランジスタTr9のドレイン及びPチャネルMOSトランジスタTr10のゲートに接続される。
【0060】
前記トランジスタTr8のドレインは、PチャネルMOSトランジスタTr10のドレイン及びPチャネルMOSトランジスタTr9のゲートに接続される。
そして、PチャネルMOSトランジスタトランジスタTr9,Tr10のソースには電源Vppが供給される。
【0061】
このような差動回路8aでは、検知信号RSに基づいてトランジスタTr7,Tr8のドレインから相補出力信号RSP,RSPバーを出力する。この出力信号RSP,RSPバーは、出力信号RSPが前記検知信号RSと同相であり、そのHレベルは電源Vppレベル、Lレベルは電源Vssレベルとなる。
【0062】
前記クロック信号φは、前記差動回路8a及びインバータ回路5nと同様な構成の差動回路8b及びインバータ回路5pに入力され、その差動回路8bは相補出力信号φp,φpバーを出力する。この出力信号φp,φpバーは、出力信号φpがクロック信号φと同相であり、そのHレベルは電源Vppレベル、Lレベルは電源Vssレベルとなる。
【0063】
そして、出力信号φpバーはNAND回路7cに入力され、出力信号φpはNAND回路7eに入力される。
前記クロック信号φは、4段のインバータ回路5sを介して前記差動回路8aと同様な構成の差動回路8c及びインバータ回路5tに入力され、その差動回路8cは相補出力信号φpd,φpdバーを出力する。前記出力信号φpdは、前記差動回路8bの出力信号φpをインバータ回路5sの動作遅延時間分遅らせた信号となり、前記出力信号φpdバーは、前記差動回路8bの出力信号φpバーをインバータ回路5sの動作遅延時間分遅らせた信号となる。
【0064】
そして、出力信号φpdバーはNAND回路7cに入力され、出力信号φpdはNAND回路7eに入力される。
前記NAND回路7cの出力信号は、NAND回路7dに入力され、そのNAND回路7dには前記差動回路8aの出力信号RSPバーが入力される。そして、NAND回路7dの出力信号がインバータ回路5qを介して前記制御信号CS4として出力される。
【0065】
従って、制御信号CS4は検知信号RSがHレベルのとき、NAND回路7cの出力信号に関わらず、Lレベルに固定される。また、検知信号RSがLレベルのとき、制御信号CS4はクロック信号φの立ち上がりに基づいて立ち上がり、クロック信号φの立ち下がりに基づいて立ち下がる。
【0066】
このとき、制御信号CS4の立ち下がりは、インバータ回路5sの動作遅延時間分遅延する。
前記NAND回路7cの出力信号は、NOR回路9に入力され、そのNOR回路9には前記差動回路8aの出力信号RSPバーが入力される。そして、NOR回路9の出力信号がインバータ回路5rを介して前記制御信号CS6として出力される。
【0067】
従って、制御信号CS6は検知信号RSがLレベルのとき、NAND回路7cの出力信号に関わらず、Hレベルに固定される。また、検知信号RSがHレベルのとき、制御信号CS4〜CS6はクロック信号φの立ち上がりに基づいて立ち上がり、クロック信号φの立ち下がりに基づいて立ち下がる。
【0068】
このとき、制御信号CS6の立ち下がりは、インバータ回路5sの動作遅延時間分遅延する。
前記NAND回路7cの出力信号は、転送ゲート6c及び2段のインバータ回路5uを介して前記制御信号CS5として出力される。また、前記NAND回路7eの出力信号は、転送ゲート6d及び前記インバータ回路5uを介して前記制御信号CS5として出力される。
【0069】
前記転送ゲート6cのPチャネル側ゲート及び前記転送ゲート6dのNチャネル側ゲートには、前記差動回路8aの出力信号RSPバーが入力され、前記転送ゲート6cのNチャネル側ゲート及び前記転送ゲート6dのPチャネル側ゲートには、前記差動回路8aの出力信号RSPが入力される。
【0070】
すると、前記検知信号RSがHレベルとなると、転送ゲート6cが導通状態となるとともに、転送ゲート6dが不導通状態となって、NAND回路7cの出力信号がインバータ回路5uを介して制御信号CS5として出力される。
【0071】
また、前記検知信号RSがLレベルとなると、転送ゲート6cが不導通状態となるとともに、転送ゲート6dが導通状態となって、NAND回路7eの出力信号がインバータ回路5uを介して制御信号CS5として出力される。
【0072】
従って、前記検知信号RSがHレベルとなると、前記制御信号CS5はクロック信号φと同相の信号となり、前記検知信号RSがLレベルとなると、前記制御信号CS5はクロック信号φと逆相の信号となる。
【0073】
なお、クロック信号φに対する制御信号CS5の立ち下がりは、クロック信号φに対する制御信号CS5の立ち上がりに比して、インバータ回路5sの動作遅延時間に相当する時間だけ遅延する。
【0074】
次に、上記のように構成された昇圧電圧生成回路の動作を図9及び図10に従って説明する。
電源Vccの電圧レベルが所定電圧より低くなって、検知回路から出力される検知信号RSがLレベルとなると、図9に示す2段昇圧動作を行う。
【0075】
すなわち、制御信号生成回路2から出力される制御信号CS6は電源Vppレベルに固定され、昇圧回路1のトランジスタTr4はオフ状態に維持される。
また、転送ゲート6aは不導通となるとともに、転送ゲート6bは導通状態となり、制御信号CS1,CS2は逆相信号となる。
【0076】
また、転送ゲート6cは不導通となるとともに、転送ゲート6dは導通状態となり、NAND回路7eの出力信号が制御信号CS5として出力される。
この状態で、クロック信号φがLレベルからHレベルに立ち上がると、まず制御信号CS4が電源Vssレベルから電源Vppレベルに立ち上がり、トランジスタTr2がオフされる。
【0077】
次いで、制御信号CS1が立ち下がり、かつ制御信号CS2が立ち上がる。すると、ノードN3の電位は低下し、ノードN4の電位は上昇する。
次いで、制御信号CS3が電源Vccレベルから立ち上がり、次いで制御信号CS5が電源Vppレベルから電源Vssレベルに立ち下がる。
【0078】
すると、トランジスタTr1がオンされて、ノードN3が電源Vccレベルまで上昇し、トランジスタTr3がオンされて、ノードN4の充電電荷が電源Vppとして出力される。
【0079】
次いで、クロック信号φがHレベルからLレベルに立ち下がると、制御信号CS3が電源Vccレベルに立ち下がる。すると、ノードN3は電源Vccレベルであるので、トランジスタTr1がオフされる。
【0080】
また、制御信号CS5が電源Vssレベルから電源Vppレベルに立ち上がり、トランジスタTr3がオフされる。
次いで、制御信号CS1がHレベルに立ち上がり、制御信号CS2がLレベルに立ち下がる。
【0081】
すると、ノードN3が昇圧され、ノードN4が降圧される。そして、制御信号CS4が電源Vssレベルに立ち下がって、トランジスタTr2がオンされ、ノードN3,N4が短絡されて、その電位が均等化される。
【0082】
そして、クロック信号φの立ち上がり及び立ち下がりに基づいてこのような動作が繰り返されて、昇圧電源Vppが出力される。このような昇圧動作では、容量C3,C4が順次昇圧動作を行うことにより2段昇圧動作が行われ、電源Vccに対し昇圧幅の大きな昇圧電源Vppが出力される。
【0083】
一方、電源Vccの電圧レベルが所定電圧より高くなって、検知回路3から出力される検知信号RSがHレベルとなると、制御信号CS4は電源Vssレベルに固定され、トランジスタTr2はオン状態に維持される。
【0084】
また、転送ゲート6aは導通状態となり、転送ゲート6bは不導通状態となるため、制御信号CS1,CS2は同相信号となる。
また、転送ゲート6cは導通状態となり、転送ゲート6dは不導通状態となるため、NAND回路7cの出力信号が制御信号CS5として出力される。
【0085】
この状態で、クロック信号φがLレベルからHレベルに立ち上がると、制御信号CS5,CS6が電源Vssレベルから電源Vppレベルまで立ち上がり、トランジスタTr3,Tr4がオフされる。
【0086】
次いで、制御信号CS1,CS2がLレベルに立ち下がり、ノードN3,N4の電位が低下する。
次いで、制御信号CS3が電源Vccレベルから昇圧されてトランジスタTr1がオンされ、ノードN3,N4が電源Vccレベルまで充電される。
【0087】
次いで、クロック信号φがHレベルからLレベルに立ち下がると、まず制御信号CS3が電源Vccレベルまで立ち下がり、トランジスタTr1がオフされる。
そして、制御信号CS1,CS2がHレベルに立ち上がって、ノードN3,N4が昇圧される。
【0088】
次いで、制御信号CS5,CS6が電源Vssレベルに立ち下がって、トランジスタTr3,Tr4がオンされ、ノードN3,N4の充電電位が電源Vppとして出力される。
【0089】
そして、クロック信号φの立ち上がり及び立ち下がりに基づいてこのような動作が繰り返されて、昇圧電源Vppが出力される。このような昇圧動作では、容量C3,C4が同時に昇圧動作を行うことにより1段昇圧動作が行われ、2段昇圧動作に比べて、電流供給能力が向上する。
【0090】
上記のように構成された昇圧電圧生成回路では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
(1)電源Vccのレベルに応じて、1段昇圧動作と2段昇圧動作とを自動的に切りかえることができる。
【0091】
(2)検知回路3であらかじめ設定されたレベルと電源Vccとを比較し、その比較結果に基づいて1段昇圧動作と2段昇圧動作とを切り換えることができる。従って、1段昇圧動作と2段昇圧動作とを切り換える電源Vccレベルを適宜に設定することにより、電源Vccレベルが低い場合には、2段昇圧動作により十分な昇電源電圧Vppを得ることができるとともに、電源Vccが高い場合には、1段昇圧動作により電源効率を向上させながら、十分な電流供給能力を確保することができる。
【0092】
(3)図4に示すように、1段昇圧動作の供給許容電流I1aと2段昇圧動作の供給許容電流I2との交点Pで、1段昇圧動作と2段昇圧動作とを切り換えることにより、常時駆動能力の最も高い状態で動作させることができる。従って、昇圧電圧生成回路の動作マージンを十分に確保することができる。
【0093】
(4)動作マージンを確保できるので、容量C3,C4を小容量化しても、信頼性を確保することができる。従って、容量C3,C4を構成するために要する面積を縮小して、チップ面積の縮小を図ることができる。
(第三の実施の形態)
図11は、第三の実施の形態を示す。この実施の形態は、前記第二の実施の形態のトランジスタTr4に代えて、PチャネルMOSトランジスタTr11をトランジスタTr2に並列に接続し、そのトランジスタTr11を制御信号CS7で制御した点を除いて、前記第二の実施の形態と同様である。
【0094】
前記トランジスタTr11は、1段昇圧動作時には電源Vssレベルの制御信号CS7に基づいて常時オンされ、2段昇圧動作時には電源Vppレベルの制御信号CS7に基づいて常時オフされる構成とする。
【0095】
このような構成により、前記第二の実施の形態と同様な作用効果を得ることができる。
(第四の実施の形態)
図12〜図14は、第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態にダイオードD4,D5と、スイッチ回路SW3,SW4と、容量C5,C6を追加した構成である。
【0096】
このような構成では、図12(a)に示すように、スイッチ回路SW2〜SW4をすべて導通状態とし、同図(b)に示すように、同相のクロック信号を入力信号IN1〜IN4として入力すると、ダイオードD2,D3,D4が短絡されて、1段昇圧動作が可能となる。
【0097】
この状態では、容量C3〜C6が昇圧動作を並列に行うので、1段昇圧動作時の供給許容電流をさらに増大させることができる。
また、図13(a)に示すように、スイッチ回路SW3のみを不導通状態とし、同図(b)に示すように、入力信号IN3,IN4を逆相信号とすれば、ダイオードD2,D4が短絡されて、2段昇圧動作が可能となる。
【0098】
この状態では、容量C3,C4と、容量C5,C6が昇圧動作を並列に行うので、2段昇圧動作時の供給許容電流をさらに増大させることができる。
また、図14(a)に示すように、スイッチ回路SW2〜SW4をすべて不導通状態とし、同図(b)に示すように、入力信号IN1に対し入力信号IN3を同相とし、かつ入力信号IN1に対し入力信号IN2,IN4を逆相信号とすれば、4段昇圧動作が可能となる。
【0099】
この状態では、容量C1〜C4が順次昇圧動作を行うので、さらに高電圧の昇圧電源Vppを生成することができる。
このような構成とすることにより、前記第一の実施の形態で得られた作用効果に加えて、1段昇圧動作、2段昇圧動作及び4段昇圧動作を適宜に選択することにより、供給許容電流と昇圧能力とをさらに最適に選択することができる。
(第五の実施の形態)
図15及び図16は、第五の実施の形態を示す。この実施の形態は、負電圧発生回路を示すものであり、直列に接続したダイオードD1〜D3において、ダイオードD1のカソード側に電源Vss(GND)を供給する点においてのみ前記第一の実施の形態と相違する。
【0100】
このような構成では、スイッチ回路SW2を導通状態として、入力信号IN1,IN2に同相のクロック信号を供給すれば、1段降圧動作が行われて、電源Vssより低電圧の例えば基板電源VBBが生成される。
【0101】
また、スイッチ回路SW2を不導通状態として、入力信号IN1,IN2に逆相のクロック信号を供給すれば、2段降圧動作が行われる。
従って、この実施の形態では負電圧発生回路について前記第一の実施の形態と同様な作用効果を得ることができる。
【0102】
【発明の効果】
以上詳述したように、この発明は電力効率に優れ、かつ消費電力の少ない内部電源発生回路を提供することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 第一の実施の形態の昇圧電圧生成回路を示す回路図である。
【図3】 第一の実施の形態の昇圧電圧生成回路を示す回路図である。
【図4】 第一の実施の形態の出力特性図である。
【図5】 第二の実施の形態を示す回路図である。
【図6】 検知回路を示す回路図である。
【図7】 検知回路の別例を示す回路図である。
【図8】 制御信号生成回路を示す回路図である。
【図9】 第二の実施の形態の2段昇圧動作を示すタイミング波形図である。
【図10】 第二の実施の形態の1段昇圧動作を示すタイミング波形図である。
【図11】 第三の実施の形態を示す回路図である。
【図12】 第四の実施の形態を示す回路図である。
【図13】 第四の実施の形態を示す回路図である。
【図14】 第四の実施の形態を示す回路図である。
【図15】 第五の実施の形態を示す回路図である。
【図16】 第五の実施の形態を示す回路図である。
【図17】 従来の昇圧電圧生成回路を示す回路図である。
【図18】 従来の昇圧電圧生成回路を示す回路図である。
【図19】 従来の昇圧電圧生成回路の出力特性図である。
【符号の説明】
C 電圧変換セル
Vcc 入力電圧
SW スイッチ回路
DT 検知部
Claims (7)
- 容量素子を備える複数の電圧変換セルと、
入力電圧を電圧変換するために前記複数の電圧変換セルを並列接続または直列接続の何れかに切り換えるスイッチ回路と、
前記入力電圧とあらかじめ設定された基準電圧との比較結果に基づいて前記スイッチ回路及び前記電圧変換セルを制御する検知部と、
を備え、前記検知部は、前記入力電圧が前記基準電圧よりも高い場合には前記スイッチ回路に対して前記複数の電圧変換セルを並列接続するための信号を出力し、前記入力電圧が前記基準電圧よりも低い場合には前記スイッチ回路に対して前記複数の電圧変換セルを直列接続するための信号を出力し、前記複数の電圧変換セルに対して前記入力電圧の電圧値及び基準電位の電圧値で変化するクロック信号を制御信号として出力することを特徴とする電圧変換回路。 - 前記電圧変換セルは、前記制御信号の入力に基づいて、入力電圧の昇圧動作を行うことを特徴とする請求項1記載の電圧変換回路。
- 前記電圧変換セルは、前記制御信号の入力に基づいて、入力電圧の降圧動作を行うことを特徴とする請求項1記載の電圧変換回路。
- 前記検知部は、前記入力電圧と前記基準電圧とを比較して、該入力電圧のレベルの変化を検知することを特徴とする請求項1乃至3のいずれかに記載の電圧変換回路。
- 前記検知部は、前記入力電圧と該入力電圧を電圧変換した出力電圧とを比較して、該入力電圧のレベルの変化を検知することを特徴とする請求項1乃至3のいずれかに記載の電圧変換回路。
- 前記検知部は、前記入力電圧のレベルに基づいて、並列に接続した前記電圧変換セルと、直列に接続した前記電圧変換セルを混在させるように前記スイッチ回路を制御することを特徴とする請求項1乃至5のいずれかに記載の電圧変換回路。
- 複数の電圧変換セルと、入力電圧を電圧変換するために前記複数の電圧変換セルの接続形態を並列接続または直列接続の何れかに切り換えるスイッチ回路とが備えられた電圧変換回路を制御する電圧変換回路の制御回路であって、
前記電圧変換回路の入力電圧と出力電圧との比を検知し、その比に基づいて前記複数の電圧変換セルの直列接続段数及び並列接続段数を切り換えるための信号を前記スイッチ回路に出力するとともに、前記複数の電圧変換セルに対して前記入力電圧の電圧値及び基準電位の電圧値で変化するクロック信号を制御信号として出力することを特徴とする電圧変換回路の制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000025276A JP3652950B2 (ja) | 2000-02-02 | 2000-02-02 | 電圧変換回路及び電圧変換回路の制御回路 |
US09/774,792 US6456513B2 (en) | 2000-02-02 | 2001-02-01 | Voltage conversion circuit and control circuit therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000025276A JP3652950B2 (ja) | 2000-02-02 | 2000-02-02 | 電圧変換回路及び電圧変換回路の制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001218451A JP2001218451A (ja) | 2001-08-10 |
JP3652950B2 true JP3652950B2 (ja) | 2005-05-25 |
Family
ID=18551156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000025276A Expired - Fee Related JP3652950B2 (ja) | 2000-02-02 | 2000-02-02 | 電圧変換回路及び電圧変換回路の制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6456513B2 (ja) |
JP (1) | JP3652950B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109586569A (zh) * | 2018-12-14 | 2019-04-05 | 西安埃克森电源有限公司 | 一种宽范围输入开关电源控制*** |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4662437B2 (ja) * | 2004-11-30 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2000
- 2000-02-02 JP JP2000025276A patent/JP3652950B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-01 US US09/774,792 patent/US6456513B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US6456513B2 (en) | 2002-09-24 |
US20010013769A1 (en) | 2001-08-16 |
JP2001218451A (ja) | 2001-08-10 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050128 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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|
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Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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