JP2001169538A - 半導体集積回路およびフラッシュメモリ - Google Patents
半導体集積回路およびフラッシュメモリInfo
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Abstract
(57)【要約】
【課題】 電圧レベルの絶対値が大きくて電圧変動の少
ない電圧を生成する。 【解決手段】 本発明の半導体集積回路は、電源電圧V
ddを昇圧する第1の昇圧部1と、第1の昇圧部1から出
力された電圧V1をさらに昇圧する第2の昇圧部2とを
備え、第2の昇圧部2から最終的な昇圧電圧V2が出力
される。第1の昇圧部1は、昇圧回路11と、電位検出
回路12と、パルス発生器13とを有する。複数の昇圧
部1,2を縦続接続し、前段の昇圧部1から出力された
昇圧電圧を利用して、後段の昇圧部2でさらに電圧の昇
圧を行うようにしたため、各昇圧部1,2内の昇圧回路
11を構成するトランジスタM1〜M3や容量素子C
1,C2の段数を増やすことなく、高い電圧レベルの昇
圧電圧を生成することができる。また、各昇圧部ごと
に、それぞれ別個に電圧検出を行って昇圧電圧の電圧制
御を行うようにしたため、昇圧電圧の電圧レベルの変動
を抑制することができる。
ない電圧を生成する。 【解決手段】 本発明の半導体集積回路は、電源電圧V
ddを昇圧する第1の昇圧部1と、第1の昇圧部1から出
力された電圧V1をさらに昇圧する第2の昇圧部2とを
備え、第2の昇圧部2から最終的な昇圧電圧V2が出力
される。第1の昇圧部1は、昇圧回路11と、電位検出
回路12と、パルス発生器13とを有する。複数の昇圧
部1,2を縦続接続し、前段の昇圧部1から出力された
昇圧電圧を利用して、後段の昇圧部2でさらに電圧の昇
圧を行うようにしたため、各昇圧部1,2内の昇圧回路
11を構成するトランジスタM1〜M3や容量素子C
1,C2の段数を増やすことなく、高い電圧レベルの昇
圧電圧を生成することができる。また、各昇圧部ごと
に、それぞれ別個に電圧検出を行って昇圧電圧の電圧制
御を行うようにしたため、昇圧電圧の電圧レベルの変動
を抑制することができる。
Description
【0001】
【発明の属する技術分野】本発明は、入力電圧を昇圧ま
たは降圧する回路を備えた半導体集積装置に関する。
たは降圧する回路を備えた半導体集積装置に関する。
【0002】
【従来の技術】不揮発性メモリ等の半導体メモリの内部
には、外部から供給された電源電圧を昇圧する昇圧回路
が設けられている。
には、外部から供給された電源電圧を昇圧する昇圧回路
が設けられている。
【0003】図6はこの種の従来の昇圧回路の概略構成
を示す回路図、図7は図6の回路の動作を示すタイミン
グ図である。図6の昇圧回路11は、ダイオード接続さ
れた3段のMOSトランジスタM1〜M3と、隣接する
MOSトランジスタの間にそれぞれ接続された容量素子
C1,C2と、各コンデンサC1,C2の他端側にそれ
ぞれ接続されたインバータ群14,15とを有する。
を示す回路図、図7は図6の回路の動作を示すタイミン
グ図である。図6の昇圧回路11は、ダイオード接続さ
れた3段のMOSトランジスタM1〜M3と、隣接する
MOSトランジスタの間にそれぞれ接続された容量素子
C1,C2と、各コンデンサC1,C2の他端側にそれ
ぞれ接続されたインバータ群14,15とを有する。
【0004】各インバータ群14,15は、それぞれ2
段のインバータIV1,IV2で構成され、一方のイン
バータ群14の初段のインバータIV1にはパルス信号
φが入力され、他方のインバータ群15の初段のインバ
ータIV1にはパルス信号φの反転信号/φが入力され
る。なお、本明細書では、図面で記号の上にバーを付け
た信号を、その記号の前に「/」をつけて表す。
段のインバータIV1,IV2で構成され、一方のイン
バータ群14の初段のインバータIV1にはパルス信号
φが入力され、他方のインバータ群15の初段のインバ
ータIV1にはパルス信号φの反転信号/φが入力され
る。なお、本明細書では、図面で記号の上にバーを付け
た信号を、その記号の前に「/」をつけて表す。
【0005】図7の時刻t0のときに、各MOSトラン
ジスタの接続点N1,N2と、昇圧回路の出力端子N3
とは、それぞれ電圧VDDに充電されているものとする。
時刻t1になると、パルス信号φがローレベルからはハ
イレベルに変化し、それに応じて、インバータ群の出力
端とコンデンサC1との接続点N3は0VからVDDに変
化する。このため、接続点N1は、VDDから2VDDに向
けて変化し始める。
ジスタの接続点N1,N2と、昇圧回路の出力端子N3
とは、それぞれ電圧VDDに充電されているものとする。
時刻t1になると、パルス信号φがローレベルからはハ
イレベルに変化し、それに応じて、インバータ群の出力
端とコンデンサC1との接続点N3は0VからVDDに変
化する。このため、接続点N1は、VDDから2VDDに向
けて変化し始める。
【0006】次に、時刻t2になると、インバータ群の
出力端とコンデンサC2との接続点N4の電圧が0Vか
らVDDに変化し、接続点N2の電圧はVDD+VDD=2V
DDに向けて変化し始める。
出力端とコンデンサC2との接続点N4の電圧が0Vか
らVDDに変化し、接続点N2の電圧はVDD+VDD=2V
DDに向けて変化し始める。
【0007】ただし、ノードN1,N2間には、ゲート
電極とドレイン電極とが短絡されたNMOSトランジスタが
接続されているため、接続点N1の電位が接続点N2の
電圧よりも高くなると、このトランジスタを通って、接
続点N1から接続点N2に向けて電荷の転送が行われ
る。
電極とドレイン電極とが短絡されたNMOSトランジスタが
接続されているため、接続点N1の電位が接続点N2の
電圧よりも高くなると、このトランジスタを通って、接
続点N1から接続点N2に向けて電荷の転送が行われ
る。
【0008】時刻t3になると、今度は接続点N2から
出力端子に向かって、同様の転送が行われる。以上の動
作を繰り返すことにより、昇圧回路の電圧は徐々に上昇
する。
出力端子に向かって、同様の転送が行われる。以上の動
作を繰り返すことにより、昇圧回路の電圧は徐々に上昇
する。
【0009】図8(a)は図6の昇圧回路の出力電圧を
一定に制御する機能をもつ回路のブロック図である。図
8の回路は、図6と同様の昇圧回路と、昇圧回路の出力
電圧を検出する電位検出回路と、昇圧回路にパルス信号
を供給するパルス発生回路とを有する。
一定に制御する機能をもつ回路のブロック図である。図
8の回路は、図6と同様の昇圧回路と、昇圧回路の出力
電圧を検出する電位検出回路と、昇圧回路にパルス信号
を供給するパルス発生回路とを有する。
【0010】図8の回路において、昇圧回路の出力電圧
が所定の電圧を越えたことが電位検出回路により検出さ
れると、電位検出回路の出力はハイレベルになり、パル
ス発生回路内のNORゲートの出力がローレベル固定に
なり、パルス発生回路からパルス信号φ,/φが出力さ
れなくなる。これにより、昇圧回路は昇圧動作を停止す
る。
が所定の電圧を越えたことが電位検出回路により検出さ
れると、電位検出回路の出力はハイレベルになり、パル
ス発生回路内のNORゲートの出力がローレベル固定に
なり、パルス発生回路からパルス信号φ,/φが出力さ
れなくなる。これにより、昇圧回路は昇圧動作を停止す
る。
【0011】昇圧回路の出力端子には不図示の負荷が接
続されているため、昇圧電圧は徐々に低下する。昇圧電
圧が所定の電圧以下になったことが電位検出回路により
検出されると、電位検出回路の出力はローレベルにな
り、パルス発生回路内のNORゲートは発振回路から出
力された発振信号に応じたパルスを出力する。これによ
り、昇圧回路にパルス信号φ,/φが供給され、昇圧回
路は昇圧動作を再開する。
続されているため、昇圧電圧は徐々に低下する。昇圧電
圧が所定の電圧以下になったことが電位検出回路により
検出されると、電位検出回路の出力はローレベルにな
り、パルス発生回路内のNORゲートは発振回路から出
力された発振信号に応じたパルスを出力する。これによ
り、昇圧回路にパルス信号φ,/φが供給され、昇圧回
路は昇圧動作を再開する。
【0012】
【発明が解決しようとする課題】最近、集積回路の機能
が複雑になってきたので、種々の回路ブロックを同一チ
ップ内に収納することが多くなってきた。回路ブロック
により、使用する電圧レベルが異なる場合があり、この
ような場合、従来は、図8(a)の昇圧回路以外に、図
8(a)とは異なる電圧レベルの昇圧電圧を生成する図
8(b)の昇圧回路を同一チップ内に設けて、それぞれ
異なる電圧レベルの昇圧電圧を生成していた。
が複雑になってきたので、種々の回路ブロックを同一チ
ップ内に収納することが多くなってきた。回路ブロック
により、使用する電圧レベルが異なる場合があり、この
ような場合、従来は、図8(a)の昇圧回路以外に、図
8(a)とは異なる電圧レベルの昇圧電圧を生成する図
8(b)の昇圧回路を同一チップ内に設けて、それぞれ
異なる電圧レベルの昇圧電圧を生成していた。
【0013】図8(a),図8(b)の各昇圧回路はそ
れぞれ別個に動作するため、チップ内での昇圧回路の占
める素子形成面積が大きくなり、昇圧回路以外の回路を
実装可能な面積が制限されるという問題があった。
れぞれ別個に動作するため、チップ内での昇圧回路の占
める素子形成面積が大きくなり、昇圧回路以外の回路を
実装可能な面積が制限されるという問題があった。
【0014】また、昇圧電圧をより高くするには、昇圧
回路内のダイオード接続されたトランジスタの段数を増
やし、それに応じて、容量素子の数も増やす必要があ
り、特に容量素子はチップ内の占有面積が大きいことか
ら、チップの集積度を上げることが難しくなるという問
題があった。
回路内のダイオード接続されたトランジスタの段数を増
やし、それに応じて、容量素子の数も増やす必要があ
り、特に容量素子はチップ内の占有面積が大きいことか
ら、チップの集積度を上げることが難しくなるという問
題があった。
【0015】このような問題を解決するために、例えば
特開平11-39855号公報には、昇圧電圧の電圧レベルに応
じて、容量素子の接続を切り換えるようにした電源回路
が開示されている。この電源回路では、昇圧電圧の電圧
レベルを可変制御できるという特徴を有するが、同時に
2種以上の電圧を出力しようとする場合、各昇圧電圧に
応じた回路を別個に設ける必要があるため、昇圧回路の
実装面積を削減することはできない。
特開平11-39855号公報には、昇圧電圧の電圧レベルに応
じて、容量素子の接続を切り換えるようにした電源回路
が開示されている。この電源回路では、昇圧電圧の電圧
レベルを可変制御できるという特徴を有するが、同時に
2種以上の電圧を出力しようとする場合、各昇圧電圧に
応じた回路を別個に設ける必要があるため、昇圧回路の
実装面積を削減することはできない。
【0016】また、特開平10-304653号公報には、クロ
ック生成手段から複数の異なるクロック信号を出力し、
各クロック信号で別個に昇圧回路内の容量素子の充放電
を行う半導体昇圧回路が開示されている。この昇圧回路
の場合、クロック生成手段から出力されるクロック信号
の数を切り替えることにより、昇圧電圧のレベル制御を
行うことができるが、クロック生成手段の構成が複雑に
なるため、昇圧回路の実装面積もそれほど削減できない
という問題がある。
ック生成手段から複数の異なるクロック信号を出力し、
各クロック信号で別個に昇圧回路内の容量素子の充放電
を行う半導体昇圧回路が開示されている。この昇圧回路
の場合、クロック生成手段から出力されるクロック信号
の数を切り替えることにより、昇圧電圧のレベル制御を
行うことができるが、クロック生成手段の構成が複雑に
なるため、昇圧回路の実装面積もそれほど削減できない
という問題がある。
【0017】また、特開平7-111095号公報には、複数の
昇圧回路を設けて、縦続接続する昇圧回路の数を任意に
切換制御する半導体記憶装置が開示されている。この半
導体記憶装置では、前段の昇圧回路の出力電圧を次段の
昇圧回路に入力して、さらに昇圧を行うため、効率的な
昇圧動作を行うことができるが、最終段の昇圧回路の出
力電圧のみで電圧検出を行っており、各昇圧回路ごとに
は電圧制御を行っていない。このため、複数の安定した
電圧を出力として得ることができない。
昇圧回路を設けて、縦続接続する昇圧回路の数を任意に
切換制御する半導体記憶装置が開示されている。この半
導体記憶装置では、前段の昇圧回路の出力電圧を次段の
昇圧回路に入力して、さらに昇圧を行うため、効率的な
昇圧動作を行うことができるが、最終段の昇圧回路の出
力電圧のみで電圧検出を行っており、各昇圧回路ごとに
は電圧制御を行っていない。このため、複数の安定した
電圧を出力として得ることができない。
【0018】本発明は、このような点に鑑みてなされた
ものであり、その目的は、電源電圧とは異なる2種類以
上の電圧を小さな面積で生成可能な半導体集積装置を提
供することにある。
ものであり、その目的は、電源電圧とは異なる2種類以
上の電圧を小さな面積で生成可能な半導体集積装置を提
供することにある。
【0019】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項1の発明は、第1のパルス信号を出力する
第1のパルス発生手段と、前記第1のパルス信号に基づ
いて、入力基準電圧を昇圧する第1の昇圧手段と、前記
第1の昇圧手段の出力電圧を第1の基準電圧に設定する
第1の電圧設定手段と、第2のパルス信号を出力する第
2のパルス発生手段と、前記第2のパルス信号に基づい
て、前記第1の昇圧手段の出力電圧を昇圧する第2の昇
圧手段と、前記第2の昇圧手段の出力電圧を第1の基準
電圧に設定する第2の電圧設定手段と、を備える。
めに、請求項1の発明は、第1のパルス信号を出力する
第1のパルス発生手段と、前記第1のパルス信号に基づ
いて、入力基準電圧を昇圧する第1の昇圧手段と、前記
第1の昇圧手段の出力電圧を第1の基準電圧に設定する
第1の電圧設定手段と、第2のパルス信号を出力する第
2のパルス発生手段と、前記第2のパルス信号に基づい
て、前記第1の昇圧手段の出力電圧を昇圧する第2の昇
圧手段と、前記第2の昇圧手段の出力電圧を第1の基準
電圧に設定する第2の電圧設定手段と、を備える。
【0020】また、請求項2の発明は、第1のパルス信
号を出力する第1のパルス発生手段と、前記第1のパル
ス信号に基づいて、入力基準電圧を昇圧する第1の昇圧
手段と、前記第1の昇圧手段の出力電圧が第1の基準電
圧を上回ると前記第1のパルス発生手段による前記第1
のパルス信号の出力を停止させ、前記第1の昇圧手段の
出力電圧が前記第1の基準電圧以下になると前記第1の
パルス発生手段から前記第1のパルス信号を出力させる
第1の電圧設定手段と、第2のパルス信号を出力する第
2のパルス発生手段と、前記第2のパルス信号に基づい
て、前記第1の昇圧手段の出力電圧を昇圧する第2の昇
圧手段と、前記第2の昇圧手段の出力電圧が第2の基準
電圧を上回ると前記第2のパルス発生手段による前記第
2のパルス信号の出力を停止させ、前記第2の昇圧手段
の出力電圧が前記第2の基準電圧以下になると前記第2
のパルス発生手段から前記第2のパルス信号を出力させ
る第2の電圧設定手段と、を備える。
号を出力する第1のパルス発生手段と、前記第1のパル
ス信号に基づいて、入力基準電圧を昇圧する第1の昇圧
手段と、前記第1の昇圧手段の出力電圧が第1の基準電
圧を上回ると前記第1のパルス発生手段による前記第1
のパルス信号の出力を停止させ、前記第1の昇圧手段の
出力電圧が前記第1の基準電圧以下になると前記第1の
パルス発生手段から前記第1のパルス信号を出力させる
第1の電圧設定手段と、第2のパルス信号を出力する第
2のパルス発生手段と、前記第2のパルス信号に基づい
て、前記第1の昇圧手段の出力電圧を昇圧する第2の昇
圧手段と、前記第2の昇圧手段の出力電圧が第2の基準
電圧を上回ると前記第2のパルス発生手段による前記第
2のパルス信号の出力を停止させ、前記第2の昇圧手段
の出力電圧が前記第2の基準電圧以下になると前記第2
のパルス発生手段から前記第2のパルス信号を出力させ
る第2の電圧設定手段と、を備える。
【0021】請求項1または2の発明では、第1および
第2の昇圧手段を縦続接続し、第1の昇圧手段の出力電
圧を第2の昇圧手段でさらに昇圧するため、1個の昇圧
手段のみで昇圧するよりも、少ない回路規模でより電圧
レベルの高い昇圧電圧を生成することができる。
第2の昇圧手段を縦続接続し、第1の昇圧手段の出力電
圧を第2の昇圧手段でさらに昇圧するため、1個の昇圧
手段のみで昇圧するよりも、少ない回路規模でより電圧
レベルの高い昇圧電圧を生成することができる。
【0022】請求項3の発明では、第1および第2の昇
圧手段内のキャパシタ素子の数を増やすことなく、電圧
レベルが十分に高い昇圧電圧を生成することができる。
圧手段内のキャパシタ素子の数を増やすことなく、電圧
レベルが十分に高い昇圧電圧を生成することができる。
【0023】請求項4の発明は、第1のパルス信号を出
力する第1のパルス発生手段と、前記第1のパルス信号
に基づいて、入力基準電圧を降圧する第1の降圧手段
と、前記第1の降圧手段の出力電圧を第1の基準電圧に
設定する第1の電圧設定手段と、第2のパルス信号を出
力する第2のパルス発生手段と、前記第2のパルス信号
に基づいて、前記第1の降圧手段の出力電圧を降圧する
第2の降圧手段と、前記第2の降圧手段の出力電圧を第
1の基準電圧に設定する第2の電圧設定手段と、を備え
る。
力する第1のパルス発生手段と、前記第1のパルス信号
に基づいて、入力基準電圧を降圧する第1の降圧手段
と、前記第1の降圧手段の出力電圧を第1の基準電圧に
設定する第1の電圧設定手段と、第2のパルス信号を出
力する第2のパルス発生手段と、前記第2のパルス信号
に基づいて、前記第1の降圧手段の出力電圧を降圧する
第2の降圧手段と、前記第2の降圧手段の出力電圧を第
1の基準電圧に設定する第2の電圧設定手段と、を備え
る。
【0024】請求項5の発明は、第1のパルス信号を出
力する第1のパルス発生手段と、前記第1のパルス信号
に基づいて、入力基準電圧を降圧する第1の降圧手段
と、前記第1の降圧手段の出力電圧が第1の基準電圧を
下回ると前記第1のパルス発生手段による前記第1のパ
ルス信号の出力を停止させ、前記第1の降圧手段の出力
電圧が前記第1の基準電圧以上になると前記第1のパル
ス発生手段から前記第1のパルス信号を出力させる第1
の電圧設定手段と、第2のパルス信号を出力する第2の
パルス発生手段と、前記第2のパルス信号に基づいて、
前記第1の降圧手段の出力電圧を降圧する第2の降圧手
段と、前記第2の降圧手段の出力電圧が第2の基準電圧
を下回ると前記第2のパルス発生手段による前記第2の
パルス信号の出力を停止させ、前記第2の降圧手段の出
力電圧が前記第2の基準電圧以上になると前記第2のパ
ルス発生手段から前記第2のパルス信号を出力させる第
2の電圧設定手段と、を備える。
力する第1のパルス発生手段と、前記第1のパルス信号
に基づいて、入力基準電圧を降圧する第1の降圧手段
と、前記第1の降圧手段の出力電圧が第1の基準電圧を
下回ると前記第1のパルス発生手段による前記第1のパ
ルス信号の出力を停止させ、前記第1の降圧手段の出力
電圧が前記第1の基準電圧以上になると前記第1のパル
ス発生手段から前記第1のパルス信号を出力させる第1
の電圧設定手段と、第2のパルス信号を出力する第2の
パルス発生手段と、前記第2のパルス信号に基づいて、
前記第1の降圧手段の出力電圧を降圧する第2の降圧手
段と、前記第2の降圧手段の出力電圧が第2の基準電圧
を下回ると前記第2のパルス発生手段による前記第2の
パルス信号の出力を停止させ、前記第2の降圧手段の出
力電圧が前記第2の基準電圧以上になると前記第2のパ
ルス発生手段から前記第2のパルス信号を出力させる第
2の電圧設定手段と、を備える。
【0025】請求項4または5の発明では、第1および
第2の降圧手段を縦続接続し、第1の降圧手段の出力電
圧を第2の降圧手段でさらに降圧するため、1個の降圧
手段のみで降圧するよりも、少ない回路規模でより電圧
レベルの低い降圧電圧を生成することができる。
第2の降圧手段を縦続接続し、第1の降圧手段の出力電
圧を第2の降圧手段でさらに降圧するため、1個の降圧
手段のみで降圧するよりも、少ない回路規模でより電圧
レベルの低い降圧電圧を生成することができる。
【0026】請求項6の発明では、第1および第2の降
圧手段内のキャパシタ素子の数を増やすことなく、電圧
レベルが十分に高い降圧電圧を生成することができる。
圧手段内のキャパシタ素子の数を増やすことなく、電圧
レベルが十分に高い降圧電圧を生成することができる。
【0027】
【発明の実施の形態】以下、本発明に係る半導体集積装
置について、図面を参照しながら具体的に説明する。
置について、図面を参照しながら具体的に説明する。
【0028】(第1の実施形態)図1は本発明に係る半
導体集積装置の第1の実施形態のブロック図であり、フ
ラッシュメモリ内部に設けられるものである。図1の半
導体集積装置は、外部から入力された電源電圧Vddを昇
圧するものであり、電源電圧Vddを昇圧する第1の昇圧
部1と、第1の昇圧部1から出力された電圧V1をさら
に昇圧する第2の昇圧部2とを備えており、第2の昇圧
部2から最終的な昇圧電圧V2が出力される。
導体集積装置の第1の実施形態のブロック図であり、フ
ラッシュメモリ内部に設けられるものである。図1の半
導体集積装置は、外部から入力された電源電圧Vddを昇
圧するものであり、電源電圧Vddを昇圧する第1の昇圧
部1と、第1の昇圧部1から出力された電圧V1をさら
に昇圧する第2の昇圧部2とを備えており、第2の昇圧
部2から最終的な昇圧電圧V2が出力される。
【0029】第1の昇圧部1は、昇圧回路(第1の昇圧
手段)11と、電位検出回路(第1の電圧設定手段)1
2と、パルス発生器(第1のパルス発生手段)13とを
有する。電位検出回路12は、昇圧回路11から出力さ
れた昇圧電圧が第1の基準電圧V1以内であれば、パル
ス発生器13にパルス信号を出力させ、昇圧電圧が第1
の基準電圧V1を超えれば、パルス発生器13からのパ
ルス信号の出力を停止させる。
手段)11と、電位検出回路(第1の電圧設定手段)1
2と、パルス発生器(第1のパルス発生手段)13とを
有する。電位検出回路12は、昇圧回路11から出力さ
れた昇圧電圧が第1の基準電圧V1以内であれば、パル
ス発生器13にパルス信号を出力させ、昇圧電圧が第1
の基準電圧V1を超えれば、パルス発生器13からのパ
ルス信号の出力を停止させる。
【0030】昇圧回路11は、図6と同様に構成されて
おり、ダイオード接続された3段のMOSトランジスタ
M1〜M3と、隣接するMOSトランジスタの間にそれ
ぞれ接続された容量素子(キャパシタ素子)C1,C2
と、各コンデンサC1,C2の他端側にそれぞれ接続さ
れたインバータ群14,15とを有する。
おり、ダイオード接続された3段のMOSトランジスタ
M1〜M3と、隣接するMOSトランジスタの間にそれ
ぞれ接続された容量素子(キャパシタ素子)C1,C2
と、各コンデンサC1,C2の他端側にそれぞれ接続さ
れたインバータ群14,15とを有する。
【0031】各インバータ群14,15は、それぞれ2
段のインバータIV1,IV2で構成され、一方のイン
バータ群14の初段のインバータIV1にはパルス発生
器13からのパルス信号φが入力され、他方のインバー
タ群15の初段のインバータIV1にはパルス信号φの
反転信号/φが入力される。
段のインバータIV1,IV2で構成され、一方のイン
バータ群14の初段のインバータIV1にはパルス発生
器13からのパルス信号φが入力され、他方のインバー
タ群15の初段のインバータIV1にはパルス信号φの
反転信号/φが入力される。
【0032】電位検出回路12は、より詳細には、図2
に示すように、差動増幅器16と、直列接続された抵抗
R1,R2とを有する。抵抗R1の一端には昇圧回路1
1の出力端子が接続され、抵抗R2の一端は接地されて
いる。差動増幅器16の(+)入力端子には抵抗R1,R
2間の電圧が印加され、(-)入力端子には第1の基準電
圧V1が印加される。
に示すように、差動増幅器16と、直列接続された抵抗
R1,R2とを有する。抵抗R1の一端には昇圧回路1
1の出力端子が接続され、抵抗R2の一端は接地されて
いる。差動増幅器16の(+)入力端子には抵抗R1,R
2間の電圧が印加され、(-)入力端子には第1の基準電
圧V1が印加される。
【0033】パルス発生器13は、より詳細には、図2
に示すように、発振器17と、NORゲートG1と、イ
ンバータIV3とを有する。電位検出回路12内の差動
増幅器16の出力がローレベルのとき、すなわち、昇圧
回路11の出力電圧が第1の基準電圧V1以下の場合に
は、差動増幅器16の出力はローレベルになり、NOR
ゲートG1は発振器17からの発振信号を反転出力す
る。したがって、この場合、パルス発生器13から昇圧
回路11にパルス信号φ,/φが供給される。
に示すように、発振器17と、NORゲートG1と、イ
ンバータIV3とを有する。電位検出回路12内の差動
増幅器16の出力がローレベルのとき、すなわち、昇圧
回路11の出力電圧が第1の基準電圧V1以下の場合に
は、差動増幅器16の出力はローレベルになり、NOR
ゲートG1は発振器17からの発振信号を反転出力す
る。したがって、この場合、パルス発生器13から昇圧
回路11にパルス信号φ,/φが供給される。
【0034】一方、差動増幅器16の出力がハイレベル
のとき、すなわち、昇圧回路11の出力電圧が第1の基
準電圧V1を超えている場合には、NORゲートG1の
出力はハイレベル固定になり、パルス発生器13はパル
ス信号φ,/φを出力しなくなる。したがって、この場
合、昇圧回路11は昇圧動作を停止する。
のとき、すなわち、昇圧回路11の出力電圧が第1の基
準電圧V1を超えている場合には、NORゲートG1の
出力はハイレベル固定になり、パルス発生器13はパル
ス信号φ,/φを出力しなくなる。したがって、この場
合、昇圧回路11は昇圧動作を停止する。
【0035】第2の昇圧部2は、第1の昇圧部1と同様
に構成され、昇圧回路(第2の昇圧手段)11と、電位
検出回路(第2の電圧設定手段)12と、パルス発生器
(第2のパルス発生手段)13とを有する。
に構成され、昇圧回路(第2の昇圧手段)11と、電位
検出回路(第2の電圧設定手段)12と、パルス発生器
(第2のパルス発生手段)13とを有する。
【0036】図1の半導体集積装置は、複数の昇圧部
1,2を縦続接続し、前段の昇圧部1で昇圧された電圧
を次段の昇圧部2に入力して、その電圧からさらに昇圧
動作を行う点と、各昇圧部1,2ごとに電圧検出を行っ
て昇圧電圧の変動を抑制する点とに特徴がある。
1,2を縦続接続し、前段の昇圧部1で昇圧された電圧
を次段の昇圧部2に入力して、その電圧からさらに昇圧
動作を行う点と、各昇圧部1,2ごとに電圧検出を行っ
て昇圧電圧の変動を抑制する点とに特徴がある。
【0037】図3は図1の半導体集積装置内の各部の信
号波形を示す図であり、図3(a)は第1の昇圧部1の
出力電圧V1の波形、図3(b)は第1の昇圧部1内の
パルス発生器12の出力S1の波形、図3(c)は第2
の昇圧部2の出力電圧V2の波形、図(d)は第2の昇
圧部2内のパルス発生器12の出力S2の波形をそれぞ
れ示している。
号波形を示す図であり、図3(a)は第1の昇圧部1の
出力電圧V1の波形、図3(b)は第1の昇圧部1内の
パルス発生器12の出力S1の波形、図3(c)は第2
の昇圧部2の出力電圧V2の波形、図(d)は第2の昇
圧部2内のパルス発生器12の出力S2の波形をそれぞ
れ示している。
【0038】以下、図3を参照して図1の半導体集積回
路の動作を説明する。初期状態では、各昇圧部1,2の
出力電圧が基準電圧以下で、各昇圧部内のパルス発生器
13がパルス信号を出力しているものとする。この場
合、各昇圧部1,2は、ともに昇圧動作を行う。
路の動作を説明する。初期状態では、各昇圧部1,2の
出力電圧が基準電圧以下で、各昇圧部内のパルス発生器
13がパルス信号を出力しているものとする。この場
合、各昇圧部1,2は、ともに昇圧動作を行う。
【0039】時刻t1になると、第2の昇圧部2内の電
位検出回路12は、昇圧回路11の出力電圧が第2の基
準電圧V2を超えたことを検出する。これにより、電位
検出回路12はパルス発生器13からのパルス信号の発
生を停止させ、昇圧回路11は昇圧動作を停止する。し
たがって、時刻t1以降、第2の昇圧部2の出力電圧は
徐々に低下する。また、第2の昇圧部2が昇圧動作を停
止したことにより、第1の昇圧部1の負荷が軽くなり、
時刻t1以降、第1の昇圧部1の電圧の上がり方が急峻
になる。
位検出回路12は、昇圧回路11の出力電圧が第2の基
準電圧V2を超えたことを検出する。これにより、電位
検出回路12はパルス発生器13からのパルス信号の発
生を停止させ、昇圧回路11は昇圧動作を停止する。し
たがって、時刻t1以降、第2の昇圧部2の出力電圧は
徐々に低下する。また、第2の昇圧部2が昇圧動作を停
止したことにより、第1の昇圧部1の負荷が軽くなり、
時刻t1以降、第1の昇圧部1の電圧の上がり方が急峻
になる。
【0040】時刻t2になると、第1の昇圧部1内の電
位検出回路12は、昇圧回路11の出力電圧が第1の基
準電圧V1を超えたことを検出する。これにより、電位
検出回路12はパルス発生器13からのパルス信号の発
生を停止させ、昇圧回路11は昇圧動作を停止する。し
たがって、時刻t2以降、第1の昇圧部1の出力電圧は
徐々に低下する。
位検出回路12は、昇圧回路11の出力電圧が第1の基
準電圧V1を超えたことを検出する。これにより、電位
検出回路12はパルス発生器13からのパルス信号の発
生を停止させ、昇圧回路11は昇圧動作を停止する。し
たがって、時刻t2以降、第1の昇圧部1の出力電圧は
徐々に低下する。
【0041】時刻t3になると、第2の昇圧部2内の電
位検出回路12は、昇圧回路11の出力電圧が第2の基
準電圧V2以内になったことを検出する。これにより、
電位検出回路12はパルス発生器13からパルス信号を
発生させ、昇圧回路11は昇圧動作を再開する。したが
って、時刻t3以降、第2の昇圧部2の出力電圧は徐々
に上昇する。また、第2の昇圧部2は、第1の昇圧部1
の出力電圧を基準として昇圧動作を行うため、時刻t3
以降、第1の昇圧部1の負荷が重くなり、第1の昇圧部
1の出力電圧の下がり方が急峻になる。
位検出回路12は、昇圧回路11の出力電圧が第2の基
準電圧V2以内になったことを検出する。これにより、
電位検出回路12はパルス発生器13からパルス信号を
発生させ、昇圧回路11は昇圧動作を再開する。したが
って、時刻t3以降、第2の昇圧部2の出力電圧は徐々
に上昇する。また、第2の昇圧部2は、第1の昇圧部1
の出力電圧を基準として昇圧動作を行うため、時刻t3
以降、第1の昇圧部1の負荷が重くなり、第1の昇圧部
1の出力電圧の下がり方が急峻になる。
【0042】時刻t4になると、第1の昇圧部1内の電
位検出回路12は、昇圧回路11の出力電圧が第1の基
準電圧V1以内になったことを検出する。これにより、
電位検出回路12はパルス発生器13からパルス信号を
発生させ、昇圧回路11は昇圧動作を再開する。したが
って、時刻t4以降、第1の昇圧部1の出力電圧は徐々
に上昇する。
位検出回路12は、昇圧回路11の出力電圧が第1の基
準電圧V1以内になったことを検出する。これにより、
電位検出回路12はパルス発生器13からパルス信号を
発生させ、昇圧回路11は昇圧動作を再開する。したが
って、時刻t4以降、第1の昇圧部1の出力電圧は徐々
に上昇する。
【0043】時刻t5になると、第2の昇圧部2内の電
位検出回路12は再び、昇圧回路11の出力電圧が第2
の基準電圧V2を超えたことを検出する。これにより、
電位検出回路12はパルス発生器13からのパルス信号
の発生を停止させ、昇圧回路11は昇圧動作を停止し、
第2の昇圧部2の出力電圧は徐々に低下するとともに、
第1の昇圧部1の出力電圧の上がり方が急峻になる。
位検出回路12は再び、昇圧回路11の出力電圧が第2
の基準電圧V2を超えたことを検出する。これにより、
電位検出回路12はパルス発生器13からのパルス信号
の発生を停止させ、昇圧回路11は昇圧動作を停止し、
第2の昇圧部2の出力電圧は徐々に低下するとともに、
第1の昇圧部1の出力電圧の上がり方が急峻になる。
【0044】以上のような制御により、第1の昇圧部1
の出力電圧は第1の基準電圧V1にほぼ等しくなり、第
2の昇圧部2の出力電圧は第2の基準電圧V2にほぼ等
しくなる。
の出力電圧は第1の基準電圧V1にほぼ等しくなり、第
2の昇圧部2の出力電圧は第2の基準電圧V2にほぼ等
しくなる。
【0045】このように、第1の実施形態では、複数の
昇圧部1,2を縦続接続し、前段の昇圧部1から出力さ
れた昇圧電圧を利用して、後段の昇圧部2でさらに電圧
の昇圧を行うようにしたため、昇圧部1の出力より高い
電圧を出力するための昇圧部2内の昇圧回路11を構成
するトランジスタM1〜M3や容量素子C1,C2の段
数を、従来に比べて大幅に減らすことができる。
昇圧部1,2を縦続接続し、前段の昇圧部1から出力さ
れた昇圧電圧を利用して、後段の昇圧部2でさらに電圧
の昇圧を行うようにしたため、昇圧部1の出力より高い
電圧を出力するための昇圧部2内の昇圧回路11を構成
するトランジスタM1〜M3や容量素子C1,C2の段
数を、従来に比べて大幅に減らすことができる。
【0046】(第2の実施形態)第2の実施形態は、昇
圧回路11の代わりに、負電圧発生回路を縦続接続した
ものである。
圧回路11の代わりに、負電圧発生回路を縦続接続した
ものである。
【0047】図4は本発明に係る半導体集積装置の第2
の実施形態のブロック図である。図4の半導体集積装置
は、接地電圧よりも低い負電圧を発生させるものであ
り、接地電圧よりも低い第1の負電圧を生成する第1の
降圧部3と、第1の負電圧に基づいて第1の負電圧より
も低い第2の負電圧を生成する第2の降圧部4とを備え
ている。
の実施形態のブロック図である。図4の半導体集積装置
は、接地電圧よりも低い負電圧を発生させるものであ
り、接地電圧よりも低い第1の負電圧を生成する第1の
降圧部3と、第1の負電圧に基づいて第1の負電圧より
も低い第2の負電圧を生成する第2の降圧部4とを備え
ている。
【0048】第1の降圧部3は、負電圧発生回路(第1
の降圧手段)31と、電位検出回路(第1の電圧設定手
段)12と、パルス発生器(第1のパルス発生手段)1
3とを有する。電位検出回路12は、負電圧発生回路3
1から出力された第1の負電圧が第1の基準電圧V1以
内であれば、パルス発生器13にパルス信号を出力さ
せ、第1の負電圧が第1の基準電圧V1を超えれば、パ
ルス発生器13によるパルス信号の出力を停止させる。
電位検出回路12は、図2と同様に構成されている。
の降圧手段)31と、電位検出回路(第1の電圧設定手
段)12と、パルス発生器(第1のパルス発生手段)1
3とを有する。電位検出回路12は、負電圧発生回路3
1から出力された第1の負電圧が第1の基準電圧V1以
内であれば、パルス発生器13にパルス信号を出力さ
せ、第1の負電圧が第1の基準電圧V1を超えれば、パ
ルス発生器13によるパルス信号の出力を停止させる。
電位検出回路12は、図2と同様に構成されている。
【0049】また、第2の降圧部4は、第1の降圧部3
と同様に構成され、負電圧発生回路(第2の降圧手段)
31と、電位検出回路(第2の電圧設定手段)12と、
パルス発生器(第2のパルス発生手段)13とを有す
る。
と同様に構成され、負電圧発生回路(第2の降圧手段)
31と、電位検出回路(第2の電圧設定手段)12と、
パルス発生器(第2のパルス発生手段)13とを有す
る。
【0050】図5は負電圧発生回路31の内部構成を示
す回路図である。図5の負電圧発生回路31は、ダイオ
ード接続されたイオード接続された3段のPMOSトランジ
スタM4〜M6と、隣接するPMOSトランジスタの間にそ
れぞれ接続された容量素子C1,C2と、各コンデンサ
C1,C2の他端側にそれぞれ接続されたインバータ群
14,15とを有する。
す回路図である。図5の負電圧発生回路31は、ダイオ
ード接続されたイオード接続された3段のPMOSトランジ
スタM4〜M6と、隣接するPMOSトランジスタの間にそ
れぞれ接続された容量素子C1,C2と、各コンデンサ
C1,C2の他端側にそれぞれ接続されたインバータ群
14,15とを有する。
【0051】このように、図5の負電圧発生回路31
は、NMOSトランジスタの代わりにPMOSトランジスタを用
いる点と、初段のPMOSトランジスタに接地電圧を供給す
る点とで、図7に示す昇圧回路と異なっている。
は、NMOSトランジスタの代わりにPMOSトランジスタを用
いる点と、初段のPMOSトランジスタに接地電圧を供給す
る点とで、図7に示す昇圧回路と異なっている。
【0052】図5の負電圧発生回路31では、コンデン
サC1,C2の各一端に、互いに位相の異なるパルス信
号φ,/φを印加することにより、初段のトランジスタ
M4に印加された接地電圧を徐々に低下させる。
サC1,C2の各一端に、互いに位相の異なるパルス信
号φ,/φを印加することにより、初段のトランジスタ
M4に印加された接地電圧を徐々に低下させる。
【0053】図4の半導体集積装置は、複数の降圧部
3,4を縦続接続し、前段の降圧部3で生成された負電
圧を次段の降圧部4に入力して、その電圧からさらに降
圧動作を行う点と、各降圧部3,4ごとに電圧検出を行
って負電圧の変動を抑制する点とに特徴がある。このよ
うな制御により、第1の実施形態と同様に、負電圧発生
回路31内のトランジスタや容量素子の段数を増やすこ
となく、十分に低いレベルの降圧電圧を生成することが
できる。
3,4を縦続接続し、前段の降圧部3で生成された負電
圧を次段の降圧部4に入力して、その電圧からさらに降
圧動作を行う点と、各降圧部3,4ごとに電圧検出を行
って負電圧の変動を抑制する点とに特徴がある。このよ
うな制御により、第1の実施形態と同様に、負電圧発生
回路31内のトランジスタや容量素子の段数を増やすこ
となく、十分に低いレベルの降圧電圧を生成することが
できる。
【0054】上述した第1および第2の実施形態では、
2つの昇圧部(降圧部)1〜4を縦続接続して電圧の昇
圧(降圧)を行う例を説明したが、縦続接続される昇圧
部(降圧部)の数には特に制限はない。
2つの昇圧部(降圧部)1〜4を縦続接続して電圧の昇
圧(降圧)を行う例を説明したが、縦続接続される昇圧
部(降圧部)の数には特に制限はない。
【0055】また、昇圧部(降圧部)1〜4内のダイオ
ード接続されるトランジスタの段数にも特に制限はな
い。
ード接続されるトランジスタの段数にも特に制限はな
い。
【0056】また、上述した各実施形態では、電位検出
回路12にて、予め定めた第1および第2の基準電圧V
2と昇圧電圧(降圧電圧)とを比較する例を説明した
が、第1および第2の基準電圧V2をプログラマブルに
制御してもよい。
回路12にて、予め定めた第1および第2の基準電圧V
2と昇圧電圧(降圧電圧)とを比較する例を説明した
が、第1および第2の基準電圧V2をプログラマブルに
制御してもよい。
【0057】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第1および第2の昇圧(降圧)手段を縦続接続
し、第1の昇圧(降圧)手段の出力電圧を第2の昇圧
(降圧)手段でさらに昇圧(降圧)するようにしたた
め、回路規模を大きくすることなく、電圧レベルが十分
に高い(低い)昇圧電圧(負電圧)を生成することがで
きる。
れば、第1および第2の昇圧(降圧)手段を縦続接続
し、第1の昇圧(降圧)手段の出力電圧を第2の昇圧
(降圧)手段でさらに昇圧(降圧)するようにしたた
め、回路規模を大きくすることなく、電圧レベルが十分
に高い(低い)昇圧電圧(負電圧)を生成することがで
きる。
【0058】また、本発明によれば、第1および第2の
昇圧(降圧)手段でそれぞれ別個に昇圧電圧(負電圧)
の制御を行うため、電圧変動の少ない昇圧電圧(負電
圧)を生成することができる。
昇圧(降圧)手段でそれぞれ別個に昇圧電圧(負電圧)
の制御を行うため、電圧変動の少ない昇圧電圧(負電
圧)を生成することができる。
【図1】本発明に係る半導体集積装置の第1の実施形態
のブロック図。
のブロック図。
【図2】パルス発生器と電位検出回路の詳細構成を示す
回路図。
回路図。
【図3】(a)〜(d)は図1の半導体集積装置内の各
部の信号波形を示す図。
部の信号波形を示す図。
【図4】本発明に係る半導体集積装置の第2の実施形態
のブロック図。
のブロック図。
【図5】負電圧発生回路の内部構成を示す回路図。
【図6】従来の昇圧回路の概略構成を示す回路図。
【図7】図6の回路の動作を示すタイミング図。
【図8】(a),(b)は昇圧回路の出力電圧を一定に
制御する機能をもつ回路のブロック図。
制御する機能をもつ回路のブロック図。
1 第1の昇圧部 2 第2の昇圧部 3 第1の降圧部 4 第2の降圧部 11 昇圧回路 12 電位検出回路 13 パルス発生器 14 第1のインバータ群 15 第2のインバータ群 16 差動増幅器 17 発振器 31 負電圧発生回路
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B025 AD10 AE00 AE08 5G065 DA07 HA03 JA01 LA01 5H730 BB02 BB03 BB08 DD04 FD01
Claims (7)
- 【請求項1】第1のパルス信号を出力する第1のパルス
発生手段と、 前記第1のパルス信号に基づいて、入力基準電圧を昇圧
する第1の昇圧手段と、 前記第1の昇圧手段の出力電圧を第1の基準電圧に設定
する第1の電圧設定手段と、 第2のパルス信号を出力する第2のパルス発生手段と、 前記第2のパルス信号に基づいて、前記第1の昇圧手段
の出力電圧を昇圧する第2の昇圧手段と、 前記第2の昇圧手段の出力電圧を第1の基準電圧に設定
する第2の電圧設定手段と、 を備えることを特徴とする半導体集積回路。 - 【請求項2】第1のパルス信号を出力する第1のパルス
発生手段と、 前記第1のパルス信号に基づいて、入力基準電圧を昇圧
する第1の昇圧手段と、 前記第1の昇圧手段の出力電圧が第1の基準電圧を上回
ると前記第1のパルス発生手段による前記第1のパルス
信号の出力を停止させ、前記第1の昇圧手段の出力電圧
が前記第1の基準電圧以下になると前記第1のパルス発
生手段から前記第1のパルス信号を出力させる第1の電
圧設定手段と、 第2のパルス信号を出力する第2のパルス発生手段と、 前記第2のパルス信号に基づいて、前記第1の昇圧手段
の出力電圧を昇圧する第2の昇圧手段と、 前記第2の昇圧手段の出力電圧が第2の基準電圧を上回
ると前記第2のパルス発生手段による前記第2のパルス
信号の出力を停止させ、前記第2の昇圧手段の出力電圧
が前記第2の基準電圧以下になると前記第2のパルス発
生手段から前記第2のパルス信号を出力させる第2の電
圧設定手段と、を備えることを特徴とする半導体集積回
路。 - 【請求項3】前記第1および第2の昇圧手段は、 縦続接続された複数のダイオードまたはダイオード接続
されたトランジスタと、 一端に前記第1のパルス信号が印加され、他端が前記複
数のダイオードまたはダイオード接続されたトランジス
タの対応する段間に接続された複数のキャパシタ素子
と、を有することを特徴とする請求項1または2に記載
の半導体集積回路。 - 【請求項4】第1のパルス信号を出力する第1のパルス
発生手段と、 前記第1のパルス信号に基づいて、入力基準電圧を降圧
する第1の降圧手段と、 前記第1の降圧手段の出力電圧を第1の基準電圧に設定
する第1の電圧設定手段と、 第2のパルス信号を出力する第2のパルス発生手段と、 前記第2のパルス信号に基づいて、前記第1の降圧手段
の出力電圧を降圧する第2の降圧手段と、 前記第2の降圧手段の出力電圧を第1の基準電圧に設定
する第2の電圧設定手段と、 を備えることを特徴とする半導体集積回路。 - 【請求項5】第1のパルス信号を出力する第1のパルス
発生手段と、 前記第1のパルス信号に基づいて、入力基準電圧を降圧
する第1の降圧手段と、 前記第1の降圧手段の出力電圧が第1の基準電圧を下回
ると前記第1のパルス発生手段による前記第1のパルス
信号の出力を停止させ、前記第1の降圧手段の出力電圧
が前記第1の基準電圧以上になると前記第1のパルス発
生手段から前記第1のパルス信号を出力させる第1の電
圧設定手段と、 第2のパルス信号を出力する第2のパルス発生手段と、 前記第2のパルス信号に基づいて、前記第1の降圧手段
の出力電圧を降圧する第2の降圧手段と、 前記第2の降圧手段の出力電圧が第2の基準電圧を下回
ると前記第2のパルス発生手段による前記第2のパルス
信号の出力を停止させ、前記第2の降圧手段の出力電圧
が前記第2の基準電圧以上になると前記第2のパルス発
生手段から前記第2のパルス信号を出力させる第2の電
圧設定手段と、を備えることを特徴とする半導体集積回
路。 - 【請求項6】前記第1および第2の降圧手段は、 縦続接続された複数のダイオードまたはダイオード接続
されたトランジスタと、 一端に前記第1のパルス信号が印加され、他端が前記複
数のダイオードまたはダイオード接続されたトランジス
タの段間に接続された複数のキャパシタ素子と、を有す
ることを特徴とする請求項4または5に記載の半導体集
積回路。 - 【請求項7】請求項1〜6のいずれかに記載の半導体集
積回路を内蔵するフラッシュメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34991499A JP2001169538A (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路およびフラッシュメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34991499A JP2001169538A (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路およびフラッシュメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001169538A true JP2001169538A (ja) | 2001-06-22 |
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ID=18406969
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34991499A Pending JP2001169538A (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路およびフラッシュメモリ |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005176590A (ja) * | 2003-12-11 | 2005-06-30 | Samsung Electronics Co Ltd | マルチレベル高電圧発生装置 |
JP2007512798A (ja) * | 2003-11-21 | 2007-05-17 | フェアーチャイルド セミコンダクター コーポレイション | 制御を改善した電力変換装置 |
JP2010244671A (ja) * | 2009-03-19 | 2010-10-28 | Toshiba Corp | 内部電源電圧発生回路 |
-
1999
- 1999-12-09 JP JP34991499A patent/JP2001169538A/ja active Pending
Cited By (5)
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KR101190374B1 (ko) * | 2003-11-21 | 2012-10-11 | 페어차일드 세미컨덕터 코포레이션 | 제어 기능을 갖는 파워 변환기 |
TWI399912B (zh) * | 2003-11-21 | 2013-06-21 | Fairchild Semiconductor | 電力轉換器及在電力轉換器中提供控制之方法 |
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