JP2001169538A - 半導体集積回路およびフラッシュメモリ - Google Patents

Abstract

(57)【要約】 【課題】 電圧レベルの絶対値が大きくて電圧変動の少
ない電圧を生成する。 【解決手段】 本発明の半導体集積回路は、電源電圧Ｖ
ddを昇圧する第１の昇圧部１と、第１の昇圧部１から出
力された電圧Ｖ１をさらに昇圧する第２の昇圧部２とを
備え、第２の昇圧部２から最終的な昇圧電圧Ｖ２が出力
される。第１の昇圧部１は、昇圧回路１１と、電位検出
回路１２と、パルス発生器１３とを有する。複数の昇圧
部１，２を縦続接続し、前段の昇圧部１から出力された
昇圧電圧を利用して、後段の昇圧部２でさらに電圧の昇
圧を行うようにしたため、各昇圧部１，２内の昇圧回路
１１を構成するトランジスタＭ１〜Ｍ３や容量素子Ｃ
１，Ｃ２の段数を増やすことなく、高い電圧レベルの昇
圧電圧を生成することができる。また、各昇圧部ごと
に、それぞれ別個に電圧検出を行って昇圧電圧の電圧制
御を行うようにしたため、昇圧電圧の電圧レベルの変動
を抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電圧を昇圧ま
たは降圧する回路を備えた半導体集積装置に関する。

【０００２】

【従来の技術】不揮発性メモリ等の半導体メモリの内部
には、外部から供給された電源電圧を昇圧する昇圧回路
が設けられている。

【０００３】図６はこの種の従来の昇圧回路の概略構成
を示す回路図、図７は図６の回路の動作を示すタイミン
グ図である。図６の昇圧回路１１は、ダイオード接続さ
れた３段のＭＯＳトランジスタＭ１〜Ｍ３と、隣接する
ＭＯＳトランジスタの間にそれぞれ接続された容量素子
Ｃ１，Ｃ２と、各コンデンサＣ１，Ｃ２の他端側にそれ
ぞれ接続されたインバータ群１４，１５とを有する。

【０００４】各インバータ群１４，１５は、それぞれ２
段のインバータＩＶ１，ＩＶ２で構成され、一方のイン
バータ群１４の初段のインバータＩＶ１にはパルス信号
φが入力され、他方のインバータ群１５の初段のインバ
ータＩＶ１にはパルス信号φの反転信号／φが入力され
る。なお、本明細書では、図面で記号の上にバーを付け
た信号を、その記号の前に「／」をつけて表す。

【０００５】図７の時刻ｔ０のときに、各ＭＯＳトラン
ジスタの接続点Ｎ１，Ｎ２と、昇圧回路の出力端子Ｎ３
とは、それぞれ電圧ＶDDに充電されているものとする。
時刻ｔ１になると、パルス信号φがローレベルからはハ
イレベルに変化し、それに応じて、インバータ群の出力
端とコンデンサＣ１との接続点Ｎ３は０ＶからＶDDに変
化する。このため、接続点Ｎ１は、ＶDDから２ＶDDに向
けて変化し始める。

【０００６】次に、時刻ｔ２になると、インバータ群の
出力端とコンデンサＣ２との接続点Ｎ４の電圧が０Ｖか
らＶDDに変化し、接続点Ｎ２の電圧はＶDD＋ＶDD＝２Ｖ
DDに向けて変化し始める。

【０００７】ただし、ノードＮ１，Ｎ２間には、ゲート
電極とドレイン電極とが短絡されたNMOSトランジスタが
接続されているため、接続点Ｎ１の電位が接続点Ｎ２の
電圧よりも高くなると、このトランジスタを通って、接
続点Ｎ１から接続点Ｎ２に向けて電荷の転送が行われ
る。

【０００８】時刻ｔ３になると、今度は接続点Ｎ２から
出力端子に向かって、同様の転送が行われる。以上の動
作を繰り返すことにより、昇圧回路の電圧は徐々に上昇
する。

【０００９】図８（ａ）は図６の昇圧回路の出力電圧を
一定に制御する機能をもつ回路のブロック図である。図
８の回路は、図６と同様の昇圧回路と、昇圧回路の出力
電圧を検出する電位検出回路と、昇圧回路にパルス信号
を供給するパルス発生回路とを有する。

【００１０】図８の回路において、昇圧回路の出力電圧
が所定の電圧を越えたことが電位検出回路により検出さ
れると、電位検出回路の出力はハイレベルになり、パル
ス発生回路内のＮＯＲゲートの出力がローレベル固定に
なり、パルス発生回路からパルス信号φ，／φが出力さ
れなくなる。これにより、昇圧回路は昇圧動作を停止す
る。

【００１１】昇圧回路の出力端子には不図示の負荷が接
続されているため、昇圧電圧は徐々に低下する。昇圧電
圧が所定の電圧以下になったことが電位検出回路により
検出されると、電位検出回路の出力はローレベルにな
り、パルス発生回路内のＮＯＲゲートは発振回路から出
力された発振信号に応じたパルスを出力する。これによ
り、昇圧回路にパルス信号φ，／φが供給され、昇圧回
路は昇圧動作を再開する。

【００１２】

【発明が解決しようとする課題】最近、集積回路の機能
が複雑になってきたので、種々の回路ブロックを同一チ
ップ内に収納することが多くなってきた。回路ブロック
により、使用する電圧レベルが異なる場合があり、この
ような場合、従来は、図８（ａ）の昇圧回路以外に、図
８（ａ）とは異なる電圧レベルの昇圧電圧を生成する図
８（ｂ）の昇圧回路を同一チップ内に設けて、それぞれ
異なる電圧レベルの昇圧電圧を生成していた。

【００１３】図８（ａ），図８（ｂ）の各昇圧回路はそ
れぞれ別個に動作するため、チップ内での昇圧回路の占
める素子形成面積が大きくなり、昇圧回路以外の回路を
実装可能な面積が制限されるという問題があった。

【００１４】また、昇圧電圧をより高くするには、昇圧
回路内のダイオード接続されたトランジスタの段数を増
やし、それに応じて、容量素子の数も増やす必要があ
り、特に容量素子はチップ内の占有面積が大きいことか
ら、チップの集積度を上げることが難しくなるという問
題があった。

【００１５】このような問題を解決するために、例えば
特開平11-39855号公報には、昇圧電圧の電圧レベルに応
じて、容量素子の接続を切り換えるようにした電源回路
が開示されている。この電源回路では、昇圧電圧の電圧
レベルを可変制御できるという特徴を有するが、同時に
２種以上の電圧を出力しようとする場合、各昇圧電圧に
応じた回路を別個に設ける必要があるため、昇圧回路の
実装面積を削減することはできない。

【００１６】また、特開平10-304653号公報には、クロ
ック生成手段から複数の異なるクロック信号を出力し、
各クロック信号で別個に昇圧回路内の容量素子の充放電
を行う半導体昇圧回路が開示されている。この昇圧回路
の場合、クロック生成手段から出力されるクロック信号
の数を切り替えることにより、昇圧電圧のレベル制御を
行うことができるが、クロック生成手段の構成が複雑に
なるため、昇圧回路の実装面積もそれほど削減できない
という問題がある。

【００１７】また、特開平7-111095号公報には、複数の
昇圧回路を設けて、縦続接続する昇圧回路の数を任意に
切換制御する半導体記憶装置が開示されている。この半
導体記憶装置では、前段の昇圧回路の出力電圧を次段の
昇圧回路に入力して、さらに昇圧を行うため、効率的な
昇圧動作を行うことができるが、最終段の昇圧回路の出
力電圧のみで電圧検出を行っており、各昇圧回路ごとに
は電圧制御を行っていない。このため、複数の安定した
電圧を出力として得ることができない。

【００１８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、電源電圧とは異なる２種類以
上の電圧を小さな面積で生成可能な半導体集積装置を提
供することにある。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の発明は、第１のパルス信号を出力する
第１のパルス発生手段と、前記第１のパルス信号に基づ
いて、入力基準電圧を昇圧する第１の昇圧手段と、前記
第１の昇圧手段の出力電圧を第１の基準電圧に設定する
第１の電圧設定手段と、第２のパルス信号を出力する第
２のパルス発生手段と、前記第２のパルス信号に基づい
て、前記第１の昇圧手段の出力電圧を昇圧する第２の昇
圧手段と、前記第２の昇圧手段の出力電圧を第１の基準
電圧に設定する第２の電圧設定手段と、を備える。

【００２０】また、請求項２の発明は、第１のパルス信
号を出力する第１のパルス発生手段と、前記第１のパル
ス信号に基づいて、入力基準電圧を昇圧する第１の昇圧
手段と、前記第１の昇圧手段の出力電圧が第１の基準電
圧を上回ると前記第１のパルス発生手段による前記第１
のパルス信号の出力を停止させ、前記第１の昇圧手段の
出力電圧が前記第１の基準電圧以下になると前記第１の
パルス発生手段から前記第１のパルス信号を出力させる
第１の電圧設定手段と、第２のパルス信号を出力する第
２のパルス発生手段と、前記第２のパルス信号に基づい
て、前記第１の昇圧手段の出力電圧を昇圧する第２の昇
圧手段と、前記第２の昇圧手段の出力電圧が第２の基準
電圧を上回ると前記第２のパルス発生手段による前記第
２のパルス信号の出力を停止させ、前記第２の昇圧手段
の出力電圧が前記第２の基準電圧以下になると前記第２
のパルス発生手段から前記第２のパルス信号を出力させ
る第２の電圧設定手段と、を備える。

【００２１】請求項１または２の発明では、第１および
第２の昇圧手段を縦続接続し、第１の昇圧手段の出力電
圧を第２の昇圧手段でさらに昇圧するため、１個の昇圧
手段のみで昇圧するよりも、少ない回路規模でより電圧
レベルの高い昇圧電圧を生成することができる。

【００２２】請求項３の発明では、第１および第２の昇
圧手段内のキャパシタ素子の数を増やすことなく、電圧
レベルが十分に高い昇圧電圧を生成することができる。

【００２３】請求項４の発明は、第１のパルス信号を出
力する第１のパルス発生手段と、前記第１のパルス信号
に基づいて、入力基準電圧を降圧する第１の降圧手段
と、前記第１の降圧手段の出力電圧を第１の基準電圧に
設定する第１の電圧設定手段と、第２のパルス信号を出
力する第２のパルス発生手段と、前記第２のパルス信号
に基づいて、前記第１の降圧手段の出力電圧を降圧する
第２の降圧手段と、前記第２の降圧手段の出力電圧を第
１の基準電圧に設定する第２の電圧設定手段と、を備え
る。

【００２４】請求項５の発明は、第１のパルス信号を出
力する第１のパルス発生手段と、前記第１のパルス信号
に基づいて、入力基準電圧を降圧する第１の降圧手段
と、前記第１の降圧手段の出力電圧が第１の基準電圧を
下回ると前記第１のパルス発生手段による前記第１のパ
ルス信号の出力を停止させ、前記第１の降圧手段の出力
電圧が前記第１の基準電圧以上になると前記第１のパル
ス発生手段から前記第１のパルス信号を出力させる第１
の電圧設定手段と、第２のパルス信号を出力する第２の
パルス発生手段と、前記第２のパルス信号に基づいて、
前記第１の降圧手段の出力電圧を降圧する第２の降圧手
段と、前記第２の降圧手段の出力電圧が第２の基準電圧
を下回ると前記第２のパルス発生手段による前記第２の
パルス信号の出力を停止させ、前記第２の降圧手段の出
力電圧が前記第２の基準電圧以上になると前記第２のパ
ルス発生手段から前記第２のパルス信号を出力させる第
２の電圧設定手段と、を備える。

【００２５】請求項４または５の発明では、第１および
第２の降圧手段を縦続接続し、第１の降圧手段の出力電
圧を第２の降圧手段でさらに降圧するため、１個の降圧
手段のみで降圧するよりも、少ない回路規模でより電圧
レベルの低い降圧電圧を生成することができる。

【００２６】請求項６の発明では、第１および第２の降
圧手段内のキャパシタ素子の数を増やすことなく、電圧
レベルが十分に高い降圧電圧を生成することができる。

【００２７】

【発明の実施の形態】以下、本発明に係る半導体集積装
置について、図面を参照しながら具体的に説明する。

【００２８】（第１の実施形態）図１は本発明に係る半
導体集積装置の第１の実施形態のブロック図であり、フ
ラッシュメモリ内部に設けられるものである。図１の半
導体集積装置は、外部から入力された電源電圧Ｖddを昇
圧するものであり、電源電圧Ｖddを昇圧する第１の昇圧
部１と、第１の昇圧部１から出力された電圧Ｖ１をさら
に昇圧する第２の昇圧部２とを備えており、第２の昇圧
部２から最終的な昇圧電圧Ｖ２が出力される。

【００２９】第１の昇圧部１は、昇圧回路（第１の昇圧
手段）１１と、電位検出回路（第１の電圧設定手段）１
２と、パルス発生器（第１のパルス発生手段）１３とを
有する。電位検出回路１２は、昇圧回路１１から出力さ
れた昇圧電圧が第１の基準電圧Ｖ１以内であれば、パル
ス発生器１３にパルス信号を出力させ、昇圧電圧が第１
の基準電圧Ｖ１を超えれば、パルス発生器１３からのパ
ルス信号の出力を停止させる。

【００３０】昇圧回路１１は、図６と同様に構成されて
おり、ダイオード接続された３段のＭＯＳトランジスタ
Ｍ１〜Ｍ３と、隣接するＭＯＳトランジスタの間にそれ
ぞれ接続された容量素子（キャパシタ素子）Ｃ１，Ｃ２
と、各コンデンサＣ１，Ｃ２の他端側にそれぞれ接続さ
れたインバータ群１４，１５とを有する。

【００３１】各インバータ群１４，１５は、それぞれ２
段のインバータＩＶ１，ＩＶ２で構成され、一方のイン
バータ群１４の初段のインバータＩＶ１にはパルス発生
器１３からのパルス信号φが入力され、他方のインバー
タ群１５の初段のインバータＩＶ１にはパルス信号φの
反転信号／φが入力される。

【００３２】電位検出回路１２は、より詳細には、図２
に示すように、差動増幅器１６と、直列接続された抵抗
Ｒ１，Ｒ２とを有する。抵抗Ｒ１の一端には昇圧回路１
１の出力端子が接続され、抵抗Ｒ２の一端は接地されて
いる。差動増幅器１６の(+)入力端子には抵抗Ｒ１，Ｒ
２間の電圧が印加され、(-)入力端子には第１の基準電
圧Ｖ１が印加される。

【００３３】パルス発生器１３は、より詳細には、図２
に示すように、発振器１７と、ＮＯＲゲートＧ１と、イ
ンバータＩＶ３とを有する。電位検出回路１２内の差動
増幅器１６の出力がローレベルのとき、すなわち、昇圧
回路１１の出力電圧が第１の基準電圧Ｖ１以下の場合に
は、差動増幅器１６の出力はローレベルになり、ＮＯＲ
ゲートＧ１は発振器１７からの発振信号を反転出力す
る。したがって、この場合、パルス発生器１３から昇圧
回路１１にパルス信号φ，／φが供給される。

【００３４】一方、差動増幅器１６の出力がハイレベル
のとき、すなわち、昇圧回路１１の出力電圧が第１の基
準電圧Ｖ１を超えている場合には、ＮＯＲゲートＧ１の
出力はハイレベル固定になり、パルス発生器１３はパル
ス信号φ，／φを出力しなくなる。したがって、この場
合、昇圧回路１１は昇圧動作を停止する。

【００３５】第２の昇圧部２は、第１の昇圧部１と同様
に構成され、昇圧回路（第２の昇圧手段）１１と、電位
検出回路（第２の電圧設定手段）１２と、パルス発生器
（第２のパルス発生手段）１３とを有する。

【００３６】図１の半導体集積装置は、複数の昇圧部
１，２を縦続接続し、前段の昇圧部１で昇圧された電圧
を次段の昇圧部２に入力して、その電圧からさらに昇圧
動作を行う点と、各昇圧部１，２ごとに電圧検出を行っ
て昇圧電圧の変動を抑制する点とに特徴がある。

【００３７】図３は図１の半導体集積装置内の各部の信
号波形を示す図であり、図３（ａ）は第１の昇圧部１の
出力電圧Ｖ１の波形、図３（ｂ）は第１の昇圧部１内の
パルス発生器１２の出力Ｓ１の波形、図３（ｃ）は第２
の昇圧部２の出力電圧Ｖ２の波形、図（ｄ）は第２の昇
圧部２内のパルス発生器１２の出力Ｓ２の波形をそれぞ
れ示している。

【００３８】以下、図３を参照して図１の半導体集積回
路の動作を説明する。初期状態では、各昇圧部１，２の
出力電圧が基準電圧以下で、各昇圧部内のパルス発生器
１３がパルス信号を出力しているものとする。この場
合、各昇圧部１，２は、ともに昇圧動作を行う。

【００３９】時刻ｔ１になると、第２の昇圧部２内の電
位検出回路１２は、昇圧回路１１の出力電圧が第２の基
準電圧Ｖ２を超えたことを検出する。これにより、電位
検出回路１２はパルス発生器１３からのパルス信号の発
生を停止させ、昇圧回路１１は昇圧動作を停止する。し
たがって、時刻ｔ１以降、第２の昇圧部２の出力電圧は
徐々に低下する。また、第２の昇圧部２が昇圧動作を停
止したことにより、第１の昇圧部１の負荷が軽くなり、
時刻ｔ１以降、第１の昇圧部１の電圧の上がり方が急峻
になる。

【００４０】時刻ｔ２になると、第１の昇圧部１内の電
位検出回路１２は、昇圧回路１１の出力電圧が第１の基
準電圧Ｖ１を超えたことを検出する。これにより、電位
検出回路１２はパルス発生器１３からのパルス信号の発
生を停止させ、昇圧回路１１は昇圧動作を停止する。し
たがって、時刻ｔ２以降、第１の昇圧部１の出力電圧は
徐々に低下する。

【００４１】時刻ｔ３になると、第２の昇圧部２内の電
位検出回路１２は、昇圧回路１１の出力電圧が第２の基
準電圧Ｖ２以内になったことを検出する。これにより、
電位検出回路１２はパルス発生器１３からパルス信号を
発生させ、昇圧回路１１は昇圧動作を再開する。したが
って、時刻ｔ３以降、第２の昇圧部２の出力電圧は徐々
に上昇する。また、第２の昇圧部２は、第１の昇圧部１
の出力電圧を基準として昇圧動作を行うため、時刻ｔ３
以降、第１の昇圧部１の負荷が重くなり、第１の昇圧部
１の出力電圧の下がり方が急峻になる。

【００４２】時刻ｔ４になると、第１の昇圧部１内の電
位検出回路１２は、昇圧回路１１の出力電圧が第１の基
準電圧Ｖ１以内になったことを検出する。これにより、
電位検出回路１２はパルス発生器１３からパルス信号を
発生させ、昇圧回路１１は昇圧動作を再開する。したが
って、時刻ｔ４以降、第１の昇圧部１の出力電圧は徐々
に上昇する。

【００４３】時刻ｔ５になると、第２の昇圧部２内の電
位検出回路１２は再び、昇圧回路１１の出力電圧が第２
の基準電圧Ｖ２を超えたことを検出する。これにより、
電位検出回路１２はパルス発生器１３からのパルス信号
の発生を停止させ、昇圧回路１１は昇圧動作を停止し、
第２の昇圧部２の出力電圧は徐々に低下するとともに、
第１の昇圧部１の出力電圧の上がり方が急峻になる。

【００４４】以上のような制御により、第１の昇圧部１
の出力電圧は第１の基準電圧Ｖ１にほぼ等しくなり、第
２の昇圧部２の出力電圧は第２の基準電圧Ｖ２にほぼ等
しくなる。

【００４５】このように、第１の実施形態では、複数の
昇圧部１，２を縦続接続し、前段の昇圧部１から出力さ
れた昇圧電圧を利用して、後段の昇圧部２でさらに電圧
の昇圧を行うようにしたため、昇圧部１の出力より高い
電圧を出力するための昇圧部２内の昇圧回路１１を構成
するトランジスタＭ１〜Ｍ３や容量素子Ｃ１，Ｃ２の段
数を、従来に比べて大幅に減らすことができる。

【００４６】（第２の実施形態）第２の実施形態は、昇
圧回路１１の代わりに、負電圧発生回路を縦続接続した
ものである。

【００４７】図４は本発明に係る半導体集積装置の第２
の実施形態のブロック図である。図４の半導体集積装置
は、接地電圧よりも低い負電圧を発生させるものであ
り、接地電圧よりも低い第１の負電圧を生成する第１の
降圧部３と、第１の負電圧に基づいて第１の負電圧より
も低い第２の負電圧を生成する第２の降圧部４とを備え
ている。

【００４８】第１の降圧部３は、負電圧発生回路（第１
の降圧手段）３１と、電位検出回路（第１の電圧設定手
段）１２と、パルス発生器（第１のパルス発生手段）１
３とを有する。電位検出回路１２は、負電圧発生回路３
１から出力された第１の負電圧が第１の基準電圧Ｖ１以
内であれば、パルス発生器１３にパルス信号を出力さ
せ、第１の負電圧が第１の基準電圧Ｖ１を超えれば、パ
ルス発生器１３によるパルス信号の出力を停止させる。
電位検出回路１２は、図２と同様に構成されている。

【００４９】また、第２の降圧部４は、第１の降圧部３
と同様に構成され、負電圧発生回路（第２の降圧手段）
３１と、電位検出回路（第２の電圧設定手段）１２と、
パルス発生器（第２のパルス発生手段）１３とを有す
る。

【００５０】図５は負電圧発生回路３１の内部構成を示
す回路図である。図５の負電圧発生回路３１は、ダイオ
ード接続されたイオード接続された３段のPMOSトランジ
スタＭ４〜Ｍ６と、隣接するPMOSトランジスタの間にそ
れぞれ接続された容量素子Ｃ１，Ｃ２と、各コンデンサ
Ｃ１，Ｃ２の他端側にそれぞれ接続されたインバータ群
１４，１５とを有する。

【００５１】このように、図５の負電圧発生回路３１
は、NMOSトランジスタの代わりにPMOSトランジスタを用
いる点と、初段のPMOSトランジスタに接地電圧を供給す
る点とで、図７に示す昇圧回路と異なっている。

【００５２】図５の負電圧発生回路３１では、コンデン
サＣ１，Ｃ２の各一端に、互いに位相の異なるパルス信
号φ，／φを印加することにより、初段のトランジスタ
Ｍ４に印加された接地電圧を徐々に低下させる。

【００５３】図４の半導体集積装置は、複数の降圧部
３，４を縦続接続し、前段の降圧部３で生成された負電
圧を次段の降圧部４に入力して、その電圧からさらに降
圧動作を行う点と、各降圧部３，４ごとに電圧検出を行
って負電圧の変動を抑制する点とに特徴がある。このよ
うな制御により、第１の実施形態と同様に、負電圧発生
回路３１内のトランジスタや容量素子の段数を増やすこ
となく、十分に低いレベルの降圧電圧を生成することが
できる。

【００５４】上述した第１および第２の実施形態では、
２つの昇圧部（降圧部）１〜４を縦続接続して電圧の昇
圧（降圧）を行う例を説明したが、縦続接続される昇圧
部（降圧部）の数には特に制限はない。

【００５５】また、昇圧部（降圧部）１〜４内のダイオ
ード接続されるトランジスタの段数にも特に制限はな
い。

【００５６】また、上述した各実施形態では、電位検出
回路１２にて、予め定めた第１および第２の基準電圧Ｖ
２と昇圧電圧（降圧電圧）とを比較する例を説明した
が、第１および第２の基準電圧Ｖ２をプログラマブルに
制御してもよい。

【００５７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、第１および第２の昇圧（降圧）手段を縦続接続
し、第１の昇圧（降圧）手段の出力電圧を第２の昇圧
（降圧）手段でさらに昇圧（降圧）するようにしたた
め、回路規模を大きくすることなく、電圧レベルが十分
に高い（低い）昇圧電圧（負電圧）を生成することがで
きる。

【００５８】また、本発明によれば、第１および第２の
昇圧（降圧）手段でそれぞれ別個に昇圧電圧（負電圧）
の制御を行うため、電圧変動の少ない昇圧電圧（負電
圧）を生成することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積装置の第１の実施形態
のブロック図。

【図２】パルス発生器と電位検出回路の詳細構成を示す
回路図。

【図３】（ａ）〜（ｄ）は図１の半導体集積装置内の各
部の信号波形を示す図。

【図４】本発明に係る半導体集積装置の第２の実施形態
のブロック図。

【図５】負電圧発生回路の内部構成を示す回路図。

【図６】従来の昇圧回路の概略構成を示す回路図。

【図７】図６の回路の動作を示すタイミング図。

【図８】（ａ），（ｂ）は昇圧回路の出力電圧を一定に
制御する機能をもつ回路のブロック図。

【符号の説明】

１ 第１の昇圧部 ２ 第２の昇圧部 ３ 第１の降圧部 ４ 第２の降圧部 １１ 昇圧回路 １２ 電位検出回路 １３ パルス発生器 １４ 第１のインバータ群 １５ 第２のインバータ群 １６ 差動増幅器 １７ 発振器 ３１ 負電圧発生回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AD10 AE00 AE08 5G065 DA07 HA03 JA01 LA01 5H730 BB02 BB03 BB08 DD04 FD01

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１のパルス信号を出力する第１のパルス
   発生手段と、 前記第１のパルス信号に基づいて、入力基準電圧を昇圧
   する第１の昇圧手段と、 前記第１の昇圧手段の出力電圧を第１の基準電圧に設定
   する第１の電圧設定手段と、 第２のパルス信号を出力する第２のパルス発生手段と、 前記第２のパルス信号に基づいて、前記第１の昇圧手段
   の出力電圧を昇圧する第２の昇圧手段と、 前記第２の昇圧手段の出力電圧を第１の基準電圧に設定
   する第２の電圧設定手段と、 を備えることを特徴とする半導体集積回路。
2. 【請求項２】第１のパルス信号を出力する第１のパルス
   発生手段と、 前記第１のパルス信号に基づいて、入力基準電圧を昇圧
   する第１の昇圧手段と、 前記第１の昇圧手段の出力電圧が第１の基準電圧を上回
   ると前記第１のパルス発生手段による前記第１のパルス
   信号の出力を停止させ、前記第１の昇圧手段の出力電圧
   が前記第１の基準電圧以下になると前記第１のパルス発
   生手段から前記第１のパルス信号を出力させる第１の電
   圧設定手段と、 第２のパルス信号を出力する第２のパルス発生手段と、 前記第２のパルス信号に基づいて、前記第１の昇圧手段
   の出力電圧を昇圧する第２の昇圧手段と、 前記第２の昇圧手段の出力電圧が第２の基準電圧を上回
   ると前記第２のパルス発生手段による前記第２のパルス
   信号の出力を停止させ、前記第２の昇圧手段の出力電圧
   が前記第２の基準電圧以下になると前記第２のパルス発
   生手段から前記第２のパルス信号を出力させる第２の電
   圧設定手段と、を備えることを特徴とする半導体集積回
   路。
3. 【請求項３】前記第１および第２の昇圧手段は、 縦続接続された複数のダイオードまたはダイオード接続
   されたトランジスタと、 一端に前記第１のパルス信号が印加され、他端が前記複
   数のダイオードまたはダイオード接続されたトランジス
   タの対応する段間に接続された複数のキャパシタ素子
   と、を有することを特徴とする請求項１または２に記載
   の半導体集積回路。
4. 【請求項４】第１のパルス信号を出力する第１のパルス
   発生手段と、 前記第１のパルス信号に基づいて、入力基準電圧を降圧
   する第１の降圧手段と、 前記第１の降圧手段の出力電圧を第１の基準電圧に設定
   する第１の電圧設定手段と、 第２のパルス信号を出力する第２のパルス発生手段と、 前記第２のパルス信号に基づいて、前記第１の降圧手段
   の出力電圧を降圧する第２の降圧手段と、 前記第２の降圧手段の出力電圧を第１の基準電圧に設定
   する第２の電圧設定手段と、 を備えることを特徴とする半導体集積回路。
5. 【請求項５】第１のパルス信号を出力する第１のパルス
   発生手段と、 前記第１のパルス信号に基づいて、入力基準電圧を降圧
   する第１の降圧手段と、 前記第１の降圧手段の出力電圧が第１の基準電圧を下回
   ると前記第１のパルス発生手段による前記第１のパルス
   信号の出力を停止させ、前記第１の降圧手段の出力電圧
   が前記第１の基準電圧以上になると前記第１のパルス発
   生手段から前記第１のパルス信号を出力させる第１の電
   圧設定手段と、 第２のパルス信号を出力する第２のパルス発生手段と、 前記第２のパルス信号に基づいて、前記第１の降圧手段
   の出力電圧を降圧する第２の降圧手段と、 前記第２の降圧手段の出力電圧が第２の基準電圧を下回
   ると前記第２のパルス発生手段による前記第２のパルス
   信号の出力を停止させ、前記第２の降圧手段の出力電圧
   が前記第２の基準電圧以上になると前記第２のパルス発
   生手段から前記第２のパルス信号を出力させる第２の電
   圧設定手段と、を備えることを特徴とする半導体集積回
   路。
6. 【請求項６】前記第１および第２の降圧手段は、 縦続接続された複数のダイオードまたはダイオード接続
   されたトランジスタと、 一端に前記第１のパルス信号が印加され、他端が前記複
   数のダイオードまたはダイオード接続されたトランジス
   タの段間に接続された複数のキャパシタ素子と、を有す
   ることを特徴とする請求項４または５に記載の半導体集
   積回路。
7. 【請求項７】請求項１〜６のいずれかに記載の半導体集
   積回路を内蔵するフラッシュメモリ。