JP4511001B2 - 不揮発性強誘電体メモリ装置及びその製造方法 - Google Patents
不揮発性強誘電体メモリ装置及びその製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、不揮発性強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術に係る不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ドレインは前記ビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のソースに連結され、第２端子は前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移して、書込みモードが始まる。次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位とされる。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後には、特に破壊されたデータは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
図４は従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、ほぼ矩形の領域に単位セルを多数マトリックス状に配置したアレイからなり、その矩形領域の図面上下側の一部を参照セルアレイ部４２に割り当てて構成されるメインセルアレイ部４１と、メインセルアレイ部４１の図面上左側に沿って形成され、メインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３と、メインセルアレイ部４１の参照セルアレイを割り当てた箇所に沿って形成されるセンシングアンプ部４４とで構成されている。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加するためのものである。センシングアンプ部４４は複数のセンシングアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１２】
このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて説明する。
図５は従来不揮発性強誘電体メモリ装置のセルアレイの構成図である。
図５に示すように、メインセルアレイはＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインとを対として構成させている。
【００１３】
従来の１Ｔ／１Ｃの基本構造は一つのトランジスタと一つの強誘電体とが直列に連結され、トランジスタのゲートはワードラインに連結され、ドレインはビットラインに連結されている。そして、強誘電体キャパシタの一方の電極はプレートラインＰ／Ｌに連結され、他方の電極はトランジスタのソースに連結される。ここで、参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿１，ＲＰＬ＿１とＲＷＬ＿２，ＲＰＬ＿２とする。
【００１４】
メインセルワードラインＷＬ＿Ｎ−１とメインセルプレートラインＰＬ＿Ｎ−１が活性化されると、参照セルワードラインＲＷＬ＿１と参照セルプレートラインＲＰＬ＿１も活性化される。従って、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【００１５】
一方、メインセルワードラインＷＬ＿ＮとメインセルプレートラインＰＬ＿Ｎが活性化されると、参照セルワードラインＲＷＬ＿２と参照セルプレートラインＲＰＬ＿２もまた活性化される。従って、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。
ここで、参照セルによる参照レベルＲＥＦはメインセルによるビットラインレベルのＢ＿Ｈ（ハイ)とＢ＿Ｌ（ロー)との間に存在する。
【００１６】
参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｌとの間にするためには、参照セルの動作方法によって二つの方法が考えられる。
【００１７】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、その際、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、その際、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
このように、従来技術の不揮発性強誘電体メモリ装置は二つの方法を用いることにより、センスアンプ部４４にて必要とされる参照電圧を作り出していた。
【００１８】
【発明が解決しようとする課題】
上記のような従来不揮発性強誘電体メモリ装置は次のような問題点があった。第一に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を作るために第一の方法、つまり参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより小さくする場合は、参照セルのキャパシタはメインセルのキャパシタに比べて過度なスイッチング、つまり破壊動作が行われるので、疲労現象が発生し、参照電圧を不安定にさせる要因として作用する。
第二に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を作るために第二の方法、つまり参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより大きくする場合は、疲労現象は少ないが、キャパシタのサイズを大きくしなければならない問題がある。
【００１９】
本発明は上記した従来技術の問題点を解決するためになされたものであって、スイッチング動作の繰り返しによる疲労現象を減少させると共に、動作電圧を低め、動作速度を高くすることのできる不揮発性強誘電体メモリ装置及びその製造方法を提供することにその目的がある。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、一方向に形成された複数のワードライン、互いに一定の間隔を有してワードラインを横切る方向に対として形成される複数のコントロールラインとセンシングライン、各対のコントロールラインとセンシングラインとの間に形成され、ドレインに電源電圧が印加され、ゲート絶縁膜が強誘電性物質からなる第１トランジスタ、ドレインがそれぞれのセンシングラインに連結され、ソースは第１トランジスタのソースに連結され、ゲートはワードラインに連結される第２トランジスタ、ドレインがそれぞれのコントロールラインに連結され、ソースは第１トランジスタのゲートに連結され、ゲートはワードラインに連結される第３トランジスタを含むことを特徴とする。
【００２１】
本発明の不揮発性強誘電体メモリ装置の製造方法は、半導体基板内に所定の深さに第１絶縁層を形成し、基板の表面から第１絶縁層の両先端に至る第２絶縁層を形成して、半導体基板を第１基板と第２基板とに区画する工程、第１基板上に強誘電性物質を介在して第１ゲート電極を形成する工程、第１基板の両側の第２基板上にそれぞれゲート絶縁膜を介在して、第２ゲート電極と第３ゲート電極を形成する工程、第１ゲート電極の両側の第１基板内に第１基板と反対導電型の第１ソース／ドレイン領域を形成する工程、第２、第３ゲート電極の両側の第２基板内に第２基板と反対導電型の第２、第３ソース／ドレイン領域をそれぞれ形成する工程、第１ソース不純物領域の一方側の第１基板内に第１基板と同一導電型の第１不純物領域を形成する工程を備えることを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明実施形態の不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図６は本不揮発性強誘電体メモリ装置による単位セルの構成図である。
図６に示すように、行方向に形成されるワードラインＷ／Ｌと、列方向に形成され、互いに一定の間隔を有するセンシングライン及びコントロールラインと、ドレインに電源電圧が印加され、ゲート誘電物質として強誘電性物質を用いる第１トランジスタＴ１と、ドレインがセンシングラインに連結され、ソースが第１トランジスタＴ１のソースに連結され、ゲートはワードラインに連結される第２トランジスタＴ２と、ドレインがコントロールラインに連結され、ソースは第１トランジスタＴ１のゲートに連結され、ゲートはワードラインに連結される第３トランジスタＴ３とで構成されている。
ここで、第１トランジスタＴ１はゲート絶縁膜が強誘電性物質からなる強誘電体ＮＭＯＳトランジスタであり、第２、第３トランジスタＴ２、Ｔ３はゲート絶縁膜が通常のゲート絶縁物質からなるＮＭＯＳトランジスタである。また、上記のようにセンシングラインとコントロールラインとは一対として形成され、実際にはこの対とされたラインが多数平行して配置されている。ワードラインも同様に多数平行に配置されている。
【００２３】
このように構成された本発明の不揮発性強誘電体メモリ装置の動作を以下に説明する。
まず、書込みモード時にはワードラインが「ロー」から「ハイ」に活性化されて第２、第３トランジスタＴ２、Ｔ３が活性化される。このとき、センシングラインＳＬとコントロールラインＣＬとの間には強誘電体の分極反転以上の臨界電圧を加える。従って、臨界電圧が第２トランジスタＴ２のソースのノードＮ１と第３トランジスタＴ３のソースのノードＮ２とへ伝達される。
【００２４】
ノードＮ１へ伝達された電圧は第１トランジスタＴ１のソース及び基板に加えられ、ノードＮ２へ伝達された電圧は第１トランジスタＴ１のゲートに加えられる。周知のように、ＦＥＴトランジスタのゲートと基板の間のゲート絶縁膜はかなり薄く、ソースを介して基板に加えられる電圧と絶縁膜を挟んだゲートとに電圧が加わる際の印加電圧の向きによって、すなわち、第１トランジスタＴ１の強誘電性物質はゲートと基板電圧によって分極方向が決定される。基板の電圧がゲートの電圧より高い場合は、ロジック「ロー」、つまり「０」が格納され、基板の電圧がゲートの電圧より低い場合はロジック「ハイ」、つまり「１」が格納される。
【００２５】
一方、図７ａ及び７ｂと図８ａ及び８ｂはロジック「０」及びロジック「１」の格納状態を示す二つの実施形態を示すものである。
ここで、図７ａと図８ａはロジック「０」の格納状態を示し、図７ｂと図８ｂはロジック「１」の格納状態を示す。
【００２６】
一方、読み出しモード時は、第１トランジスタＴ１のドレインに１／２Ｖｃｃ程度の電源電圧をかけた状態でワードラインを「ロー」から「ハイ」に活性化させた後、一旦、センシングラインＳＬとコントロールラインＣＬをそれぞれ接地レベル或いは一定のレベルにプルダウン及び等電位化させる。
センシングラインＳＬとコントロールラインＣＬはセンシングアンプ（図示せず）の入力に用いられる。
【００２７】
コントロールラインに参照電圧を載せるためには、コントロールラインを参照レベル発生回路（図示せず）又は参照セル（図示せず）に連結させる。従って、第１トランジスタＴ１の極性に従って第１トランジスタＴ１に流れる電流が異なり、センシングラインとコントロールラインに現れる電圧レベルが異なるようになる。センシングラインとコントロールラインに現れる電圧レベルはセンシングアンプによって増幅され出力される。即ち、第１トランジスタＴ１にロジック「０」が格納された場合は、センシングラインのレベルがコントロールラインのレベルに比べて低く、第１トランジスタＴ１にロジック「１」が格納された場合は、センシングラインのレベルがコントロールラインのレベルに比べて高くなる。すなわち、従来のように、格納されたデータを読み出すときに、データを破壊する必要がない。したがって、強誘電体の特性が劣化することがない。また、データが破壊されないので、データを復する動作も不要となる。
【００２８】
図９は本不揮発性強誘電体メモリ装置のセル配列図である。
図９に示すように、本発明の不揮発性強誘電体メモリ装置のセルは折り返し形態に配列される。図に示すように、コントロールラインＣＬとセンシングラインＳＬとが対となり、複数対のコントロールライン及びセンシングラインが形成される。そして、各センシングライン毎にセンシングアンプが連結される。
【００２９】
図１０は本発明の第１実施形態に係る不揮発性強誘電体メモリ素子の断面構造図である。
図１０に示すように、本実施形態における半導体基板は第１，第２の二つに分けられ、第２半導体基板１１ｂの中に絶縁層１２，１４で区画した領域内に第１半導体基板１１ａが配置された形状とされている。絶縁層１２は第１半導体基板１１ａの底に形成され、絶縁層１４は第１半導体基板１１ａの両側面に形成されている。第１半導体基板１１ａ上には強誘電性物質１５を介在して第１ゲート電極１６が形成され、第１基板１１ａの第１ゲート電極１６の両側に第１半導体基板１１ａと反対導電型の第１ソース／ドレイン領域２０ａ／２０ｂが形成されている。すなわち、第１半導体基板１１ａに第１トランジスタが形成されている。一方、第１半導体基板１１ａの外側、すなわち双方の絶縁層１４の両側の第２半導体基板１１ｂ上にそれぞれゲート絶縁膜１７ａを介在して第２、第３ゲート電極１８ａ、１８ｂを形成し、それぞれのゲート電極の両側に第２半導体基板と反対導電型の第２、第３ソース／ドレイン領域２１ａ／２１ｂ、２２ａ／２２ｂを形成させている。すなわち、第２半導体基板に第２，第３トランジスタが形成されている。さらに、第１半導体基板１１ａの第１ソース領域２０ａに接して第１半導体基板１１ａと同一導電型の第１不純物領域２３が形成されている。
【００３０】
ここで、絶縁層１２、１４は第１半導体基板１１ａの底面に形成された第１絶縁層１２と、第１絶縁層１２の両先端と連結されるように、第１半導体基板１１ａの両側面に形成されたトレンチタイプの第２絶縁層１４とで構成される。第１絶縁層１２は第１半導体基板１１ａと反対導電型の不純物を注入する方法を用いて形成する。
【００３１】
そして、第１ドレイン領域２０ｂには電源電圧が印加される第１配線層２４ａが構成され、第１ソース領域２０ａと第２ソース領域２１ａとを電気的に連結する第２配線層２４ｂがさらに構成され、第１ゲート電極１６と第３ソース領域２２ａとを電気的に連結する第３配線層（図示せず）がさらに構成される。この際、第１ドレイン領域２０ｂには１／２Ｖｃｃ程度の電源電圧が印加される。
【００３２】
上記したように、第１ゲート電極１６、第１ソース／ドレイン領域２０ａ／２０ｂ及び第１ゲート電極１６と第１半導体基板１１ａとの間に介在された強誘電性物質１５により第１トランジスタＴ１が構成される。このように、第１トランジスタＴ１が形成される第１半導体基板１１ａは、絶縁層１２及びトレンチタイプの第２絶縁層１４によって第２半導体基板１１ｂと完全に分離されている。
【００３３】
即ち、第１トランジスタＴ１の内部基板の第１半導体基板１１ａは外部基板の第２半導体基板１１ｂと第１絶縁層１２及び第２絶縁層１４によって分離されているため、第１半導体基板１１ａのバイアスを調節するためには、各セル毎に第１半導体基板１１ａと反対導電型の第１不純物領域２３が別に必要とされる。
【００３４】
第１ドレイン領域２０ｂには外部の電源電圧原のＣＰＷＲ端が連結される。
従って、図６に示すノードＮ１に「ハイ」電圧が印加されると、内部基板の第１半導体基板１１ａには「ハイ」電圧が伝達されるが、外部基板の第２半導体基板１１ｂとは第１、第２絶縁層１２、１４によって分離された形態となる。
第１トランジスタＴ１のゲートはノードＮ２に連結され、ソースはノードＮ１と連結される。従って、ノードＮ１によって内部基板の第１半導体基板１１ａのバイアスが調節される。
【００３５】
このように構成された本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の製造方法を以下に説明する。
図１１ａ〜１１ｅは本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の製造工程の断面図である。
図１１ａに示すように、第１導電型半導体基板１１の所定の深さに不純物イオン注入によって第１絶縁層１２を形成する。以後、第１絶縁層１２の両先端に接するように、半導体基板１１を所定の深さにエッチングしてトレンチ１３を形成する。
【００３６】
図１１ｂに示すように、トレンチ１３内に絶縁物質を埋め込み、第２絶縁層１４を形成すると、第１導電型半導体基板１１は第１絶縁層１２及び第２絶縁層１４によって電気的に分離される。ここで、便宜上、第１絶縁層１２及び第２絶縁層１４の内側に形成された半導体基板を第１半導体基板１１ａと定義し、外側に形成された半導体基板を第２半導体基板１１ｂと定義する。
【００３７】
図１１ｃに示すように、第１半導体基板１１ａ上に強誘電性物質１５を介在して第１ゲート電極１６を形成し、第１半導体基板１１ａの両側の第１、第２絶縁層１２、１４により区画される第２半導体基板１１ｂ上にはそれぞれ通常のゲート絶縁物質１７ａを用いて、第２、第３ゲート電極１８ａ、１８ｂを形成する。
【００３８】
図１１ｄに示すように、第１ゲート電極１６の一方側のソース領域が形成される部位の第１半導体基板１１ａの所定部位をマスク物質１９にマスキングした後、第１、第２半導体基板１１ａ、１１ｂと反対導電型の不純物を注入する。
従って、第１ゲート電極１６の両側の第１半導体基板１１ａの表面内には第１ソース／ドレイン領域２０ａ／２０ｂが形成され、第２ゲート電極１８ａの両側の第２半導体基板１１ｂの表面内には第２ソース／ドレイン領域２１ａ／２１ｂが形成され、第３ゲート電極１８ｂの両側の第２半導体基板１１ｂの表面内には第３ソース／ドレイン領域２２ａ／２２ｂが形成される。
【００３９】
以後、図１１ｅに示すように、マスク物質１９を除去した後、その部分にのみ選択的にイオン注入を行い、第１半導体基板１１ａと同一導電型の第１不純物領域２３を形成する。この際、第１、第２半導体基板１１ａ、１１ｂはＰ導電型であり、ソース／ドレイン領域はＮ導電型である。
【００４０】
以後、第１ドレイン領域２０ｂへ電源電圧を伝達するための第１配線層２４ａを形成し、第１ソース領域２０ａと第２ソース領域２１ａとを電気的に連結する第２配線層２４ｂを形成する。また、図面には図示しないが、第１ゲート電極１６と第３ソース領域２２ａとを電気的に連結する第３配線層（図示せず）を形成する工程がさらに備えられる。
【００４１】
一方、図１２は本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の断面構造図である。
図１２に示すように、本発明の第２実施形態に係る不揮発性強誘電体メモリ装置は本発明の第１実施形態の断面構造と同様であり、第１ドレイン領域２０ｂ内に第１半導体基板１１ａと同一導電型の第２不純物領域２３ａを形成したことが第１実施形態と異なる点である。この第２不純物領域２３ａには電源電圧１／２Ｖｃｃが印加される。
【００４２】
第２不純物領域２３ａと第１ドレイン領域２０ｂとはＰＮダイオード形態に構成されるので、第２不純物領域２３ａに印加される電源電圧は第１半導体基板１１ａまで伝達される。しかし、第１、第２絶縁層１２、１４によって、接地レベルの第２半導体基板１１ｂまでは伝達されない。すなわち、第１半導体基板１１ａに「ハイ」電圧が誘起されても、第１ドレイン領域２０ｂによって第２不純物領域２３ａへは伝達されない。従って、第１半導体基板１１ａに誘起された電圧と電源電圧とは互いに分離される。
【００４３】
このような本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の製造工程を以下に説明する。
図１３ａ〜１３ｅは本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の製造工程の断面図である。
ここで、図１３ａ〜図１３ｄは本発明の第１実施形態を示す図１１ａ〜図１１ｄと同様であるので、その説明は省略する。
【００４４】
図１３ｄに示すように、それぞれ第１、第２ソース／ドレイン領域２０ａ／２０ｂ、２１ａ／２１ｂ及び第３ソース／ドレイン領域２２ａ／２２ｂを形成した後、マスク物質１９を除去する。
【００４５】
以後、図１３ｅに示すように、第１ドレイン領域２０ｂ及びマスク物質１９が除去された領域が露出されるようにマスキングした後、不純物イオン注入を行い、第１半導体基板１１ａと同一導電型の第１不純物領域２３及び第２不純物領域２３ａを形成する。そして、第２不純物領域２３ａに電源電圧を伝達するための第１配線層２４ａを形成し、第１ソース領域２０ａと第２ソース領域２１ａとを電気的に連結する第２配線層２４ｂを形成する。また、図示しないが、第１ゲート電極１６と第３ソース領域２２ａとを電気的に連結する第３配線層を形成する工程がさらに備えられる。
【００４６】
次に、図１４は本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の断面構造図である。
本発明の第３実施形態は半導体基板にウェルが形成された構造を有する。
即ち、図１４に示すように、第１導電型半導体基板４１と、第１導電型半導体基板４１の表面内の所定の深さまで形成された第１導電型ウェル領域４２と、一定の間隔を置いて第１導電型ウェル領域４２を垂直方向に分離する第１、第２絶縁層４３ａ、４４ａと、第１絶縁層４３ａと第２絶縁層４４ａとの間の第１導電型ウェル領域４２上に、強誘電性物質４５を介在して形成された第１ゲート電極４６と、第１ゲート電極４６が形成された第１導電型ウェル領域４２の両側の第１、第２絶縁層４３ａ、４４ａによって分離される他のウェル領域上に、それぞれ通常のゲート絶縁膜４７を介在して形成された第２、第３ゲート電極４８ａ、４８ｂと、第１ゲート電極４６の両側の第１導電型ウェル領域４２内に形成される第１ソース／ドレイン領域４９ａ／４９ｂと、第２、第３ゲート電極４８ａ、４８ｂの両側のウェル領域内に形成される第２、第３ソース／ドレイン領域５０ａ／５０ｂ、５１ａ／５１ｂとで構成されている。
【００４７】
ここで、第１ドレイン領域４９ｂには電源電圧が印加される第１配線層５２ａが構成され、第１ソース領域４９ａと第２ソース領域５０ａとを電気的に連結する第２配線層５２ｂがさらに構成され、第１ゲート電極４６と第３ソース領域５１ａとを電気的に連結する第３配線層（図示せず）がさらに構成されている。そして、第１、第２絶縁層４３ａ、４４ａはトレンチタイプを含む。
【００４８】
本発明の第３実施形態は第１トランジスタＴ１及び第２、第３トランジスタＴ２、Ｔ３が同様の構造を有する。即ち、第１、第２実施形態では第１半導体基板１１ａのバイアスを調節するために、各セル毎に第１半導体基板１１ａと同一導電型の不純物領域２３を形成したが、本発明の第３実施形態では不純物領域を形成しない。単に、第１トランジスタＴ１のゲート電極は強誘電性物質のゲート絶縁膜を有し、第２、第３トランジスタＴ２、Ｔ３のゲート電極は通常のゲート絶縁膜を有する違いがあるだけである。
【００４９】
このように構成された本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の製造方法を以下に説明する。
図１５ａ〜１５ｄは本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の製造方法を説明するための工程断面図である。
図１５ａに示すように、第１導電型半導体基板４１の表面から所定の深さに第１導電型のウェル領域４２を形成する。その後、ウェル領域４２の半導体基板４１を所定の深さにエッチングして、第１、第２トレンチ４３、４４を形成する。
【００５０】
図１５ｂに示すように、第１、第２トレンチ４３、４４に絶縁物質を埋め込み、第１、第２絶縁層４３ａ、４４ａを形成する。従って、第１、第２絶縁層４３ａ、４４ａによってウェル領域４２は垂直方向に分離される。
【００５１】
図１５ｃに示すように、第１絶縁層４３ａと第２絶縁層４４ａとの間のウェル領域４２上に強誘電性物質４５を介在して第１ゲート電極４６を形成し、第１ゲート電極４６が形成されたウェル領域４２の両側の第１、第２絶縁層４３ａ、４４ａにより分離される他のウェル領域上にそれぞれ通常のゲート絶縁膜４７を介在して、第２、第３ゲート電極４８ａ、４８ｂを形成する。
【００５２】
図１５ｄに示すように、第１、第２ゲート電極４６、４８ａ及び第３ゲート電極４８ｂをマスクに用いた不純物イオン注入によって、第１ゲート電極４６の両側のウェル領域４２内に第１ソース／ドレイン領域４９ａ／４９ｂを形成する。同時に、第２、第３ゲート電極４８ａ、４８ｂの両側のウェル領域４２内にも第２、第３ソース／ドレイン領域５０ａ／５０ｂ、５１ａ／５１ｂを形成する。以後、第１ドレイン領域４９ｂに電源電圧を伝達するための第１配線層５２ａを形成し、第１ソース領域４９ａと第２ソース領域５０ａとを電気的に連結する第２配線層５２ｂを形成する。また、図示しないが、第１ゲート電極４６と第３ソース領域５１ａとを電気的に連結する第３配線層を形成する工程がさらに備えられる。
【００５３】
【発明の効果】
以上で詳述したように、本発明の不揮発性強誘電体メモリ装置は次のような効果がある。
破壊的でない方法によりメモリセルを動作させるため、過度なスイッチング動作にも係わらず、強誘電体の劣化特性を減少させることができる。
また、読み出し時にデータが破壊されないので、破壊されたデータを復する必要がないので、その分動作速度を向上させることができる。
さらに、二つのＮＭＯＳトランジスタを構成させているので、動作電圧を減少させ且つ動作速度を向上させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】従来不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成ブロック図。
【図５】従来不揮発性強誘電体メモリ装置のセルアレイの構成図。
【図６】本発明の不揮発性強誘電体メモリ装置による単位セルの構成図。
【図７ａ】〜
【図７ｂ】ロジック「０」及びロジック「０」の格納状態を示す図面。
【図８ａ】〜
【図８ｂ】図７ａ及び図７ｂとは異なるロジック「０」及びロジック「０」の格納状態を示す図面。
【図９】本発明の不揮発性強誘電体メモリ装置のセル配列図。
【図１０】本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の断面構造図。
【図１１ａ】〜
【図１１ｅ】本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の製造工程を示す断面図。
【図１２】本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の断面構造図。
【図１３ａ】〜
【図１３ｅ】本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の製造工程を示す断面図。
【図１４】本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の断面構造図。
【図１５ａ】〜
【図１５ｄ】本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の製造工程を示す断面図。
【符号の説明】
１１ａ、１１ｂ：第１、第２半導体基板
４１：第１導電型半導体基板
１２、４３ａ：第１絶縁層
１４、４４ａ：第２絶縁層
１５、４５：強誘電性物質
１６、４６：第１ゲート電極
１７ａ、４７：ゲート絶縁膜
１８ａ、１８ｂ：第２、第３ゲート電極
１９：マスク物質
２０ａ／２０ｂ、４９ａ／４９ｂ：第１ソース／ドレイン領域
２１ａ／２１ｂ、５０ａ／５０ｂ：第２ソース／ドレイン領域
２２ａ／２２ｂ、５１ａ／５１ｂ：第３ソース／ドレイン領域
２３、２３ａ：第１、第２不純物領域
２４ａ、２４ｂ：第１、第２配線層
【発明の属する技術分野】
本発明は半導体装置に係り、特に、不揮発性強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術に係る不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ドレインは前記ビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のソースに連結され、第２端子は前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移して、書込みモードが始まる。次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位とされる。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後には、特に破壊されたデータは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
図４は従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、ほぼ矩形の領域に単位セルを多数マトリックス状に配置したアレイからなり、その矩形領域の図面上下側の一部を参照セルアレイ部４２に割り当てて構成されるメインセルアレイ部４１と、メインセルアレイ部４１の図面上左側に沿って形成され、メインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３と、メインセルアレイ部４１の参照セルアレイを割り当てた箇所に沿って形成されるセンシングアンプ部４４とで構成されている。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加するためのものである。センシングアンプ部４４は複数のセンシングアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１２】
このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて説明する。
図５は従来不揮発性強誘電体メモリ装置のセルアレイの構成図である。
図５に示すように、メインセルアレイはＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインとを対として構成させている。
【００１３】
従来の１Ｔ／１Ｃの基本構造は一つのトランジスタと一つの強誘電体とが直列に連結され、トランジスタのゲートはワードラインに連結され、ドレインはビットラインに連結されている。そして、強誘電体キャパシタの一方の電極はプレートラインＰ／Ｌに連結され、他方の電極はトランジスタのソースに連結される。ここで、参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿１，ＲＰＬ＿１とＲＷＬ＿２，ＲＰＬ＿２とする。
【００１４】
メインセルワードラインＷＬ＿Ｎ−１とメインセルプレートラインＰＬ＿Ｎ−１が活性化されると、参照セルワードラインＲＷＬ＿１と参照セルプレートラインＲＰＬ＿１も活性化される。従って、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【００１５】
一方、メインセルワードラインＷＬ＿ＮとメインセルプレートラインＰＬ＿Ｎが活性化されると、参照セルワードラインＲＷＬ＿２と参照セルプレートラインＲＰＬ＿２もまた活性化される。従って、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。
ここで、参照セルによる参照レベルＲＥＦはメインセルによるビットラインレベルのＢ＿Ｈ（ハイ)とＢ＿Ｌ（ロー)との間に存在する。
【００１６】
参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｌとの間にするためには、参照セルの動作方法によって二つの方法が考えられる。
【００１７】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、その際、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、その際、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
このように、従来技術の不揮発性強誘電体メモリ装置は二つの方法を用いることにより、センスアンプ部４４にて必要とされる参照電圧を作り出していた。
【００１８】
【発明が解決しようとする課題】
上記のような従来不揮発性強誘電体メモリ装置は次のような問題点があった。第一に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を作るために第一の方法、つまり参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより小さくする場合は、参照セルのキャパシタはメインセルのキャパシタに比べて過度なスイッチング、つまり破壊動作が行われるので、疲労現象が発生し、参照電圧を不安定にさせる要因として作用する。
第二に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を作るために第二の方法、つまり参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより大きくする場合は、疲労現象は少ないが、キャパシタのサイズを大きくしなければならない問題がある。
【００１９】
本発明は上記した従来技術の問題点を解決するためになされたものであって、スイッチング動作の繰り返しによる疲労現象を減少させると共に、動作電圧を低め、動作速度を高くすることのできる不揮発性強誘電体メモリ装置及びその製造方法を提供することにその目的がある。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、一方向に形成された複数のワードライン、互いに一定の間隔を有してワードラインを横切る方向に対として形成される複数のコントロールラインとセンシングライン、各対のコントロールラインとセンシングラインとの間に形成され、ドレインに電源電圧が印加され、ゲート絶縁膜が強誘電性物質からなる第１トランジスタ、ドレインがそれぞれのセンシングラインに連結され、ソースは第１トランジスタのソースに連結され、ゲートはワードラインに連結される第２トランジスタ、ドレインがそれぞれのコントロールラインに連結され、ソースは第１トランジスタのゲートに連結され、ゲートはワードラインに連結される第３トランジスタを含むことを特徴とする。
【００２１】
本発明の不揮発性強誘電体メモリ装置の製造方法は、半導体基板内に所定の深さに第１絶縁層を形成し、基板の表面から第１絶縁層の両先端に至る第２絶縁層を形成して、半導体基板を第１基板と第２基板とに区画する工程、第１基板上に強誘電性物質を介在して第１ゲート電極を形成する工程、第１基板の両側の第２基板上にそれぞれゲート絶縁膜を介在して、第２ゲート電極と第３ゲート電極を形成する工程、第１ゲート電極の両側の第１基板内に第１基板と反対導電型の第１ソース／ドレイン領域を形成する工程、第２、第３ゲート電極の両側の第２基板内に第２基板と反対導電型の第２、第３ソース／ドレイン領域をそれぞれ形成する工程、第１ソース不純物領域の一方側の第１基板内に第１基板と同一導電型の第１不純物領域を形成する工程を備えることを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明実施形態の不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図６は本不揮発性強誘電体メモリ装置による単位セルの構成図である。
図６に示すように、行方向に形成されるワードラインＷ／Ｌと、列方向に形成され、互いに一定の間隔を有するセンシングライン及びコントロールラインと、ドレインに電源電圧が印加され、ゲート誘電物質として強誘電性物質を用いる第１トランジスタＴ１と、ドレインがセンシングラインに連結され、ソースが第１トランジスタＴ１のソースに連結され、ゲートはワードラインに連結される第２トランジスタＴ２と、ドレインがコントロールラインに連結され、ソースは第１トランジスタＴ１のゲートに連結され、ゲートはワードラインに連結される第３トランジスタＴ３とで構成されている。
ここで、第１トランジスタＴ１はゲート絶縁膜が強誘電性物質からなる強誘電体ＮＭＯＳトランジスタであり、第２、第３トランジスタＴ２、Ｔ３はゲート絶縁膜が通常のゲート絶縁物質からなるＮＭＯＳトランジスタである。また、上記のようにセンシングラインとコントロールラインとは一対として形成され、実際にはこの対とされたラインが多数平行して配置されている。ワードラインも同様に多数平行に配置されている。
【００２３】
このように構成された本発明の不揮発性強誘電体メモリ装置の動作を以下に説明する。
まず、書込みモード時にはワードラインが「ロー」から「ハイ」に活性化されて第２、第３トランジスタＴ２、Ｔ３が活性化される。このとき、センシングラインＳＬとコントロールラインＣＬとの間には強誘電体の分極反転以上の臨界電圧を加える。従って、臨界電圧が第２トランジスタＴ２のソースのノードＮ１と第３トランジスタＴ３のソースのノードＮ２とへ伝達される。
【００２４】
ノードＮ１へ伝達された電圧は第１トランジスタＴ１のソース及び基板に加えられ、ノードＮ２へ伝達された電圧は第１トランジスタＴ１のゲートに加えられる。周知のように、ＦＥＴトランジスタのゲートと基板の間のゲート絶縁膜はかなり薄く、ソースを介して基板に加えられる電圧と絶縁膜を挟んだゲートとに電圧が加わる際の印加電圧の向きによって、すなわち、第１トランジスタＴ１の強誘電性物質はゲートと基板電圧によって分極方向が決定される。基板の電圧がゲートの電圧より高い場合は、ロジック「ロー」、つまり「０」が格納され、基板の電圧がゲートの電圧より低い場合はロジック「ハイ」、つまり「１」が格納される。
【００２５】
一方、図７ａ及び７ｂと図８ａ及び８ｂはロジック「０」及びロジック「１」の格納状態を示す二つの実施形態を示すものである。
ここで、図７ａと図８ａはロジック「０」の格納状態を示し、図７ｂと図８ｂはロジック「１」の格納状態を示す。
【００２６】
一方、読み出しモード時は、第１トランジスタＴ１のドレインに１／２Ｖｃｃ程度の電源電圧をかけた状態でワードラインを「ロー」から「ハイ」に活性化させた後、一旦、センシングラインＳＬとコントロールラインＣＬをそれぞれ接地レベル或いは一定のレベルにプルダウン及び等電位化させる。
センシングラインＳＬとコントロールラインＣＬはセンシングアンプ（図示せず）の入力に用いられる。
【００２７】
コントロールラインに参照電圧を載せるためには、コントロールラインを参照レベル発生回路（図示せず）又は参照セル（図示せず）に連結させる。従って、第１トランジスタＴ１の極性に従って第１トランジスタＴ１に流れる電流が異なり、センシングラインとコントロールラインに現れる電圧レベルが異なるようになる。センシングラインとコントロールラインに現れる電圧レベルはセンシングアンプによって増幅され出力される。即ち、第１トランジスタＴ１にロジック「０」が格納された場合は、センシングラインのレベルがコントロールラインのレベルに比べて低く、第１トランジスタＴ１にロジック「１」が格納された場合は、センシングラインのレベルがコントロールラインのレベルに比べて高くなる。すなわち、従来のように、格納されたデータを読み出すときに、データを破壊する必要がない。したがって、強誘電体の特性が劣化することがない。また、データが破壊されないので、データを復する動作も不要となる。
【００２８】
図９は本不揮発性強誘電体メモリ装置のセル配列図である。
図９に示すように、本発明の不揮発性強誘電体メモリ装置のセルは折り返し形態に配列される。図に示すように、コントロールラインＣＬとセンシングラインＳＬとが対となり、複数対のコントロールライン及びセンシングラインが形成される。そして、各センシングライン毎にセンシングアンプが連結される。
【００２９】
図１０は本発明の第１実施形態に係る不揮発性強誘電体メモリ素子の断面構造図である。
図１０に示すように、本実施形態における半導体基板は第１，第２の二つに分けられ、第２半導体基板１１ｂの中に絶縁層１２，１４で区画した領域内に第１半導体基板１１ａが配置された形状とされている。絶縁層１２は第１半導体基板１１ａの底に形成され、絶縁層１４は第１半導体基板１１ａの両側面に形成されている。第１半導体基板１１ａ上には強誘電性物質１５を介在して第１ゲート電極１６が形成され、第１基板１１ａの第１ゲート電極１６の両側に第１半導体基板１１ａと反対導電型の第１ソース／ドレイン領域２０ａ／２０ｂが形成されている。すなわち、第１半導体基板１１ａに第１トランジスタが形成されている。一方、第１半導体基板１１ａの外側、すなわち双方の絶縁層１４の両側の第２半導体基板１１ｂ上にそれぞれゲート絶縁膜１７ａを介在して第２、第３ゲート電極１８ａ、１８ｂを形成し、それぞれのゲート電極の両側に第２半導体基板と反対導電型の第２、第３ソース／ドレイン領域２１ａ／２１ｂ、２２ａ／２２ｂを形成させている。すなわち、第２半導体基板に第２，第３トランジスタが形成されている。さらに、第１半導体基板１１ａの第１ソース領域２０ａに接して第１半導体基板１１ａと同一導電型の第１不純物領域２３が形成されている。
【００３０】
ここで、絶縁層１２、１４は第１半導体基板１１ａの底面に形成された第１絶縁層１２と、第１絶縁層１２の両先端と連結されるように、第１半導体基板１１ａの両側面に形成されたトレンチタイプの第２絶縁層１４とで構成される。第１絶縁層１２は第１半導体基板１１ａと反対導電型の不純物を注入する方法を用いて形成する。
【００３１】
そして、第１ドレイン領域２０ｂには電源電圧が印加される第１配線層２４ａが構成され、第１ソース領域２０ａと第２ソース領域２１ａとを電気的に連結する第２配線層２４ｂがさらに構成され、第１ゲート電極１６と第３ソース領域２２ａとを電気的に連結する第３配線層（図示せず）がさらに構成される。この際、第１ドレイン領域２０ｂには１／２Ｖｃｃ程度の電源電圧が印加される。
【００３２】
上記したように、第１ゲート電極１６、第１ソース／ドレイン領域２０ａ／２０ｂ及び第１ゲート電極１６と第１半導体基板１１ａとの間に介在された強誘電性物質１５により第１トランジスタＴ１が構成される。このように、第１トランジスタＴ１が形成される第１半導体基板１１ａは、絶縁層１２及びトレンチタイプの第２絶縁層１４によって第２半導体基板１１ｂと完全に分離されている。
【００３３】
即ち、第１トランジスタＴ１の内部基板の第１半導体基板１１ａは外部基板の第２半導体基板１１ｂと第１絶縁層１２及び第２絶縁層１４によって分離されているため、第１半導体基板１１ａのバイアスを調節するためには、各セル毎に第１半導体基板１１ａと反対導電型の第１不純物領域２３が別に必要とされる。
【００３４】
第１ドレイン領域２０ｂには外部の電源電圧原のＣＰＷＲ端が連結される。
従って、図６に示すノードＮ１に「ハイ」電圧が印加されると、内部基板の第１半導体基板１１ａには「ハイ」電圧が伝達されるが、外部基板の第２半導体基板１１ｂとは第１、第２絶縁層１２、１４によって分離された形態となる。
第１トランジスタＴ１のゲートはノードＮ２に連結され、ソースはノードＮ１と連結される。従って、ノードＮ１によって内部基板の第１半導体基板１１ａのバイアスが調節される。
【００３５】
このように構成された本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の製造方法を以下に説明する。
図１１ａ〜１１ｅは本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の製造工程の断面図である。
図１１ａに示すように、第１導電型半導体基板１１の所定の深さに不純物イオン注入によって第１絶縁層１２を形成する。以後、第１絶縁層１２の両先端に接するように、半導体基板１１を所定の深さにエッチングしてトレンチ１３を形成する。
【００３６】
図１１ｂに示すように、トレンチ１３内に絶縁物質を埋め込み、第２絶縁層１４を形成すると、第１導電型半導体基板１１は第１絶縁層１２及び第２絶縁層１４によって電気的に分離される。ここで、便宜上、第１絶縁層１２及び第２絶縁層１４の内側に形成された半導体基板を第１半導体基板１１ａと定義し、外側に形成された半導体基板を第２半導体基板１１ｂと定義する。
【００３７】
図１１ｃに示すように、第１半導体基板１１ａ上に強誘電性物質１５を介在して第１ゲート電極１６を形成し、第１半導体基板１１ａの両側の第１、第２絶縁層１２、１４により区画される第２半導体基板１１ｂ上にはそれぞれ通常のゲート絶縁物質１７ａを用いて、第２、第３ゲート電極１８ａ、１８ｂを形成する。
【００３８】
図１１ｄに示すように、第１ゲート電極１６の一方側のソース領域が形成される部位の第１半導体基板１１ａの所定部位をマスク物質１９にマスキングした後、第１、第２半導体基板１１ａ、１１ｂと反対導電型の不純物を注入する。
従って、第１ゲート電極１６の両側の第１半導体基板１１ａの表面内には第１ソース／ドレイン領域２０ａ／２０ｂが形成され、第２ゲート電極１８ａの両側の第２半導体基板１１ｂの表面内には第２ソース／ドレイン領域２１ａ／２１ｂが形成され、第３ゲート電極１８ｂの両側の第２半導体基板１１ｂの表面内には第３ソース／ドレイン領域２２ａ／２２ｂが形成される。
【００３９】
以後、図１１ｅに示すように、マスク物質１９を除去した後、その部分にのみ選択的にイオン注入を行い、第１半導体基板１１ａと同一導電型の第１不純物領域２３を形成する。この際、第１、第２半導体基板１１ａ、１１ｂはＰ導電型であり、ソース／ドレイン領域はＮ導電型である。
【００４０】
以後、第１ドレイン領域２０ｂへ電源電圧を伝達するための第１配線層２４ａを形成し、第１ソース領域２０ａと第２ソース領域２１ａとを電気的に連結する第２配線層２４ｂを形成する。また、図面には図示しないが、第１ゲート電極１６と第３ソース領域２２ａとを電気的に連結する第３配線層（図示せず）を形成する工程がさらに備えられる。
【００４１】
一方、図１２は本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の断面構造図である。
図１２に示すように、本発明の第２実施形態に係る不揮発性強誘電体メモリ装置は本発明の第１実施形態の断面構造と同様であり、第１ドレイン領域２０ｂ内に第１半導体基板１１ａと同一導電型の第２不純物領域２３ａを形成したことが第１実施形態と異なる点である。この第２不純物領域２３ａには電源電圧１／２Ｖｃｃが印加される。
【００４２】
第２不純物領域２３ａと第１ドレイン領域２０ｂとはＰＮダイオード形態に構成されるので、第２不純物領域２３ａに印加される電源電圧は第１半導体基板１１ａまで伝達される。しかし、第１、第２絶縁層１２、１４によって、接地レベルの第２半導体基板１１ｂまでは伝達されない。すなわち、第１半導体基板１１ａに「ハイ」電圧が誘起されても、第１ドレイン領域２０ｂによって第２不純物領域２３ａへは伝達されない。従って、第１半導体基板１１ａに誘起された電圧と電源電圧とは互いに分離される。
【００４３】
このような本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の製造工程を以下に説明する。
図１３ａ〜１３ｅは本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の製造工程の断面図である。
ここで、図１３ａ〜図１３ｄは本発明の第１実施形態を示す図１１ａ〜図１１ｄと同様であるので、その説明は省略する。
【００４４】
図１３ｄに示すように、それぞれ第１、第２ソース／ドレイン領域２０ａ／２０ｂ、２１ａ／２１ｂ及び第３ソース／ドレイン領域２２ａ／２２ｂを形成した後、マスク物質１９を除去する。
【００４５】
以後、図１３ｅに示すように、第１ドレイン領域２０ｂ及びマスク物質１９が除去された領域が露出されるようにマスキングした後、不純物イオン注入を行い、第１半導体基板１１ａと同一導電型の第１不純物領域２３及び第２不純物領域２３ａを形成する。そして、第２不純物領域２３ａに電源電圧を伝達するための第１配線層２４ａを形成し、第１ソース領域２０ａと第２ソース領域２１ａとを電気的に連結する第２配線層２４ｂを形成する。また、図示しないが、第１ゲート電極１６と第３ソース領域２２ａとを電気的に連結する第３配線層を形成する工程がさらに備えられる。
【００４６】
次に、図１４は本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の断面構造図である。
本発明の第３実施形態は半導体基板にウェルが形成された構造を有する。
即ち、図１４に示すように、第１導電型半導体基板４１と、第１導電型半導体基板４１の表面内の所定の深さまで形成された第１導電型ウェル領域４２と、一定の間隔を置いて第１導電型ウェル領域４２を垂直方向に分離する第１、第２絶縁層４３ａ、４４ａと、第１絶縁層４３ａと第２絶縁層４４ａとの間の第１導電型ウェル領域４２上に、強誘電性物質４５を介在して形成された第１ゲート電極４６と、第１ゲート電極４６が形成された第１導電型ウェル領域４２の両側の第１、第２絶縁層４３ａ、４４ａによって分離される他のウェル領域上に、それぞれ通常のゲート絶縁膜４７を介在して形成された第２、第３ゲート電極４８ａ、４８ｂと、第１ゲート電極４６の両側の第１導電型ウェル領域４２内に形成される第１ソース／ドレイン領域４９ａ／４９ｂと、第２、第３ゲート電極４８ａ、４８ｂの両側のウェル領域内に形成される第２、第３ソース／ドレイン領域５０ａ／５０ｂ、５１ａ／５１ｂとで構成されている。
【００４７】
ここで、第１ドレイン領域４９ｂには電源電圧が印加される第１配線層５２ａが構成され、第１ソース領域４９ａと第２ソース領域５０ａとを電気的に連結する第２配線層５２ｂがさらに構成され、第１ゲート電極４６と第３ソース領域５１ａとを電気的に連結する第３配線層（図示せず）がさらに構成されている。そして、第１、第２絶縁層４３ａ、４４ａはトレンチタイプを含む。
【００４８】
本発明の第３実施形態は第１トランジスタＴ１及び第２、第３トランジスタＴ２、Ｔ３が同様の構造を有する。即ち、第１、第２実施形態では第１半導体基板１１ａのバイアスを調節するために、各セル毎に第１半導体基板１１ａと同一導電型の不純物領域２３を形成したが、本発明の第３実施形態では不純物領域を形成しない。単に、第１トランジスタＴ１のゲート電極は強誘電性物質のゲート絶縁膜を有し、第２、第３トランジスタＴ２、Ｔ３のゲート電極は通常のゲート絶縁膜を有する違いがあるだけである。
【００４９】
このように構成された本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の製造方法を以下に説明する。
図１５ａ〜１５ｄは本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の製造方法を説明するための工程断面図である。
図１５ａに示すように、第１導電型半導体基板４１の表面から所定の深さに第１導電型のウェル領域４２を形成する。その後、ウェル領域４２の半導体基板４１を所定の深さにエッチングして、第１、第２トレンチ４３、４４を形成する。
【００５０】
図１５ｂに示すように、第１、第２トレンチ４３、４４に絶縁物質を埋め込み、第１、第２絶縁層４３ａ、４４ａを形成する。従って、第１、第２絶縁層４３ａ、４４ａによってウェル領域４２は垂直方向に分離される。
【００５１】
図１５ｃに示すように、第１絶縁層４３ａと第２絶縁層４４ａとの間のウェル領域４２上に強誘電性物質４５を介在して第１ゲート電極４６を形成し、第１ゲート電極４６が形成されたウェル領域４２の両側の第１、第２絶縁層４３ａ、４４ａにより分離される他のウェル領域上にそれぞれ通常のゲート絶縁膜４７を介在して、第２、第３ゲート電極４８ａ、４８ｂを形成する。
【００５２】
図１５ｄに示すように、第１、第２ゲート電極４６、４８ａ及び第３ゲート電極４８ｂをマスクに用いた不純物イオン注入によって、第１ゲート電極４６の両側のウェル領域４２内に第１ソース／ドレイン領域４９ａ／４９ｂを形成する。同時に、第２、第３ゲート電極４８ａ、４８ｂの両側のウェル領域４２内にも第２、第３ソース／ドレイン領域５０ａ／５０ｂ、５１ａ／５１ｂを形成する。以後、第１ドレイン領域４９ｂに電源電圧を伝達するための第１配線層５２ａを形成し、第１ソース領域４９ａと第２ソース領域５０ａとを電気的に連結する第２配線層５２ｂを形成する。また、図示しないが、第１ゲート電極４６と第３ソース領域５１ａとを電気的に連結する第３配線層を形成する工程がさらに備えられる。
【００５３】
【発明の効果】
以上で詳述したように、本発明の不揮発性強誘電体メモリ装置は次のような効果がある。
破壊的でない方法によりメモリセルを動作させるため、過度なスイッチング動作にも係わらず、強誘電体の劣化特性を減少させることができる。
また、読み出し時にデータが破壊されないので、破壊されたデータを復する必要がないので、その分動作速度を向上させることができる。
さらに、二つのＮＭＯＳトランジスタを構成させているので、動作電圧を減少させ且つ動作速度を向上させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】従来不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成ブロック図。
【図５】従来不揮発性強誘電体メモリ装置のセルアレイの構成図。
【図６】本発明の不揮発性強誘電体メモリ装置による単位セルの構成図。
【図７ａ】〜
【図７ｂ】ロジック「０」及びロジック「０」の格納状態を示す図面。
【図８ａ】〜
【図８ｂ】図７ａ及び図７ｂとは異なるロジック「０」及びロジック「０」の格納状態を示す図面。
【図９】本発明の不揮発性強誘電体メモリ装置のセル配列図。
【図１０】本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の断面構造図。
【図１１ａ】〜
【図１１ｅ】本発明の第１実施形態に係る不揮発性強誘電体メモリ装置の製造工程を示す断面図。
【図１２】本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の断面構造図。
【図１３ａ】〜
【図１３ｅ】本発明の第２実施形態に係る不揮発性強誘電体メモリ装置の製造工程を示す断面図。
【図１４】本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の断面構造図。
【図１５ａ】〜
【図１５ｄ】本発明の第３実施形態に係る不揮発性強誘電体メモリ装置の製造工程を示す断面図。
【符号の説明】
１１ａ、１１ｂ：第１、第２半導体基板
４１：第１導電型半導体基板
１２、４３ａ：第１絶縁層
１４、４４ａ：第２絶縁層
１５、４５：強誘電性物質
１６、４６：第１ゲート電極
１７ａ、４７：ゲート絶縁膜
１８ａ、１８ｂ：第２、第３ゲート電極
１９：マスク物質
２０ａ／２０ｂ、４９ａ／４９ｂ：第１ソース／ドレイン領域
２１ａ／２１ｂ、５０ａ／５０ｂ：第２ソース／ドレイン領域
２２ａ／２２ｂ、５１ａ／５１ｂ：第３ソース／ドレイン領域
２３、２３ａ：第１、第２不純物領域
２４ａ、２４ｂ：第１、第２配線層
Claims (10)
- 一方向に形成された複数のワードライン、
互いに一定の間隔を有して前記ワードラインを横切る方向に形成される複数対のコントロールラインとセンシングライン、
各対のコントロールラインとセンシングラインとの間に形成され、ドレインに電源電圧が印加され、ゲート絶縁膜が強誘電性物質からなる第１トランジスタ、
ドレインが前記センシングラインに連結され、ソースは前記第１トランジスタのソースに連結され、ゲートはワードラインに連結される第２トランジスタ、
ドレインが前記コントロールラインに連結され、ソースは前記第１トランジスタのゲートに連結され、ゲートはワードラインに連結される第３トランジスタ
を含み、
前記第２トランジスタのソースは前記第１トランジスタのソースに、前記第１トランジスタを収容する半導体基板のバイアスが調節されるように連結されることを特徴とする不揮発性強誘電体メモリ装置。 - 前記第２、第３トランジスタのゲート絶縁膜は通常のゲート絶縁物質からなることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
- 前記第１トランジスタはゲート絶縁膜が強誘電性物質からなる強誘電体ＮＭＯＳトランジスタであり、前記第２、第３トランジスタは通常のＮＭＯＳトランジスタであることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
- 第１半導体基板、
前記第１半導体基板の両側面及び底面を囲んで形成された絶縁層、
前記絶縁層の両側面及び底面を囲んで形成された第２半導体基板、
前記第１半導体基板上に強誘電性物質を介在して形成された第１トランジスタのゲート電極を示す第１ゲート電極、
前記絶縁層の両側の前記第２半導体基板上にそれぞれゲート絶縁膜を介在して形成された第２、第３トランジスタのゲート電極を示す第２、第３ゲート電極、
前記第１ゲート電極の両側の第１半導体基板の表面内に形成され、前記第１半導体基板と反対導電型である前記第１トランジスタのソース／ドレイン領域を示す第１ソース／ドレイン領域、
前記第２、第３ゲート電極の両側の第２半導体基板の表面内に形成され、前記第２半導体基板と反対導電型である前記第２、第３トランジスタのソース／ドレイン領域を示す第２、第３ソース／ドレイン領域、
前記第１ソース領域の一側の第１半導体基板の表面内に形成される第１半導体基板と同一導電型の第１不純物領域
を含み、
前記第１ドレイン領域に電源電圧を印加する第１配線層が構成され、前記第１ソース領域と前記第２ソース領域とを電気的に連結する第２配線層が構成され、前記第１ゲート電極と前記第３ソース領域とを電気的に連結する第３配線層がさらに構成され、
前記第２配線層は、前記第１不純物領域により前記第１半導体基板のバイアスが調節されるように前記第１ソース領域と前記第２ソース領域とを連結する
ことを特徴とする不揮発性強誘電体メモリ装置。 - 前記絶縁層は
第１半導体基板の底面に形成された第１絶縁層と、
前記第１絶縁層の両先端に連結されるように前記第１半導体基板の両側面に形成されたトレンチタイプの第２絶縁層とで構成されることを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。 - 前記第１ドレイン領域内に前記第１半導体基板と同一導電型の不純物領域をさらに構成することを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
- 前記第１半導体基板と同一導電型の不純物領域は電源電圧が印加されることを特徴とする請求項６記載の不揮発性強誘電体メモリ装置。
- 半導体基板内に所定の深さに第１絶縁層を形成し、前記基板の表面から前記第１絶縁層の両先端に達する第２絶縁層を形成して、前記半導体基板を第１基板と第２基板とに区画する工程、
前記第１基板上に強誘電性物質を介在して第１トランジスタのゲート電極を示す第１ゲート電極を形成する工程、
前記第１基板の両側の第２基板上にそれぞれ通常のゲート絶縁膜を介在して、第２、第３トランジスタのゲート電極を示す第２、第３ゲート電極を形成する工程、
前記第１ゲート電極の両側の第１基板内に第１基板と反対導電型である前記第１トランジスタのソース／ドレイン領域を示す第１ソース／ドレイン領域を形成する工程、
前記第２、第３ゲート電極の両側の第２基板内に前記第２基板と反対導電型である前記第２、第３トランジスタのソース／ドレイン領域を示す第２、第３ソース／ドレイン領域をそれぞれ形成する工程、
前記第１ソース不純物領域の一方側の第１基板内に前記第１基板と同一導電型の第１不純物領域を形成する工程
を備え、
前記第１ドレイン領域に電源電圧を印加する第１配線層を形成する工程がさらに備えられ、前記第１ソース領域に前記第２ソース領域を連結する第２配線層を形成する工程がさらに備えられ、前記第３ソース領域と前記第１ゲート電極とを連結する第３配線層を形成する工程がさらに備えられ、
前記第２配線層を形成する工程は、前記第１不純物領域により前記第１基板のバイアスが調節されるように前記第１ソース領域と前記第２ソース領域とを連結する第２配線層を形成する
ことを特徴とする不揮発性強誘電体メモリ装置の製造方法。 - 前記第２絶縁層は前記基板を所定の深さに除去してトレンチを形成する工程と、
前記トレンチ内に絶縁物質を埋め込む工程と
で形成することを特徴とする請求項８記載の不揮発性強誘電体メモリ装置の製造方法。 - 前記第１ドレイン領域内に、前記第１ドレイン領域と反対導電型の不純物領域を形成することを特徴とする請求項８記載の不揮発性強誘電体メモリ装置の製造方法。
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