JP3637891B2 - 変調信号発生装置 - Google Patents
変調信号発生装置 Download PDFInfo
- Publication number
- JP3637891B2 JP3637891B2 JP2001338148A JP2001338148A JP3637891B2 JP 3637891 B2 JP3637891 B2 JP 3637891B2 JP 2001338148 A JP2001338148 A JP 2001338148A JP 2001338148 A JP2001338148 A JP 2001338148A JP 3637891 B2 JP3637891 B2 JP 3637891B2
- Authority
- JP
- Japan
- Prior art keywords
- modulation
- signal
- modulated
- digital signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Inverter Devices (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ダイレクトデジタルシンセサイザ方式による信号発生原理を使用した変調信号発生装置に関し、特に、任意の外部信号による変調機能を有する変調信号発生装置に関するものである。
【０００２】
【従来の技術】
一般的に、正弦波、方形波、三角波等の各種波形の信号を発生させるダイレクトデジタルシンセサイザ（ＤＤＳ）方式の信号発生原理は、従来から知られている。ここで、図４のＤＤＳ方式信号発生器について説明する。
【０００３】
このＤＤＳ方式の信号発生器は、図４に示されるように、周波数レジスタ１、累積加算器２、加算結果を格納する累積加算レジスタ３、波形メモリ４、ＤＡ変換器５、ローパスフィルタ６から構成されており、これらの各構成要素は、同一クロックに同期して動作するものである。図４の信号発生器では、正弦波信号を出力する場合を示している。
【０００４】
累積加算器２と累積加算レジスタ３とでアドレス演算器を構成している。累積加算器２の一方の入力端子には、周波数レジスタ１から周波数データが入力され、累積加算器２の出力は、累積加算レジスタ３を介してさらに累積加算器２の他の入力端子に入力される。波形メモリ４には、正弦波に係る波形データが記憶され、アドレス演算器で求められたアドレスデータにより、当該アドレスに記憶された波形デジタルデータが読み出される。波形メモリ４から読み出された波形デジタルデータは、ＤＡ変換器５、ローパスフィルタ６に送出されて、正弦波信号が信号発生器の出力波形信号Ｓとなる。
【０００５】
このような構成において、累積加算器２に周波数レジスタ１から、周波数データｎが与えられたとする。このとき、累積加算器２の他方の入力端子は、０であるとすると、累積加算器２は、クロックに同期してデータｎを累積加算レジスタ３に出力し、累積加算レジスタ３は、そのままデータｎを波形メモリ４に送出する。このデータｎは、波形メモリ４の最初のアドレスとなる。一方、累積加算レジスタ３の出力は、累積加算器２の他方の入力端子にも供給されているので、その結果、累積加算器２は、次のクロックに同期して周波数データ２ｎを出力することになる。この様にして、累積加算器２は、これ以降、クロックに同期して、データ３ｎ、４ｎ…を波形メモリ４に順次送出する。これらのデータが、波形メモリ４の読み出しアドレスを指定することになり、波形メモリ４は、この指定されたアドレスに従って、波形に係るデジタルデータを発生する。波形メモリ４に、正弦波以外にも、方形波、三角波に係るデジタルデータを記憶しておけば、ＤＤＳ方式信号発生器としてアナログ波形信号Ｓを出力することができる。
【０００６】
このような構成によるＤＤＳ方式信号発生器では、周波数レジスタ１は、ＣＰＵなどから値を設定できるようになっており、ＤＤＳ方式による信号発生器の周波数を決定するレジスタである。
【０００７】
ところで、ＤＤＳ方式の信号発生器を用いて方形波信号を発生させる場合に、一般的に、波形メモリ４に方形波の波形データを記憶させて行っており、また、発生させる方形波のデューティ比を変える場合にも、波形メモリのデータをデューティ比に従って書き換えて方形波信号を発生している。ただし、波形メモリ４のデータを書き換えるには時間を要する。そのため、特に、パルス幅変調（ＰＷＭ）のように、デューティ比を比較的高速に変化させるような場合には、図４に示される波形メモリ４によるデジタルデータを用いるのではなく、累積加算レジスタ３の出力とデューティ比データとをデジタル比較して、方形波信号を出力するようにしている。
【０００８】
デジタル比較によるＤＤＳ方式信号発生器の例を図５に示した。図５において、図４と同じ部分には同じ符号を付した。累積加算レジスタ３の出力をデジタルコンパレータ７の一方の端子に入力し、他方の端子には、ＣＰＵ等で書き換え可能であるデューティ比設定レジスタ９の出力を入力している。そして、デジタルコンパレータ７の出力をラッチさせるＰＷＭ出力レジスタ８から方形波の出力を得るような構成をとっている。
【０００９】
このような構成をとれば、累積加算レジスタ３の出力は、図６に示されるように、鋸歯状波の波形信号ＳRとなるため、デューティ比設定レジスタ９の出力値を変えることにより、例えば、値ＳD1から値ＳD2へと変化させると、デジタルコンパレータ７により、それぞれデューティ比Ｄ1、Ｄ2の方形波信号ＳSQを発生させることができる。
【００１０】
さらに、予め決まった波形でＰＷＭ変調をかけた方形波信号を発生させる場合には、デューティ比レジスタ９の代わりに、変調メモリ１０、及びそのデータ出力をラッチする変調波レジスタ１１が使用される。図５においては、この変調を行う場合について、レジスタ１１とデジタルコンパレータ７の他方の端子との接続を破線で示した。変調メモリ１０には、変調波データを書き込んでおき、変調メモリ１０のアドレスがカウンタ１２で周期的にカウントアップされ、変調波データが読み出される。そして、読み出された変調波データは、変調波レジスタ１１を介して、デジタルコンパレータ７の他方の端子に供給される。デジタルコンパレータ７は、累積加算出力レジスタ３の出力と変調波データとをデジタル比較することにより、ＰＷＭ変調が実現され、ＰＷＭ変調波信号が出力される。
【００１１】
【発明が解決しようとする課題】
変調信号の波形が、正弦波などの予め決められた波形であるならば、上述したように、この波形に該当する波形データを変調波データとして変調メモリ１０に書き込んでおくことにより、ＰＷＭ変調を行うことが可能である。しかし、任意の波形を有する外部信号によって変調をかけたい場合には、別途ＡＤ変換器（図示なし）を用意する必要がある。そのＡＤ変換器のデジタル出力をデジタルコンパレータ７の一方の端子に入力するようにし、他方の端子に供給される累積加算レジスタ３の出力との比較により、デジタルコンパレータ７から任意のＰＷＭ変調信号を出力することが可能である。ところが、この場合では、ＡＤ変換結果とデューティ比との関係が固定的になるという欠点が生じる。
【００１２】
ここで、例えば、累積加算レジスタ３の出力が１６ビットの信号であるとすると、デジタルコンパレータ７の入力信号も必然的に１６ビットとなる。そこで、ＡＤ変換器の分解能が８ビットであるとすると、デューティ比の全範囲にわたってＰＷＭ変調を行いたい場合には、デジタルコンパレータ７の他方の端子への入力が１６ビットであることから、このビット数に合わせるため、ＡＤ変換器出力を１６ビットのうちの上位８ビットに割り当て、そして、その下位８ビットには“０”等のように固定して割り当てる必要がある。
【００１３】
ＡＤ変換器のアナログ入力を±１Ｖとすると、デューティ比は、下位８ビット分の誤差を含むが、−１Ｖの時に１００％、０Ｖの時に５０％、＋１Ｖの時に０％と一意的に決まってしまう。そのため、例えば、デューティ比を２０％から６０％までの範囲でＰＷＭ変調させたい場合には、ＡＤ変換器の入力レベルを＋０．６Ｖから−０．２Ｖにあわせる必要があり、非常に使いづらいものとなった。
【００１４】
また、デジタルコンパレータ７の入力を上位１６ビットの全てを使用するのではなく、８ビットの信号を、例えば、上位２ビット目から９ビット目に入力するようにすると、ＡＤ変換結果と、デューティ比との関係を変えることが可能である。しかし、このとき、最上位ビットは、０又は１のいずれかに固定される。そのため、最上位ビットが１の場合に、デューティ比の可変範囲は約５０％から約１００％までとなり、この場合でも、やはり、ＡＤ変換結果とデューティ比との関係が固定的になる。
【００１５】
そこで、本発明は、ＤＤＳ方式の信号発生を使用して、任意の外部信号による変調機能を備え、外部信号に対応して変調度を自由に設定でき、外部信号をＡＤ変換する際の分解能を最大限に活かして変調を行うことができる変調信号発生装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この課題を解決するため、本発明では、ＤＤＳ方式信号発生を利用した変調信号発生装置において、所定の周波数を有する被変調デジタル信号を、該周波数に対応したデジタルデータに基づいて生成する被変調デジタル信号生成手段と、入力された外部信号をデジタル信号に変換するＡＤ変換手段と、前記被変調デジタル信号に対する変調度に対応した変調データがテーブルに予め書き込まれている変調メモリ手段と、前記ＡＤ変換手段から出力される前記デジタル信号に基づいて前記外部信号の振幅に対応した前記変調データを前記テーブルから読み出し、該変調データの値で調整された変調波デジタル信号を出力する変調デジタル信号出力手段と、前記被変調デジタル信号を前記変調波デジタル信号で変調する変調手段とを備えた。
【００１７】
そして、前記ＡＤ変換手段は、所定のビット数を有し、前記テーブルに書き込まれる前記変調度は、前記所定のビット数より大きいビット数を有する前記変調波デジタル信号に対応して、データ補間されるようにした。
【００１８】
また、前記変調手段には、三角波である前記被変調デジタル信号と、前記変調波デジタル信号とを比較する比較手段を含め、前記外部信号によるＰＷＭ変調信号を出力でき、前記変調手段には、位相加算手段を含め、前記位相加算手段は、前記被変調デジタル信号と前記変調波デジタル信号とに基づいて、前記外部信号による位相変調信号を出力できるようにした。さらに、前記変調手段には、前記被変調デジタル信号の前記周波数を変える変更手段を含め、前記周波数が変化する前記被変調デジタル信号と前記変調波デジタル信号とに基づいて、前記外部信号による周波数変調信号を出力できるようにした。
【００１９】
前記変調波デジタル信号を前記比較手段、前記位相加算手段又は前記変更手段に切り換え供給できる変調セレクタを備え、該変調セレクタは、前記変調手段が前記ＰＷＭ変調信号、前記位相変調信号又は前記周波数変調信号を選択して出力できるように切り換えられ、前記変調手段が前記ＰＷＭ変調、前記位相変調又は前記周波数変調を行わないときには、前記比較手段、前記位相加算手段又は前記変更手段に前記変調波デジタル信号として所定の設定信号を供給するようにした。
【００２０】
【作用】
このような構成によれば、ＤＤＳ方式を応用した変調信号発生装置において、外部信号によって変調を行う場合、外部信号をＡＤ変換器でデジタル化したデータにより、変調メモリに書き込まれたテーブルに従って当該変調度を読み出し、そのときの変調度に応じた変調波信号に変換することができるので、外部信号の振幅を、変調度にあわせて作成する必要がなくなる。
【００２１】
同様に、外部信号のレベルと変調度を自由に対応させることが可能なので、外部信号をＡＤ変換する際の分解能を最大限に活用することができる。
【００２２】
【発明の実施の形態】
図１は、本発明の一実施形態によるＤＤＳ方式の変調信号発生装置における回路ブロックを示している。変調機能として、ＰＷＭ変調、位相変調、周波数変調があるが、図１の信号発生装置では、ＰＷＭ変調を例にした場合を示している。
【００２３】
本実施形態におけるＤＤＳ方式の変調信号発生装置は、周波数レジスタ１、累積加算器２、累積加算レジスタ３で構成され、ＤＤＳ方式の信号発生の原理を基本とした構成である。ＰＷＭ変調を行う場合は、上述した従来例と同様に、累積加算レジスタ３の出力をデジタルコンパレータ７の一方の端子に入力している。そして、デジタルコンパレータ７のもう一方の端子には、デューティ比を決定するデータを入力する。図１に示した具体例では、外部入力信号を変調波データとして入力する。
【００２４】
１３は、外部信号をＡＤ変換するためのＡＤ変換器であり、そのＡＤ変換器１３の出力は変調メモリのアドレスに入力される。１０は、変調メモリであり、従来の信号発生器では、変調波を格納するのに使われるメモリであるが、本実施形態では、変調メモリ１０は、変調度に応じて外部信号のＡＤ変換出力に対する最適な変調データに変換するためのデータテーブルを格納するメモリとして使用されている。
【００２５】
一方、変調メモリ１０のデータ出力は、そのデータをラッチするための変調波レジスタ１１を介して、デジタルコンパレータ７の他方の端子に入力される。デジタルコンパレータ７の比較結果は、ＰＷＭ出力レジスタ８にラッチされ、ＰＷＭ変調のパルス出力として使用される。
【００２６】
なお、実際には、振幅、オフセット電圧等を制御して使用することになるが、これらに関連する部分は、本発明の説明を簡単化するために省略した。
【００２７】
また、予め外部信号の入力レベルと、デューティ比の可変範囲との対応を任意に変更できるように、変調メモリ１０には、ＣＰＵ等から書き換え可能な手段が用意される。具体的には、変調メモリ１０のアドレスバス、データバスを図１の構成から分離するためのバッファ等を備えることになるが、これらは、一般的なＣＰＵ周辺回路であることと、本発明を説明するための回路ブロック図が複雑になることを考慮して、省略した。
【００２８】
また、図中において、システムクロックも省略してあるが、一般的な同期回路を備えており、システムクロックが累積加算レジスタ３、変調波レジスタ１１、ＰＷＭ出力レジスタ８にも入力され、各レジスタはシステムクロック毎に入力データをラッチしている。ＡＤ変換器１３も、システムクロックに同期したクロックでＡＤ変換動作をするが、その分周レートは、外部入力信号にあわせて任意に設定可能である。
【００２９】
次に、図１に示された回路ブロック構成の変調信号発生装置の動作について説明する。なお、図１中において、回路ブロック間の接続線上に記入された数字は、当該線に伝送されるデータのビット数を表している。
【００３０】
ここで、累積加算器２のビット数を３２ビットとすると、一般的には、周波数レジスタ１も３２ビットのレジスタとする。システムクロックをＦclkとし、周波数レジスタ１の設定値をｎとすると、ＤＤＳ方式の発振原理の式から出力周波数Ｆ0は下式で表される。
【００３１】
Ｆ0＝（ｎ／２32）・Ｆclk
今、仮にＰＷＭ変調のデューティ比可変範囲を２０％から６０％を想定し、また、ＡＤ変換器１３は、コスト、変換スピードから考えて８ビットを想定する。
【００３２】
図１に示した実施形態では、累積加算レジスタ３は、累積加算器２の出力における上位１６ビットを用いて、従来例で説明したように、００００ｈからＦＦＦＦｈまで直線的にデータが増加し、周波数Ｆ0で繰り返されるランプ波の波形になっている。
【００３３】
ＡＤ変換器１３、変調メモリ１０を介して、変調波レジスタ１１に外部入力信号に対応したデータが次々に現われれば、デジタルコンパレータ７からＰＷＭ変調された出力が得られる。その様子を図２に示す。図２では外部信号として三角波を入力した例を示している。累積加算レジスタ３から、周波数レジスタ１で設定された周波数の三角波ＳRが出力され、デジタルコンパレータ７の一方の端子に入力される。そして、変調波レジスタ１１から、外部信号ＳEに対応した変調信号ＳMが出力され、デジタルコンバータ７の他方の端子に入力される。そこで、デジタルコンパレータ７は、三角波ＳRと変調信号ＳMを比較し、その比較結果をＰＷＭ出力レジスタ８に送り、ＰＷＭ出力信号ＳPWMが出力される。図１に示した例では、外部信号ＳEに正弦波を入力しているので、ＰＷＭ出力信号ＳPWMは、正弦波で変調されたパルス幅を有するパルス列になっている。
【００３４】
ところで、デジタルコンパレータ７において、例えば、デューティ比に相当する変調データは００００ｈ（０ｄ）で１００％、１０００ｈで５０％（３２７６８ｄ）、ＦＦＦＦｈ（６５５３５ｄ）で約０％となる。
【００３５】
一方、ＡＤ変換器１３に入力する電圧の範囲を±１Ｖとする。ＡＤ変換器１３は８ビットを想定しているので、代表的なＡＤ変換器の例では、−１Ｖ入力時に００ｈ、０Ｖ入力時８０ｈ、＋１Ｖ入力時ＦＦｈとなる。
【００３６】
ここで、キャリア周波数、例えば、１０ｍＨｚから１５ＭＨｚまでのように、広い範囲の周波数にわたり高分解能とするため、累積加算器４には、３２ビットのものが使用される。このことから、累積加算レジスタ３も３２ビットであるが、この上位１６ビットをデジタルコンパレータ７の一方の端子に入力する。そのため、デジタルコンパレータ７のビット数は、累積加算レジスタ３のビット数に合わせざるを得ず、１６ビットのものが用いられる。そうすると、変調波レジスタ１１も、１６ビットのもとなる。
【００３７】
しかし、ＡＤ変換機１３には、通常用いられている８ビットのものである。ＡＤ変換器１３の出力を変調波レジスタ１１の上位８ビットに直接入力した場合、下位８ビットは、００ｈ固定と考えれば、従来例で説明したように、外部信号の方で、デューティ比２０％から６０％に相当する振幅になるように調整しなければならない。また、デューティ比可変の分解能も１００％を８ビットで制御するので、約０．４％と固定的となる。
【００３８】
そこで、本発明の実施形態のように、変調メモリ１０を使用し、変調度によって予め変換テーブルを書き込んでおけば、振幅を有する外部信号で自由に変調度を変えることが可能になる。
【００３９】
−１Ｖ入力時のデューティ比を２０％、＋１Ｖ入力時のデューティ比を６０％に対応させたい場合は、予めＣＰＵ等から変調メモリ１０の中に下記に従って変換テーブルを記憶させておく。変調メモリ１０のアドレスは、外部信号の振幅に対応させてある。
【００４０】
アドレス００ｈのデータは、デューティ比２０％に相当する値ＣＣＣＤｈ（５２４２９ｄ）とし、アドレスＦＦｈのデータは、デューティ比６０％に相当する値６６６６ｈ（２６２１４ｄ）とする。その間のアドレスデータは、前記２値を直線補間した値で埋めておく。この様にして作成された変換テーブルの例を、表１として次に示す。なお、表１中の（ ）内は、１０進数を表している。
表１のような変換テーブルを作成し、変調メモリ１０に予め書き込み記憶しておけば、デューティ比２０％から６０％までを８ビットの分解能で、外部信号によるＰＷＭ変調を実現することができる。その時の分解能も、２０％から６０％までの４０％分を８ビットで制御できるため、約０．１６％の分解能となる。
【００４１】
図１の実施形態では、変調メモリ１０に格納する変換テーブルのデータにおいて、デューティ比２０％と６０％の間のデータを直線補間した値としたが、補間式を変えることにより、対数的な変化をさせ、或いは、任意の相関関係を持つ変換データを作成することも可能である。
【００４２】
また、図１の実施形態では、ＤＤＳ方式信号発生原理を利用したＰＷＭ変調の場合を中心に説明してきたが、ＤＤＳ方式で信号発生させる場合、位相変調や、周波数変調においても応用可能である。そこで、図３に、先に説明した図１のＰＷＭ変調機能に加えて、位相変調機能、周波数変調機能を切り換えて各種変調を実行できる他の実施形態を示した。なお、図３中において、図１と同様に、回路ブロック間の接続線上に記入された数字は、当該線に伝送されるデータのビット数を表している。
【００４３】
図３に示した変調信号発生装置においては、ＰＷＭ変調機能、位相変調機能、周波数変調機能を切り換えて実行できる構成としているが、外部信号ＳEに対応する変調度の変調波信号を生成する回路ブロック、即ち、ＡＤ変換器１３、変調メモリ１０、変調波レジスタ１１は、各変調を実行する際に共用されている。
【００４４】
また、周波数変調機能を実行する構成として、図４に示されたＤＤＳ方式信号発生回路を利用し、周波数レジスタ１と累積加算器２との間に、周波数加算器１４と周波数加算レジスタ１５が挿入されている。周波数加算器１４の一方の入力端子には、周波数レジスタ１の出力を、そして、その他方の入力端子には、変調波レジスタ１１からの変調波信号がそれぞれ入力されることにより、周波数変調信号ＳFMを信号発生回路の出力とすることができる。
【００４５】
さらに、位相変調機能を実行する構成として、図４に示されたＤＤＳ方式信号発生回路を利用し、累積加算レジスタ３と波形メモリ４との間に、位相加算器１６と位相加算レジスタ１７が挿入されている。位相加算器１６の一方の入力端子には、累積加算レジスタ３の出力を、そして、その他方の入力端子には、変調波レジスタ１１からの変調波信号がそれぞれ入力されることにより、位相変調信号ＳPを信号発生回路の出力とすることができる。
【００４６】
そして、ＰＷＭ変調機能、位相変調機能、周波数変調機能の各々の実行するための構成に切り換えるために、ＰＷＭセレクタＳＷ1、位相変調セレクタＳＷ2、周波数変調セレクタＳＷ3が備えられている。
【００４７】
なお、図３では、図１に示した変調信号発生装置及び図４に示したＤＤＳ方式信号発生器と同様な部分には同じ符号を付した。
【００４８】
次に、先ず、図３の変調信号発生装置におけるＰＷＭ変調機能を実行する場合について説明する。周波数レジスタ１、累積加算器２、累積加算レジスタ３、波形メモリ４、ＤＡ変換器５、ローパスフィルタ６はそれぞれ、従来例として説明した図４のＤＤＳ式信号発生器のものと同様の働きをしている部分である。また、ＡＤ変換器１３、変調メモリ１０、変調波レジスタ１１、デジタルコンパレータ７、ＰＷＭ出力レジスタ８は、図１に示した本実施形態で説明したＰＷＭ変調の動作を実行し、外部信号ＳEによるＰＷＭ変調信号ＳPWMを出力する。
【００４９】
外部信号ＳEによるＰＷＭ変調の場合と、デューティ比固定の変調の場合とを考慮して、接点ａ1及びａ2を有するＰＷＭセレクタＳＷ1が接続されている。接点ａ1は、変調波レジスタ１１に接続され、接点ａ2は、デューティ比設定レジスタ９に接続されている。ここで、外部信号ＳEによるＰＷＭ変調をＯＦＦする場合には、図３に示されるように、ＰＷＭセレクタＳＷ1のスイッチを接点ａ2側にして、デジタルコンパレータ７にデューティ比設定レジスタ９が選ばれるようにする。デューティ比設定レジスタ９は、ＣＰＵ等から所定値に設定されており、ＰＷＭ出力レジスタ８の出力のデューティ比は、デューティ比設定レジスタ９で設定された値で固定となる。
【００５０】
図１の変調波信号発生装置では、変調メモリ１０と変調波レジスタ１１に１６ビットのものを使用したが、図３の変調信号発生装置では、ＰＷＭ変調機能の他に、周波数変調機能をも実現するため、３２ビットの周波数加算器１４に周波数変調セレクタＳＷ3を介して変調波レジスタ１１の外部信号ＳEによる変調データを供給する関係から、変調メモリ１０と変調波レジスタ１１には、３２ビットのものを使用している。ＡＤ変換器１３は、８ビットであるので、変調メモリ１０には、表１と同様に、８ビットのＡＤ変換データを３２ビットの変調データに変換できるテーブルを作成し、書き込んでおけばよい。
【００５１】
次いで、図３に示されるＤＤＳ方式の変調信号発生装置において位相変調機能を実行する場合には、累積加算レジスタ３と波形メモリ４の間に、１６ビットの位相加算器１６と１６ビットの位相加算レジスタ１７を追加される。そこで、１６ビットによる位相加算器１６の一方の端子には、累積加算レジスタ３の出力が入力され、さらに、位相変調セレクタＳＷ2の接点ｂ1に切り換えることにより、その他方の端子には、変調波レジスタ１１の１６ビットのデータを入力する。そうすると、位相加算器１６は、累積加算レジスタ３の出力と変調波レジスタ１１の出力とを加算して、位相変調を行う。そして、外部信号ＳEによる位相変調信号ＳPが出力される。
【００５２】
また、位相変調をＯＦＦにする場合には、位相変調セレクタＳＷ2を接地されている接点ｂ2に切り換え、全ビット“０”固定とすることにより、累積加算レジスタ３の値と位相加算器１６の出力は、同じになって位相変調をＯＦＦの状態にすることが出きる。この様に、位相変調セレクタＳＷ2を接点ｂ1又は接点ｂ2に切り換えることにより、外部信号による位相変調か又は位相変調ＯＦＦとを選択できる。外部信号ＳEの入力レベルと、位相変調度との関係は予めＣＰＵ等から変調メモリ１０に変換テーブルを書き込んでおくことで自由に設定できる。なお、位相変調を行うときには、周波数変調をＯＦＦにしておく。
【００５３】
さらに、図３のＤＤＳ方式の変調信号発生装置において、周波数変調機能を実行する場合には、周波数レジスタ１と累積加算器２の間に、３２ビットの周波数加算器１４と周波数加算レジスタ１５を追加挿入されることで実現可能となる。この場合でも、周波数変調をＯＮ又はＯＦＦするためには、接点ｃ1及び接点ｃ2を有する周波数変調セレクタＳＷ3が必要である。周波数変調をＯＦＦにする場合には、周波数変調セレクタＳＷ3を接地されている接点ｃ2に切り換え、全ビット“０”を選択する。この場合、周波数加算レジスタ１５の値は、周波数レジスタ１の値と同じになり、その周波数は固定される。周波数変調をＯＮにする場合には、周波数変調セレクタＳＷ3を接点ｃ1に切り換え、変調波レジスタ１１の出力を周波数加算器１４の他方の端子に入力するようにする。接点ｃ1側が選択されることにより、外部信号ＳEによる周波数変調信号ＳFMが出力可能となる。この周波数変調機能を実行するときには、位相変調セレクタＳＷ2を接点ｂ2に切り換えて、位相変調機能をＯＦＦにしておく。
【００５４】
図３に示した変調信号発生装置の場合、周波数加算器１４は、３２ビットで構成されているので、変調メモリ１０、変調波レジスタ１１、周波数変調セレクタＳＷ3は、それそれ３２ビット数が必要になる。しかし、図３には明示していないが、変調メモリ１０からのデータ読み出しレートをＡＤ変換器１３の変換レートの２倍にし、変調メモリ１０からの出力データを２ワードで１データに組み立てる回路を周波数変調セレクタＳＷ3と、周波数加算器１４との間に設けることにより、各部分のビット数を１６ビットに節約可能である。変調度と外部入力信号のレベルとの関係は、ＣＰＵ等で作成された変換テーブルを変調メモリ１０に予め書き込み記憶しておくことにより、自由に設定できる。
【００５５】
なお、図３では、図１と同様に変調メモリ１０のデータを予めＣＰＵ等から書き換えられる手段を有しているが、この手段については、説明を簡単化するため、図では省略されている。
【００５６】
さらに、図３では、図１と同様に、システムクロックも省略している。図３に示されるものにおいても、システムクロックは、周波数加算レジスタ１５、累積加算レジスタ３、位相加算レジスタ１７、ＤＡ変換器５、変調波レジスタ１１、ＰＷＭ出力レジスタ８に入力されており、一般的な同期回路を備えている。また、ＡＤ変換器１３にも、システムクロックに同期した分周クロックが入力され、分周レート等は、入力する外部信号の周波数等に応じて任意に選択可能である。
【００５７】
図３を参照して説明してきた他の実施形態による変調信号発生装置では、全ての各種変調機能を搭載しなくても、例えば、位相変調機能又は周波数変調機能だけを搭載するシステムが考えられることは言うまでもない。
【００５８】
【発明の効果】
以上説明したように、本発明のＤＤＳ方式の変調信号発生装置において、ＰＷＭ変調機能、位相変調機能、周波数変調機能等の各種変調機能を切り換え実行できるようにして、外部信号による各種変調を行いたい場合、外部信号が入力されるＡＤ変換器の出力に変調メモリを追加し、その変調メモリに、予めＣＰＵ等から、変調度に応じて外部信号との関係を対応付け、外部信号の振幅から変調波データヘの変換を行う変換テーブルを書き込み記憶しておくようにしたので、外部信号をＡＤ変換するＡＤ変換器の能力を最大に活かした状態で各種変調を行うことができるという性能上の利点が生じる。また、使用する外部信号の振幅について、変調度にあわせて調整する必要がないという利点がある。
【図面の簡単な説明】
【図１】本発明をＰＷＭ変調に適用した一実施形態による信号発生器の回路ブロック構成を示す図である。
【図２】図１の信号発生器におけるＰＷＭ変調の波形を示した図である。
【図３】本発明をＰＷＭ変調、位相変調、周波数変調に適用した他の実施形態による信号発生器の回路構成を示す図である。
【図４】ＤＤＳ方式による従来の信号発生器に係る回路ブロック構成を示す図である。
【図５】ＰＷＭ変調に適用した従来の信号発生器の回路ブロック構成を示す図である。
【図６】ＰＷＭ変調の原理を表す波形図である。
【符号の説明】
１…周波数レジスタ
２…累積加算器
３…累積加算レジスタ
４…波形メモリ
５…ＤＡ変換器
６…ローパスフィルタ
７…デジタルコンパレータ
８…ＰＷＭ出力レジスタ
９…デューティ比設定レジスタ
１０…変調メモリ
１１…変調波レジスタ
１２…カウンタ
１３…ＡＤ変換器
１４…周波数加算器
１５…周波数加算レジスタ
１６…位相加算器
１７…位相加算レジスタ
【発明の属する技術分野】
本発明は、ダイレクトデジタルシンセサイザ方式による信号発生原理を使用した変調信号発生装置に関し、特に、任意の外部信号による変調機能を有する変調信号発生装置に関するものである。
【０００２】
【従来の技術】
一般的に、正弦波、方形波、三角波等の各種波形の信号を発生させるダイレクトデジタルシンセサイザ（ＤＤＳ）方式の信号発生原理は、従来から知られている。ここで、図４のＤＤＳ方式信号発生器について説明する。
【０００３】
このＤＤＳ方式の信号発生器は、図４に示されるように、周波数レジスタ１、累積加算器２、加算結果を格納する累積加算レジスタ３、波形メモリ４、ＤＡ変換器５、ローパスフィルタ６から構成されており、これらの各構成要素は、同一クロックに同期して動作するものである。図４の信号発生器では、正弦波信号を出力する場合を示している。
【０００４】
累積加算器２と累積加算レジスタ３とでアドレス演算器を構成している。累積加算器２の一方の入力端子には、周波数レジスタ１から周波数データが入力され、累積加算器２の出力は、累積加算レジスタ３を介してさらに累積加算器２の他の入力端子に入力される。波形メモリ４には、正弦波に係る波形データが記憶され、アドレス演算器で求められたアドレスデータにより、当該アドレスに記憶された波形デジタルデータが読み出される。波形メモリ４から読み出された波形デジタルデータは、ＤＡ変換器５、ローパスフィルタ６に送出されて、正弦波信号が信号発生器の出力波形信号Ｓとなる。
【０００５】
このような構成において、累積加算器２に周波数レジスタ１から、周波数データｎが与えられたとする。このとき、累積加算器２の他方の入力端子は、０であるとすると、累積加算器２は、クロックに同期してデータｎを累積加算レジスタ３に出力し、累積加算レジスタ３は、そのままデータｎを波形メモリ４に送出する。このデータｎは、波形メモリ４の最初のアドレスとなる。一方、累積加算レジスタ３の出力は、累積加算器２の他方の入力端子にも供給されているので、その結果、累積加算器２は、次のクロックに同期して周波数データ２ｎを出力することになる。この様にして、累積加算器２は、これ以降、クロックに同期して、データ３ｎ、４ｎ…を波形メモリ４に順次送出する。これらのデータが、波形メモリ４の読み出しアドレスを指定することになり、波形メモリ４は、この指定されたアドレスに従って、波形に係るデジタルデータを発生する。波形メモリ４に、正弦波以外にも、方形波、三角波に係るデジタルデータを記憶しておけば、ＤＤＳ方式信号発生器としてアナログ波形信号Ｓを出力することができる。
【０００６】
このような構成によるＤＤＳ方式信号発生器では、周波数レジスタ１は、ＣＰＵなどから値を設定できるようになっており、ＤＤＳ方式による信号発生器の周波数を決定するレジスタである。
【０００７】
ところで、ＤＤＳ方式の信号発生器を用いて方形波信号を発生させる場合に、一般的に、波形メモリ４に方形波の波形データを記憶させて行っており、また、発生させる方形波のデューティ比を変える場合にも、波形メモリのデータをデューティ比に従って書き換えて方形波信号を発生している。ただし、波形メモリ４のデータを書き換えるには時間を要する。そのため、特に、パルス幅変調（ＰＷＭ）のように、デューティ比を比較的高速に変化させるような場合には、図４に示される波形メモリ４によるデジタルデータを用いるのではなく、累積加算レジスタ３の出力とデューティ比データとをデジタル比較して、方形波信号を出力するようにしている。
【０００８】
デジタル比較によるＤＤＳ方式信号発生器の例を図５に示した。図５において、図４と同じ部分には同じ符号を付した。累積加算レジスタ３の出力をデジタルコンパレータ７の一方の端子に入力し、他方の端子には、ＣＰＵ等で書き換え可能であるデューティ比設定レジスタ９の出力を入力している。そして、デジタルコンパレータ７の出力をラッチさせるＰＷＭ出力レジスタ８から方形波の出力を得るような構成をとっている。
【０００９】
このような構成をとれば、累積加算レジスタ３の出力は、図６に示されるように、鋸歯状波の波形信号ＳRとなるため、デューティ比設定レジスタ９の出力値を変えることにより、例えば、値ＳD1から値ＳD2へと変化させると、デジタルコンパレータ７により、それぞれデューティ比Ｄ1、Ｄ2の方形波信号ＳSQを発生させることができる。
【００１０】
さらに、予め決まった波形でＰＷＭ変調をかけた方形波信号を発生させる場合には、デューティ比レジスタ９の代わりに、変調メモリ１０、及びそのデータ出力をラッチする変調波レジスタ１１が使用される。図５においては、この変調を行う場合について、レジスタ１１とデジタルコンパレータ７の他方の端子との接続を破線で示した。変調メモリ１０には、変調波データを書き込んでおき、変調メモリ１０のアドレスがカウンタ１２で周期的にカウントアップされ、変調波データが読み出される。そして、読み出された変調波データは、変調波レジスタ１１を介して、デジタルコンパレータ７の他方の端子に供給される。デジタルコンパレータ７は、累積加算出力レジスタ３の出力と変調波データとをデジタル比較することにより、ＰＷＭ変調が実現され、ＰＷＭ変調波信号が出力される。
【００１１】
【発明が解決しようとする課題】
変調信号の波形が、正弦波などの予め決められた波形であるならば、上述したように、この波形に該当する波形データを変調波データとして変調メモリ１０に書き込んでおくことにより、ＰＷＭ変調を行うことが可能である。しかし、任意の波形を有する外部信号によって変調をかけたい場合には、別途ＡＤ変換器（図示なし）を用意する必要がある。そのＡＤ変換器のデジタル出力をデジタルコンパレータ７の一方の端子に入力するようにし、他方の端子に供給される累積加算レジスタ３の出力との比較により、デジタルコンパレータ７から任意のＰＷＭ変調信号を出力することが可能である。ところが、この場合では、ＡＤ変換結果とデューティ比との関係が固定的になるという欠点が生じる。
【００１２】
ここで、例えば、累積加算レジスタ３の出力が１６ビットの信号であるとすると、デジタルコンパレータ７の入力信号も必然的に１６ビットとなる。そこで、ＡＤ変換器の分解能が８ビットであるとすると、デューティ比の全範囲にわたってＰＷＭ変調を行いたい場合には、デジタルコンパレータ７の他方の端子への入力が１６ビットであることから、このビット数に合わせるため、ＡＤ変換器出力を１６ビットのうちの上位８ビットに割り当て、そして、その下位８ビットには“０”等のように固定して割り当てる必要がある。
【００１３】
ＡＤ変換器のアナログ入力を±１Ｖとすると、デューティ比は、下位８ビット分の誤差を含むが、−１Ｖの時に１００％、０Ｖの時に５０％、＋１Ｖの時に０％と一意的に決まってしまう。そのため、例えば、デューティ比を２０％から６０％までの範囲でＰＷＭ変調させたい場合には、ＡＤ変換器の入力レベルを＋０．６Ｖから−０．２Ｖにあわせる必要があり、非常に使いづらいものとなった。
【００１４】
また、デジタルコンパレータ７の入力を上位１６ビットの全てを使用するのではなく、８ビットの信号を、例えば、上位２ビット目から９ビット目に入力するようにすると、ＡＤ変換結果と、デューティ比との関係を変えることが可能である。しかし、このとき、最上位ビットは、０又は１のいずれかに固定される。そのため、最上位ビットが１の場合に、デューティ比の可変範囲は約５０％から約１００％までとなり、この場合でも、やはり、ＡＤ変換結果とデューティ比との関係が固定的になる。
【００１５】
そこで、本発明は、ＤＤＳ方式の信号発生を使用して、任意の外部信号による変調機能を備え、外部信号に対応して変調度を自由に設定でき、外部信号をＡＤ変換する際の分解能を最大限に活かして変調を行うことができる変調信号発生装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この課題を解決するため、本発明では、ＤＤＳ方式信号発生を利用した変調信号発生装置において、所定の周波数を有する被変調デジタル信号を、該周波数に対応したデジタルデータに基づいて生成する被変調デジタル信号生成手段と、入力された外部信号をデジタル信号に変換するＡＤ変換手段と、前記被変調デジタル信号に対する変調度に対応した変調データがテーブルに予め書き込まれている変調メモリ手段と、前記ＡＤ変換手段から出力される前記デジタル信号に基づいて前記外部信号の振幅に対応した前記変調データを前記テーブルから読み出し、該変調データの値で調整された変調波デジタル信号を出力する変調デジタル信号出力手段と、前記被変調デジタル信号を前記変調波デジタル信号で変調する変調手段とを備えた。
【００１７】
そして、前記ＡＤ変換手段は、所定のビット数を有し、前記テーブルに書き込まれる前記変調度は、前記所定のビット数より大きいビット数を有する前記変調波デジタル信号に対応して、データ補間されるようにした。
【００１８】
また、前記変調手段には、三角波である前記被変調デジタル信号と、前記変調波デジタル信号とを比較する比較手段を含め、前記外部信号によるＰＷＭ変調信号を出力でき、前記変調手段には、位相加算手段を含め、前記位相加算手段は、前記被変調デジタル信号と前記変調波デジタル信号とに基づいて、前記外部信号による位相変調信号を出力できるようにした。さらに、前記変調手段には、前記被変調デジタル信号の前記周波数を変える変更手段を含め、前記周波数が変化する前記被変調デジタル信号と前記変調波デジタル信号とに基づいて、前記外部信号による周波数変調信号を出力できるようにした。
【００１９】
前記変調波デジタル信号を前記比較手段、前記位相加算手段又は前記変更手段に切り換え供給できる変調セレクタを備え、該変調セレクタは、前記変調手段が前記ＰＷＭ変調信号、前記位相変調信号又は前記周波数変調信号を選択して出力できるように切り換えられ、前記変調手段が前記ＰＷＭ変調、前記位相変調又は前記周波数変調を行わないときには、前記比較手段、前記位相加算手段又は前記変更手段に前記変調波デジタル信号として所定の設定信号を供給するようにした。
【００２０】
【作用】
このような構成によれば、ＤＤＳ方式を応用した変調信号発生装置において、外部信号によって変調を行う場合、外部信号をＡＤ変換器でデジタル化したデータにより、変調メモリに書き込まれたテーブルに従って当該変調度を読み出し、そのときの変調度に応じた変調波信号に変換することができるので、外部信号の振幅を、変調度にあわせて作成する必要がなくなる。
【００２１】
同様に、外部信号のレベルと変調度を自由に対応させることが可能なので、外部信号をＡＤ変換する際の分解能を最大限に活用することができる。
【００２２】
【発明の実施の形態】
図１は、本発明の一実施形態によるＤＤＳ方式の変調信号発生装置における回路ブロックを示している。変調機能として、ＰＷＭ変調、位相変調、周波数変調があるが、図１の信号発生装置では、ＰＷＭ変調を例にした場合を示している。
【００２３】
本実施形態におけるＤＤＳ方式の変調信号発生装置は、周波数レジスタ１、累積加算器２、累積加算レジスタ３で構成され、ＤＤＳ方式の信号発生の原理を基本とした構成である。ＰＷＭ変調を行う場合は、上述した従来例と同様に、累積加算レジスタ３の出力をデジタルコンパレータ７の一方の端子に入力している。そして、デジタルコンパレータ７のもう一方の端子には、デューティ比を決定するデータを入力する。図１に示した具体例では、外部入力信号を変調波データとして入力する。
【００２４】
１３は、外部信号をＡＤ変換するためのＡＤ変換器であり、そのＡＤ変換器１３の出力は変調メモリのアドレスに入力される。１０は、変調メモリであり、従来の信号発生器では、変調波を格納するのに使われるメモリであるが、本実施形態では、変調メモリ１０は、変調度に応じて外部信号のＡＤ変換出力に対する最適な変調データに変換するためのデータテーブルを格納するメモリとして使用されている。
【００２５】
一方、変調メモリ１０のデータ出力は、そのデータをラッチするための変調波レジスタ１１を介して、デジタルコンパレータ７の他方の端子に入力される。デジタルコンパレータ７の比較結果は、ＰＷＭ出力レジスタ８にラッチされ、ＰＷＭ変調のパルス出力として使用される。
【００２６】
なお、実際には、振幅、オフセット電圧等を制御して使用することになるが、これらに関連する部分は、本発明の説明を簡単化するために省略した。
【００２７】
また、予め外部信号の入力レベルと、デューティ比の可変範囲との対応を任意に変更できるように、変調メモリ１０には、ＣＰＵ等から書き換え可能な手段が用意される。具体的には、変調メモリ１０のアドレスバス、データバスを図１の構成から分離するためのバッファ等を備えることになるが、これらは、一般的なＣＰＵ周辺回路であることと、本発明を説明するための回路ブロック図が複雑になることを考慮して、省略した。
【００２８】
また、図中において、システムクロックも省略してあるが、一般的な同期回路を備えており、システムクロックが累積加算レジスタ３、変調波レジスタ１１、ＰＷＭ出力レジスタ８にも入力され、各レジスタはシステムクロック毎に入力データをラッチしている。ＡＤ変換器１３も、システムクロックに同期したクロックでＡＤ変換動作をするが、その分周レートは、外部入力信号にあわせて任意に設定可能である。
【００２９】
次に、図１に示された回路ブロック構成の変調信号発生装置の動作について説明する。なお、図１中において、回路ブロック間の接続線上に記入された数字は、当該線に伝送されるデータのビット数を表している。
【００３０】
ここで、累積加算器２のビット数を３２ビットとすると、一般的には、周波数レジスタ１も３２ビットのレジスタとする。システムクロックをＦclkとし、周波数レジスタ１の設定値をｎとすると、ＤＤＳ方式の発振原理の式から出力周波数Ｆ0は下式で表される。
【００３１】
Ｆ0＝（ｎ／２32）・Ｆclk
今、仮にＰＷＭ変調のデューティ比可変範囲を２０％から６０％を想定し、また、ＡＤ変換器１３は、コスト、変換スピードから考えて８ビットを想定する。
【００３２】
図１に示した実施形態では、累積加算レジスタ３は、累積加算器２の出力における上位１６ビットを用いて、従来例で説明したように、００００ｈからＦＦＦＦｈまで直線的にデータが増加し、周波数Ｆ0で繰り返されるランプ波の波形になっている。
【００３３】
ＡＤ変換器１３、変調メモリ１０を介して、変調波レジスタ１１に外部入力信号に対応したデータが次々に現われれば、デジタルコンパレータ７からＰＷＭ変調された出力が得られる。その様子を図２に示す。図２では外部信号として三角波を入力した例を示している。累積加算レジスタ３から、周波数レジスタ１で設定された周波数の三角波ＳRが出力され、デジタルコンパレータ７の一方の端子に入力される。そして、変調波レジスタ１１から、外部信号ＳEに対応した変調信号ＳMが出力され、デジタルコンバータ７の他方の端子に入力される。そこで、デジタルコンパレータ７は、三角波ＳRと変調信号ＳMを比較し、その比較結果をＰＷＭ出力レジスタ８に送り、ＰＷＭ出力信号ＳPWMが出力される。図１に示した例では、外部信号ＳEに正弦波を入力しているので、ＰＷＭ出力信号ＳPWMは、正弦波で変調されたパルス幅を有するパルス列になっている。
【００３４】
ところで、デジタルコンパレータ７において、例えば、デューティ比に相当する変調データは００００ｈ（０ｄ）で１００％、１０００ｈで５０％（３２７６８ｄ）、ＦＦＦＦｈ（６５５３５ｄ）で約０％となる。
【００３５】
一方、ＡＤ変換器１３に入力する電圧の範囲を±１Ｖとする。ＡＤ変換器１３は８ビットを想定しているので、代表的なＡＤ変換器の例では、−１Ｖ入力時に００ｈ、０Ｖ入力時８０ｈ、＋１Ｖ入力時ＦＦｈとなる。
【００３６】
ここで、キャリア周波数、例えば、１０ｍＨｚから１５ＭＨｚまでのように、広い範囲の周波数にわたり高分解能とするため、累積加算器４には、３２ビットのものが使用される。このことから、累積加算レジスタ３も３２ビットであるが、この上位１６ビットをデジタルコンパレータ７の一方の端子に入力する。そのため、デジタルコンパレータ７のビット数は、累積加算レジスタ３のビット数に合わせざるを得ず、１６ビットのものが用いられる。そうすると、変調波レジスタ１１も、１６ビットのもとなる。
【００３７】
しかし、ＡＤ変換機１３には、通常用いられている８ビットのものである。ＡＤ変換器１３の出力を変調波レジスタ１１の上位８ビットに直接入力した場合、下位８ビットは、００ｈ固定と考えれば、従来例で説明したように、外部信号の方で、デューティ比２０％から６０％に相当する振幅になるように調整しなければならない。また、デューティ比可変の分解能も１００％を８ビットで制御するので、約０．４％と固定的となる。
【００３８】
そこで、本発明の実施形態のように、変調メモリ１０を使用し、変調度によって予め変換テーブルを書き込んでおけば、振幅を有する外部信号で自由に変調度を変えることが可能になる。
【００３９】
−１Ｖ入力時のデューティ比を２０％、＋１Ｖ入力時のデューティ比を６０％に対応させたい場合は、予めＣＰＵ等から変調メモリ１０の中に下記に従って変換テーブルを記憶させておく。変調メモリ１０のアドレスは、外部信号の振幅に対応させてある。
【００４０】
アドレス００ｈのデータは、デューティ比２０％に相当する値ＣＣＣＤｈ（５２４２９ｄ）とし、アドレスＦＦｈのデータは、デューティ比６０％に相当する値６６６６ｈ（２６２１４ｄ）とする。その間のアドレスデータは、前記２値を直線補間した値で埋めておく。この様にして作成された変換テーブルの例を、表１として次に示す。なお、表１中の（ ）内は、１０進数を表している。
【００４１】
図１の実施形態では、変調メモリ１０に格納する変換テーブルのデータにおいて、デューティ比２０％と６０％の間のデータを直線補間した値としたが、補間式を変えることにより、対数的な変化をさせ、或いは、任意の相関関係を持つ変換データを作成することも可能である。
【００４２】
また、図１の実施形態では、ＤＤＳ方式信号発生原理を利用したＰＷＭ変調の場合を中心に説明してきたが、ＤＤＳ方式で信号発生させる場合、位相変調や、周波数変調においても応用可能である。そこで、図３に、先に説明した図１のＰＷＭ変調機能に加えて、位相変調機能、周波数変調機能を切り換えて各種変調を実行できる他の実施形態を示した。なお、図３中において、図１と同様に、回路ブロック間の接続線上に記入された数字は、当該線に伝送されるデータのビット数を表している。
【００４３】
図３に示した変調信号発生装置においては、ＰＷＭ変調機能、位相変調機能、周波数変調機能を切り換えて実行できる構成としているが、外部信号ＳEに対応する変調度の変調波信号を生成する回路ブロック、即ち、ＡＤ変換器１３、変調メモリ１０、変調波レジスタ１１は、各変調を実行する際に共用されている。
【００４４】
また、周波数変調機能を実行する構成として、図４に示されたＤＤＳ方式信号発生回路を利用し、周波数レジスタ１と累積加算器２との間に、周波数加算器１４と周波数加算レジスタ１５が挿入されている。周波数加算器１４の一方の入力端子には、周波数レジスタ１の出力を、そして、その他方の入力端子には、変調波レジスタ１１からの変調波信号がそれぞれ入力されることにより、周波数変調信号ＳFMを信号発生回路の出力とすることができる。
【００４５】
さらに、位相変調機能を実行する構成として、図４に示されたＤＤＳ方式信号発生回路を利用し、累積加算レジスタ３と波形メモリ４との間に、位相加算器１６と位相加算レジスタ１７が挿入されている。位相加算器１６の一方の入力端子には、累積加算レジスタ３の出力を、そして、その他方の入力端子には、変調波レジスタ１１からの変調波信号がそれぞれ入力されることにより、位相変調信号ＳPを信号発生回路の出力とすることができる。
【００４６】
そして、ＰＷＭ変調機能、位相変調機能、周波数変調機能の各々の実行するための構成に切り換えるために、ＰＷＭセレクタＳＷ1、位相変調セレクタＳＷ2、周波数変調セレクタＳＷ3が備えられている。
【００４７】
なお、図３では、図１に示した変調信号発生装置及び図４に示したＤＤＳ方式信号発生器と同様な部分には同じ符号を付した。
【００４８】
次に、先ず、図３の変調信号発生装置におけるＰＷＭ変調機能を実行する場合について説明する。周波数レジスタ１、累積加算器２、累積加算レジスタ３、波形メモリ４、ＤＡ変換器５、ローパスフィルタ６はそれぞれ、従来例として説明した図４のＤＤＳ式信号発生器のものと同様の働きをしている部分である。また、ＡＤ変換器１３、変調メモリ１０、変調波レジスタ１１、デジタルコンパレータ７、ＰＷＭ出力レジスタ８は、図１に示した本実施形態で説明したＰＷＭ変調の動作を実行し、外部信号ＳEによるＰＷＭ変調信号ＳPWMを出力する。
【００４９】
外部信号ＳEによるＰＷＭ変調の場合と、デューティ比固定の変調の場合とを考慮して、接点ａ1及びａ2を有するＰＷＭセレクタＳＷ1が接続されている。接点ａ1は、変調波レジスタ１１に接続され、接点ａ2は、デューティ比設定レジスタ９に接続されている。ここで、外部信号ＳEによるＰＷＭ変調をＯＦＦする場合には、図３に示されるように、ＰＷＭセレクタＳＷ1のスイッチを接点ａ2側にして、デジタルコンパレータ７にデューティ比設定レジスタ９が選ばれるようにする。デューティ比設定レジスタ９は、ＣＰＵ等から所定値に設定されており、ＰＷＭ出力レジスタ８の出力のデューティ比は、デューティ比設定レジスタ９で設定された値で固定となる。
【００５０】
図１の変調波信号発生装置では、変調メモリ１０と変調波レジスタ１１に１６ビットのものを使用したが、図３の変調信号発生装置では、ＰＷＭ変調機能の他に、周波数変調機能をも実現するため、３２ビットの周波数加算器１４に周波数変調セレクタＳＷ3を介して変調波レジスタ１１の外部信号ＳEによる変調データを供給する関係から、変調メモリ１０と変調波レジスタ１１には、３２ビットのものを使用している。ＡＤ変換器１３は、８ビットであるので、変調メモリ１０には、表１と同様に、８ビットのＡＤ変換データを３２ビットの変調データに変換できるテーブルを作成し、書き込んでおけばよい。
【００５１】
次いで、図３に示されるＤＤＳ方式の変調信号発生装置において位相変調機能を実行する場合には、累積加算レジスタ３と波形メモリ４の間に、１６ビットの位相加算器１６と１６ビットの位相加算レジスタ１７を追加される。そこで、１６ビットによる位相加算器１６の一方の端子には、累積加算レジスタ３の出力が入力され、さらに、位相変調セレクタＳＷ2の接点ｂ1に切り換えることにより、その他方の端子には、変調波レジスタ１１の１６ビットのデータを入力する。そうすると、位相加算器１６は、累積加算レジスタ３の出力と変調波レジスタ１１の出力とを加算して、位相変調を行う。そして、外部信号ＳEによる位相変調信号ＳPが出力される。
【００５２】
また、位相変調をＯＦＦにする場合には、位相変調セレクタＳＷ2を接地されている接点ｂ2に切り換え、全ビット“０”固定とすることにより、累積加算レジスタ３の値と位相加算器１６の出力は、同じになって位相変調をＯＦＦの状態にすることが出きる。この様に、位相変調セレクタＳＷ2を接点ｂ1又は接点ｂ2に切り換えることにより、外部信号による位相変調か又は位相変調ＯＦＦとを選択できる。外部信号ＳEの入力レベルと、位相変調度との関係は予めＣＰＵ等から変調メモリ１０に変換テーブルを書き込んでおくことで自由に設定できる。なお、位相変調を行うときには、周波数変調をＯＦＦにしておく。
【００５３】
さらに、図３のＤＤＳ方式の変調信号発生装置において、周波数変調機能を実行する場合には、周波数レジスタ１と累積加算器２の間に、３２ビットの周波数加算器１４と周波数加算レジスタ１５を追加挿入されることで実現可能となる。この場合でも、周波数変調をＯＮ又はＯＦＦするためには、接点ｃ1及び接点ｃ2を有する周波数変調セレクタＳＷ3が必要である。周波数変調をＯＦＦにする場合には、周波数変調セレクタＳＷ3を接地されている接点ｃ2に切り換え、全ビット“０”を選択する。この場合、周波数加算レジスタ１５の値は、周波数レジスタ１の値と同じになり、その周波数は固定される。周波数変調をＯＮにする場合には、周波数変調セレクタＳＷ3を接点ｃ1に切り換え、変調波レジスタ１１の出力を周波数加算器１４の他方の端子に入力するようにする。接点ｃ1側が選択されることにより、外部信号ＳEによる周波数変調信号ＳFMが出力可能となる。この周波数変調機能を実行するときには、位相変調セレクタＳＷ2を接点ｂ2に切り換えて、位相変調機能をＯＦＦにしておく。
【００５４】
図３に示した変調信号発生装置の場合、周波数加算器１４は、３２ビットで構成されているので、変調メモリ１０、変調波レジスタ１１、周波数変調セレクタＳＷ3は、それそれ３２ビット数が必要になる。しかし、図３には明示していないが、変調メモリ１０からのデータ読み出しレートをＡＤ変換器１３の変換レートの２倍にし、変調メモリ１０からの出力データを２ワードで１データに組み立てる回路を周波数変調セレクタＳＷ3と、周波数加算器１４との間に設けることにより、各部分のビット数を１６ビットに節約可能である。変調度と外部入力信号のレベルとの関係は、ＣＰＵ等で作成された変換テーブルを変調メモリ１０に予め書き込み記憶しておくことにより、自由に設定できる。
【００５５】
なお、図３では、図１と同様に変調メモリ１０のデータを予めＣＰＵ等から書き換えられる手段を有しているが、この手段については、説明を簡単化するため、図では省略されている。
【００５６】
さらに、図３では、図１と同様に、システムクロックも省略している。図３に示されるものにおいても、システムクロックは、周波数加算レジスタ１５、累積加算レジスタ３、位相加算レジスタ１７、ＤＡ変換器５、変調波レジスタ１１、ＰＷＭ出力レジスタ８に入力されており、一般的な同期回路を備えている。また、ＡＤ変換器１３にも、システムクロックに同期した分周クロックが入力され、分周レート等は、入力する外部信号の周波数等に応じて任意に選択可能である。
【００５７】
図３を参照して説明してきた他の実施形態による変調信号発生装置では、全ての各種変調機能を搭載しなくても、例えば、位相変調機能又は周波数変調機能だけを搭載するシステムが考えられることは言うまでもない。
【００５８】
【発明の効果】
以上説明したように、本発明のＤＤＳ方式の変調信号発生装置において、ＰＷＭ変調機能、位相変調機能、周波数変調機能等の各種変調機能を切り換え実行できるようにして、外部信号による各種変調を行いたい場合、外部信号が入力されるＡＤ変換器の出力に変調メモリを追加し、その変調メモリに、予めＣＰＵ等から、変調度に応じて外部信号との関係を対応付け、外部信号の振幅から変調波データヘの変換を行う変換テーブルを書き込み記憶しておくようにしたので、外部信号をＡＤ変換するＡＤ変換器の能力を最大に活かした状態で各種変調を行うことができるという性能上の利点が生じる。また、使用する外部信号の振幅について、変調度にあわせて調整する必要がないという利点がある。
【図面の簡単な説明】
【図１】本発明をＰＷＭ変調に適用した一実施形態による信号発生器の回路ブロック構成を示す図である。
【図２】図１の信号発生器におけるＰＷＭ変調の波形を示した図である。
【図３】本発明をＰＷＭ変調、位相変調、周波数変調に適用した他の実施形態による信号発生器の回路構成を示す図である。
【図４】ＤＤＳ方式による従来の信号発生器に係る回路ブロック構成を示す図である。
【図５】ＰＷＭ変調に適用した従来の信号発生器の回路ブロック構成を示す図である。
【図６】ＰＷＭ変調の原理を表す波形図である。
【符号の説明】
１…周波数レジスタ
２…累積加算器
３…累積加算レジスタ
４…波形メモリ
５…ＤＡ変換器
６…ローパスフィルタ
７…デジタルコンパレータ
８…ＰＷＭ出力レジスタ
９…デューティ比設定レジスタ
１０…変調メモリ
１１…変調波レジスタ
１２…カウンタ
１３…ＡＤ変換器
１４…周波数加算器
１５…周波数加算レジスタ
１６…位相加算器
１７…位相加算レジスタ
Claims (7)
- 所定の周波数を有する被変調デジタル信号を、該周波数に対応したデジタルデータに基づいて生成する被変調デジタル信号生成手段と、
入力された外部信号をデジタル信号に変換するＡＤ変換手段と、
前記被変調デジタル信号に対する変調度に対応した変調データがテーブルに予め書き込まれている変調メモリ手段と、
前記ＡＤ変換手段から出力される前記デジタル信号に基づいて前記外部信号の振幅に応じた前記変調データを前記テーブルから読み出し、該変調データの値で調整された変調波デジタル信号を出力する変調デジタル信号出力手段と、
前記被変調デジタル信号を前記変調波デジタル信号で変調する変調手段と
を有する変調信号発生装置。 - 前記ＡＤ変換手段は、所定のビット数を有し、
前記テーブルに書き込まれる前記変調データは、前記所定のビット数より大きいビット数を有する前記変調波デジタル信号に対応して、データ補間されていることを特徴とする請求項１に記載の変調信号発生装置。 - 前記変調手段は、三角波である前記被変調デジタル信号と、前記変調波デジタル信号とを比較する比較手段を含み、前記外部信号によるＰＷＭ変調信号を出力することを特徴とする請求項１又は２に記載の変調信号発生装置。
- 前記変調手段は、位相加算手段を含み、
前記位相加算手段は、前記被変調デジタル信号と前記変調波デジタル信号とに基づいて、前記外部信号による位相変調信号を出力することを特徴とする請求項１又は２に記載の変調信号発生装置。 - 前記変調手段は、前記被変調デジタル信号の前記周波数を変える変更手段を含み、前記周波数が変化する前記被変調デジタル信号と前記変調波デジタル信号とに基づいて、前記外部信号による周波数変調信号を出力することを特徴とする請求項１又は２に記載の変調信号発生装置。
- 前記変調波デジタル信号を前記比較手段、前記位相加算手段又は前記変更手段に切り換え供給できる変調セレクタを有し、
前記変調セレクタは、前記変調手段が前記ＰＷＭ変調信号、前記位相変調信号又は前記周波数変調信号を選択して出力できるように切り換えられることを特徴とする請求項３乃至５に記載の変調信号発生装置。 - 前記変調セレクタは、前記変調手段が前記ＰＷＭ変調、前記位相変調又は前記周波数変調を行わないときには、前記比較手段、前記位相加算手段又は前記変更手段に前記変調波デジタル信号として所定の設定信号を供給することを特徴とする請求項６に記載の変調信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338148A JP3637891B2 (ja) | 2001-11-02 | 2001-11-02 | 変調信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338148A JP3637891B2 (ja) | 2001-11-02 | 2001-11-02 | 変調信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142993A JP2003142993A (ja) | 2003-05-16 |
| JP3637891B2 true JP3637891B2 (ja) | 2005-04-13 |
Family
ID=19152683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001338148A Expired - Fee Related JP3637891B2 (ja) | 2001-11-02 | 2001-11-02 | 変調信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637891B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104836554A (zh) * | 2015-05-11 | 2015-08-12 | 江苏宏云技术有限公司 | 一种多功能spwm的实现方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050060109A1 (en) * | 2003-09-17 | 2005-03-17 | Analog Devices, Inc. | Measuring circuit and a method for determining a characteristic of the impedance of a complex impedance element for facilitating characterization of the impedance thereof |
| JP4426420B2 (ja) * | 2004-10-21 | 2010-03-03 | 株式会社日立製作所 | 電磁波送信装置及びそれを用いた核磁気共鳴分析装置 |
| CN101997524B (zh) * | 2010-09-26 | 2012-05-30 | 中南林业科技大学 | 一种产生多路spwm信号的方法和数字芯片 |
| CN104617931B (zh) * | 2015-02-16 | 2017-03-08 | 重庆希诺达通信有限公司 | 基于直接数字式频率合成器的spwm信号发生电路 |
| CN106100407B (zh) * | 2016-05-31 | 2019-07-16 | 东莞市思普电子有限公司 | 智慧云交流电源供应器 |
-
2001
- 2001-11-02 JP JP2001338148A patent/JP3637891B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104836554A (zh) * | 2015-05-11 | 2015-08-12 | 江苏宏云技术有限公司 | 一种多功能spwm的实现方法 |
| CN104836554B (zh) * | 2015-05-11 | 2017-11-28 | 江苏宏云技术有限公司 | 一种多功能spwm的实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003142993A (ja) | 2003-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5015793B2 (ja) | 周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法 | |
| JP3637891B2 (ja) | 変調信号発生装置 | |
| CN110768665B (zh) | 一种二倍时钟采样速率的dds信号扫频源*** | |
| JPH0683067B2 (ja) | 分周装置 | |
| US5001549A (en) | Television signal generator | |
| US5159435A (en) | Television signal generator | |
| CA2081757C (en) | Variable frequency signal generating method | |
| EP0260658B1 (en) | Television signal generator | |
| JP3888154B2 (ja) | 変調信号発生装置 | |
| JPH07231225A (ja) | 任意波形発生器 | |
| JP2020017881A (ja) | 周波数信号発生装置 | |
| JP3413951B2 (ja) | デューティ可変パルス波発生器 | |
| JP3292553B2 (ja) | デジタル移相器 | |
| JP3474126B2 (ja) | ファンクション・ジェネレータ | |
| JP2737658B2 (ja) | 直接ディジタル合成方式信号発生器 | |
| JP2853723B2 (ja) | パルス幅変調回路 | |
| JP2768086B2 (ja) | 楽音波形発生装置 | |
| JP3160331B2 (ja) | パルス幅変調装置 | |
| JPH07225630A (ja) | シーケンス機能付き任意波形発生器 | |
| JP2817667B2 (ja) | 周波数可変型正弦波発生回路 | |
| JPH0654922B2 (ja) | 変調回路 | |
| JP3026382B2 (ja) | Ｄｔｍｆ信号生成回路 | |
| JPS6025946B2 (ja) | 特殊効果波形発生器 | |
| JP2002036635A (ja) | 印字制御装置 | |
| JPS6255795B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041104 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050103 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3637891 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |