JP3633873B2

JP3633873B2 - 集積回路アセンブリとその製造方法

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Publication number: JP3633873B2
Application number: JP2000585934A
Authority: JP
Inventors: クラウチュナイデー，ボルファンク; シュロエセー，ティル; ホフマン，フランツ; ウィレー，ヨセフ
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1998-12-03
Filing date: 1999-12-01
Publication date: 2005-03-30
Anticipated expiration: 2019-12-01
Also published as: KR100453582B1; US6576948B2; KR20010080667A; TW442837B; EP1145319B1; WO2000033382A1; US20010054727A1; EP1145319A1; JP2002531950A; DE59913421D1

Description

本発明は集積回路アセンブリとその製造方法に関する。
【０００１】
集積回路アセンブリ、すなわち、基板に集積される回路をより大きい記録密度でもって作成することが一般に求められている。
【０００２】
ＤＥ１９７２７４３６Ｃ１には、メモリーセルが第１トランジスタ、ダイオード構造体および第２トランジスタを包括しているＤＲＡＭセルアセンブリが述べられている。第１トランジスタと第２トランジスタとは共通のソース／ドレイン領域を分け持ち、電圧端子ビット線との間に接続されている。第２トランジスタのゲート電極はワード線に連結されている。ダイオード構造体は第１トランジスタのゲート電極と共通のソース／ドレイン領域との間に接続されている。これらのトランジスタは重ねて設けられ、立型ＭＯＳトランジスタとして構成されている。共通のソース／ドレイン領域は、トランジスタのゲート電極がスペーサの形態でフランクに配置されている半導体構造体に設けられている。ダイオード構造体は、直列に接続されているショットキーダイオードとトンネルダイオードとから成る。トンネルダイオードは、第１トランジスタのゲート電極、第１トランジスタのゲート電極に設けられる誘電層、そして誘電層により第１トランジスタのゲート電極から析出されている別の導電スペーサによって構成される。ショットキーダイオードは、別の導電スペーサの上部に設けられ、共通のソース／ドレイン領域に接合しているシリコン金属化合物製導電構造体と導電スペーサとから構成される。
【０００３】
ＥＰ０５３７２０３には、メモリーセルがプレーナ・第１トランジスタ、プレーナ・第２トランジスタ、そして電圧依存型の抵抗を包括しているＤＲＡＭセルアセンブリが述べられている。第１トランジスタと第２トランジスタとは共通のソース／ドレイン領域を持ち、電圧端子ビット線との間に接続されている。第１トランジスタのゲート電極は、ゲート誘電体の上方に設けられ、そして共通のソース／ドレイン領域の上方に配置されている金属膜の上方に設けられている。共通のソース／ドレイン領域は電圧依存型の抵抗を介して第１トランジスタのゲート電極に連結されている。電圧依存型の抵抗とは、例えば、ショットキー接合であり、第１トランジスタのゲート電極と金属膜とから形成される。第２トランジスタのゲート電極はワード線に連結している。電圧依存型の抵抗は追加のスペースを必要とせず、そのことはＤＲＡＭセルアセンブリの記録密度の増大に寄与している。
ＵＳ５，４６３，２３４において、ソース／ドレインとゲート電極の上に伸びているチタン膜との間にショットキーダイオードがある集積回路アセンブリが知られている。ゲート電極とチタン膜との間には、シリコン膜とチタンケイ化物膜とがある。このチタンケイ化物膜は、ソース／ドレインにおいてショットキーダイオードを形成し、このショットキーダイオードは、場合によっては、ｐｎ接合構造をもつダイオードに置き換えてもよい。
さらに、ＵＳ５，７１０，４４８からは、トンネル過程に基づく遮断電流が流れるようにダイオードコンタクトを実現することが知られている。
【０００４】
本発明の課題は、大きい記録密度を持つＤＲＡＭセルアセンブリを包括しうる別の集積回路アセンブリを提示することである。さらに、そのような集積回路アセンブリの製造方法を提示することが命題となる。
【０００５】
この課題は、本発明により、特許請求範囲請求項１の特徴をもつ集積回路アセンブリないしは特許請求範囲請求項１０の特徴をもつ製法により解決される。本発明の優れたバリエーションはサブクレームに明らかにされる。
集積回路アセンブリがプレーナ・第１トランジスタを包括しているが、そのトランジスタの第１ソース／ドレイン領域とそのトランジスタの第２ソース／ドレイン領域とは１つの基板に設けられ、基板の主面に境界を接している。第１トランジスタのゲート電極は基板の上方に設けられている。ゲート電極から第１ソース／ドレイン領域への電荷の流出が防止されるように、第１ソース／ドレイン領域とゲート電極との間にダイオードが接続されている。ダイオードの一部であるダイオード層は、第１ソース／ドレイン領域の少なくとも一部に設けられている。
【０００６】
ダイオードの別の一部である導電構造体は、ゲート電極の少なくとも一部の上方に設けられ、そしてダイオード層上に設けられる。
【０００７】
集積回路アセンブリの製法では、第１ソース／ドレイン領域とプレーナ・第１トランジスタの第２ソース／ドレイン領域とが、それらが基板の主面に境界を接するように、基板のマスキング注入によってつくられる。基板の上方には第１トランジスタのゲート電極がつくられる。ダイオードの一部であるダイオード層は、第１ソース／ドレイン領域の少なくとも一部の上につくられる。ダイオードの別の部分である導電構造体は、それがゲート電極の少なくとも一部の上方に設けられ、そしてダイオード層の上に設けられるようにつくられる。このダイオードは、ゲート電極から第１ソース／ドレイン領域への電荷流出が妨げられるようにつくられる。
【０００８】
このダイオードは第１トランジスタの上方に設けられるので、集積回路アセンブリは大きい記録密度を有することができる。ＥＰ０５３７２０３とは逆に、第１トランジスタは現在一般化している半導体製造方法で製造することができる。このダイオードは以下の工程段階によってはじめて製造される。ＥＰ０５３７２０３によるショットキー接合は、金属膜がゲート電極の下に設けられているため、部分的にトランジスタの仕上げ前につくらなければならない。しかも、ＥＰ０５３７２０３によるトランジスタのソース／ドレイン領域は、従来の製造方法のように、注入によるゲート電極の作成のあとにつくることはできない。なぜなら、ゲート電極は金属膜が被さっている大部分の第１ソース／ドレイン領域の上方に設けられているからである。ＥＰ０５３７２０３とのその他の相違点は、第１トランジスタのゲート電極はダイオードの一部ではない点にあり、従って、導電構造体の材料を自由に選ぶことにより、ダイオードの特性をゲート電極とは無関係に最適化できるのである。
【０００９】
もし、集積回路アセンブリが第１トランジスタおよびダイオードに加えて第２トランジスタを包括していて、この第２トランジスタの第１ソース／ドレイン領域が第１トランジスタの第１ソース／ドレイン領域に接続しているならば、この集積回路アセンブリは一つのＤＲＡＭセルアセンブリを包括することができる。第１トランジスタ、ダイオード、そして第２トランジスタは、このＤＲＡＭセルアセンブリのメモリーセルの部分である。第１トランジスタと第２トランジスタとは、電圧端子とビット線との間に接続されている。第２トランジスタのゲート電極はワード線に連結されている。ＤＲＡＭセルアセンブリはこの場合、ダイナミック・自己増強メモリーセルアセンブリである。
【００１０】
メモリーセルにおけるロジック１の記憶は、例えば、以下のように実行することができる。：電荷はダイオードを通り第１トランジスタのゲート電極に流れるように、ビット線とメモリーセルのワード線とに電圧が印加される。
【００１１】
メモリーセルにおけるロジック０の記憶のためには、電圧はワード線に印加されるが、ビット線には印加されないので、ダイオードを通って第１トランジスタのゲート電極には電流は流れない。
【００１２】
情報の読み出しには、ワード線とビット線とに電圧が印加され、電流がビット線を通って流れているかどうかが検査される。メモリーセルにおいてロジック１が記憶されていれば、第１トランジスタのゲート電極における電荷により第１トランジスタが接続されるので、電流は電圧端子からトランジスタ群へ、そしてビット線を通って流れることができる。電荷は第１トランジスタのゲート電極における読み出しのときは保持される。なぜなら、ダイオードを通る電荷は限りなく流出が困難になるように、ダイオードが分極されているからである。もし、メモリーセルにロジック０が記憶されているときは、第１トランジスタはそのゲート電極に電荷が無いため遮断されるので、ビット線を電流は流れない。
【００１３】
集積回路アセンブリがＤＲＡＭセルアセンブリを含んでいるときは、工程コストを少なくするためには、第２トランジスタもプレーナである方が得策である。そうすれば、ソース／ドレイン領域およびトランジスタ群のゲート電極は同時につくりだせる。記録密度を高めるには、第１トランジスタの第１ソース／ドレイン領域と第２トランジスタの第１ソース／ドレイン領域を共通のソース／ドレイン領域として形成することがたいへん得策である。第２トランジスタのゲート電極はワード線の一部とすることができる。
【００１４】
ダイオードがショットキーダイオードとなるように、ダイオード層は、例えば、導電素材をもって構成してもよい。
【００１５】
ダイオードを通る電流が温度の影響を受けないように、ダイオードをトンネルダイオードとして構成することは適切である。そのために、ダイオード層は絶縁材料を含むようにする。その場合、ダイオード層の厚みは、ダイオード層を通る電流が基本的にダイオード層を通る電子の突き抜けにより発生するように寸法設計がおこなわれている。ダイオード層は、例えば、ＳｉＯ_２で構成されており、３ｎｍよりも薄いことが特徴である。ＳｉＯ_２は析出でき、あるいは熱酸化によるエピタキシャル成長で生成することができる。ダイオード層には窒化物又は窒化ケイ素を含ませてもよい。ダイオード層は複数の部分層を含んでもよい。このダイオードは第１トランジスタの第１ソース／ドレイン領域、ダイオード層、および導電構造体により構成される。ＤＥ１９７２７４３６Ｃ１によるＤＲＡＭセルアセンブリのダイオード構造とは逆に、このダイオードは３つの要素だけで構成され、より低い工程コストで製造可能である。
【００１６】
第１トランジスタのゲート電極から第１トランジスタの第１ソース／ドレイン領域への電流の流れが妨げられるようにダイオードを分極する方法は、第１トランジスタの第１ソース／ドレイン領域よりも導電構造体の方の添加物濃度を低くすることによるが、その場合、導電構造体と第１トランジスタの第１ソース／ドレイン領域とは同一形態の導電性を有する。
【００１７】
ダイオード層を特に均一に、薄くするために、ラピッド・サーマル・ニトリデーション（ＲＴＮ）により約１０００℃にてＮＨ_３でエピタキシャル成長させることができる。この工程は厚みが僅少であること自体により限界がある。すなわち、すでにエピタキシャル成長してしまっているダイオード層は基板の主面への原子のそれ以上の拡散を妨げるのである。
【００１８】
ダイオード層の生成にあたっては、まずゲート電極における別の層をつくりだすことができる。例えば、ゲート電極に別の層をつくりだせるように、熱酸化によりダイオード層を生成してよい。続いて別の層はマスキングによるエッチング工程で隔離される。
【００１９】
ダイオード層の生成にあたり、ゲート電極に別の層が生成されることを妨げるために、ダイオード層生成前に保護構造体をゲート電極に生成することができる。この保護構造体はダイオード層生成後に除去される。
【００２０】
注目すべきことは、ゲート電極は第１ソース／ドレイン領域よりも粗い表面を有することである。例えば、ゲート電極は不純物が添加された多結晶シリコンから生成することができるし、基板は少なくとも第１ソース／ドレイン領域で単結晶シリコンを含むことができる。
【００２１】
ダイオード層を、例えば、熱酸化により生成する場合、ゲート電極には別の層が生成され、この層はゲート電極の粗い表面により不均一に成長する。この別の層の抵抗はダイオード層の抵抗と比べたとき無視してよい。なぜなら、この別の層はその不均一性によりダイオード層よりもはるかに大きい電流量を許すからである。導電構造体はダイオード層と別の層とにおいて生成される。ダイオードの電気抵抗は、ゲート電極、別の層、そして導電構造体により形成される電気抵抗よりもはるかに大きいのである。別の層の除去又はゲート電極を熱酸化から守り、そのあと再び除去される保護構造体の生成は不要であるので、工程コストが低減される。
【００２２】
基板は、他の半導体材料、例えば、ゲルマニウムを含むことができる。
【００２３】
ダイオード層およびその別の層は、例えば、マスキングをしない熱酸化により、全面に被せられる絶縁材料の一部として生成することができる。導電構造体の生成には導電材料を析出し、構造化すればよい。その場合、絶縁材料はエッチング・ストップとして用いる。代替案としては、導電材料を絶縁材料と共に構造体に用いることである。双方ともダイオード生成にはマスク１つだけ、すなわち、導電構造体の構成のためのマスクが必要になるだけである。
【００２４】
第１トランジスタの生成のあと、下の絶縁層をトランジスタの上方で析出することは、本発明の一環である。ゲート電極と第１ソース／ドレイン領域の少なくとも一部を露出するために、下の層にキャビティを形成してよい。引き続いて、例えば、熱酸化を実施するために、ダイオード層と別の層とを生成することができる。
【００２５】
次いで、導電材料を析出することができる。キャビティの外の側方にある、導電材料の部分を除去すれば、導電材料から導電構造体が生まれる。この場合でも、ダイオード生成にはマスク１つだけ、つまりキャビティをつくるためのマスクだけがあればよい。
【００２６】
以下において、「高さ」は、主面に垂直である軸に沿った、基板主面からの距離を表わす。
【００２７】
導電材料の析出のとき、キャビティに注入することができる。キャビティの外側の導電材料は、化学的・機械的研磨により除去することができる。引き続き、導電材料の逆腐蝕により導電構造体の高さを低くすることは本発明の一環である。導電材料は、キャビティの面が覆われるように析出することもできるが、キャビティは充填されない。キャビティの外側の導電材料は、化学的・機械的研磨により除去することができる。
【００２８】
別の層の抵抗を小さくするためには、別の層の面積をダイオード層の面積の約２倍に大きくとることが好ましい。
【００２９】
基板の上方に、第１のコンデンサ電極が導電構造体と電気的に結ばれるようなコンデンサを設けることは本発明の一環である。第１のコンデンサ電極の第１の部分は、基板の主面への第１のコンデンサ電極のプロジェクションの縁部に設けられる。第１のコンデンサ電極の第１の部分は、プロジェクションの残りの部分に設けられている、第１のコンデンサ電極の第２の部分が到達している高さよりも大きい高さにまで達している。
【００３０】
その結果、第１のコンデンサ電極は、内側フランクと、そしてプロジェクションと逆向きの外側フランクとを有する。おおまかではあるが、第１のコンデンサ電極は、例えて言えば、鍋状を呈している。コンデンサのコンデンサ誘電体は、少なくとも第１のコンデンサ電極の第２部分と第１のコンデンサ電極の内部フランクとを覆う。コンデンサの第２のコンデンサ電極は、コンデンサ誘電体に境界を接している。
【００３１】
集積回路アセンブリがＤＲＡＭセルアセンブリを包括しているとき、メモリーセルの一部としてコンデンサを設けることは非常に利点がある。なぜならば、第１トランジスタのゲート電極に蓄えられる電荷の量が増大しうるからであり、その結果、メモリーセルの情報は、情報の更新が必要となるまで比較的長い期間にわたって記憶されうるからである。
【００３２】
第１のコンデンサ電極の第１の部分の高さは、約１０００ｎｍ未満である。メモリーセルがトランジスタとメモリーコンデンサを包括しているＤＲＡＭセルアセンブリのメモリーコンデンサの電荷とは逆に、コンデンサの電荷はビット線の信号を発生せずともよく、開放状態で第１トランジスタを保持すればよいだけであるから、コンデンサ容量は基本的に少なくてよく、メモリーコンデンサの容量よりも、例えば、５倍も小さくてよい。第１のコンデンサ電極の高さが僅少であることは、集積回路アセンブリが、ＤＲＡＭセルアセンブリに加えて、やはり基板に設けられる論理回路を包括することを許すものである。コンデンサを完全に覆う絶縁層の析出と平坦化が可能となる。第１トランジスタおよび第２トランジスタは、論理回路のトランジスタ群と同時に生成することができる。
【００３３】
そのようなコンデンサをつくりだすために、基板の上方に下の絶縁層４を析出し、平坦化することは本発明の一環である。下の層にはキャビティがつくられる。導電材料は、キャビティが満たされないような一様な厚みで析出される。導電材料をキャビティの外側で横から除去することによって、導電材料から第１のコンデンサ電極がつくりだされる。第１のコンデンサ電極の第１の部分はキャビティのフランクに設けられる。
【００３４】
追加の所要スペースなしに、コンデンサ容量をさらに増やすためには、コンデンサ誘電体が追加的に少なくとも第１コンデンサ電極の外側のフランクの部分を覆うようにすることが得策である。そのために、例えば、第１のコンデンサ電極の生成のあとに、外側のフランクの部分が露出されるように下の層の一部を除去する。
【００３５】
工程の安定性を高めるために、下の層の上方に上の層をつくり、その層にキャビティの上方に設けられる別のキャビティをつくることが適切である。第１のコンデンサ電極の導電材料は、別のキャビティをつくったあと分離される。第１のコンデンサ電極は、キャビティと別のキャビティとの外側の導電材料を除去することによってつくられる。第１のコンデンサ電極をつくったあと、上の層が除去される。そのとき、下の層はエッチング・ストップとしてはたらくので、工程の安定性が高まる。なぜなら、基板と第２のコンデンサ電極との間の短絡が下の層の撤去により回避されるからである。上の層を下の層の代わりにはエッチングできないとき、下の層と上の層との間にエッチング・ストップの役目を果たす中間の層を設けることは本発明の一環である。
【００３６】
キャビティと共に別のキャビティをつくりだすことができる。あるいは、キャビティをつくったあとに別のキャビティがつくられる。
【００３７】
第１のコンデンサ電極が設けられるキャビティは、ダイオードの導電構造体が設けられるキャビティと結集することが可能である。
【００３８】
工程の簡易化には、第１のコンデンサ電極が導電構造体と結集していることが好ましい。しかも、集積回路アセンブリの記録密度が増大する。なぜなら、コンデンサはダイオードの上方に設けられ、追加の所要スペースを必要としないからである。
【００３９】
代替案としては、まず導電構造体をつくり、引き続いて第１のコンデンサ電極をつくる方法がある。これは、導電構造体と第１のコンデンサ電極とが、さまざまな材料で構成されうること、あるいはさまざまな添加物濃度を有しうるという利点をもたらす。その結果、コンデンサとダイオードとの電気的特性を互いに独立的に最適化することができる。
【００４０】
導電構造体は、例えば、添加物濃度が約１０^１７ｃｍ^−３と１０^１９ｃｍ^−３との間にある不純物添加多結晶シリコンで構成される。添加物濃度はダイオードの電流・電圧特性を決定し、そしてメモリーセルのそれぞれの用途に合わせられる。第１のコンデンサ電極は、例えば、約１０^２０ｃｍ^−３といった、なるべく高い添加物濃度をもつ不純物添加多結晶シリコンから成る。
【００４１】
まず下の層をつくり、そしてキャビティをつくり、そこに導電構造体をつくるという手順は本発明の一環である。次いで、上の層、別のキャビティ、そしてコンデンサをつくることができる。
【００４２】
コンデンサ誘電体には、ＳｉＯ_２、窒化ケイ素、バリウムチタン酸ストロンチウム（ＢＳＴ）、あるいは、その他の、高い誘電体定数をもつ材料を含ませることができる。
【００４３】
第２のコンデンサ電極は、例えば、不純物添加多結晶シリコン、ケイ素化された多結晶シリコン又は金属、あるいはそれらの両方を含むことができる。
【００４４】
以下に、本発明の実施例を図面を参照しながら詳述する。
【００４５】
図１は、第１トランジスタ、第２トランジスタ、論理回路のトランジスタ群、下の層、そして中間層がつくられたあとの第１の基板の断面図を示す。
【００４６】
図２Ａは、キャビティ、ダイオード層、別の層、そして導電構造体がつくられたあとの、図１の断面図を示す。
【００４７】
図２Ｂは、トランジスタ群および導電構造体が示されている第１の基板の平面図を示す。
【００４８】
図３は、上の層、別のキャビティ、そして第１のコンデンサ電極がつくられたあとの、図２Ａの断面図を示す。
【００４９】
図４は、コンデンサ誘電体および第２のコンデンサ電極がつくられたあとの、図３の断面図を示す。
【００５０】
図５は、２つのトランジスタ、ダイオード、そしてコンデンサがつくられたあとの、第２の基板の断面図を示す。
【００５１】
図面は尺度に忠実ではない。
【００５２】
第１の実施例では、従来の方法で、シリコン製のＰ型ドープによる第１基板の主面Ｈにプレーナ・第１トランジスタとプレーナ・第２トランジスタが生成される。第１トランジスタの第１ソース／ドレイン領域ＳＤおよび第２トランジスタの第１ソース／ドレイン領域は、共通のソース／ドレイン領域として生成される（図１参照）。第１トランジスタの第１ソース／ドレイン領域ＳＤ、第１トランジスタの第２ソース／ドレイン領域ＳＤ１、そして第２トランジスタの第２ソース／ドレイン領域ＳＤ２は、添加物濃度約１０^２１ｃｍ^−３を呈し、ｎ型ドープがおこなわれている。第１トランジスタの第２ソース／ドレイン領域ＳＤ１はストライプ状を成し、電圧端子に接続されている。第１トランジスタのゲート電極Ｇ１と第２トランジスタのゲート電極Ｇ２は第１の基板Ａの上方に設けられ、ゲート誘電体Ｇｄにより第１の基板Ａから分離されている（図１参照）。ゲート電極Ｇ１、Ｇ２は添加物濃度約１０^２０ｃｍ^−３を有する。第２トランジスタのゲート電極Ｇ２はストライプ状のワード線の一部である。２つのトランジスタにより同時に、図１に概念的に描かれている論理回路Ｑのトランジスタがつくられる。
【００５３】
トランジスタのゲート電極Ｇ１、Ｇ２のフランクにスペーサーＳｐをつくるために、約５０ｎｍの厚みのＳｉＯ_２が析出され、逆腐蝕が施された。
【００５４】
トランジスタのゲート電極Ｇ１、Ｇ２が露出し、厚み約２０ｎｍの窒化ケイ素が析出され、逆腐蝕が施されるように、スペーサーＳｐに窒化ケイ素から成る層Ｎが付けられる（図１参照）。
【００５５】
絶縁をおこなう下の層Ｕをつくるために、ＴＥＯＳ法により、厚み約８００ｎｍのＳｉＯ_２が析出され、化学的・機械的研磨により平坦化される。下の層Ｕには、厚み約５０ｎｍの窒化ケイ素を析出するために、中間層Ｍがつくられる（図１参照）。
【００５６】
第１トランジスタの第１ソース／ドレイン領域ＳＤの一部、窒化ケイ素から成る層Ｎの一部、第１トランジスタのゲート電極Ｇ１が露出するまで、第１のフォトレジストマスク（図示されてない）を用いて、窒化ケイ素とＳｉＯ_２が腐蝕される。その結果、キャビティＶがつくりだされる。キャビティＶの床は、第１トランジスタの第１ソース／ドレイン領域ＳＤおよび第１トランジスタのゲート電極Ｇ１に境界を接する（図２Ａ参照）。第１トランジスタのゲート電極Ｇ１の露出された部分の１つの面は、第１トランジスタの第１ソース／ドレイン領域ＳＤの露出部分よりほぼ２倍大きい（図２Ｂ参照）。
【００５７】
例えば、フッ化水素酸による還元洗浄ののちに、熱酸化が実施される。その場合、第１トランジスタの第１ソース／ドレイン領域ＳＤに、厚みが約１．５ｎｍである、ＳｉＯ_２のダイオード層Ｓが生成される。さらに、第１トランジスタのゲート電極Ｇ１には別の層Ｉが生成される（図２Ａ参照）。
【００５８】
導電構造体Ｌの生成には、厚み約７０ｎｍのもとの位置（ｉｎｓｉｔｕ）でのドープ多結晶シリコンが析出されるので、キャビティＶの面は覆われるが、キャビティＶは充填されない。化学的・機械的研磨により、キャビティＶの外側の導電材料は除去されるので、キャビティＶでは導電材料から導電構造体Ｌが生成され、ダイオードのダイオード層Ｓの上と別の層Ｉの上に設けられる（図２Ａおよび２Ｂ参照）。
【００５９】
導電構造体Ｌの添加物濃度は約１０^２０ｃｍ^−３である。第１トランジスタの第１ソース／ドレイン領域ＳＤ、ダイオード層Ｓおよび導電構造体Ｌは１つのダイオードを構成する。このダイオードは、第１トランジスタの第１ソース／ドレイン領域ＳＤと第１トランジスタのゲート電極Ｇ１との間に接続される。
【００６０】
第１トランジスタの第１ソース／ドレイン領域ＳＤから第１トランジスタのゲート電極Ｇ１への電流の流れに対するダイオードの電気抵抗は、非常に小さい。なぜなら、電流は高ドープ領域から低ドープ領域へとダイオード層Ｓを通って流れるからである。この電流の流れ方向は、ダイオードの流れ方向とも呼ばれる。それとは逆に、第１トランジスタのゲート電極Ｇ１から第１トランジスタの第１ソース／ドレイン領域ＳＤへの電流の流れに対するダイオードの電気抵抗は非常に大きい。この電流の流れ方向は、ダイオードの阻止電流とも呼ばれる。従って、ダイオードは、第１トランジスタのゲート電極Ｇ１から第１トランジスタの第１ソース／ドレイン領域ＳＤへの電荷の流出が妨げられるように接続されている。
【００６１】
ダイオードを通る電流の流れに及ぼす別の層Ｉの作用はダイオード層Ｓの作用に比べると微々たるものである。その理由は、第１トランジスタのゲート電極Ｇ１は、多結晶シリコンから成り、その結果、単結晶シリコンから成る、第１トランジスタの第１ソース／ドレイン領域ＤＳよりも粗い表面を有することにある。別の層Ｉは、比較的粗い表面において不均一に成長するので、別の層Ｉは、大きい漏れ電流がそこを通ることができるように仕上げられている。
【００６２】
もうひとつの理由は、別の層Ｉの面積がダイオード層Ｓの面積よりほぼ２倍大きいことである。
【００６３】
厚み約８００ｎｍのＳｉＯ_２が析出されるように、上の層Ｏがつくられる。第２のフォトレジストマスク（図示されない）を用いて、上の層Ｏには、キャビティＶの上方に設けられる別のキャビティＶ^＊がつくられる。この場合、導電構造体Ｌが露出する（図３参照）。
【００６４】
トランジスタのゲート電極Ｇ１、Ｇ２の部分と第１の基板Ａの部分が露出しえないように、窒化ケイ素で選択的に腐蝕されるので、別のキャビティはキャビティの調整ミスに対処し、十分な余裕をもって生成される。中間層Ｍはエッチング・ストップとして働く。エッチング剤としては、例えば、Ｃ_２Ｆ_６が適している。
【００６５】
キャビティＶおよび別のキャビティＶ^＊の外側の多結晶シリコンは除去されるように、コンデンサの第１のコンデンサ電極Ｐ１の生成には、厚み約５０ｎｍのもとの位置（ｉｎｓｉｔｕ）でのドープ多結晶シリコンが析出され、化学的・機械的研磨により平坦化される。第１のコンデンサ電極Ｐ１は導電構造体Ｌに設けられる。
【００６６】
引き続いて、キャビティＶ、Ｖ^＊の中央とは反対側の、第１のコンデンサ電極Ｐ１のフランクの部分が露出されるように、上の層ＯがＳｉＯ_２、多結晶シリコンや窒化ケイ素の腐蝕により除去される（図４参照）。
【００６７】
第１のコンデンサ電極Ｐ１の開放面には、厚み約７ｎｍの窒化ケイ素が析出され、部分的に酸化されることにより。コンデンサ誘電体Ｋｄが生成される（図４参照）。
【００６８】
第２のコンデンサ電極Ｐ２の生成には、厚み約１００ｎｍのもとの位置（ｉｎｓｉｔｕ）でドープされる多結晶シリコンが析出される（図４参照）。第２のコンデンサ電極Ｐ２は約１０^２０ｃｍ^−３の添加物濃度を有する。
【００６９】
上記の方法により、１つのメモリーセルが第１トランジスタ、第２トランジスタ、ダイオード、そしてコンデンサを包括しているＤＲＡＭセルアセンブリが生成される。コンデンサを覆う中間酸化物Ｚが析出され、そして平坦化される。中間酸化物Ｚにはコンタクト孔が腐蝕される。これらの孔は、メモリーセルの第２トランジスタの第２ソース／ドレイン領域ＳＤ２を露出する。コンタクト孔のフランクに別のスペーサーＳｐ^＊をつくるために、厚み２５ｎｍのＳｉＯ_２が析出され、逆腐蝕される。コンタクト孔にはタングステンが詰められ、別のスペーサーＳｐ^＊により第２のコンデンサ電極Ｐ２から析出されているコンタクトＫがつくられる。中間酸化物にはビット線Ｂ１がつくられ、このビット線はコンタクトＫに境界を接し、ワード線を横切って伸びている。
【００７０】
第２の実施例においては、第１の実施例に対応し、シリコンの第２の基板Ｂをベースに、同時に第２トランジスタの第１ソース／ドレイン領域としてはたらく、第１トランジスタの第１ソース／ドレイン領域ＳＤ’、第１トランジスタの第２ソース／ドレイン領域ＳＤ１’、第２トランジスタの第２ソース／ドレイン領域ＳＤ２’、第１トランジスタのゲート電極Ｇ１’、第２トランジスタのゲート電極Ｇ２’、ゲート誘電体ＧＤ’、スペーサーＳｐ’、窒化ケイ素から成る層Ｎ’、ダイオード層Ｓ’、別の絶縁層Ｉ’、絶縁をおこなう下の層Ｕ’、中間層Ｍ’、キャビティＶ’、および導電構造体Ｌ’がつくられる（図５参照）。ただし、第１の実施例とは逆に、下の絶縁をおこなう層Ｕ’の厚みは約１２００ｎｍである。
【００７１】
導電構造体Ｌ’は、同時にコンデンサのコンデンサ電極としてはたらく。
【００７２】
第１の実施例により、コンデンサ誘電体Ｋｄ’がつくられる。第１のコンデンサ電極、すなわち、導電構造体Ｌ’の外側フランクは露出していないので、コンデンサ誘電体Ｋｄ’は、内側の、キャビティＶ’の中央に向いている、導電構造体Ｌ’のフランクにおいてのみつくられる（図５参照）。
【００７３】
第１の実施例におけるように、もとの位置（ｉｎｓｉｔｕ）でドープされる多結晶シリコンの析出により、第２のコンデンサ電極Ｐ２’がつくられる。
【００７４】
第１の実施例におけるように、この場合も、１つのメモリーセルが、第１トランジスタ、第２トランジスタ、ダイオード、そしてコンデンサを包括するＤＲＡＭセルアセンブリがつくられる。
【００７５】
いずれも本発明の範囲内に入る多くのバリエーションの実施例を考えることができる。すなわち、層、構造体、キャビティ、そして領域の寸法はそれぞれの必要性に適合させることができる。同じことが添加物濃度や材料の選択についても言える。
【００７６】
ソース／ドレイン領域はｐ型ドープとし、基板はｎ型ドープにすることができる。
【００７７】
コンデンサの生成はやめておいてよい。
【００７８】
第１ソース／ドレイン領域を電圧端子に接続するための別の方法は、第２のコンデンサ電極をつくったあとに、第１の中間酸化物をつくり、その中に第１トランジスタの第２ソース／ドレイン領域のためのコンタクト孔がつくられる。コンタクト孔には絶縁スペーサーを設け、タングステンを封入することにより、コンタクトがつくられる。中間酸化物には、導電材料の析出と構成により、コンタクトを電圧端子に連結する金属トラックがつくられる。引き続き、別の中間酸化物がつくられ、その中にビット線用のコンタクト孔がつくられる。上記のようにして、コンタクトとビット線とがつくりだされる。
【図面の簡単な説明】
【図１】第１トランジスタ、第２トランジスタ、論理回路のトランジスタ群、下の層、そして中間層がつくられたあとの第１の基板の断面図である。
【図２】図２Ａは、キャビティ、ダイオード層、別の層、そして導電構造体がつくられたあとの図１の断面図であり、図２Ｂは、トランジスタ群および導電構造体が示されている第１の基板の平面図である。
【図３】上の層、別のキャビティ、そして第１のコンデンサ電極がつくられたあとの、図２Ａの断面図である。
【図４】図４は、コンデンサ誘電体および第２のコンデンサ電極がつくられたあとの、図３の断面図である。
【図５】２つのトランジスタ、ダイオード、そしてコンデンサがつくられたあとの、第２の基板の断面図である。

Claims

プレーナ・第１トランジスタ、および、ダイオードを備えた集積回路アセンブリであって、
プレーナ・第１トランジスタは、第１ソース／ドレイン領域（ＳＤ）と第２ソース／ドレイン領域（ＳＤ１）とが、１つの基板（Ａ）に、これら第１ソース／ドレイン領域（ＳＤ）と第２ソース／ドレイン領域（ＳＤ１）とが、基板（Ａ）の主面（Ｈ）に接するように設けられ、そして、ゲート電極（Ｇ１）が、基板（Ａ）の上方に設けられており、
上記ダイオードは、第１ソース／ドレイン領域（ＳＤ）、ダイオード層（Ｓ）、および導電体構造（Ｌ）を備え、
上記ダイオードは、第１ソース／ドレイン領域（ＳＤ）とゲート電極（Ｇ１）との間に、ゲート電極（Ｇ１）から第１ソース／ドレイン領域（ＳＤ）への電荷の流出を遮断するように設けられており、
ダイオードの一部であるダイオード層（Ｓ）が第１ソース／ドレイン領域（ＳＤ）の少なくとも一部に設けられ、
ダイオードの別の一部である導電構造体（Ｌ）がゲート電極（Ｇ１）の少なくとも一部の上方に、そしてダイオード層（Ｓ）の上に設けられ、
ダイオード層（Ｓ）は絶縁材料を含み、
そして、ダイオード層（Ｓ）は、ダイオード層（Ｓ）を通る電子の突き抜けにより、ダイオード層（Ｓ）を通る電流が発生するような厚みに調整されている集積回路アセンブリにおいて、
コンデンサが、基板（Ａ）の上方に設けられ、その基板（Ａ）の第１のコンデンサ電極（Ｐ１）は、導電構造体（Ｌ）に電気的に連結しており、
第１のコンデンサ電極（Ｐ１）は、第１の部分が、基板（Ａ）の主面（Ｈ）への第１のコンデンサ電極（Ｐ１）のプロジェクションの縁部に、壁の形状に設けられ、
この第１の部分は、プロジェクションの残りの部分に設けられている第１のコンデンサ電極（Ｐ１）の第２の部分の高さよりも高くなっており、
さらに、この第１のコンデンサ電極（Ｐ１）の壁は、内側側面と、そしてプロジェクションと逆向きの外側側面とを有するようになっており、
コンデンサのコンデンサ誘電体（Ｋｄ）は、少なくとも第１のコンデンサ電極（Ｐ１）の第２の部分と第１のコンデンサ電極（Ｐ１）の内側側面とを覆い、コンデンサの第２のコンデンサ電極（Ｐ２）は、コンデンサ誘電体（Ｋｄ）に接している集積回路アセンブリ。
請求項１の集積回路アセンブリにおいて、
別の層（Ｉ）がゲート電極（Ｇ１）と導電構造体（Ｌ）との間に設けられ、
そして、第１ソース／ドレイン領域（ＳＤ）、ダイオード層（Ｓ）、導電構造体（Ｌ）、別の層（Ｉ）、およびゲート電極（Ｇ１）は、ダイオードの電気抵抗が、ゲート電極（Ｇ１）、別の層（Ｉ）、そして導電構造体（Ｌ）により形成される電気抵抗よりも大きくなるように構成されていることを特徴とする集積回路アセンブリ。
請求項１又は２の集積回路アセンブリにおいて、
別の層（Ｉ）の、主面（Ｈ）に平行である面が、ダイオード層（Ｓ）の、主面（Ｈ）に平行である面よりも２倍以上大きいことを特徴とする集積回路アセンブリ。
請求項１の集積回路アセンブリにおいて、
コンデンサ誘電体（Ｋｄ）が少なくとも第１コンデンサ電極（Ｐ１）の外側側面の部分を覆うことを特徴とする集積回路アセンブリ。
請求項１又は４の集積回路アセンブリにおいて、
第１のコンデンサ電極（Ｐ１）が導電構造体（Ｌ’）と重なっていることを特徴とする集積回路アセンブリ。
請求項１又は４の集積回路アセンブリにおいて、
導電構造体（Ｌ）の、主面（Ｈ）へのプロジェクションは、第１のコンデンサ電極（Ｐ１）のプロジェクションと重なっており、
導電構造体（Ｌ）の第１の部分は、導電構造体（Ｌ）のプロジェクションの縁部に設けられ、この第１の部分は、プロジェクションの残りの部分に設けられている導電構造体（Ｌ）の第２の部分の高さよりも高く、
そして、第１のコンデンサ電極（Ｐ１）の第１の部分は、導電構造体（Ｌ）の第１の部分に設けられていることを特徴とする集積回路アセンブリ。
請求項１から６のいずれか１項に記載の集積回路アセンブリにおいて、
１つのメモリーセルが、第１トランジスタ、ダイオード、そして第２トランジスタを備え、
第１トランジスタの第１ソース／ドレイン領域（ＳＤ）と第２トランジスタの第１ソース／ドレイン領域とは互いに連結されており、
第１トランジスタと第２トランジスタとは、電圧端子とビット線（Ｂ１）との間に接続されており、
第２トランジスタのゲート電極（Ｇ２）はワード線に連結されており、
メモリーセルは、集積回路アセンブリの少なくとも一部であるＤＲＡＭセルアセンブリの一部であることを特徴とする集積回路アセンブリ。
請求項７の集積回路アセンブリにおいて、
基板（Ａ）は論理回路（Ｑ）を備えていることを特徴とする集積回路アセンブリ。
集積回路アセンブリの製造方法であって、
第１ソース／ドレイン領域（ＳＤ）とプレーナ・第１トランジスタの第２ソース／ドレイン領域（ＳＤ１）とが、基板（Ａ）の主面（Ｈ）に境界を接するように、基板（Ａ）のマスキング注入によってつくられ、
基板（Ａ）の上方には第１トランジスタのゲート電極（Ｇ１）がつくられ、
ダイオードの一部であるダイオード層（Ｓ）は、第１ソース／ドレイン領域（ＳＤ）の少なくとも一部の上につくられ、
ダイオードの別の部分であり、ゲート電極（Ｇ１）の少なくとも一部およびダイオード層（Ｓ）の上方に設けられる導電構造体（ＬまたはＬ’）がつくられ、
ダイオードは、ゲート電極（Ｇ１）から第１ソース／ドレイン領域（ＳＤ）への電荷流出が妨げられるようにつくられ、
ダイオード層（Ｓ）は絶縁材料でつくられ、
ダイオード層（Ｓ）は、ダイオード層（Ｓ）を通る電流がダイオード層（Ｓ）を通る電子の突き抜けにより発生するような厚みでつくられる集積回路アセンブリの製造方法において、
（ａ）基板（Ａ）の上方において、絶縁をおこなう下の層（Ｕ）が析出され、平坦化され、
（ｂ）下の層（Ｕ）にはキャビティ（Ｖ）が形成され、
（ｃ）導電材料は、キャビティ（Ｖ）が満たされないような一様な厚みに析出され、
（ｄ）導電材料をキャビティ（Ｖ）の外側側面から除去することによって、導電材料からコンデンサの第１のコンデンサ電極（Ｐ１）がつくりだされ、
（ｅ）第１のコンデンサ電極（Ｐ１）は導電構造体（ＬまたはＬ’）と電気的に連結され、
（ｆ）第１のコンデンサ電極（Ｐ１）の露出部分を覆っている、コンデンサのコンデンサ誘電体（Ｋｄ）がつくられ、
（ｇ）そして、コンデンサ誘電体（Ｋｄ）を覆っている、コンデンサの第２のコンデンサ電極（Ｐ２）がつくられることを特徴とする製造方法。
請求項９の製造方法において、
基板（Ａ）は少なくとも第１ソース／ドレイン領域（ＳＤ）で単結晶シリコンを含み、
ゲート電極（Ｇ１）は、ドープされた多結晶シリコンから生成され、
ダイオード層（Ｓ）は熱酸化により生成され、
熱酸化により、別の層（Ｉ）がゲート電極（Ｇ１）につくられ、
そして、導電構造体（Ｌ）は別の層（Ｉ）の上にもつくられることを特徴とする製造方法。
請求項９又は１０の製造方法において、
導電構造体（Ｌ）は、主面（Ｈ）に平行である別の層（Ｉ）の面を覆うようにつくられ、
導電構造体（Ｌ）により覆われた別の層（Ｉ）の面は、導電構造体（Ｌ）により覆われた主面（Ｈ）に基本的に平行であるダイオード層（Ｓ）の面よりも、２倍以上大きくなるようにすることを特徴とする製造方法。
請求項９の製造方法において、
（ｂ１）工程（ｂ）において下の層（Ｕ）にキャビティ（Ｖ）をつくった後、下の層（Ｕ）の上方に上の層（Ｏ）がつくられ、
（ｂ２）上の層（Ｏ）には、別のキャビティ（Ｖ ^* ）がつくられ、この別のキャビティは、下の層（Ｕ）にあるキャビティ（Ｖ）の上方に設けられ、
工程（ｃ）では、第１のコンデンサ電極（Ｐ１）の導電材料は、別のキャビティ（Ｖ ^* ）をつくったあと析出され、
工程（ｄ）では、第１のコンデンサ電極（Ｐ１）は、キャビティ（Ｖ）と別のキャビティ（Ｖ ^* ）との外側において、導電材料を除去することによってつくられ、
（ｄ１）工程（ｄ）では、第１のコンデンサ電極（Ｐ１）をつくったあと、上の層（Ｏ）が除去されることを特徴とする製造方法。
請求項９又は１２の製造方法において、
キャビティ（Ｖ）は、下のソース／ドレイン領域（ＳＤ）とゲート電極（Ｇ１）とが部分的に露出するようにつくられ、
そして、そのあと、ダイオード層（Ｓ）および別の層（Ｉ）の生成のための熱酸化がおこなわれることを特徴とする製造方法。
請求項９、１２、および１３のいずれか１項に記載の製造方法において、
第１のコンデンサ電極の生成により、第１のコンデンサ電極（Ｐ１）と重なる導電構造体（Ｌ’）がつくられることを特徴とする製造方法。
請求項９、１２、および、１３のいずれか１項に記載の製造方法において、
下の層（Ｕ）にキャビティ（Ｖ）をつくったあと、導電材料を一様に析出し、キャビティ（Ｖ）の外側で除去し、その結果、導電材料から導電構造体（Ｌ）がつくられ、
そして、そのあと上の層（Ｏ）および別のキャビティ（Ｖ ^＊）がつくられ、
導電材料が析出され、キャビティ（Ｖ）および別のキャビティ（Ｖ ^＊）の外側において除去されることにより、第１のコンデンサ電極（Ｐ１）がつくられることを特徴とする製造方法。
請求項９から１５のいずれか１項に記載の製造方法において、
少なくとも第１トランジスタ、ダイオード、および第２トランジスタを備えたメモリーセルがつくられ、
第１トランジスタの第１ソース／ドレイン領域（ＳＤ）と第２トランジスタの第１ソース／ドレイン領域とは電気的に連結され、
電圧端子とビット線（Ｂ１）とがつくられ、それらの間に第１トランジスタと第２トランジスタとが接続され、
第２トランジスタのゲート電極（Ｇ２）と電気的に連結されるワード線がつくられ、
メモリーセルに応じて構成されている複数のメモリーセルがつくられ、それらのメモリーセルが、少なくとも集積回路アセンブリの一部であるＤＲＡＭセルアセンブリを形成することを特徴とする製造方法。
請求項１６の製造方法において、
基板（Ａ）には、集積回路アセンブリが少なくともＤＲＡＭセルアセンブリと論理回路（Ｑ）とを備えるように、論理回路（Ｑ）がつくられることを特徴とする製造方法。