JP3633873B2 - 集積回路アセンブリとその製造方法 - Google Patents
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Description
【0001】
集積回路アセンブリ、すなわち、基板に集積される回路をより大きい記録密度でもって作成することが一般に求められている。
【0002】
DE19727436C1には、メモリーセルが第1トランジスタ、ダイオード構造体および第2トランジスタを包括しているDRAMセルアセンブリが述べられている。第1トランジスタと第2トランジスタとは共通のソース/ドレイン領域を分け持ち、電圧端子ビット線との間に接続されている。第2トランジスタのゲート電極はワード線に連結されている。ダイオード構造体は第1トランジスタのゲート電極と共通のソース/ドレイン領域との間に接続されている。これらのトランジスタは重ねて設けられ、立型MOSトランジスタとして構成されている。共通のソース/ドレイン領域は、トランジスタのゲート電極がスペーサの形態でフランクに配置されている半導体構造体に設けられている。ダイオード構造体は、直列に接続されているショットキーダイオードとトンネルダイオードとから成る。トンネルダイオードは、第1トランジスタのゲート電極、第1トランジスタのゲート電極に設けられる誘電層、そして誘電層により第1トランジスタのゲート電極から析出されている別の導電スペーサによって構成される。ショットキーダイオードは、別の導電スペーサの上部に設けられ、共通のソース/ドレイン領域に接合しているシリコン金属化合物製導電構造体と導電スペーサとから構成される。
【0003】
EP0537203には、メモリーセルがプレーナ・第1トランジスタ、プレーナ・第2トランジスタ、そして電圧依存型の抵抗を包括しているDRAMセルアセンブリが述べられている。第1トランジスタと第2トランジスタとは共通のソース/ドレイン領域を持ち、電圧端子ビット線との間に接続されている。第1トランジスタのゲート電極は、ゲート誘電体の上方に設けられ、そして共通のソース/ドレイン領域の上方に配置されている金属膜の上方に設けられている。共通のソース/ドレイン領域は電圧依存型の抵抗を介して第1トランジスタのゲート電極に連結されている。電圧依存型の抵抗とは、例えば、ショットキー接合であり、第1トランジスタのゲート電極と金属膜とから形成される。第2トランジスタのゲート電極はワード線に連結している。電圧依存型の抵抗は追加のスペースを必要とせず、そのことはDRAMセルアセンブリの記録密度の増大に寄与している。
US5,463,234において、ソース/ドレインとゲート電極の上に伸びているチタン膜との間にショットキーダイオードがある集積回路アセンブリが知られている。ゲート電極とチタン膜との間には、シリコン膜とチタンケイ化物膜とがある。このチタンケイ化物膜は、ソース/ドレインにおいてショットキーダイオードを形成し、このショットキーダイオードは、場合によっては、pn接合構造をもつダイオードに置き換えてもよい。
さらに、US5,710,448からは、トンネル過程に基づく遮断電流が流れるようにダイオードコンタクトを実現することが知られている。
【0004】
本発明の課題は、大きい記録密度を持つDRAMセルアセンブリを包括しうる別の集積回路アセンブリを提示することである。さらに、そのような集積回路アセンブリの製造方法を提示することが命題となる。
【0005】
この課題は、本発明により、特許請求範囲請求項1の特徴をもつ集積回路アセンブリないしは特許請求範囲請求項10の特徴をもつ製法により解決される。本発明の優れたバリエーションはサブクレームに明らかにされる。
集積回路アセンブリがプレーナ・第1トランジスタを包括しているが、そのトランジスタの第1ソース/ドレイン領域とそのトランジスタの第2ソース/ドレイン領域とは1つの基板に設けられ、基板の主面に境界を接している。第1トランジスタのゲート電極は基板の上方に設けられている。ゲート電極から第1ソース/ドレイン領域への電荷の流出が防止されるように、第1ソース/ドレイン領域とゲート電極との間にダイオードが接続されている。ダイオードの一部であるダイオード層は、第1ソース/ドレイン領域の少なくとも一部に設けられている。
【0006】
ダイオードの別の一部である導電構造体は、ゲート電極の少なくとも一部の上方に設けられ、そしてダイオード層上に設けられる。
【0007】
集積回路アセンブリの製法では、第1ソース/ドレイン領域とプレーナ・第1トランジスタの第2ソース/ドレイン領域とが、それらが基板の主面に境界を接するように、基板のマスキング注入によってつくられる。基板の上方には第1トランジスタのゲート電極がつくられる。ダイオードの一部であるダイオード層は、第1ソース/ドレイン領域の少なくとも一部の上につくられる。ダイオードの別の部分である導電構造体は、それがゲート電極の少なくとも一部の上方に設けられ、そしてダイオード層の上に設けられるようにつくられる。このダイオードは、ゲート電極から第1ソース/ドレイン領域への電荷流出が妨げられるようにつくられる。
【0008】
このダイオードは第1トランジスタの上方に設けられるので、集積回路アセンブリは大きい記録密度を有することができる。EP0537203とは逆に、第1トランジスタは現在一般化している半導体製造方法で製造することができる。このダイオードは以下の工程段階によってはじめて製造される。EP0537203によるショットキー接合は、金属膜がゲート電極の下に設けられているため、部分的にトランジスタの仕上げ前につくらなければならない。しかも、EP0537203によるトランジスタのソース/ドレイン領域は、従来の製造方法のように、注入によるゲート電極の作成のあとにつくることはできない。なぜなら、ゲート電極は金属膜が被さっている大部分の第1ソース/ドレイン領域の上方に設けられているからである。EP0537203とのその他の相違点は、第1トランジスタのゲート電極はダイオードの一部ではない点にあり、従って、導電構造体の材料を自由に選ぶことにより、ダイオードの特性をゲート電極とは無関係に最適化できるのである。
【0009】
もし、集積回路アセンブリが第1トランジスタおよびダイオードに加えて第2トランジスタを包括していて、この第2トランジスタの第1ソース/ドレイン領域が第1トランジスタの第1ソース/ドレイン領域に接続しているならば、この集積回路アセンブリは一つのDRAMセルアセンブリを包括することができる。第1トランジスタ、ダイオード、そして第2トランジスタは、このDRAMセルアセンブリのメモリーセルの部分である。第1トランジスタと第2トランジスタとは、電圧端子とビット線との間に接続されている。第2トランジスタのゲート電極はワード線に連結されている。DRAMセルアセンブリはこの場合、ダイナミック・自己増強メモリーセルアセンブリである。
【0010】
メモリーセルにおけるロジック1の記憶は、例えば、以下のように実行することができる。:電荷はダイオードを通り第1トランジスタのゲート電極に流れるように、ビット線とメモリーセルのワード線とに電圧が印加される。
【0011】
メモリーセルにおけるロジック0の記憶のためには、電圧はワード線に印加されるが、ビット線には印加されないので、ダイオードを通って第1トランジスタのゲート電極には電流は流れない。
【0012】
情報の読み出しには、ワード線とビット線とに電圧が印加され、電流がビット線を通って流れているかどうかが検査される。メモリーセルにおいてロジック1が記憶されていれば、第1トランジスタのゲート電極における電荷により第1トランジスタが接続されるので、電流は電圧端子からトランジスタ群へ、そしてビット線を通って流れることができる。電荷は第1トランジスタのゲート電極における読み出しのときは保持される。なぜなら、ダイオードを通る電荷は限りなく流出が困難になるように、ダイオードが分極されているからである。もし、メモリーセルにロジック0が記憶されているときは、第1トランジスタはそのゲート電極に電荷が無いため遮断されるので、ビット線を電流は流れない。
【0013】
集積回路アセンブリがDRAMセルアセンブリを含んでいるときは、工程コストを少なくするためには、第2トランジスタもプレーナである方が得策である。そうすれば、ソース/ドレイン領域およびトランジスタ群のゲート電極は同時につくりだせる。記録密度を高めるには、第1トランジスタの第1ソース/ドレイン領域と第2トランジスタの第1ソース/ドレイン領域を共通のソース/ドレイン領域として形成することがたいへん得策である。第2トランジスタのゲート電極はワード線の一部とすることができる。
【0014】
ダイオードがショットキーダイオードとなるように、ダイオード層は、例えば、導電素材をもって構成してもよい。
【0015】
ダイオードを通る電流が温度の影響を受けないように、ダイオードをトンネルダイオードとして構成することは適切である。そのために、ダイオード層は絶縁材料を含むようにする。その場合、ダイオード層の厚みは、ダイオード層を通る電流が基本的にダイオード層を通る電子の突き抜けにより発生するように寸法設計がおこなわれている。ダイオード層は、例えば、SiO2 で構成されており、3nmよりも薄いことが特徴である。SiO2 は析出でき、あるいは熱酸化によるエピタキシャル成長で生成することができる。ダイオード層には窒化物又は窒化ケイ素を含ませてもよい。ダイオード層は複数の部分層を含んでもよい。このダイオードは第1トランジスタの第1ソース/ドレイン領域、ダイオード層、および導電構造体により構成される。DE19727436C1によるDRAMセルアセンブリのダイオード構造とは逆に、このダイオードは3つの要素だけで構成され、より低い工程コストで製造可能である。
【0016】
第1トランジスタのゲート電極から第1トランジスタの第1ソース/ドレイン領域への電流の流れが妨げられるようにダイオードを分極する方法は、第1トランジスタの第1ソース/ドレイン領域よりも導電構造体の方の添加物濃度を低くすることによるが、その場合、導電構造体と第1トランジスタの第1ソース/ドレイン領域とは同一形態の導電性を有する。
【0017】
ダイオード層を特に均一に、薄くするために、ラピッド・サーマル・ニトリデーション(RTN)により約1000℃にてNH3 でエピタキシャル成長させることができる。この工程は厚みが僅少であること自体により限界がある。すなわち、すでにエピタキシャル成長してしまっているダイオード層は基板の主面への原子のそれ以上の拡散を妨げるのである。
【0018】
ダイオード層の生成にあたっては、まずゲート電極における別の層をつくりだすことができる。例えば、ゲート電極に別の層をつくりだせるように、熱酸化によりダイオード層を生成してよい。続いて別の層はマスキングによるエッチング工程で隔離される。
【0019】
ダイオード層の生成にあたり、ゲート電極に別の層が生成されることを妨げるために、ダイオード層生成前に保護構造体をゲート電極に生成することができる。この保護構造体はダイオード層生成後に除去される。
【0020】
注目すべきことは、ゲート電極は第1ソース/ドレイン領域よりも粗い表面を有することである。例えば、ゲート電極は不純物が添加された多結晶シリコンから生成することができるし、基板は少なくとも第1ソース/ドレイン領域で単結晶シリコンを含むことができる。
【0021】
ダイオード層を、例えば、熱酸化により生成する場合、ゲート電極には別の層が生成され、この層はゲート電極の粗い表面により不均一に成長する。この別の層の抵抗はダイオード層の抵抗と比べたとき無視してよい。なぜなら、この別の層はその不均一性によりダイオード層よりもはるかに大きい電流量を許すからである。導電構造体はダイオード層と別の層とにおいて生成される。ダイオードの電気抵抗は、ゲート電極、別の層、そして導電構造体により形成される電気抵抗よりもはるかに大きいのである。別の層の除去又はゲート電極を熱酸化から守り、そのあと再び除去される保護構造体の生成は不要であるので、工程コストが低減される。
【0022】
基板は、他の半導体材料、例えば、ゲルマニウムを含むことができる。
【0023】
ダイオード層およびその別の層は、例えば、マスキングをしない熱酸化により、全面に被せられる絶縁材料の一部として生成することができる。導電構造体の生成には導電材料を析出し、構造化すればよい。その場合、絶縁材料はエッチング・ストップとして用いる。代替案としては、導電材料を絶縁材料と共に構造体に用いることである。双方ともダイオード生成にはマスク1つだけ、すなわち、導電構造体の構成のためのマスクが必要になるだけである。
【0024】
第1トランジスタの生成のあと、下の絶縁層をトランジスタの上方で析出することは、本発明の一環である。ゲート電極と第1ソース/ドレイン領域の少なくとも一部を露出するために、下の層にキャビティを形成してよい。引き続いて、例えば、熱酸化を実施するために、ダイオード層と別の層とを生成することができる。
【0025】
次いで、導電材料を析出することができる。キャビティの外の側方にある、導電材料の部分を除去すれば、導電材料から導電構造体が生まれる。この場合でも、ダイオード生成にはマスク1つだけ、つまりキャビティをつくるためのマスクだけがあればよい。
【0026】
以下において、「高さ」は、主面に垂直である軸に沿った、基板主面からの距離を表わす。
【0027】
導電材料の析出のとき、キャビティに注入することができる。キャビティの外側の導電材料は、化学的・機械的研磨により除去することができる。引き続き、導電材料の逆腐蝕により導電構造体の高さを低くすることは本発明の一環である。導電材料は、キャビティの面が覆われるように析出することもできるが、キャビティは充填されない。キャビティの外側の導電材料は、化学的・機械的研磨により除去することができる。
【0028】
別の層の抵抗を小さくするためには、別の層の面積をダイオード層の面積の約2倍に大きくとることが好ましい。
【0029】
基板の上方に、第1のコンデンサ電極が導電構造体と電気的に結ばれるようなコンデンサを設けることは本発明の一環である。第1のコンデンサ電極の第1の部分は、基板の主面への第1のコンデンサ電極のプロジェクションの縁部に設けられる。第1のコンデンサ電極の第1の部分は、プロジェクションの残りの部分に設けられている、第1のコンデンサ電極の第2の部分が到達している高さよりも大きい高さにまで達している。
【0030】
その結果、第1のコンデンサ電極は、内側フランクと、そしてプロジェクションと逆向きの外側フランクとを有する。おおまかではあるが、第1のコンデンサ電極は、例えて言えば、鍋状を呈している。コンデンサのコンデンサ誘電体は、少なくとも第1のコンデンサ電極の第2部分と第1のコンデンサ電極の内部フランクとを覆う。コンデンサの第2のコンデンサ電極は、コンデンサ誘電体に境界を接している。
【0031】
集積回路アセンブリがDRAMセルアセンブリを包括しているとき、メモリーセルの一部としてコンデンサを設けることは非常に利点がある。なぜならば、第1トランジスタのゲート電極に蓄えられる電荷の量が増大しうるからであり、その結果、メモリーセルの情報は、情報の更新が必要となるまで比較的長い期間にわたって記憶されうるからである。
【0032】
第1のコンデンサ電極の第1の部分の高さは、約1000nm未満である。メモリーセルがトランジスタとメモリーコンデンサを包括しているDRAMセルアセンブリのメモリーコンデンサの電荷とは逆に、コンデンサの電荷はビット線の信号を発生せずともよく、開放状態で第1トランジスタを保持すればよいだけであるから、コンデンサ容量は基本的に少なくてよく、メモリーコンデンサの容量よりも、例えば、5倍も小さくてよい。第1のコンデンサ電極の高さが僅少であることは、集積回路アセンブリが、DRAMセルアセンブリに加えて、やはり基板に設けられる論理回路を包括することを許すものである。コンデンサを完全に覆う絶縁層の析出と平坦化が可能となる。第1トランジスタおよび第2トランジスタは、論理回路のトランジスタ群と同時に生成することができる。
【0033】
そのようなコンデンサをつくりだすために、基板の上方に下の絶縁層4を析出し、平坦化することは本発明の一環である。下の層にはキャビティがつくられる。導電材料は、キャビティが満たされないような一様な厚みで析出される。導電材料をキャビティの外側で横から除去することによって、導電材料から第1のコンデンサ電極がつくりだされる。第1のコンデンサ電極の第1の部分はキャビティのフランクに設けられる。
【0034】
追加の所要スペースなしに、コンデンサ容量をさらに増やすためには、コンデンサ誘電体が追加的に少なくとも第1コンデンサ電極の外側のフランクの部分を覆うようにすることが得策である。そのために、例えば、第1のコンデンサ電極の生成のあとに、外側のフランクの部分が露出されるように下の層の一部を除去する。
【0035】
工程の安定性を高めるために、下の層の上方に上の層をつくり、その層にキャビティの上方に設けられる別のキャビティをつくることが適切である。第1のコンデンサ電極の導電材料は、別のキャビティをつくったあと分離される。第1のコンデンサ電極は、キャビティと別のキャビティとの外側の導電材料を除去することによってつくられる。第1のコンデンサ電極をつくったあと、上の層が除去される。そのとき、下の層はエッチング・ストップとしてはたらくので、工程の安定性が高まる。なぜなら、基板と第2のコンデンサ電極との間の短絡が下の層の撤去により回避されるからである。上の層を下の層の代わりにはエッチングできないとき、下の層と上の層との間にエッチング・ストップの役目を果たす中間の層を設けることは本発明の一環である。
【0036】
キャビティと共に別のキャビティをつくりだすことができる。あるいは、キャビティをつくったあとに別のキャビティがつくられる。
【0037】
第1のコンデンサ電極が設けられるキャビティは、ダイオードの導電構造体が設けられるキャビティと結集することが可能である。
【0038】
工程の簡易化には、第1のコンデンサ電極が導電構造体と結集していることが好ましい。しかも、集積回路アセンブリの記録密度が増大する。なぜなら、コンデンサはダイオードの上方に設けられ、追加の所要スペースを必要としないからである。
【0039】
代替案としては、まず導電構造体をつくり、引き続いて第1のコンデンサ電極をつくる方法がある。これは、導電構造体と第1のコンデンサ電極とが、さまざまな材料で構成されうること、あるいはさまざまな添加物濃度を有しうるという利点をもたらす。その結果、コンデンサとダイオードとの電気的特性を互いに独立的に最適化することができる。
【0040】
導電構造体は、例えば、添加物濃度が約1017cm−3と1019cm−3との間にある不純物添加多結晶シリコンで構成される。添加物濃度はダイオードの電流・電圧特性を決定し、そしてメモリーセルのそれぞれの用途に合わせられる。第1のコンデンサ電極は、例えば、約1020cm−3といった、なるべく高い添加物濃度をもつ不純物添加多結晶シリコンから成る。
【0041】
まず下の層をつくり、そしてキャビティをつくり、そこに導電構造体をつくるという手順は本発明の一環である。次いで、上の層、別のキャビティ、そしてコンデンサをつくることができる。
【0042】
コンデンサ誘電体には、SiO2 、窒化ケイ素、バリウムチタン酸ストロンチウム(BST)、あるいは、その他の、高い誘電体定数をもつ材料を含ませることができる。
【0043】
第2のコンデンサ電極は、例えば、不純物添加多結晶シリコン、ケイ素化された多結晶シリコン又は金属、あるいはそれらの両方を含むことができる。
【0044】
以下に、本発明の実施例を図面を参照しながら詳述する。
【0045】
図1は、第1トランジスタ、第2トランジスタ、論理回路のトランジスタ群、下の層、そして中間層がつくられたあとの第1の基板の断面図を示す。
【0046】
図2Aは、キャビティ、ダイオード層、別の層、そして導電構造体がつくられたあとの、図1の断面図を示す。
【0047】
図2Bは、トランジスタ群および導電構造体が示されている第1の基板の平面図を示す。
【0048】
図3は、上の層、別のキャビティ、そして第1のコンデンサ電極がつくられたあとの、図2Aの断面図を示す。
【0049】
図4は、コンデンサ誘電体および第2のコンデンサ電極がつくられたあとの、図3の断面図を示す。
【0050】
図5は、2つのトランジスタ、ダイオード、そしてコンデンサがつくられたあとの、第2の基板の断面図を示す。
【0051】
図面は尺度に忠実ではない。
【0052】
第1の実施例では、従来の方法で、シリコン製のP型ドープによる第1基板の主面Hにプレーナ・第1トランジスタとプレーナ・第2トランジスタが生成される。第1トランジスタの第1ソース/ドレイン領域SDおよび第2トランジスタの第1ソース/ドレイン領域は、共通のソース/ドレイン領域として生成される(図1参照)。第1トランジスタの第1ソース/ドレイン領域SD、第1トランジスタの第2ソース/ドレイン領域SD1、そして第2トランジスタの第2ソース/ドレイン領域SD2は、添加物濃度約1021cm−3を呈し、n型ドープがおこなわれている。第1トランジスタの第2ソース/ドレイン領域SD1はストライプ状を成し、電圧端子に接続されている。第1トランジスタのゲート電極G1と第2トランジスタのゲート電極G2は第1の基板Aの上方に設けられ、ゲート誘電体Gdにより第1の基板Aから分離されている(図1参照)。ゲート電極G1、G2は添加物濃度約1020cm−3を有する。第2トランジスタのゲート電極G2はストライプ状のワード線の一部である。2つのトランジスタにより同時に、図1に概念的に描かれている論理回路Qのトランジスタがつくられる。
【0053】
トランジスタのゲート電極G1、G2のフランクにスペーサーSpをつくるために、約50nmの厚みのSiO2 が析出され、逆腐蝕が施された。
【0054】
トランジスタのゲート電極G1、G2が露出し、厚み約20nmの窒化ケイ素が析出され、逆腐蝕が施されるように、スペーサーSpに窒化ケイ素から成る層Nが付けられる(図1参照)。
【0055】
絶縁をおこなう下の層Uをつくるために、TEOS法により、厚み約800nmのSiO2 が析出され、化学的・機械的研磨により平坦化される。下の層Uには、厚み約50nmの窒化ケイ素を析出するために、中間層Mがつくられる(図1参照)。
【0056】
第1トランジスタの第1ソース/ドレイン領域SDの一部、窒化ケイ素から成る層Nの一部、第1トランジスタのゲート電極G1が露出するまで、第1のフォトレジストマスク(図示されてない)を用いて、窒化ケイ素とSiO2 が腐蝕される。その結果、キャビティVがつくりだされる。キャビティVの床は、第1トランジスタの第1ソース/ドレイン領域SDおよび第1トランジスタのゲート電極G1に境界を接する(図2A参照)。第1トランジスタのゲート電極G1の露出された部分の1つの面は、第1トランジスタの第1ソース/ドレイン領域SDの露出部分よりほぼ2倍大きい(図2B参照)。
【0057】
例えば、フッ化水素酸による還元洗浄ののちに、熱酸化が実施される。その場合、第1トランジスタの第1ソース/ドレイン領域SDに、厚みが約1.5nmである、SiO2 のダイオード層Sが生成される。さらに、第1トランジスタのゲート電極G1には別の層Iが生成される(図2A参照)。
【0058】
導電構造体Lの生成には、厚み約70nmのもとの位置(in situ )でのドープ多結晶シリコンが析出されるので、キャビティVの面は覆われるが、キャビティVは充填されない。化学的・機械的研磨により、キャビティVの外側の導電材料は除去されるので、キャビティVでは導電材料から導電構造体Lが生成され、ダイオードのダイオード層Sの上と別の層Iの上に設けられる(図2Aおよび2B参照)。
【0059】
導電構造体Lの添加物濃度は約1020cm−3である。第1トランジスタの第1ソース/ドレイン領域SD、ダイオード層Sおよび導電構造体Lは1つのダイオードを構成する。このダイオードは、第1トランジスタの第1ソース/ドレイン領域SDと第1トランジスタのゲート電極G1との間に接続される。
【0060】
第1トランジスタの第1ソース/ドレイン領域SDから第1トランジスタのゲート電極G1への電流の流れに対するダイオードの電気抵抗は、非常に小さい。なぜなら、電流は高ドープ領域から低ドープ領域へとダイオード層Sを通って流れるからである。この電流の流れ方向は、ダイオードの流れ方向とも呼ばれる。それとは逆に、第1トランジスタのゲート電極G1から第1トランジスタの第1ソース/ドレイン領域SDへの電流の流れに対するダイオードの電気抵抗は非常に大きい。この電流の流れ方向は、ダイオードの阻止電流とも呼ばれる。従って、ダイオードは、第1トランジスタのゲート電極G1から第1トランジスタの第1ソース/ドレイン領域SDへの電荷の流出が妨げられるように接続されている。
【0061】
ダイオードを通る電流の流れに及ぼす別の層Iの作用はダイオード層Sの作用に比べると微々たるものである。その理由は、第1トランジスタのゲート電極G1は、多結晶シリコンから成り、その結果、単結晶シリコンから成る、第1トランジスタの第1ソース/ドレイン領域DSよりも粗い表面を有することにある。別の層Iは、比較的粗い表面において不均一に成長するので、別の層Iは、大きい漏れ電流がそこを通ることができるように仕上げられている。
【0062】
もうひとつの理由は、別の層Iの面積がダイオード層Sの面積よりほぼ2倍大きいことである。
【0063】
厚み約800nmのSiO2 が析出されるように、上の層Oがつくられる。第2のフォトレジストマスク(図示されない)を用いて、上の層Oには、キャビティVの上方に設けられる別のキャビティV* がつくられる。この場合、導電構造体Lが露出する(図3参照)。
【0064】
トランジスタのゲート電極G1、G2の部分と第1の基板Aの部分が露出しえないように、窒化ケイ素で選択的に腐蝕されるので、別のキャビティはキャビティの調整ミスに対処し、十分な余裕をもって生成される。中間層Mはエッチング・ストップとして働く。エッチング剤としては、例えば、C2 F6 が適している。
【0065】
キャビティVおよび別のキャビティV* の外側の多結晶シリコンは除去されるように、コンデンサの第1のコンデンサ電極P1の生成には、厚み約50nmのもとの位置(in situ )でのドープ多結晶シリコンが析出され、化学的・機械的研磨により平坦化される。第1のコンデンサ電極P1は導電構造体Lに設けられる。
【0066】
引き続いて、キャビティV、V* の中央とは反対側の、第1のコンデンサ電極P1のフランクの部分が露出されるように、上の層OがSiO2 、多結晶シリコンや窒化ケイ素の腐蝕により除去される(図4参照)。
【0067】
第1のコンデンサ電極P1の開放面には、厚み約7nmの窒化ケイ素が析出され、部分的に酸化されることにより。コンデンサ誘電体Kdが生成される(図4参照)。
【0068】
第2のコンデンサ電極P2の生成には、厚み約100nmのもとの位置(in situ )でドープされる多結晶シリコンが析出される(図4参照)。第2のコンデンサ電極P2は約1020cm−3の添加物濃度を有する。
【0069】
上記の方法により、1つのメモリーセルが第1トランジスタ、第2トランジスタ、ダイオード、そしてコンデンサを包括しているDRAMセルアセンブリが生成される。コンデンサを覆う中間酸化物Zが析出され、そして平坦化される。中間酸化物Zにはコンタクト孔が腐蝕される。これらの孔は、メモリーセルの第2トランジスタの第2ソース/ドレイン領域SD2を露出する。コンタクト孔のフランクに別のスペーサーSp* をつくるために、厚み25nmのSiO2 が析出され、逆腐蝕される。コンタクト孔にはタングステンが詰められ、別のスペーサーSp* により第2のコンデンサ電極P2から析出されているコンタクトKがつくられる。中間酸化物にはビット線B1がつくられ、このビット線はコンタクトKに境界を接し、ワード線を横切って伸びている。
【0070】
第2の実施例においては、第1の実施例に対応し、シリコンの第2の基板Bをベースに、同時に第2トランジスタの第1ソース/ドレイン領域としてはたらく、第1トランジスタの第1ソース/ドレイン領域SD’、第1トランジスタの第2ソース/ドレイン領域SD1’、第2トランジスタの第2ソース/ドレイン領域SD2’、第1トランジスタのゲート電極G1’、第2トランジスタのゲート電極G2’、ゲート誘電体GD’、スペーサーSp’、窒化ケイ素から成る層N’、ダイオード層S’、別の絶縁層I’、絶縁をおこなう下の層U’、中間層M’、キャビティV’、および導電構造体L’がつくられる(図5参照)。ただし、第1の実施例とは逆に、下の絶縁をおこなう層U’の厚みは約1200nmである。
【0071】
導電構造体L’は、同時にコンデンサのコンデンサ電極としてはたらく。
【0072】
第1の実施例により、コンデンサ誘電体Kd’がつくられる。第1のコンデンサ電極、すなわち、導電構造体L’の外側フランクは露出していないので、コンデンサ誘電体Kd’は、内側の、キャビティV’の中央に向いている、導電構造体L’のフランクにおいてのみつくられる(図5参照)。
【0073】
第1の実施例におけるように、もとの位置(in situ )でドープされる多結晶シリコンの析出により、第2のコンデンサ電極P2’がつくられる。
【0074】
第1の実施例におけるように、この場合も、1つのメモリーセルが、第1トランジスタ、第2トランジスタ、ダイオード、そしてコンデンサを包括するDRAMセルアセンブリがつくられる。
【0075】
いずれも本発明の範囲内に入る多くのバリエーションの実施例を考えることができる。すなわち、層、構造体、キャビティ、そして領域の寸法はそれぞれの必要性に適合させることができる。同じことが添加物濃度や材料の選択についても言える。
【0076】
ソース/ドレイン領域はp型ドープとし、基板はn型ドープにすることができる。
【0077】
コンデンサの生成はやめておいてよい。
【0078】
第1ソース/ドレイン領域を電圧端子に接続するための別の方法は、第2のコンデンサ電極をつくったあとに、第1の中間酸化物をつくり、その中に第1トランジスタの第2ソース/ドレイン領域のためのコンタクト孔がつくられる。コンタクト孔には絶縁スペーサーを設け、タングステンを封入することにより、コンタクトがつくられる。中間酸化物には、導電材料の析出と構成により、コンタクトを電圧端子に連結する金属トラックがつくられる。引き続き、別の中間酸化物がつくられ、その中にビット線用のコンタクト孔がつくられる。上記のようにして、コンタクトとビット線とがつくりだされる。
【図面の簡単な説明】
【図1】第1トランジスタ、第2トランジスタ、論理回路のトランジスタ群、下の層、そして中間層がつくられたあとの第1の基板の断面図である。
【図2】図2Aは、キャビティ、ダイオード層、別の層、そして導電構造体がつくられたあとの図1の断面図であり、図2Bは、トランジスタ群および導電構造体が示されている第1の基板の平面図である。
【図3】上の層、別のキャビティ、そして第1のコンデンサ電極がつくられたあとの、図2Aの断面図である。
【図4】図4は、コンデンサ誘電体および第2のコンデンサ電極がつくられたあとの、図3の断面図である。
【図5】2つのトランジスタ、ダイオード、そしてコンデンサがつくられたあとの、第2の基板の断面図である。
Claims (17)
- プレーナ・第1トランジスタ、および、ダイオードを備えた集積回路アセンブリであって、
プレーナ・第1トランジスタは、第1ソース/ドレイン領域(SD)と第2ソース/ドレイン領域(SD1)とが、1つの基板(A)に、これら第1ソース/ドレイン領域(SD)と第2ソース/ドレイン領域(SD1)とが、基板(A)の主面(H)に接するように設けられ、そして、ゲート電極(G1)が、基板(A)の上方に設けられており、
上記ダイオードは、第1ソース/ドレイン領域(SD)、ダイオード層(S)、および導電体構造(L)を備え、
上記ダイオードは、第1ソース/ドレイン領域(SD)とゲート電極(G1)との間に、ゲート電極(G1)から第1ソース/ドレイン領域(SD)への電荷の流出を遮断するように設けられており、
ダイオードの一部であるダイオード層(S)が第1ソース/ドレイン領域(SD)の少なくとも一部に設けられ、
ダイオードの別の一部である導電構造体(L)がゲート電極(G1)の少なくとも一部の上方に、そしてダイオード層(S)の上に設けられ、
ダイオード層(S)は絶縁材料を含み、
そして、ダイオード層(S)は、ダイオード層(S)を通る電子の突き抜けにより、ダイオード層(S)を通る電流が発生するような厚みに調整されている集積回路アセンブリにおいて、
コンデンサが、基板(A)の上方に設けられ、その基板(A)の第1のコンデンサ電極(P1)は、導電構造体(L)に電気的に連結しており、
第1のコンデンサ電極(P1)は、第1の部分が、基板(A)の主面(H)への第1のコンデンサ電極(P1)のプロジェクションの縁部に、壁の形状に設けられ、
この第1の部分は、プロジェクションの残りの部分に設けられている第1のコンデンサ電極(P1)の第2の部分の高さよりも高くなっており、
さらに、この第1のコンデンサ電極(P1)の壁は、内側側面と、そしてプロジェクションと逆向きの外側側面とを有するようになっており、
コンデンサのコンデンサ誘電体(Kd)は、少なくとも第1のコンデンサ電極(P1)の第2の部分と第1のコンデンサ電極(P1)の内側側面とを覆い、コンデンサの第2のコンデンサ電極(P2)は、コンデンサ誘電体(Kd)に接している集積回路アセンブリ。 - 請求項1の集積回路アセンブリにおいて、
別の層(I)がゲート電極(G1)と導電構造体(L)との間に設けられ、
そして、第1ソース/ドレイン領域(SD)、ダイオード層(S)、導電構造体(L)、別の層(I)、およびゲート電極(G1)は、ダイオードの電気抵抗が、ゲート電極(G1)、別の層(I)、そして導電構造体(L)により形成される電気抵抗よりも大きくなるように構成されていることを特徴とする集積回路アセンブリ。 - 請求項1又は2の集積回路アセンブリにおいて、
別の層(I)の、主面(H)に平行である面が、ダイオード層(S)の、主面(H)に平行である面よりも2倍以上大きいことを特徴とする集積回路アセンブリ。 - 請求項1の集積回路アセンブリにおいて、
コンデンサ誘電体(Kd)が少なくとも第1コンデンサ電極(P1)の外側側面の部分を覆うことを特徴とする集積回路アセンブリ。 - 請求項1又は4の集積回路アセンブリにおいて、
第1のコンデンサ電極(P1)が導電構造体(L’)と重なっていることを特徴とする集積回路アセンブリ。 - 請求項1又は4の集積回路アセンブリにおいて、
導電構造体(L)の、主面(H)へのプロジェクションは、第1のコンデンサ電極(P1)のプロジェクションと重なっており、
導電構造体(L)の第1の部分は、導電構造体(L)のプロジェクションの縁部に設けられ、この第1の部分は、プロジェクションの残りの部分に設けられている導電構造体(L)の第2の部分の高さよりも高く、
そして、第1のコンデンサ電極(P1)の第1の部分は、導電構造体(L)の第1の部分に設けられていることを特徴とする集積回路アセンブリ。 - 請求項1から6のいずれか1項に記載の集積回路アセンブリにおいて、
1つのメモリーセルが、第1トランジスタ、ダイオード、そして第2トランジスタを備え、
第1トランジスタの第1ソース/ドレイン領域(SD)と第2トランジスタの第1ソース/ドレイン領域とは互いに連結されており、
第1トランジスタと第2トランジスタとは、電圧端子とビット線(B1)との間に接続されており、
第2トランジスタのゲート電極(G2)はワード線に連結されており、
メモリーセルは、集積回路アセンブリの少なくとも一部であるDRAMセルアセンブリの一部であることを特徴とする集積回路アセンブリ。 - 請求項7の集積回路アセンブリにおいて、
基板(A)は論理回路(Q)を備えていることを特徴とする集積回路アセンブリ。 - 集積回路アセンブリの製造方法であって、
第1ソース/ドレイン領域(SD)とプレーナ・第1トランジスタの第2ソース/ドレイン領域(SD1)とが、基板(A)の主面(H)に境界を接するように、基板(A)のマスキング注入によってつくられ、
基板(A)の上方には第1トランジスタのゲート電極(G1)がつくられ、
ダイオードの一部であるダイオード層(S)は、第1ソース/ドレイン領域(SD)の少なくとも一部の上につくられ、
ダイオードの別の部分であり、ゲート電極(G1)の少なくとも一部およびダイオード層(S)の上方に設けられる導電構造体(LまたはL’)がつくられ、
ダイオードは、ゲート電極(G1)から第1ソース/ドレイン領域(SD)への電荷流出が妨げられるようにつくられ、
ダイオード層(S)は絶縁材料でつくられ、
ダイオード層(S)は、ダイオード層(S)を通る電流がダイオード層(S)を通る電子の突き抜けにより発生するような厚みでつくられる集積回路アセンブリの製造方法において、
(a)基板(A)の上方において、絶縁をおこなう下の層(U)が析出され、平坦化され、
(b)下の層(U)にはキャビティ(V)が形成され、
(c)導電材料は、キャビティ(V)が満たされないような一様な厚みに析出され、
(d)導電材料をキャビティ(V)の外側側面から除去することによって、導電材料からコンデンサの第1のコンデンサ電極(P1)がつくりだされ、
(e)第1のコンデンサ電極(P1)は導電構造体(LまたはL’)と電気的に連結され、
(f)第1のコンデンサ電極(P1)の露出部分を覆っている、コンデンサのコンデンサ誘電体(Kd)がつくられ、
(g)そして、コンデンサ誘電体(Kd)を覆っている、コンデンサの第2のコンデンサ電極(P2)がつくられることを特徴とする製造方法。 - 請求項9の製造方法において、
基板(A)は少なくとも第1ソース/ドレイン領域(SD)で単結晶シリコンを含み、
ゲート電極(G1)は、ドープされた多結晶シリコンから生成され、
ダイオード層(S)は熱酸化により生成され、
熱酸化により、別の層(I)がゲート電極(G1)につくられ、
そして、導電構造体(L)は別の層(I)の上にもつくられることを特徴とする製造方法。 - 請求項9又は10の製造方法において、
導電構造体(L)は、主面(H)に平行である別の層(I)の面を覆うようにつくられ、
導電構造体(L)により覆われた別の層(I)の面は、導電構造体(L)により覆われた主面(H)に基本的に平行であるダイオード層(S)の面よりも、2倍以上大きくなるようにすることを特徴とする製造方法。 - 請求項9の製造方法において、
(b1)工程(b)において下の層(U)にキャビティ(V)をつくった後、下の層(U)の上方に上の層(O)がつくられ、
(b2)上の層(O)には、別のキャビティ(V * )がつくられ、この別のキャビティは、下の層(U)にあるキャビティ(V)の上方に設けられ、
工程(c)では、第1のコンデンサ電極(P1)の導電材料は、別のキャビティ(V * )をつくったあと析出され、
工程(d)では、第1のコンデンサ電極(P1)は、キャビティ(V)と別のキャビティ(V * )との外側において、導電材料を除去することによってつくられ、
(d1)工程(d)では、第1のコンデンサ電極(P1)をつくったあと、上の層(O)が除去されることを特徴とする製造方法。 - 請求項9又は12の製造方法において、
キャビティ(V)は、下のソース/ドレイン領域(SD)とゲート電極(G1)とが部分的に露出するようにつくられ、
そして、そのあと、ダイオード層(S)および別の層(I)の生成のための熱酸化がおこなわれることを特徴とする製造方法。 - 請求項9、12、および13のいずれか1項に記載の製造方法において、
第1のコンデンサ電極の生成により、第1のコンデンサ電極(P1)と重なる導電構造体(L’)がつくられることを特徴とする製造方法。 - 請求項9、12、および、13のいずれか1項に記載の製造方法において、
下の層(U)にキャビティ(V)をつくったあと、導電材料を一様に析出し、キャビティ(V)の外側で除去し、その結果、導電材料から導電構造体(L)がつくられ、
そして、そのあと上の層(O)および別のキャビティ(V * )がつくられ、
導電材料が析出され、キャビティ(V)および別のキャビティ(V * )の外側において除去されることにより、第1のコンデンサ電極(P1)がつくられることを特徴とする製造方法。 - 請求項9から15のいずれか1項に記載の製造方法において、
少なくとも第1トランジスタ、ダイオード、および第2トランジスタを備えたメモリーセルがつくられ、
第1トランジスタの第1ソース/ドレイン領域(SD)と第2トランジスタの第1ソース/ドレイン領域とは電気的に連結され、
電圧端子とビット線(B1)とがつくられ、それらの間に第1トランジスタと第2トランジスタとが接続され、
第2トランジスタのゲート電極(G2)と電気的に連結されるワード線がつくられ、
メモリーセルに応じて構成されている複数のメモリーセルがつくられ、それらのメモリーセルが、少なくとも集積回路アセンブリの一部であるDRAMセルアセンブリを形成することを特徴とする製造方法。 - 請求項16の製造方法において、
基板(A)には、集積回路アセンブリが少なくともDRAMセルアセンブリと論理回路(Q)とを備えるように、論理回路(Q)がつくられることを特徴とする製造方法。
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