TWI411095B - 記憶裝置 - Google Patents

記憶裝置 Download PDF

Info

Publication number
TWI411095B
TWI411095B TW095135203A TW95135203A TWI411095B TW I411095 B TWI411095 B TW I411095B TW 095135203 A TW095135203 A TW 095135203A TW 95135203 A TW95135203 A TW 95135203A TW I411095 B TWI411095 B TW I411095B
Authority
TW
Taiwan
Prior art keywords
film
conductive film
insulating film
conductive
opening
Prior art date
Application number
TW095135203A
Other languages
English (en)
Other versions
TW200746390A (en
Inventor
Yoshinobu Asami
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200746390A publication Critical patent/TW200746390A/zh
Application granted granted Critical
Publication of TWI411095B publication Critical patent/TWI411095B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

記憶裝置
本發明係有關於具有非揮發性記憶體的記憶裝置，例如可寫一次式記憶裝置。
在使用許多電子裝置的現代社會中，會產生及使用各種資料；因此，需要記憶裝置來儲存資料。今日所製造及使用的各種記憶裝置具有不同優點及缺點，並且係根據所欲儲存及使用的資料而被適當使用。
例如，當電源關閉時會喪失其記憶內容的揮發性記憶體包括DRAM及SRAM。揮發性記憶體的應用由於揮發性而明顯受限；然而，其每一個揮發性記憶體係用來當作利用短存取時間的電腦之主記憶裝置或快取記憶體使用。因為DRAM具有小的記憶單元(cells)，所以可輕易地製造出大容量DRAM。然而，其係以複雜的方式來進行控制，並且耗費許多功率。SRAM包括由CMOS電晶體所組成的記憶單元，並且可輕易地製造及做控制；然而，因為一個記憶單元需要六個電晶體，所以難以達成大容量SRAM。
甚至電源關閉後仍可保持其記憶內容的非揮發性記憶體包括：可覆寫資料很多次的可覆寫式記憶體；可由使用者僅寫入資料一次的可寫一次式記憶體；以及不能被覆寫之於製造記憶體時即決定資料內容的遮罩ROM。做為可覆寫式記憶體，有EPROM、快閃記憶體、鐵電記憶體、等等。EPROM能使資料輕易寫入，並且每一位元的單位成本相當低；然而，需要專用於寫入及抹除的程式裝置及抹除器。可覆寫於所使用的基體上之快閃記憶體及鐵電記憶體具有短的存取時間，並且耗費較少功率；然而，需要製造浮置閘極及鐵電層的步驟。因此，每一位元的單位成本很高。
可寫一次式記憶體的每一個記憶單元包括熔絲、反熔絲、交錯指標二極體、OLED(有機發光二極體)、雙穩態液晶元件、以及藉由熱或光而改變狀態的其他裝置。另外，近幾年來，使用有機材料的記憶元件已蓬勃發展(例如，參考文獻1：日本專利申請案公開號8－116109)。
此外，在使用絕緣體係夾於用來當作陰極與陽極的導電膜(其係置於用於可寫一次式記憶體的記憶單元之薄膜電晶體上)之間的結構之情況中，夾於陰極與陽極之間的絕緣體層係藉由與形成於薄膜電晶體上的層間絕緣膜分離之微滴排出法、氣相沈積、或類似方法來予以形成的，這會產生成本及製造步驟數目增加的問題。
鑑於以上的問題，本發明之目的在於提供可用較低成本，以較少步驟所製造出來的可寫一次式記憶裝置，以及使用此記憶裝置的半導體裝置。
本發明的記憶裝置包括第一導電膜；絕緣膜，係形成於第一導電膜上；以及形成於絕緣膜上的第二導電膜及形成於絕緣膜中的開口。絕緣膜係位於第一導電膜與形成於開口中的第二導電膜之間。
本發明的記憶裝置包括第一導電膜；絕緣膜，係形成於第一導電膜上；以及形成於絕緣膜上的第二導電膜，以及形成於絕緣膜中的開口及接觸孔。絕緣膜位於第一導電膜與形成於開口中的該第二導電膜之間，以及第一導電膜與第二導電膜係電氣連接於接觸孔中。
本發明的記憶裝置包括薄膜電晶體，係形成於基體上；第一絕緣膜，係形成於薄膜電晶體上；第一導電膜，係形成於該第一絕緣膜上；第二絕緣膜，係形成於第一導電膜上；以及形成於第二絕緣膜上的第二導電膜及形成於第二絕緣膜中的開口。第二絕緣膜係位於第一導電膜與形成於開口中的第二導電膜之間。
本發明的記憶裝置包括薄膜電晶體，係形成於基體上；第一絕緣膜，係形成於薄膜電晶體上；第一導電膜，係形成於第一絕緣膜上；第二絕緣膜，係形成於第一導電膜上；以及形成於第二絕緣膜上的第二導電膜，以及形成於第二絕緣膜中的開口及接觸孔。第二絕緣膜係位於第一導電膜與形成於開口中的第二導電膜之間，以及第一導電膜與第二導電膜係電氣連接於接觸孔中。
在本發明的記憶裝置中，關於因介電質崩潰而使開口的底部縮小而言，第一導電膜與第二導電膜係彼此相鄰。要注意的是，關於本發明的記憶裝置，記憶元件部分係由絕緣膜、第一導電膜、以及位於開口的底部之第二導電膜所組成；並且資料可由於破壞絕緣膜所導致之第一導電膜與第二導電膜之間的短路電路而被儲存。
本發明的記憶裝置包括基底絕緣膜，係形成於基體上；半導體膜，具有形成於基底絕緣膜上之至少第一雜質區及第二雜質區；閘極絕緣膜，係形成於半導體上；閘極電極，係形成於閘極絕緣膜上；絕緣膜，係形成於閘極電極上；形成於絕緣膜上的第一導電膜及形成於絕緣膜中的開口；以及形成於絕緣膜上的第二導電膜及形成於絕緣膜中的接觸孔。絕緣膜係位於第一雜質區與形成於開口中的第一導電膜之間，以及其中第二雜質區與第二導電膜係電氣連接於接觸孔中。
在本發明的記憶裝置中，關於因介電質崩潰而使開口的底部縮小而言，第一雜質區與第一導電膜係彼此相鄰。要注意的是，關於本發明的記憶裝置，記憶元件部分係由絕緣膜、第一雜質區、以及位於開口的底部之第一導電膜所組成；並且資料可由於破壞絕緣膜所導致之第一雜質區與第二導電膜之間的短路電路而被儲存。
在本發明中，一部分的層間絕緣膜係用來當作夾於記憶裝置的兩電極之間的絕緣膜；因此，可降低步驟數目且可降低成本。
本發明的較佳實施例模式及實施例將參照圖式來做說明。對於熟習此項技術者而言，可輕易了解的是，本發明不受限於以下模式，並且在不違離本發明的精神及範圍之下，形式及細節可以做不同的改變。因此，本發明應該不受限於以下實施例模式及實施例的說明。本發明的結構中之相同元件或具有相同功能的元件會共同給予相同參考標號。此外，底下所述的實施例模式1至7可隨意與彼此結合。
實施例模式1
在此實施例模式中，將說明使用一部分絕緣膜當作記憶體的記憶裝置。
首先，薄膜電晶體(TFT)110係形成於基體100上(圖1A)。薄膜電晶體110至少包括置於基體100上之具有雜質區102及103的含基底絕緣膜101於其間的半導體膜104、置於半導體膜104上之含閘極絕緣膜105於其間的閘極電極106、具有用以覆蓋閘極電極106之50 nm至200 nm的厚度之絕緣膜107。要注意的是，薄膜電晶體的模式不受限於此實施例模式中所顯示的模式。
接著，絕緣膜108係形成為600 nm至1500 nm的厚度，當作位於絕緣膜107上的單層或堆層(圖1A)。形成於絕緣膜107上的絕緣膜108係藉由電漿CVD、SOG法、微滴排出法、或類似方法，使用如矽的氧化物或矽的氮化物之無機材料、如聚亞醯胺、聚醯胺、苯環丁烯、丙烯酸、環氧化物或矽氧烷的有機材料、或類似物，而形成為單層或堆層。
要注意的是，在形成絕緣膜107及108之前，在形成絕緣膜107之後，或在形成組成絕緣膜108的至少一膜之後，較佳實施用以回復半導體膜104的結晶性，使加入半導體膜104的雜質元素活化，或使半導體膜104氫化之熱處理。對於熱處理而言，較佳使用熱退火法、雷射退火法、RTA法、等方法。
接著，蝕刻絕緣膜108，以形成開口於絕緣膜108中。微影或類似方法可用於蝕刻。然後，導電膜(未顯示出)係形成於開口及絕緣膜108上，並且會蝕刻導電膜，以形成500 nm至900 nm的膜厚度之導電膜(配線)111至113(圖1A)。在此，導電膜(配線)112及113係分別電氣連接至雜質區102及103。
導電膜(配線)111至113係藉由電漿CVD或濺鍍，使用選自鈦(Ti)、鋁(Al)、以及釹(Nd)的元素、或含上述元素的合金材料或化合物材料當作其主要元件，而形成為單層或堆層。當作其主要元件之含鋁的合金材料相當於例如是主要元件為鋁之含鎳的材料，或主要元件為鋁之含鎳及碳與矽中的其一或兩者之合金材料。導電膜(配線)111至113中的每一導電膜較佳使用例如阻障膜、鋁矽(Al－Si)膜、以及阻障膜的堆層結構，或阻障膜、鋁矽(Al－Si)膜、氮化鈦(TiN)膜、以及阻障膜的堆層結構。
要注意的是，阻障膜相當於藉由使用鈦、鈦的氮化物、鉬、或鉬的氮化物所組成之薄膜。具有低電阻及便宜之鋁及矽化鋁為組成導電膜(配線)111至113的最佳材料。除此之外，當阻障膜係用來當作導電膜111至113的上層及下層時，可防止鋁或矽化鋁產生凸塊。此外，當阻障膜係由高度可還原元素的鈦所組成，即使薄的天然氧化膜係形成於結晶半導體膜上，天然氧化膜會還原，使得可得到與結晶半導體膜的較佳接觸。
接著，單層或堆層的絕緣膜114係形成為800 nm至1500 nm的厚度，以覆蓋絕緣膜108及導電膜(配線)111至113(圖1B)。絕緣膜114係藉由SOG法、微滴排出法、等方法，使用無機材料或有機材料而形成為單層或堆層。絕緣膜114較佳係形成為0.75 μ m至3 μ m的厚度。
接著，絕緣膜114係藉由微影或類似方法而被蝕刻，使得形成具有不同深度的開口115及116。在此，開口115係形成為使絕緣膜部分較薄，以不使底部的導電膜(配線)113暴露。換言之，開口115為凹部(凹角)，其係形成使得絕緣膜114仍位於導電膜(配線)113與稍後形成的絕緣膜117之間。此外，開口116為使導電膜(配線)111暴露出的接觸孔，如圖1B中所顯示。
具有不同深度的開口115及116可藉由於兩步驟中分別打開每一部分來予以形成。例如，在僅開口115係藉由使用微影的蝕刻而被形成之後，僅開口116係藉由再次使用微影的蝕刻而形成；因此，可分別形成具有不同深度的開口115及116。要注意的是，開口116可在形成開口115之前形成。
然後，導電膜係形成於接觸孔115，116上。導電膜係藉由電漿CVD法、濺鍍法、等方法，使用導電材料而形成。然後，導電膜會被蝕刻以形成導電膜117(圖1C)。導電膜117較佳被形成為50 nm至400 nm的厚度。要注意的是，導電膜117變成組成記憶元件部分的一對導電膜中的其一。導電膜117較佳係使用鈦，或含鈦當作其主要元件的合金材料或化合物材料而被形成為單層或堆層。此外，於形成導電膜117的微影製程中，較佳會進行濕式蝕刻，以防止位於導電膜117之下的薄膜電晶體110之損壞。
經由以上步驟，可達成由導電膜(配線)113、絕緣膜114、以及導電膜117的堆層所組成之記憶元件部分118。因此，記憶元件部分118係由絕緣膜114，以及以絕緣膜114覆蓋於彼此之間的導電膜(配線)113與導電膜117所組成。在此實施例模式中，導電膜(配線)113與導電膜117係於開口115的底部彼此相鄰，使得其可藉由介電質崩潰而縮短。要注意的是，薄膜電晶體110為用以選擇複數個記憶裝置中的某些記憶裝置之薄膜電晶體，並且只要有切換功能，則不受限於所顯示的結構。
在此實施例模式中，夾在用來當作例如是記憶裝置的陰極與陽極之導電膜之間的絕緣膜不需分開形成；因此，可降低製造步驟的數目，並且可降低成本。
實施例模式2
製造一部分較薄的絕緣膜114之方法(其與實施例模式1中所顯示的方式不同)將做說明。
如圖2A中所顯示，在形成導電膜(配線)111至113之後，絕緣膜114係以實施例模式1形成。在此實施例模式中，感光材料係用於絕緣膜114。絕緣膜114係使用光罩200而暴露出來。光罩200具有第一光透射部分201、第二光透射部分202、以及光遮蔽部分203。在此實施例模式中，第二光透射部分202的直徑(或面積)Y小於置於光罩200上之第一光透射部分201的直徑(或面積)X。當置於光罩上之光透射部分的直徑(或面積)較大時，會更快地蝕刻絕緣膜114。因此，與經由第一光透射部分201而暴露出的此部分絕緣膜114相較，經由第二光透射部分202而暴露出的此部分絕緣膜114可蝕刻成較淺。藉由隨意改變直徑(或面積)X及Y，絕緣膜114的蝕刻速率可做控制，並且具有不同深度的開口可形成於絕緣膜114中。第一光透射部分201及第二光透射部分202透射光，並且它們可用開口來予以取代。光遮蔽部分203幾乎不透射光。
接著，會使絕緣膜114顯影(圖2B)。絕緣膜114之與光遮蔽部分203重疊的部分幾乎不被蝕刻。此外，絕緣膜114之暴露出於第一光透射部分201處的部分被蝕刻很多，會形成開口116，導電膜(配線)111的表面係經由開口116而暴露出來。此外，絕緣膜114之經由第二光透射部分202而暴露出的部分之蝕刻速率係比其經由第一光透射部分201而暴露出的部分之蝕刻速率更慢。因此，比開口116更淺的開口115係形成於絕緣膜114中。因而，會形成開口115，絕緣膜114之在開口115之下的部分仍然很薄。因此，可獲得到一部分為較薄之絕緣膜114。
然後，如圖2C中所顯示者，導電膜117係形成於開口115及116處。經由以上步驟，可達成由導電膜(配線)113、絕緣膜114、以及導電膜117的疊層所組成之記憶元件部分118。
在此實施例模式中，絕緣膜114的蝕刻速率係藉由改變光罩的每一光透射部分之直徑(或面積)來予以控制，使得具有不同深度的複數個開口可藉由一次蝕刻製程來予以形成。
實施例模式3
一部分較薄的絕緣膜114之製造方法(其與實施例模式1及實施例模式2中所顯示的方法不同)將參照圖3A至3C做說明。要注意的是，在圖3A至3C中，與圖1A至1C中的部分相同之部分係藉由相同參考標號來予以表示，並且省略其說明。
在圖3A中，如同實施例模式1的情況一樣，在形成導電膜(配線)111至113之後，會形成絕緣膜114。在此實施例模式中，感光材料係用於絕緣膜114。絕緣膜114係使用光罩300而暴露出來。光罩300具有第一光透射部分301、第二光透射部分302、以及光遮蔽部分303。第一光透射部分301可為開口。傳經光罩300的光於第二光透射部分302處之強度係比於第一光透射部分301的強度低。光遮蔽部分303幾乎不透射光。在此實施例模式中，此種半色調遮罩係用來當作光罩300。
接著，會使絕緣膜114顯影(圖3B)。絕緣膜114之與光遮蔽部分303重疊的部分幾乎不被蝕刻。絕緣膜114之經由第一光透射部分301而暴露出的部分會蝕刻很多。以此方式，會形成開口116，導電膜(配線)111的表面經由開口116而暴露出來。絕緣膜114之經由第二光透射部分302而暴露出的部分會蝕刻地比其經由第一光透射部分301而暴露出的部分更淺。因此，會形成開口115，一部分在開口115之下的絕緣膜114仍保持一樣，開口115係比開口116淺。以此方式，可獲得到一部分為較薄之絕緣膜114。
接著，如圖3C中所顯示，導電膜117係形成於開口115及116處。經由以上步驟，可達成由導電膜(配線)113、絕緣膜114、以及導電膜117的疊層所組成之記憶元件部分118。
使用此實施例模式的方法，具有不同深度的複數個開口可藉由一次蝕刻製程來予以形成。
實施例模式4
一部分較薄的絕緣膜114之製造方法(其與實施例模式1至實施例模式3中所顯示的方法不同)將參照圖4A至4C來做說明。在圖4A至4C中，與圖1A至1C中的部分相同之部分係藉由相同參考標號來予以表示，並且省略其說明。
在圖4A中，如同實施例模式1，在形成導電膜(配線)111至113之後，會形成絕緣膜114a。絕緣膜114b係形成於絕緣膜114a上。單層或堆層的無機絕緣膜或有機絕緣膜可用於絕緣膜114a及絕緣膜114b。此外，可使用具有矽(Si)－氧(O)鍵結的骨架之矽氧烷。含至少氫的有機族(例如，烷基族或芳香族碳氫化物)可用於矽氧烷的置換基。就置換基而言，也可使用氟族。另一種是，也可使用氟族及含至少氫的有機族。
接著，絕緣膜114b係蝕刻為形成第一開口401a及第二開口402。
絕緣膜114a係蝕刻於第一開口401a中，以形成第三開口401b(圖1B)。以此方式，可得到導電膜(配線)111的表面會暴露出之第三開口401b及絕緣膜114a的表面會暴露出之第二開口402。絕緣膜114a及114b相當於實施例模式1中所述的絕緣膜114。以此方式，可獲得到一部分為較薄之絕緣膜114。
接著，如圖4C中所顯示，會形成導電膜117。經由以上步驟，可達成由導電膜(配線)113、絕緣膜114、以及導電膜117的疊層所組成之記憶元件部分118。
實施例模式5
在此實施例模式中，具有與實施例模式1中所顯示的結構不同之結構的記憶裝置將參照圖5A至5C來予以顯示。特別而言，源極配線或汲極配線係用來當作記憶體的一部分電極之記憶元件將做說明。在圖5A至5C中，與圖1A至1C中的部分相同之部分係藉由相同參考標號來予以表示，並且省略其說明。
首先，薄膜電晶體110係形成於基體100上(圖5A)。薄膜電晶體110至少包括形成於基體100上之具有雜質區102及103的含基底絕緣膜101於其間的半導體膜104與形成於半導體膜104上之含閘極絕緣膜105於其間的閘極電極106，以及用以覆蓋閘極電極106之絕緣膜107。絕緣膜107係形成為單層或疊層。要注意的是，薄膜電晶體的模式不受限於此實施例模式中所顯示的模式。接著，絕緣膜108係形成為單層或疊層於絕緣膜107上(圖5A)。
然後，會蝕刻絕緣膜107及108，以形成開口501及502於絕緣膜108中(圖5B)。在此實施例模式中，開口502係形成為不使底部的雜質區103暴露出，使得一部分絕緣膜107較薄，如圖5B中所顯示。換言之，開口502係形成使得絕緣膜107仍位於雜質區103與稍後步驟中所形成的導電膜(配線)113之間的開口502之下。另外，開口501係形成為使雜質區102暴露出，如圖5B中所顯示。具有不同深度的開口501及502可藉由實施例模式1至4中所顯示的方法中之任一方法來予以形成。
接著，導電膜(未顯示)係形成於開口501及502與絕緣膜108上，並且導電膜係蝕刻為形成導電膜(配線)112及113，其用來當作源極配線或汲極配線(圖5C)。在此實施例模式中，導電膜(配線)112與雜質區102係電氣連接。
經由以上步驟，可達成由導電膜(配線)113、絕緣膜107、以及雜質區103的疊層所組成之記憶元件部分503。導電膜(配線)113及雜質區103以絕緣膜107覆蓋於彼此之間。在此實施例模式中，導電膜(配線)113與雜質區103係於開口502的底部彼此相鄰，使得其可藉由介電質崩潰而縮短。要注意的是，薄膜電晶體110為用以選擇複數個記憶裝置中的某些記憶裝置之薄膜電晶體，並且只要有切換功能，則不受限於所顯示的結構。
實施例模式6
在此實施例模式中，依據本發明之製造包括薄膜電晶體、記憶元件、以及天線的半導體裝置之方法將參照圖6A至10來做說明。
首先，剝離層702係形成於基體701的表面上(圖6A)。基體701可為剝離基體、石英基體、絕緣膜係形成於金屬基體或不鏽鋼基體的表面上之基體、或可抵抗製程的處理溫度之塑膠基體。在使用此種基體的情況中，其面積及形狀並不特別受限；因此，藉由例如使用一側至少一米長的矩形基體，可大大改善生產率。與使用環形矽基體的情況相較，此優點為大大地有助益。此外，剝離層702係以此製程而形成於基體701的整個表面上；然而，在依需要形成剝離層於基體701的整個表面上之後，剝離層702可藉由使用微影而被選擇性地放置。另外，剝離層702係形成為接觸基體701；然而，絕緣膜可依需要而形成為基底膜，以接觸基體701，並且剝離層702可形成為接觸絕緣膜。
剝離層702係藉由濺鍍、電漿CVD、或類似方法，使用選自鎢(W)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鎳(Ni)、鈷(Co)、鋯(Zr)、鋅(Zn)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)、或矽(Si)的元素，含上述元素的合金材料或化合物材料當作其主要元件而以含膜的單層或疊層結構所形成。含矽的膜可具有非結晶形、微晶、或複晶的結構中之任何結構。
在剝離層702具有單層結構的情況中，可例如形成鎢膜、鉬膜、或含鎢及鉬的混合物之膜。另一種是，可形成含鎢的氧化物或氮氧化物之膜、含鉬的氧化物或氮氧化物之膜、或含鎢及鉬的混合物之氧化物或氮氧化物的膜。另外，鎢及鉬的混合物例如是鎢及鉬的合金。另外，鎢的氧化物可稱為鎢氧化物。
在剝離層702具有疊層結構的情況中，鎢膜、鉬膜、或含鎢及鉬的混合物之膜可形成為第一層。含鎢的氧化物、氮化物、氮氧化物、或氧化氮之膜、含鉬的氧化物、氮化物、氮氧化物、氧化氮之膜、或含鎢及鉬的混合物之氧化物、氮化物、氮氧化物、或氧化氮之膜可形成為第二層。
當含鎢的膜及含鎢的氧化物之膜的堆層係形成為剝離層702時，會形成含鎢的膜，並且含氧化矽的膜可形成於其上，使得鎢的氧化物係形成於鎢膜與氧化矽膜之間的介面處。這也應用於形成含鎢的氮化物、氮氧化物、或氧化氮之膜之情況。在此情況中，在形成含鎢的膜之後，氮化矽膜、氮氧化矽膜、或氧化氮矽膜可形成於其上。氧化鎢係稱為WOx ，並且X係在2至3的範圍內；在X為2的情況中有WO2，在X為2.5的情況中有W2 O5 ，在X為2.75的情況中有W4 O1 1 ，在X為3情況中有WO3 ，以及類似物。當形成鎢的氧化物時，以上X的值不特別受限，並且組成可依據蝕刻速率等等而被決定出來。藉由於氧氣中濺鍍而形成之含氧化鎢(WOx ，0<X<3)的膜係較佳，以得到最佳的蝕刻速率。因此，為了降低製造時間，藉由於氧氣中濺鍍而形成之含氧化鎢的膜係較佳形成為剝離層。
接著，會形成成為基底之絕緣膜703，以覆蓋剝離層702。絕緣膜703係藉由濺鍍、電漿CVD、等方法，使用含矽的氧化物或矽的氮化物之膜的單層或疊層來予以形成。矽的氧化物為含矽(Si)及氧(O)的材料，如氧化矽、氮氧化矽、或氧化氮矽。矽的氮化物為含矽(Si)及氮(N)的材料，如氮化矽、氮氧化矽、或氧化氮矽。在成為基底之絕緣膜具有兩層結構的的情況中，例如氧化氮矽膜可形成為第一層，並且氮氧化矽膜可形成為第二膜。在成為基底之絕緣膜具有三層結構的的情況中，氧化矽膜、氧化氮矽膜、以及氮氧化矽膜可分別形成為第一層絕緣膜、第二層絕緣膜、以及第三層絕緣膜。另一種是，氮氧化矽膜、氧化氮矽膜、以及氮氧化矽膜可分別形成為第一層絕緣膜、第二層絕緣膜、以及第三層絕緣膜。成為基底之絕緣膜係用來當作防止雜質自基體701進入之阻絕膜。
接著，非晶半導體膜704(例如，含非晶矽的膜)係形成於絕緣膜703上。非晶半導體膜704係藉由濺鍍、LPCVD、電漿CVD、等方法，而形成為25 nm至200 nm(較佳為30 nm至150 nm)的厚度。非晶半導體膜704係藉由雷射結晶法、使用RTA的熱結晶法或使用退火爐的熱退火、使用提升結晶的金屬元素之熱結晶法、雷射結晶法與使用提升結晶的金屬元素之熱結晶法的方法、或形成結晶半導體膜的類似方法而被結晶化。所得到的結晶半導體膜然後會處理成想要的形狀，藉此形成結晶半導體膜706至710(圖6B)。
結晶半導體膜706至710的形成步驟之一例將於底下做簡略說明。首先，非晶半導體膜係藉由電漿CVD而形成為66 nm的厚度。接著，再將含鎳(其為提升結晶的金屬元素)的溶液施加至非晶半導體膜之後，會對非晶半導體膜進行解氫化處理(於500℃，持續1小時)及熱結晶處理(於550℃，持續4小時)，藉此形成結晶半導體膜。在此之後，結晶半導體膜會依需要，以雷射光照射，並且進行微影及蝕刻處理，以形成結晶半導體膜706至710。在雷射結晶法係用於形成結晶半導體膜的情況中，可使用連續波或脈衝氣體雷射或固態雷射。就氣體雷射而言，可使用準分子雷射、YAG雷射、YVO4 雷射、YLF雷射、YAlO3 雷射、玻璃雷射、紅寶石雷射、Ti：藍寶石雷射、或類似雷射。就固態雷射而言，可使用利用如摻雜有Cr、Nd、Er、Ho、Ce、Co、Ti或Tm的YAG、YVO4 、YLF、以及YAlO3 之晶體的雷射。
除此之外，因為結晶可於低溫時，於短時間內達成，並且晶體的方向變成均勻，所以使用提升結晶的金屬元素而使非晶半導體膜結晶是有助益的。另一方面，因為關閉狀態電流會因仍位於結晶半導體膜中的金屬元素而增加，所以也有特徵不穩定的缺點。因此，較佳會形成用來當作吸氣點的非晶半導體膜於結晶半導體膜上。成為吸氣點的非晶半導體膜需包含如磷或氬的雜質元素；因此，較佳係藉由濺鍍而被形成，其可以含有高濃度的氬。接著，進行熱處理(RTA、使用退火爐的熱退火、或類似方法)，以將金屬元素擴散至非晶半導體膜，並且含金屬元素的非晶半導體膜係自此去除。以此方式，可降低或消除結晶半導體膜中之金屬元素的含量。
然後，會形成閘極絕緣膜705，以覆蓋結晶半導體膜706至710。閘極絕緣膜705係藉由電漿CVD、濺鍍、高速氧化、或熱氧化，使用含矽的氧化物或矽的氮化物之膜的單層或疊層而被形成。明確地說，含氧化矽的膜、含氮氧化矽的膜、或含氧化氫矽的膜係以單層或疊層結構來予以形成。
接著，第一導電膜及第二導電膜係堆疊於閘極絕緣膜705上。第一導電膜係藉由電漿CVD或濺鍍而形成為20 nm至100 nm的厚度。第二導電膜係形成為100 nm至400 nm的厚度。第一導電膜及第二導電膜係使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、銘(Cr)、鈮(Nb)、或類似的元素，含上述元素當作其主要元件的合金材料或化合物材料而被形成。
另一種是，可使用典型為摻雜如磷的雜質元素之多晶矽的半導體材料。就第一導電膜及第二導電膜的組合而言，可例如使用氮化鉭(TaN)膜與鎢(W)膜、氮化鎢(WN)膜與鎢(W)膜、氮化鉬(MoN)膜與鉬(Mo)膜、或類似物。因為鎢、氮化鉭、或類似物有高熱阻，所以用於熱活化的熱處理可在形成第一導電膜及第二導電膜之後進行。另一種是，在使用三層結構取代兩層結構的情況中，可使用鉬膜、鋁膜、以及鉬膜的疊層架構。
然後，遮罩係藉由微影法而由抗蝕劑所組成，並且蝕刻閘極電極及閘極線，藉此形成用來當作閘極電極的導電膜(也稱為閘極電極膜)716至725。
接著，另一遮罩係藉由微影法而由抗蝕劑所組成。然後，給予N型導電性的雜質元素係藉由離子摻雜或離子佈植，以低濃度加入結晶半導體膜706，以及708至710，以形成N型雜質區711，以及713至715，與通道形成區780，以及782至784。屬於週期表的第15族之元素可用於給予N型導電性的雜質元素。例如，使用磷(P)或砷(As)。
接著，又另一遮罩係藉由微影法而由抗蝕劑所組成。然後，給予p型導電性的雜質元素被加入結晶半導體膜707，以形成p型雜質區712與通道形成區781。例如，硼(B)係用於給予p型導電性的雜質元素。
接著，會形成絕緣膜，以覆蓋閘極絕緣膜705與導電膜716至725。絕緣膜係藉由電漿CVD、濺鍍、或高速氧化；或其結合，使用含如矽、矽的氧化物、或矽的氮化物之無機材料的膜，或含如有機樹脂的有機材料之膜的單層或疊層而形成。然後，絕緣膜係藉由主要於垂直方向做非等向性蝕刻而選擇性地蝕刻；藉此形成與導電膜716至725的側面接觸之絕緣體(也稱為側壁)739至743(見圖6C)。與絕緣體739至743的形成同時的是，絕緣膜734至738係藉由蝕刻閘極絕緣膜705而形成。絕緣體739至743係用來當作摻雜於接下來形成的LDD(輕度摻雜汲極)區中之遮罩。
然後，使用藉由微影法而由抗蝕劑所組成的遮罩及當作遮罩的絕緣體739至743，給予N型導電性的雜質元素係加入結晶半導體膜706，以及708至710，使得形成第一N型雜質區(也稱為LDD區)727、729、731、以及733，與第二N型雜質區726、728、730、以及732。第一N型雜質區727、729、731、以及733中之雜質元素的濃度係低於第二N型雜質區726、728、730、以及732之雜質元素的濃度。經由上述步驟，可完成N型薄膜電晶體744，以及746至748與p型薄膜電晶體745。
要注意的是，形成LDD區例如有下列兩種方法。一種方法為閘極電極係形成於具有兩層或更多層的疊層結構中，並且對閘極電極進行錐角(taper)蝕刻或非等向性蝕刻，使得閘極電極中之下層的導電膜係用來當作遮罩。另一方法為側壁的絕緣體係用來當作遮罩。藉由前述方法所形成的薄膜電晶體具有LDD區覆蓋含閘極絕緣膜於其間的閘極電極之結構。在此結構中，因為使用蝕刻成錐形或藉由非等向性蝕刻而蝕刻的閘極電極，所以很難控制LDD區的寬度，並且若未適當進行蝕刻步驟，則可能無法形成LDD區。另一方面，與前述方法相較，若使用利用側壁的絕緣體當作遮罩之後述方法，可輕易控制LDD區的寬度，並且不會無法形成LDD區。
薄膜電晶體不受限於此實施例模式中所顯示的結構。薄膜電晶體可具有不提供LDD區或不提供側壁之結構。另一種是，薄膜電晶體可具有形成一通道形成區之單閘極結構、形成兩通道形成區之雙閘極結構、或形成三通道形成區之三閘極結構。因此，薄膜電晶體可具有提供複數個通道區之多閘極結構。此外，周圍驅動電路區中的薄膜電晶體也可具有單閘極結構，或如雙閘極結構或三閘極結構的多閘極結構。另外，於此實施例模式中所顯示的薄膜電晶體之結構沒有限制之下，本發明可應用於如頂閘極型式(平面型式)、底閘極型式(反轉堆疊型式)、具有位於含絕緣膜於其間之通道區上及下的兩閘極電極之雙閘極型式之另一種結構的薄膜電晶體。
然後，絕緣膜係以單層或堆層結構形成，以覆蓋薄膜電晶體744至748(圖7A)。覆蓋薄膜電晶體744至748的絕緣膜，係藉由SOG法、微滴排出法、或類似方法，使用如矽的氧化物或矽的氮化物之無機材料；如聚亞醯胺、聚醯胺、苯環丁烯、丙烯酸、環氧化物或矽氧烷的有機材料；或類似物，而形成為單層或堆層。另一種是，可使用噁唑樹脂；例如，可使用感光聚對二唑苯或類似物。感光聚對二唑苯具有低介電常數(於室溫，1MHz時的介電常數為2.9)，高熱阻(溫度的上升為5℃/分時，熱分解溫度為550℃，其係藉由熱重分析儀(TGA)所量測)，以及低水吸收率(在24小時內，於室溫時為0.3%)。因為與聚亞醯胺相較，噁唑樹脂有較低的介電常數，其較適合當作層間絕緣膜。例如，具有含氧化矽的膜及含氮化矽的膜之絕緣膜749，以及具有含氧化矽的膜之絕緣膜750可較佳形成為覆蓋薄膜電晶體744至748的絕緣膜。
要注意的是，在形成絕緣膜749及750之前，或在形成絕緣膜749及750的膜中之一個或多個薄膜形成之後，較佳會進行回復半導體膜的結晶，使加入半導體膜的雜質元素活化，或使半導體膜氫化之熱處理。對於熱處理而言，較佳會使用熱退火法、雷射退火法、RTA法、或類似方法。
然後，絕緣膜749及750係藉由微影而蝕刻，以形成接觸孔，使得N型雜質區726、728、730、以及732與p型雜質區712暴露出來。接著，導電膜係形成於接觸孔上且圖案化，以形成導電膜752至761，每一導電膜係用來當作源極或汲極配線。
導電膜752至761係藉由電漿CVD或濺鍍，使用選自鈦(Ti)、鋁(Al)、或釹(Nd)的元素；含上述元素的合金材料或化合物材料當作其主要元件，而形成單層或堆層。例如，主要元件為鋁的合金材料(其包含鋁當作其主要元件)為含鎳的合金材料，或主要元件為鋁的合金材料，其包含鎳及碳與矽中的其一或兩者。導電膜752至761中的每一導電膜較佳具有例如是阻障膜、鋁矽(Al－Si)膜、以及阻障膜的堆層結構，或阻障膜、鋁矽(AlSi)膜、氮化鈦(TiN)膜、以及阻障膜的堆層結構。
要注意的是，阻障膜相當於使用鈦、鈦的氮化物、鉬、或鉬的氮化物所組成之薄層。鋁及矽化鋁具有低電阻且便宜，使得其適合用於形成導電膜752至761。此外，當阻障膜係用來當作導電膜752至761的上層及下層時，可防止鋁或矽化鋁產生凸塊。再者，當阻障膜係由輕易可還原元素的鈦所組成時，即使薄的天然氧化層係形成於結晶半導體膜上，天然氧化膜會還原，使得可得到與結晶半導體膜的較佳接觸。
接著，絕緣膜762係形成具有單層結構或疊層結構，以覆蓋導電膜752至761(圖7B)。絕緣膜762係藉由SOG法、微滴排出法、或類似方法，使用無機材料或有機材料而形成單層或疊層。絕緣膜762較佳係形成為0.75 μ m至3 μ m的厚度。
接著，絕緣膜762係藉由微影而蝕刻，以形成開口795至757。此時，開口795及796係形成為使絕緣膜762具有較薄部分，以不使導電膜755及757暴露出。換言之，開口795及796係形成使得絕緣膜762仍位於稍後步驟中所形成的導電膜763與導電膜755及757之間的開口下。另外，會形成開口797，以使導電膜761暴露出，如圖7B中所顯示。具有不同深度的開口795至797可藉由實施例模式1至4中所述之方法而形成。
然後，導電膜係形成於開口795至797上(圖7C)。導電膜係藉由電漿CVD或濺鍍，使用導電材料而被形成。導電膜係圖案化，以形成導電膜763及765。要注意的是，導電膜763及765中的每一導電膜相當於記憶元件中所包含的一對導電膜中之其一。因此，導電膜763及765較佳係使用鈦，含鈦當作其主要元件的合金材料或化合物材料之單層或疊層而被形成。
當藉由微影法而形成導電膜763及765時，較佳可進行濕式蝕刻，以不損壞薄膜電晶體744至748。
經由以上步驟，可達成由導電膜763、絕緣膜762、以及導電膜755的疊層所組成之記憶元件部分767，以及可達成由導電膜763、絕緣膜762、以及導電膜757的疊層所組成之記憶元件部分768。換言之，記憶元件部分767係由絕緣膜762，以及絕緣膜762覆蓋於彼此之間之導電膜763及導電膜755所組成。另外，記憶元件部分768係由絕緣膜762，以及絕緣膜762覆蓋於彼此之間之導電膜763及導電膜757所組成。
接著，會形成用來當作與導電膜765接觸之天線的導電膜786(圖8A)。導電膜786係藉由電漿CVD、濺鍍、印刷、或微滴排出法，使用導電材料而形成。較佳而言，導電膜786係使用選自鋁(Al)、銀(Ag)、銅(Cu)、鈦(Ti)的元素，或含上述元素當作其主要元件的合金材料或化合物材料之單層或疊層而形成。特別而言，導電膜786係藉由網版印刷，使用接著於50℃至350℃做熱處理之含銀的膏而形成。另一種是，鋁膜係藉由濺鍍而形成，並且圖案化，以形成導電膜786。鋁膜較佳係藉由濕式蝕刻而圖案化，並且於200℃至300℃的熱處理較佳係在濕式蝕刻之後進行。
接著，用來當作保護膜的絕緣膜772係藉由SOG法、微滴排出法、或類似方法而形成，以覆蓋記憶元件部分767及768與用來當作天線的導電膜786。絕緣膜772係由含如DLC(類金鋼石碳)的碳之膜、含氮化矽的膜、含氧化氮矽的膜、或有機材料所組成，或較佳由環氧樹脂所組成。
絕緣膜703、749、750、762、以及772然後係藉由微影法而被蝕刻，以形成開口773及774，使得暴露出剝離層702(圖9A)。開口773及774可藉由以雷射或類似方法燒掉絕緣膜而形成，以暴露出剝離層702。
接著，剝離層702係藉由將蝕刻劑引入開口773及774而被去除(圖9B)。就蝕刻劑而言，會使用含鹵素氟化物或鹵間化合物的氣體或液體；例如，三氟化氯(ClF3)係用來當作含鹵素氟化物的氣體。因此，薄膜積體電路791係與基體701分離。附帶而言，薄膜積體電路791包括薄膜電晶體744至748與記憶元件部分767及768的元件群，以及用來當作天線的導電膜786。剝離層702可部分留下，而不全部去除。這樣可降低製程時間。
在分離薄膜積體電路791之後，較佳為重複使用基體701，藉此降低成本。此外，會形成絕緣膜772，以在去除剝離層702之後，防止薄膜積體電路791分散。薄膜積體電路791為小、薄、且亮的；因此，因為其並未緊密附著於基體701上，所以在去除剝離層702之後，其會輕易地分散。然而，藉由形成絕緣膜772於薄膜積體電路791上，薄膜積體電路791會加重，而可防止自基體701分散。此外，藉由形成絕緣膜772，僅薄且亮的薄膜積體電路791不會滾動，並且可確保某種強度。
接著，薄膜積體電路791的一表面係附著於第一支撐物776，並且薄膜積體電路791係完全與基體701分離(圖10)。然後，薄膜積體電路791的另一表面係附著於第二支撐物775，然後，進行熱處理及加壓處理中的其一或兩者，以密封具有第一支撐物776及第二支撐物775的薄膜積體電路791。第一支撐物776及第二支撐物775中的每一支撐物為由聚丙烯、聚酯、乙烯基、聚乙烯、氟化物、聚乙烯氯化物、或類似物所組成之膜、纖維材料的紙、基底膜(聚酯、聚醯胺、無機氣相沈積膜、紙、或類似物)與黏著合成樹脂膜(以丙烯酸為基礎的合成樹脂、以環氧化物為基礎的合成樹脂、或類似物)的膜堆層、或類似物。
膜係藉由熱壓接合進行熱處理及加壓處理。置於黏著層的最外表面上之黏著層及置於其最外層上之外部層(非黏著層)係藉由熱處理而熔化，然後加壓，使得膜被附著。黏著層可為但不必然是置於第一支撐物776或第二支撐物775的表面上。黏著層為含如熱固性樹脂、紫外線固化樹脂、以環氧樹脂為基礎的黏著劑、或樹脂添加劑的黏著劑之層。
經由以上步驟，可製造出具有記憶元件部分及天線的半導體裝置。此實施例模式的半導體裝置可在未接觸下進行透射/接收。另外，經由以上步驟，可得到可撓半導體裝置。
實施例模式7
接著，具有實施例模式6中所顯示之記憶元件部分及天線的半導體裝置之應用例子將參照圖式來做說明。可於未接觸下傳送及接收資料的半導體裝置一般係稱為RFID(射頻識別)標籤、ID標籤、IC晶片、RF(射頻)標籤、無線標籤、電子標籤、或根據使用圖案的無線晶片。
RFID標籤80具有於未接觸下傳送及接收資料的功能，且包括電源供應電路81、時脈產生電路82、資料解調電路83、資料調變電路84、控制其他電路的控制電路85、記憶電路86、以及天線87(圖11A)。另外，RFID標籤可包括複數個記憶電路而不是一個記憶電路。在提供複數個記憶電路的情況中，除了上述實施例模式中所述之具有記憶裝置的記憶電路之外，SRAM、快閃記憶體、ROM、FeRAM、或類似記憶體也可用於記憶元件部分中。
當作無線電波之自讀/寫器88所傳送的訊號係藉由天線87中的電磁感應，而轉換成交流電子訊號。電源供應訊號係藉由使用交流電子訊號，而於電源供應電路81中產生，並且使用電源供應線而傳送至每一電路。時脈產生電路82依據自天線87所輸入之交流電子訊號，而產生多種時脈訊號，並且將多種時脈訊號傳送至控制電路85。解調電路83將交流電子訊號解調，並且將解調的交流電子訊號傳送至控制電路85。在控制電路85中，多種算術處理係根據所輸入訊號而進行。控制電路85中所使用的程式、資料、或類似物係儲存於記憶電路86中。此外，記憶電路86也可用來當作算術處理的工作區。然後，資料可從控制電路85傳送至調變電路84，並且負載調變可根據資料而從調變電路84施加至天線87。因此，讀/寫器88經由無線電波接收到施加至天線87的負載調變，使得讀/寫器可讀取資料。
此外，RFID標籤可為電源供應電壓係經由無線電波而傳送至每一電路之類型，而不使用電源(電池)，或電源供應電壓係藉由使用無線電波及安裝的電源(電池)而傳送至每一電路之另一類型。
使用以上實施例模式中所述的結構，可製造出可折疊的RFID標籤。因此，此種RFID標籤可附著於具有曲面的物件。
接著，將說明撓性RFID標籤的使用圖案之一例。讀/寫器320係置於包括顯示區321的可攜式終端之側面上。RFID標籤323係置於物品322的側面上(圖11B)。當讀取器/寫入器320係容納於包含於物品322中的RFID標籤323時，有關如原料、原產地、每一製程中的測試結果、分佈過程中的歷史、以及商品的說明之資訊係顯示於顯示區321上。此外，當產品326係由輸送帶所輸送時，產品326的檢查可使用置於產品326上的讀/寫器324及RFID標籤325而達成(圖11C)。以此方式，藉由將RFID標籤用於系統中，可輕易得到資訊，藉此達成高效能及高附加價值。如以上實施例模式中所述，甚至當RFID標籤附著於具有曲面的物件時，可防止RFID標籤中所包含的薄膜電晶體或類似物受損，使得可產生高可靠度的RFID標籤。
除了上述的那些之外，撓性RFID標籤的應用範圍很廣，使得其可應用於如歷史的物件資訊係於未接觸下顯示之按順序的任何產品，且應用於製造、管理、以及類似。例如，此種RFID標籤可併入紙幣、硬幣、證券、證書、不記名債券、包裝容器、書、記錄媒體、個人所有物、交通工具、食物、服裝、保健品目、消費品、醫療、以及電子裝置中。這些產品的例子係參考圖12A至12H做說明。
紙幣及硬幣包括市場中的貨幣，並且包括特定區中之目前當作錢幣的鈔票(現金券)、紀念幣、以及類似幣。證券包括支票、憑證、本票、以及類似物(見圖12A)。證書包括駕照、居留證、以及類似物(見圖12B)。不記名債券包括郵票、米折價券、各種禮品折價券、以及類似物(見圖12C)。包裝容器包括包裝午餐盒或類似的紙、塑膠瓶、以及類似物(見圖12D)。書包括文件及類似物(見圖12E)。記錄媒體包括DVD軟體、錄影帶、以及類似物(見圖12F)。交通工具包括如腳踏車的有輪子車輛、船、以及類似物(見圖12G)。個人所有物包括袋子、眼鏡、以及類似物(見圖12H)。食物包括食品項目、飲料、以及類似物。服裝包括衣服、鞋類、以及類似物。保健品目包括醫療裝置、健康器材、以及類似物。消費品包括家具、發光裝置、以及類似物。醫療包括醫藥、農業化學、以及類似物。電子裝置包括液晶顯示裝置、EL顯示裝置、電視機(電視接收器，薄電視接收器)、行動電話、以及類似物。
當RFID標籤20結合於紙幣、硬幣、證券、證書、不記名債券、以及類似物中時，可防止其偽照。當RFID標籤20結合於包裝容器、書、記錄媒體、個人所有物、食物、消費品、電子裝置、以及類似物中時，可改善檢查系統(出租店，或類似物中所使用的系統)的效率。當RFID標籤20結合於交通工具、保健品目、醫療、以及類似物中時，可防止其偽照及偷竊，並且可防止醫藥以錯誤方式耗費。RFID標籤20可附著於產品的表面，或結合於產品中。例如，RFID標籤20可結合於書中的紙，或包裝的有機樹脂。藉由使用具有以上實施例模式中所述之此種結構的撓性RFID標籤20，甚至當RFID標籤20安裝於紙或類似物時，可防止RFID標籤20中所包含的元件受損或類似損壞。
然後，當RFID標籤結合於包裝容器、記錄媒體、個人所有物、食物、服裝、消費品、電子裝置、以及類似物中時，可增加檢查系統、出租系統、以及類似系統的效率。RFID標籤也可防止交通工具免於偽照或偷竊。此外，當RFID標籤植入如動物的生物，可輕易識別每一生物。例如，當具有感測器的RFID標籤植入如馴養動物的生物中時，不僅可輕易操控出生年、性別、生產、以及類似、而且可輕易操控如目前身體溫度的健康狀況。
實施例1
在此實施例中，實施例模式中所顯示的記憶元件之製造結果將參考圖13A至14B做說明。
首先，會形成絕緣膜1301，並且鈦膜1302係形成為100 nm的厚度於絕緣膜1301上。接著，感光聚亞醯胺膜1303係藉由旋塗而形成為1.5 μ m的厚度於鈦膜1302上。在塗佈後，與開口1305對應的區域係使用光罩暴露出來。接著，聚亞醯胺膜1303係使用當作顯影溶液的TMAH(氫氧化四甲銨)，而蝕刻為形成開口1305，以不暴露出鈦膜1302。在此之後，烘烤係使用爐而於300℃進行。然後，鋁膜1304係形成為400 nm的膜厚度於開口上。經由以上步驟，會形成由鈦膜1302、聚亞醯胺膜1303、以及鋁膜1304所組成之記憶元件部分。圖13A顯示記憶裝置部分的截面處之掃瞄透射電子顯微(STEM)影像。圖13A顯示聚亞醯胺膜1303仍位於鈦膜1302與鋁膜1304之間。
在此之後，6V或較大電壓與10V或較低電壓的電壓係施加於鈦膜1302與鋁膜1304之間，藉此寫入至記憶元件部分。圖13B顯示在施加電壓之後，記憶元件部分的截面處之STEM影像。圖13B顯示在施加電壓之後，鈦膜1302及鋁膜1304係彼此相鄰。
另外，圖14A及14B顯示寫入至記憶元件部分前後之狀態的記憶元件部分之電壓電流特性。在圖14A及14B中，橫軸表示於鈦膜1302與鋁膜1304之間所施加的電壓，而縱軸表示於鈦膜1302與鋁膜1304之間流動的電流。在此，圖14A例舉寫入至記憶元件部分前之狀態的記憶元件部分之電壓電流特性；同時，圖14B例舉寫入至記憶元件部分後之狀態的記憶元件部分之電壓電流特性。比對圖14A與圖14B，可發現於施加相同電壓時的電流值會變化，並且電阻會於寫入前後之間變化。寫入前後之間的電阻變化可用於記憶元件。
此申請案係依據2005年9月29日向日本專利局申請之日本專利申請案序號2005－285561，其全部內容在此併入做為參考。
100．．．基體
101．．．基底絕緣膜
102．．．雜質區
103．．．雜質區
104．．．半導體膜
105．．．閘極絕緣膜
106．．．閘極電極
107．．．絕緣膜
108．．．絕緣膜
110．．．薄膜電晶體
111．．．導電膜(配線)
112．．．導電膜(配線)
113．．．導電膜(配線)
114．．．絕緣膜
114a．．．絕緣膜
114b．．．絕緣膜
115．．．開口
116．．．開口
117．．．導電膜
118．．．記憶元件部分
20．．．RFID標籤
200．．．光罩
201．．．第一光透射部分
202．．．第二光透射部分
203．．．光遮蔽部分
300．．．光罩
301．．．第一光透射部分
302．．．第二光透射部分
303．．．光遮蔽部分
401a．．．第一開口
401b．．．第三開口
402．．．第二開口
501．．．開口
502．．．開口
503．．．記憶元件部分
701．．．基體
702．．．剝離層
703．．．絕緣膜非晶半導體膜
704．．．非晶半導體膜
705．．．閘極絕緣膜
706．．．結晶半導體膜
707．．．結晶半導體膜
708．．．結晶半導體膜
709．．．結晶半導體膜
710．．．結晶半導體膜
711．．．N型雜質區
712．．．p型雜質區
713．．．N型雜質區
714．．．N型雜質區
715．．．N型雜質區
716．．．導電膜
717．．．導電膜
718．．．導電膜
719．．．導電膜
720．．．導電膜
721．．．導電膜
722．．．導電膜
723．．．導電膜
724．．．導電膜
725．．．導電膜
726．．．第二N型雜質區
727．．．第一N型雜質區(LDD區)
728．．．第二N型雜質區
729．．．第一N型雜質區(LDD區)
730．．．第二N型雜質區
731．．．第一N型雜質區(LDD區)
732．．．第二N型雜質區
733．．．第一N型雜質區(LDD區)
734．．．絕緣膜
735．．．絕緣膜
736．．．絕緣膜
737．．．絕緣膜
738．．．絕緣膜
739．．．絕緣體(側壁)
740．．．絕緣體(側壁)
741．．．絕緣體(側壁)
742．．．絕緣體(側壁)
743．．．絕緣體(側壁)
744．．．N型薄膜電晶體
745．．．p型薄膜電晶體
746．．．N型薄膜電晶體
747．．．N型薄膜電晶體
748．．．N型薄膜電晶體
749．．．絕緣膜
750．．．絕緣膜
751．．．導電膜
752．．．導電膜
753．．．導電膜
754．．．導電膜
755．．．導電膜
756．．．導電膜
757．．．導電膜
758．．．導電膜
759．．．導電膜
760．．．導電膜
761．．．導電膜
762．．．絕緣膜
763．．．導電膜
765．．．導電膜
767．．．記憶元件部分
768．．．記憶元件部分
772．．．絕緣膜
773．．．開口
774．．．開口
775．．．第二支撐物
776．．．第一支撐物
780．．．通道形成區
781．．．通道形成區
782．．．通道形成區
783．．．通道形成區
784．．．通道形成區
786．．．導電膜
791．．．薄膜積體電路
795．．．開口
796．．．開口
797．．．開口
80．．．RFID標籤
81．．．電源供應電路
82．．．時脈產生電路
83．．．資料解調電路
84．．．資料調變電路
85．．．控制電路
86．．．記憶電路
87．．．天線
88．．．讀/寫器
320．．．讀/寫器
321．．．顯示區
322．．．物品
323．．．RFID標籤
324．．．讀/寫器
325．．．RFID標籤
326．．．產品
1301．．．絕緣膜
1302．．．鈦膜
1303．．．感光聚亞醯胺膜
1304．．．鋁膜
1305．．．開口
在附圖中：圖1A至1C係顯示本發明的記憶裝置之製造步驟的圖形；圖2A至2C係顯示本發明的記憶裝置之製造步驟的圖形；圖3A至3C係顯示本發明的記憶裝置之製造步驟的圖形；圖4A至4C係顯示本發明的記憶裝置之製造步驟的圖形；圖5A至5C係顯示本發明的記憶裝置之製造步驟的圖形；圖6A至6C係顯示本發明的半導體裝置之製造步驟的圖形；圖7A至7C係顯示本發明的半導體裝置之製造步驟的圖形；圖8A及8B係顯示本發明的半導體裝置之製造步驟的圖形；圖9A及9B係顯示本發明的半導體裝置之製造步驟的圖形；圖10係顯示本發明的半導體裝置之製造步驟的圖形；圖11A至11C係顯示本發明的半導體裝置之使用圖案的圖形；圖12A至12H係顯示本發明的半導體裝置之使用圖案的圖形；圖13A及13B係顯示本發明的記憶裝置之製造結果的圖形；以及圖14A及14B係顯示本發明的記憶裝置之製造結果的圖形。
100．．．基體
107．．．絕緣膜
110．．．薄膜電晶體
111．．．導電膜(配線)
112．．．導電膜(配線)
113．．．導電膜(配線)
114．．．絕緣膜
117．．．導電膜
118．．．記憶元件部分

Claims (9)

  1. 一種記憶裝置，包括：第一與第二記憶元件部分，每一個記憶元件部分包括：第一導電膜；絕緣膜，形成於該第一導電膜上，該絕緣膜具有開口；以及形成於該絕緣膜上與該開口中的第二導電膜，其中，該絕緣膜位於該第一導電膜與形成於該開口中的該第二導電膜之間，其中，該第一與第二記憶元件部分的電阻值係彼此不同，其中，該第一記憶元件部分的該第一導電膜與該第一記憶元件部分的該第二導電膜係彼此電氣連接，以及其中，該第一記憶元件部分的該第一導電膜與該第二記憶元件部分的該第一導電膜係彼此電氣絕緣。
  2. 一種記憶裝置，包括：第一與第二記憶元件部分，每一個記憶元件部分包括：第一導電膜；第二導電膜；絕緣膜，形成於該第一導電膜與該第二導電膜上，該絕緣膜具有開口及接觸孔；以及形成於該絕緣膜上與該開口及該接觸孔中的第三 導電膜，其中，該絕緣膜位於該第一導電膜與形成於該開口中的該第三導電膜之間，其中，該第一導電膜與該第三導電膜係電氣連接於該接觸孔中，其中，該第一與第二記憶元件部分的電阻值係彼此不同，其中，該第一記憶元件部分的該第二導電膜與該第一記憶元件部分的該第三導電膜係彼此電氣連接，以及其中，該第二記憶元件部分的該第二導電膜與該第二記憶元件部分的該第三導電膜係彼此電氣絕緣。
  3. 一種記憶裝置，包括：第一與第二記憶元件部分，每一個記憶元件部分包括：薄膜電晶體，形成於基體上；第一絕緣膜，形成於該薄膜電晶體上；第一導電膜，形成於該第一絕緣膜上；第二絕緣膜，形成於該第一導電膜上，該第二絕緣膜具有開口；以及形成於該第二絕緣膜上與該開口中的第二導電膜，其中，該第二絕緣膜位於該第一導電膜與形成於該開口中的該第二導電膜之間，以及其中，該第一與第二記憶元件部分的電阻值係彼此不 同，其中，該第一記憶元件部分的該第一導電膜與該第一記憶元件部分的該第二導電膜係彼此電氣連接，以及其中，該第一記憶元件部分的該第一導電膜與該第二記憶元件部分的該第一導電膜係彼此電氣絕緣。
  4. 一種記憶裝置，包括：第一與第二記憶元件部分，每一個記憶元件部分包括：薄膜電晶體，形成於基體上；第一絕緣膜，形成於該薄膜電晶體上；第一導電膜，形成於該第一絕緣膜上；第二導電膜，形成於該第一絕緣膜上；第二絕緣膜，形成於該第一導電膜與該第二導電膜上，該第二絕緣膜具有開口及接觸孔；以及形成於該第二絕緣膜上與該開口及該接觸孔中的第三導電膜，其中，該第二絕緣膜位於該第一導電膜與形成於該開口中的該第三導電膜之間，其中該第一與第二記憶元件部分的電阻值係彼此不同，其中，該第一導電膜與該第三導電膜係電氣連接於該接觸孔中，其中，該第一記憶元件部分的該第二導電膜與該第一記憶元件部分的該第三導電膜係彼此電氣連接，以及 其中，該第二記憶元件部分的該第二導電膜與該第二記憶元件部分的該第三導電膜係彼此電氣絕緣。
  5. 一種記憶裝置，包括：基底絕緣膜，形成於基體上；半導體膜，具有形成於該基底絕緣膜上之至少第一雜質區及第二雜質區；閘極絕緣膜，形成於該半導體膜上；閘極電極，形成於該閘極絕緣膜上；絕緣膜，形成於該閘極電極上該絕緣膜具有開口；形成於該絕緣膜上與該開口中的第一導電膜；以及形成於該絕緣膜上的第二導電膜及形成於該絕緣膜中的接觸孔，其中，該絕緣膜位於該第一雜質區與形成於該開口中的該第一導電膜之間，以及其中，該第二雜質區與該第二導電膜係電氣連接於該接觸孔中。
  6. 一種記憶裝置，包括：第一與第二記憶元件部分，每一個記憶元件部分包括：第一導電膜；絕緣膜，形成於該第一導電膜上，該絕緣膜具有開口；以及形成於該絕緣膜上與該開口中的第二導電膜，其中，該絕緣膜位於該第一導電膜與形成於該開口中 的該第二導電膜之間，其中，第一記憶元件部分的該第一導電膜係電氣連接至該開口中的該第一記憶元件部分的該第二導電膜，以及其中，該第一記憶元件部分的該第一導電膜與該第二記憶元件部分的該第一導電膜係彼此電氣絕緣。
  7. 如申請專利範圍第1項之記憶裝置，其中該第一導電膜係源極或汲極配線。
  8. 如申請專利範圍第1項之記憶裝置，其中該第一導電膜係源極或汲極區。
  9. 如申請專利範圍第1項之記憶裝置，其中該絕緣膜位於該第一導電膜與形成於該開口的底部中之該第二導電膜之間。
TW095135203A 2005-09-29 2006-09-22 記憶裝置 TWI411095B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005285561 2005-09-29

Publications (2)

Publication Number Publication Date
TW200746390A TW200746390A (en) 2007-12-16
TWI411095B true TWI411095B (zh) 2013-10-01

Family

ID=37892795

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095135203A TWI411095B (zh) 2005-09-29 2006-09-22 記憶裝置

Country Status (2)

Country Link
US (1) US7745827B2 (zh)
TW (1) TWI411095B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5371400B2 (ja) * 2007-12-14 2013-12-18 株式会社半導体エネルギー研究所 メモリ及び半導体装置
US8028924B2 (en) * 2009-09-15 2011-10-04 International Business Machines Corporation Device and method for providing an integrated circuit with a unique identification
JP5641840B2 (ja) * 2009-10-01 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
US8754498B2 (en) * 2009-10-27 2014-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Antifuse and method of making the antifuse
KR20230141883A (ko) 2010-02-05 2023-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823078A (ja) * 1994-07-08 1996-01-23 Matsushita Electron Corp プログラマブル素子の製造方法
TW517233B (en) * 2001-02-02 2003-01-11 Sony Corp Semiconductor non-volatile memory device and its manufacturing method
US20030198077A1 (en) * 2001-06-22 2003-10-23 Matsushita Electric Industrial Co., Ltd Semiconductor device and method for driving the same
US20060054894A1 (en) * 2004-09-16 2006-03-16 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116109A (ja) 1994-10-14 1996-05-07 Matsushita Giken Kk 有機薄膜スイッチング・メモリー複合素子の製造方法および有機薄膜スイッチング・メモリー複合素子
US5850090A (en) 1995-05-24 1998-12-15 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device on SOI substrate
US5994730A (en) 1996-11-21 1999-11-30 Alliance Semiconductor Corporation DRAM cell having storage capacitor contact self-aligned to bit lines and word lines
US6384439B1 (en) 1998-02-02 2002-05-07 Texas Instruments, Inc. DRAM memory cell and array having pass transistors with recessed channels
JP3941901B2 (ja) 1998-04-28 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP0984492A3 (en) 1998-08-31 2000-05-17 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising organic resin and process for producing semiconductor device
JP4472064B2 (ja) 1998-08-31 2010-06-02 株式会社半導体エネルギー研究所 半導体装置の製造方法
TW442837B (en) 1998-12-03 2001-06-23 Infineon Technologies Ag Integrated circuit-arrangement and its production method
US6465828B2 (en) 1999-07-30 2002-10-15 Micron Technology, Inc. Semiconductor container structure with diffusion barrier
JP2001109404A (ja) 1999-10-01 2001-04-20 Sanyo Electric Co Ltd Ｅｌ表示装置
US7378719B2 (en) 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
WO2002091385A1 (en) 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
JP2005150243A (ja) * 2003-11-12 2005-06-09 Toshiba Corp 相転移メモリ
US7652321B2 (en) 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4896416B2 (ja) 2004-03-08 2012-03-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006113564A (ja) 2004-09-16 2006-04-27 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法
US7768014B2 (en) 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
WO2006085633A1 (en) 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823078A (ja) * 1994-07-08 1996-01-23 Matsushita Electron Corp プログラマブル素子の製造方法
TW517233B (en) * 2001-02-02 2003-01-11 Sony Corp Semiconductor non-volatile memory device and its manufacturing method
US20030198077A1 (en) * 2001-06-22 2003-10-23 Matsushita Electric Industrial Co., Ltd Semiconductor device and method for driving the same
US20060054894A1 (en) * 2004-09-16 2006-03-16 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of the same

Also Published As

Publication number Publication date
US20070069266A1 (en) 2007-03-29
US7745827B2 (en) 2010-06-29
TW200746390A (en) 2007-12-16

Similar Documents

Publication Publication Date Title
US7482248B2 (en) Manufacturing method of semiconductor device
JP4942998B2 (ja) 半導体装置及び半導体装置の作製方法
JP5459916B2 (ja) 半導体装置
US7868320B2 (en) Semiconductor device and manufacturing method thereof
JP5376706B2 (ja) 半導体装置の作製方法
TWI453916B (zh) 無線晶片及其製造方法
JP5322408B2 (ja) 半導体装置及びその作製方法
JP5461788B2 (ja) 半導体装置及びその作製方法
US9130051B2 (en) Semiconductor device including semiconductor layer over insulating layer and manufacturing method thereof
JP2008217776A (ja) 半導体装置
TWI411095B (zh) 記憶裝置
JP2007013943A (ja) 半導体装置
JP4912641B2 (ja) 無線チップの作製方法
JP5100012B2 (ja) 半導体装置及びその作製方法
JP4954537B2 (ja) 半導体装置
JP5089037B2 (ja) 半導体装置の作製方法
JP5027470B2 (ja) 記憶装置
JP5297591B2 (ja) 半導体装置
JP2006179882A (ja) 半導体装置およびその作製方法
JP2007273968A (ja) 半導体装置及びその作製方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees