JP3626686B2 - フィルタ演算装置 - Google Patents
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Description
技術分野
本発明は、画像の符号化方式で使用されるフィルタ演算装置に関するものである。
【0002】
背景技術
画像の符号化に関する国際標準方式としては、ISO(国際標準化機構)によるMPEG(Moving Picture Experts Group)や、ITU−T(国際電気通信連合 電気通信標準化部門)による勧告H.261等がある。最近ではMPEGが用いられることが増えているが、現状では、従前より存在するH.261の利用もまだ続いている。即ち現在は、両方の方式が併存している為、両方の方式に利用可能なフィルタ演算装置が必要である。
【0003】
そこでまず初めに、これらの方式について簡単に説明する。
ISOのMPEGによる符号化方式は、空間的相関を利用した圧縮方法として直交変換を行うDCT(Discrete Cosine Transform)を、時間的相関を利用したものとして、双方向動き補償フレーム間予測に用いている。この方式で用いられる半画素動き補償は、予測画素の位置が2画素の間なら2画素の平均、4画素の間なら4画素平均、という簡単なものである。その為、半画素動き補償は、その予測精度向上の意味合いだけでなく、空間的な低域通過フィルタの働きをも持つ。さらに、4画素値の平均を求める場合は、横方向の平均画素値を求め、さらにその平均画素値に対して、縦方向の平均画素値を求めて4画素値の平均とする場合もある。
【0004】
一方、ITU−Tの勧告H.261による符号化方式は、MPEGと同様に空間的相関や時間的相関を利用した圧縮手法を用いているが、この方式では、量子化によって発生した歪みが予測メモリの中に蓄積して画質劣化が増加し、また予測効率が低下する事を防止する為に、ループ内フィルタ、即ち空間的な低域通過フィルタを用いている。
【0005】
このループ内フィルタの処理では、図21に示すような、画素の位置に応じた重み付けがなされる。
即ち、図21の領域2100にある画素pの画素値Pについては、
P’=16×(P/16) …(1)
領域2101にある画素pの画素値Pについては、
P’=((4×A)+(8×P)+(4×B))/16 …(2)
領域2102にある画素pの画素値Pについては、
P’=(A+(2×B)+C+(2×D)+(4×P)+(2×E)+F+(2×G)+H))/16 …(3)
のようにして、各領域にある画素pの画素値Pは新たな画素値P’を得る。尚、式(1)〜式(3)において、a〜hは図21に示した画素pに隣接する画素を、A〜Hは図21に示した画素a〜hそれぞれに対応する画素値を示している。そして、このような重み付けの為の処理を横方向、縦方向の2回に渡って行う。
【0006】
上述したISOのMPEGによる符号化方式、及びITU−Tの勧告H.261による符号化方式によるフィルタ処理を同一の装置上で実現している従来のフィルタ演算装置は、通常、これら2つの符号化方式のフィルタ処理に関する部分の装置を共通化し、ハードウェアの規模が増大しないように構成されている。これは、これら2つの符号化方式に関わる部分を1つの装置内でそれぞれ独立したものとするとハードウェアの規模が増大してしまうからである。
【0007】
そこで、このような従来のフィルタ演算装置Xの構成、動作について、図面を参照しつつ、簡単に説明する。
図14は、横方向半画素動き補償及び横方向ループ内フィルタ手段1400、及び縦方向半画素動き補償及び縦方向ループ内フィルタ手段1401を有する従来のフィルタ演算装置Xの構成を簡単に示した図であり、図15は横方向半画素動き補償及び横方向ループ内フィルタ手段1400の構成を示すブロック図、図16は縦方向半画素動き補償及び縦方向ループ内フィルタ手段1401の構成を示すブロック図である。
【0008】
まず、横方向半画素動き補償及び横方向ループ内フィルタ手段1400の構成について、図15を参照しつつ説明すると、この横方向半画素動き補償及び横方向ループ内フィルタ手段1400は、入力画素D21を所定時間遅延して出力する第1画素遅延手段1500と、入力画素D21を2倍して出力する乗算手段1501と、「半画素動き補償モード」と「ループ内フィルタモード」とを切替える為のモード切替信号S21により入力画素D21或いは乗算手段1501により2倍された入力画素D21の何れかを選択的に出力する第1選択手段1502と、第1ループ内フィルタ制御信号S22に基づいて「0」或いは第1画素遅延手段1500の出力の何れかを選択的に出力する第2選択手段1503と、半画素動き補償制御信号S23に基づいて第1選択手段1502の出力或いは第2選択手段1503の出力の何れかを選択的に出力する第3選択手段1504と、第2選択手段1503の出力と第3選択手段1504の出力を加算して出力データD22として出力する第1加算手段1505と、第1加算手段1505の出力信号を所定時間遅延した後に出力データD23として出力する第2画素遅延手段1506と、第2ループ内フィルタ制御信号S24に基づいて入力画素D21或いは第2画素遅延手段1506の出力信号の何れかを選択的に出力する第4選択手段1507と、第2画素遅延手段1506の出力と第4選択手段1507の出力を加算し出力データD24として出力する第2加算手段1508と、第2加算手段1508の出力信号を所定時間遅延した後に出力データD25として出力する第3画素遅延手段1509と、を備えている。
【0009】
次に横方向半画素動き補償及び横方向ループ内フィルタ手段1400の動作について、半画素動き補償とループ内フィルタの場合に分けて説明する。また、第1画素遅延手段1500、第2画素遅延手段1506、第3画素遅延手段1509では、1クロックの遅延が発生するとする。
【0010】
半画素動き補償の場合の入力データフォーマットについて、図3を参照しつつ説明すると、図3(a)に示すように、8×8の横方向の半画素を生成する為の横方向の入力データフォーマットは9×9画素構成となっており、図3(a)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0011】
より具体的には、図3(a)に示すように、A→B→C→…→I→J→K→…→Zの順序で処理を行うことになる。この動作の詳細を図17のタイミングチャートに示す。図17において、S21は図15に示した第1選択手段1502のaを出力させる制御信号、S22は図15に示した第2選択手段1503のaを出力させる制御信号、S23は図15に示した第3選択手段1504のaを出力させる制御信号、S24は図15に示した第4選択手段1507のaを出力させる制御信号となる。
【0012】
次にループ内フィルタの場合の入力データフォーマットについて、図4を参照しつつ説明すると、図4(a)に示すように、ループ内フィルタの横方向の入力データフォーマットは8×8画素構成となっており、図4(a)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0013】
より具体的には、図4(a)に示すように、A→B→C→…→F→G→H→I→J→…→Zの順序で処理を行うことになる。この動作の詳細を図18のタイミングチャートに示す。図18において、S21は図15に示した第1選択手段1502のbを出力させる制御信号、S23は図15に示した第2選択手段1503のaを出力させる制御信号、S22は図15に示した第3選択手段1504において、時刻t0〜t1の期間にbを出力、t1〜t7の期間にaを出力、t7〜t9の期間にbを出力,t9〜t10の期間にaを出力し、以降、前記のt0〜t10を繰り返す制御信号、S24は図15に示した第4選択手段1507において、時刻t1〜t2の期間にaを出力、時刻t2〜t8の期間にbを出力、t8〜t10の期間にaを出力し、以降、前記のt1〜t10を繰り返す制御信号となる。
【0014】
次に、縦方向半画素動き補償及び縦方向ループ内フィルタ手段1401の構成について図16を参照しつつ説明すると、この縦方向半画素動き補償及び縦方向ループ内フィルタ手段1401は、入力画素D31を所定時間(1クロック)遅延して出力データD32として出力する第1画素遅延手段1600と、入力画素D32を7画素分(7クロック相当)遅延して出力データD33として出力する第1遅延手段1601と、入力画素D31を2倍して出力する乗算手段1602と、「半画素動き補償モード」と「ループ内フィルタモード」とを切替える為のモード切替信号S31により入力画素D31或いは乗算手段1602により2倍された入力画素D31の何れかを選択的に出力する第1選択手段1603と、第1ループ内フィルタ制御信号S32に基づいて「0」或いは出力データD33の何れかを選択的に出力する第2選択手段1604と、半画素処理制御信号S33に基づいて第1選択手段1603の出力或いは第2選択手段1604の出力の何れかを選択的に出力する第3選択手段1605と、第2選択手段1604の出力と第3選択手段1605の出力を加算して出力データD34として出力する第1加算手段1606と、第1加算手段1606の出力信号を所定時間(1クロック相当)遅延して出力データD35として出力する第2画素遅延手段1607と、出力データD35を8画素分(8クロック相当)遅延して出力データD36として出力する第2遅延手段1608と、前述のモード切替信号S31により出力データD35或いは出力データD36の何れかを選択的に出力する第4選択手段1609と、第2ループ内フィルタ制御信号S34に基づいて出力データD32或いは第4選択手段1609の出力データの何れかを選択的に出力する第5選択手段1610と、第4選択手段1609の出力データと第5選択手段1610の出力データとを加算して出力データD37として出力する第2加算手段1611と、第2加算手段1611の出力データを所定時間(1クロック相当)遅延して出力データD38として出力する第3画素遅延手段1612と、出力データD38を16分の1にして出力する除算手段1613と、を備えている。
【0015】
次に縦方向半画素動き補償及び縦方向ループ内フィルタ手段1401の動作について、半画素動き補償とループ内フィルタの場合に分けて説明する。
半画素動き補償の場合の入力データフォーマットについて、図3を参照しつつ説明すると、先述した横方向処理の場合と同様に、図3(a)に示すように9×9画素構成となっており、図3(a)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0016】
より具体的には、図3(a)に示すように、A→B→C→…→I→J→K→…→Zの順序で処理を行うことになる。この動作の詳細を図19のタイミングチャートに示す。図19において、S31は図16に示した第1選択手段1603及び第4選択手段1609のaを出力させる制御信号、S32は図16に示した第2選択手段1604のbを出力させる制御信号、S33は図16に示した第3選択手段1605のbを出力させる制御信号、S34は図16に示した第5選択手段1610のaを出力させる制御信号となる。
【0017】
次にループ内フィルタの場合の入力データフォーマットについて、図4を参照しつつ説明すると、先述したループ内フィルタの横方向処理の場合における入力データフォーマットと同様に、縦方向処理の入力データフォーマットは、図4(a)に示すように8×8画素構成となっており、図4(a)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0018】
より具体的には、図4(a)の矢印が示すように、A→B→C→…→F→G→H→I→J→…→Zの順序で処理を行うことになる。動作の詳細を図20のタイミングチャートに示す。図20において、S31は図16に示した第1選択手段1603及び第4選択手段1609のbを出力させる制御信号、S32は図16に示した第2選択手段1604において、時刻t0〜t8の期間にaを出力、t8〜t56の期間にbを出力、t56〜t64の期間にaを出力させる制御信号、S33は図16に示した第3選択手段1605のaを出力させる制御信号、S34は図16に示した第5選択手段1610において、時刻t9〜t17の期間にaを出力、t17〜t65の期間にbを出力、t65〜t73の期間にaを出力させる制御信号となる(尚、図20においてt22以降は省略されている)。
【0019】
以上のように半画素動き補償とループ内フィルタを実現する従来のフィルタ演算装置においては、横方向処理と縦方向処理について各々別の装置が必要である為、ハード規模が大きくなってしまい、問題であった。
【0020】
そこで、本発明はこのような状況に鑑みてなされたものであり、入力される画素データに対する、半画素動き補償及びループ内フィルタの処理における横方向処理装置と縦方向処理装置において、コアとなる演算部は共有できることに着目し、演算部の内部にあって共有化の妨げとなっていた部分、例えばデータの遷移タイミングを調整する部分を、前処理部でモードの切替によって、データ遷移のタイミングを調整する機構を設けることで、横方向処理装置と縦方向処理装置の演算部の共有化を実現し、ハード規模の削減を可能としたフィルタ演算装置を提供するものである。
【0021】
発明の開示
本発明の請求項1に記載のフィルタ演算装置では、第1フィルタ処理、又はこれとは異なる第2フィルタ処理のいずれかにより、入力画素データを処理するフィルタ演算装置であって、少なくとも、前記入力画素データを1画素分遅延して出力する第1画素遅延手段と、前記第1画素遅延手段の出力を1画素分遅延して出力する第2画素遅延手段と、前記第1画素遅延手段の出力を4倍して出力する第1乗算手段と、前記第1フィルタ処理による処理、又は前記第2フィルタ処理により、前記入力画素データを処理するように、処理手段を切替えるフィルタ処理切替信号を発生させるフィルタ処理切替信号発生手段と、前記フィルタ処理切替信号に応じて第1フィルタ処理により前記入力画素データを処理する場合は前記第1画素遅延手段の出力を1倍に、前記フィルタ処理切替信号に応じて第2フィルタ処理により前記入力画素データを処理する場合は前記第1画素遅延手段の出力を2倍にする第2乗算手段と、前記フィルタ処理切替信号に応じて第1フィルタ処理により前記入力画素データを処理する場合は、「0」を、前記フィルタ処理切替信号に応じて第2フィルタ処理により前記入力画素データを処理する場合は、前記第2画素遅延手段の出力を選択して出力する第1選択手段と、前記入力画素データと、前記第2乗算手段の出力と、前記第1選択手段の出力、を加算する加算手段と、前記フィルタ処理切替信号に基づいて、第1フィルタ処理により前記入力画素データを処理する場合は、前記加算手段の出力を選択する旨の選択制御信号を出力し、第2フィルタ処理により前記入力画素データを処理する場合は、8回の選択出力を1セットとして、最初と最後に前記第1乗算手段の出力を選択し、その他は前記加算手段の出力を選択する処理を繰り返し行うための選択制御信号を出力する選択制御信号発生手段と、前記選択制御信号により、前記第1乗算手段の出力、或いは前記加算手段の出力の何れかを選択的に出力する第2選択手段と、前記入力画素データを横方向に処理する横方向処理モードと、縦方向に処理する縦方向処理モードを切替えるモード切替信号を出力するモード切替信号出力手段と、前記フィルタ処理切替信号及び前記モード切替信号に基づいて、第1フィルタ処理により前記入力画素データを横方向処理、或いは縦方向処理する場合は、1/2倍する旨の乗数制御信号を出力し、第2フィルタ処理により前記入力画素データを横方向処理する場合は、1倍する旨の乗数制御信号を出力し、また、第2フィルタ処理により前記入力画素データを縦方向処理する場合は、1/16倍する旨の乗数制御信号を出力する乗数制御信号発生手段と、前記第2選択手段の出力を1画素分遅延して出力する第3画素遅延手段と、前記第3画素遅延手段の出力を、前記乗数制御信号発生手段により出力される前記乗数制御信号により、1倍、1/2倍、又は1/16倍にする第3乗算手段と、を具備した、ことを特徴とする。
【0022】
このフィルタ演算装置であれば、入力される画像データに対する横方向処理装置と縦方向処理装置の演算部の共有化が可能なので、ハードウェア部分の回路規模を削減可能となり、ひいてはフィルタ演算装置の規模を縮小できるようになるという効果がある。
【0023】
請求項2に記載のフィルタ演算装置は、請求項1に記載のフィルタ演算装置において、前記加算手段が、前記第1フィルタ処理による演算結果、又は前記第2フィルタ処理による演算結果、又は前記入力画素データを横方向に処理する「横方向処理モード」による演算結果、又は前記入力画素データを縦方向に処理する「縦方向処理モード」による演算結果、のいずれかの演算結果に対して「丸め」を施す為の値を保持するレジスタの出力を加算することを可能とすることは、好ましい実施の形態である。
【0024】
このフィルタ演算装置であれば、各処理に合わせた「丸め」を施す為の値を格納するレジスタを備えて、4つの値の入力が可能な加算手段により丸めを施す為の値を加算する機能を持たせることで、精度劣化を抑える、という効果がある。
【0025】
請求項3に記載のフィルタ演算装置は、請求項1に記載のフィルタ演算装置において、
前記入力画素データを、8画素分遅延して出力する第4画素遅延手段と、前記第4画素遅延手段の出力を、前記第4画素遅延手段の遅延時間と同じ時間遅延して出力する第5画素遅延手段と、前記モード切替信号に応じて前記入力画素データを横方向処理する場合は、前記第1画素遅延手段を選択し、前記入力画素データを縦方向処理する場合は、前記第4画素遅延手段の出力を選択し、選択した信号を前記第1乗算手段と前記第2乗算手段に対して出力する第3選択手段と、前記モード切替信号に応じて前記入力画素データを横方向処理する場合は、前記第2画素遅延手段を選択し、前記入力画素データを縦方向処理する場合は、前記第5画素遅延手段の出力を選択し、選択した信号を前記第1選択手段に対して出力する第4選択手段と、を具備した、ことを特徴とする。
【0026】
このフィルタ演算装置であれば、入力される画像データに対する横方向処理及び縦方向処理が一方向にしか順次処理できない場合であっても、やはり横方向処理装置と縦方向処理装置の演算部の共有化が可能となるので、ハードウェア部分の回路規模が削減可能となり、ひいてはフィルタ演算装置の規模を縮小できるという効果がある。
【0027】
発明を実施するための最良の形態
以下、本発明の実施の形態について図面を参照しながら説明する。尚、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
【0028】
実施の形態1.
まず、本発明に係るフィルタ演算装置の一例を、第1の実施の形態として図面を参照しつつ説明する。
図1は、縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100を内包した本発明に係るフィルタ演算装置Aの概念図であり、図2は縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の構成を示したブロック図である。
【0029】
図1に示したフィルタ装置Aはフィルタ演算の入出力データを格納するための記憶装置を2つ備えており、入力用記憶装置と出力用記憶装置へは同時にアクセスさせないように制御するスイッチ又はセレクタを備えている。
【0030】
ここで、このフィルタ装置Aの動作の一例として、まず横方向処理を行って、次いで縦方向処理を行う場合の動作について説明する。
まず、横方向処理の入力データを記憶装置1に、出力データを記憶装置2に格納する場合、記憶装置1の端子O1と縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の端子FIとを、縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の端子FOと記憶装置2の端子I1とを接続する。次に、横方向処理の出力データに対して縦方向処理を行う場合、記憶装置2の端子O2と縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の端子FIとを、縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の端子FOと記憶装置1の端子I2とを接続し、横方向処理におけるフィルタ装置と記憶装置の接続関係を逆転させる。
【0031】
ここで示した例は、リード・ライト用に1つだけポートを備えた記憶装置を用いた場合のものであるが、リード用とライト用にそれぞれ1ポート備えたデュアルポートを有する記憶装置を用いた場合であれば、記憶装置は1つで構わない。
【0032】
次に、図2に示した縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100について説明する。
この図2に示したブロック図にあるように、縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100は、入力画素D1を所定時間遅延(1クロック相当)して出力する第1画素遅延手段200と、第1画素遅延手段200の出力を所定時間遅延(1クロック相当)して出力する第2画素遅延手段201と、第1画素遅延手段200の出力を4倍して出力する乗算手段202と、第1画素遅延手段200の出力を「半画素動き補償モード」と「ループ内フィルタモード」とを切替える為のモード切替信号S1により、「半画素動き補償モード」の場合は0ビット(すなわち1倍)左論理シフトし、また「ループ内フィルタモード」の場合は1ビット(すなわち2倍)左論理シフトし、これを出力データD2として出力する左シフト手段203と、モード切替信号S1により「0」或いは第2画素遅延手段201の出力の何れかを選択的に出力データD3として出力する第1選択手段204と、入力画素D1と出力データD2と出力データD3と、を加算する加算手段205と、制御信号S2により乗算手段202の出力或いは加算手段205の出力の何れかを選択的に出力する第2選択手段206と、モード切替信号S1に基づいて第2選択手段206の制御信号S2を出力する選択制御信号発生手段207と、第2選択手段206の出力を所定時間遅延(1クロック相当)し、これを出力データD4として出力する第3画素遅延手段208と、出力データD4をシフト量制御信号S4により、0ビット(すなわち1倍)、1ビット(すなわち1/2倍)、4ビット(すなわち1/16)のいずれかに算術右シフトし、出力データD5として出力する右シフト手段209と、モード切替信号S1及び「横方向処理モード」と「縦方向処理モード」を切替える為のモード切替信号S3に基づいて、右シフト手段209のシフト量を制御するシフト量制御信号S4を出力するシフト量制御手段210と、を備えている。
【0033】
次に、図2に示した縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の横方向処理の動作について、半画素動き補償とループ内フィルタの場合に分けて説明する。
半画素動き補償の場合の入力データフォーマットについて、図3を参照しつつ説明すると、図3(a)に示すように、8×8の横方向の半画素を生成する為の横方向の入力データフォーマットは9×9画素構成となっており、図3(a)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0034】
より具体的には、図3(a)に示すように、A→B→C→…→I→J→K→…→Zの順序で処理を行うことになる。この動作の詳細を図5のタイミングチャートに示す。図5において、S1は「半画素動き補償モード」がONとなると図2に示した第1選択手段204のbを出力させる制御信号、S2は図2に示した第2選択手段206のbを出力させる制御信号、S3は図2に示したシフト量制御手段210を「横方向処理モード」に切替える制御信号、S4は図2に示した第3画素遅延手段208からの出力を1ビット右算術シフト(すなわち1/2)させる制御信号となる。
【0035】
次にループ内フィルタの場合の入力データフォーマットについて、図4を参照しつつ説明すると、ループ内フィルタの横方向の入力データフォーマットは図4(a)に示すように8×8画素構成となっており、図4(a)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0036】
より具体的には、図4(a)に示すように、A→B→C→…→F→G→H→I→J→…→Zの順序で処理を行うことになる。この動作の詳細を図6のタイミングチャートに示す。図6において、S1は「ループ内フィルタモード」がONとなると図2に示した第1選択手段204のaを出力させる制御信号、S2は図2に示した第2選択手段206において、時刻t1〜t2の期間にaを出力、t2〜t8の期間にbを出力、t8〜t9の期間にaを出力し、以降、前記のt1〜t9を繰り返す制御信号、S3は図2に示したシフト量制御手段210を「横方向処理モード」に切替える制御信号、S4は図2に示した第3画素遅延手段208からの出力を0ビット右算術シフト(すなわち1倍)させる制御信号となる。そしてループ内フィルタの出力データD5は、記憶装置に格納される。尚、この記憶装置とは、例えば図1に示したようなものである。
【0037】
次に、図2に示した縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100の縦方向処理の動作について、半画素動き補償とループ内フィルタの場合に分けて説明する。
半画素動き補償の場合の入力データフォーマットについて、図3を参照しつつ説明すると、図3(b)に示すように、8×8の縦方向の半画素を生成する為の縦方向の入力データフォーマットは9×9画素構成となっており、図3(b)の矢印が示すように、二次元空間上、上から下へ、左から右へと順次処理を行う。
【0038】
より具体的には、図3(b)に示すように、A→B→C→…→I→J→K→…→Zの順序で処理を行うことになる。この動作の詳細は、先述した横方向処理の場合と同様であり、即ちそのタイミングチャートは図5に示すものと同一となる。
【0039】
次にループ内フィルタの場合の入力データフォーマットについて、図4を参照しつつ説明すると、ループ内フィルタの縦方向の入力データフォーマットは図4(b)に示すように8×8画素構成となっており、図4(b)の矢印が示すように、二次元空間上、上から下へ、左から右へと順次処理を行う。より具体的には、縦方向処理は、横方向処理の出力データに対して行われ、また、通常はこのように処理される。
【0040】
図7に示すデータは、図4(b)に示す8×8のデータに対する横方向処理の結果であり、図7中の矢印に示すように、2次元空間上、上から下へ、左から右へ、と順次処理を行う。つまり、図4においてA→B→C→…→F→G→H→I→J→…→Zの順序で処理を行うこととなり、横方向処理後の値が入力される。この動作の詳細を図8のタイミングチャートに示す。図8において、S1は「ループ内フィルタモード」がONとなると図2に示した第1選択手段204のaを出力させる制御信号、S2は図2に示した第2選択手段206において、時刻t1〜t2の期間にaを出力、t2〜t8の期間にbを出力、t8〜t9の期間にaを出力、以降、前記のt1〜t9を繰り返す制御信号、S3は図2に示したシフト量制御手段210を「縦方向処理モード」に切替える制御信号、S4は図2に示したシフト量制御手段210からの出力を4ビット右算術シフト(すなわち1/16倍)させる制御信号となる。
【0041】
以上の説明のように、図4(a)に示す8×8のデータに対して横方向、及び縦方向の処理を行うと、図9に示すような値が算出され、その結果、ループ内フィルタが実現されるのである。
【0042】
このようにフィルタ演算装置Aを構成することにより、同一の装置で半画素動き補償の横方向処理及び縦方向処理、更にループ内フィルタの横方向処理及び縦方向処理が可能となるので、ハードウェアの規模を削減することが可能となる。
【0043】
なお、本実施の形態の応用例として図10に示すように、各処理に合わせた「丸め」を施す為の値を格納するレジスタ1001を備えて、4つの値の入力が可能な加算手段1000により丸めを施す為の値を加算する機能を持たせた、縦横方向半画素動き補償及び縦横方向ループ内フィルタ100’とすることで、精度劣化を抑えることも考えられる。
【0044】
実施の形態2.
次に、先述のフィルタ演算装置Aと異なる構成を有するフィルタ演算装置Bを、第2の実施の形態として、図面を参照しつつ説明する。
このフィルタ演算装置Bの概念図は、先に第1の実施の形態で示したフィルタ演算装置Aの概念図である図1と同様であり、縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101を内包している。また縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101の構成を示すブロック図は図11に示す通りである。
【0045】
まず、フィルタ演算装置Bの動作の特徴について、簡単に説明する。
通常、図22(a)に示すフィルタ演算に使用するデータを0、1、2、3、…のように縦に読む場合、実際のメモリ1次元空間には図中矢印の順番に従って、図22(b)に示すように格納されている。そして図22(b)に示すように格納されたデータを読み出す為には、アドレッシングに特殊操作が必要となるが、本実施の形態に係るフィルタ演算装置Bであれば、このようなアドレッシング機能を装備していない記憶装置であってもフィルタ演算が可能である。
【0046】
このフィルタ演算装置Bにおける縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101について、図面を参照しつつ説明する。
縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101は、図11に示したブロック図にあるように、入力画素D41を所定時間遅延(1クロック相当)して出力する第1画素遅延手段1100と、さらに第1画素遅延手段1100の出力を所定時間遅延(1クロック相当)して出力する第2画素遅延手段1101と、入力画素D41を所定時間遅延(8クロック相当)して出力する第4画素遅延手段1102と、第4画素遅延手段1102の出力を所定時間遅延(8クロック相当)して出力する第5画素遅延手段1103と、「横方向処理モード」と「縦方向処理モード」を切替える為のモード切替信号S43によって、「横方向処理モード」の場合は第1画素遅延手段1100の出力(図11の第3選択手段1104に示す「a」)を、「縦方向処理モード」の場合は第4画素遅延手段1102の出力(図11の第3選択手段1104に示す「b」)を選択的に出力する第3選択手段1104と、「横方向処理モード」と「縦方向処理モード」を切替える為のモード切替信号S43によって、「横方向処理モード」の場合は第2画素遅延手段1101の出力(図11の第4選択手段1105に示す「a」)を、「縦方向処理モード」の場合は第5画素遅延手段1103の出力(図11の第4選択手段1105に示す「b」)を選択的に出力する第4選択手段1105と、を有している。
【0047】
尚、その他の構成、即ち乗算手段1106、左シフト手段1107、第1選択手段1108、加算手段1109、第2選択手段1110、選択制御信号発生手段1111、第3画素遅延手段1112、右シフト手段1113、シフト量制御手段1114、については、第1の実施の形態で示した、フィルタ演算装置Aに内包される縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100を構成する乗算手段202、左シフト手段203、第1選択手段204、加算手段205、第2選択手段206、選択制御信号発生手段207、第3画素遅延手段208、右シフト手段209、シフト量制御手段210、それぞれと同一であるので、ここではその説明を省略する。また、図11中、D42〜D45は出力データ、S41はモード切替信号、S42は制御信号、S44はシフト量制御信号であるが、これらは図2で示した出力データD2〜D5、モード切替信号S1、制御信号S2、シフト量制御信号S4と同様のものである。
【0048】
次に、図11に示した縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101において、「横方向処理モード」と「縦方向処理モード」を切替える為のモード切替信号S43によって「横方向処理モード」とされた時の、横方向処理における縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101の動作について述べると、第3選択手段1104、及び第4選択手段1105は上述の通り動作し、また、この縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101の動作は、第1の実施の形態で説明した、図2に示した縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段100と同様の動作をするので、ここでは横方向処理の動作の説明は省略する。
【0049】
次に、図11に示した縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101において、「横方向処理モード」と「縦方向処理モード」を切替える為のモード切替信号S43によって「縦方向処理モード」とされた時の、縦方向処理における縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段101の動作について、半画素動き補償とループ内フィルタの場合に分けて説明する。
【0050】
半画素動き補償の場合の入力データフォーマットについて、図3を参照しつつ説明すると、図3(b)に示すように、8×8の縦方向の半画素を生成する為の縦方向の入力データフォーマットは9×9画素構成となっており、図3(b)の矢印が示すように、二次元空間上、左から右へ、上から下へと順次処理を行う。
【0051】
より具体的には、図3(b)に示すように、A→B→C→…→I→J→K→…→Zの順序で処理を行うことになる。この動作の詳細を図12のタイミングチャートに示す。図12において、S41は「半画素動き補償モード」がONとなると図11に示した第1選択手段1108のbを出力させる制御信号、S42は図11に示した第2選択手段1110のbを出力させる制御信号、S43は図11に示したシフト量制御手段1114を「縦方向処理モード」に切替え、また、第3選択手段1104及び第4選択手段1105のbを出力させる制御信号、S44は図11に示した第3画素遅延手段1112からの出力を1ビット右算術シフト(すなわち1/2倍)させる制御信号となる。
【0052】
次にループ内フィルタの場合の入力データフォーマットについて、図4を参照しつつ説明すると、ループ内フィルタの縦方向の入力データフォーマットは、図4(b)に示すように8×8画素構成となっており、図4(b)の矢印が示すように、二次元空間上、上から下へ、左から右へと順次処理を行う。
【0053】
より具体的には、図4(b)に示すように、A→B→C→…→F→G→H→I→J→…→Zの順序で処理を行うことになり、図7に示すように、縦方向処理後の値が入力される。この動作の詳細を図13のタイミングチャートに示す。図13において、S41は「ループ内フィルタモード」がONとなると図11に示した第1選択手段1108のaを出力させる制御信号、S42は図11に示した第2選択手段1110において、時刻t8〜t16の期間にaを出力、t16〜t64の期間にbを出力、t64〜t72の期間にaを出力し、以降、前記のt8〜t72を繰り返す制御信号、S43は図11に示したシフト量制御信号1114を「縦方向処理モード」に切替え、また、第3選択手段1104及び第4選択手段1105のaを出力させる制御信号、S44は図11に示した第3画素遅延手段1112からの出力を4ビット右算術シフト(すなわち1/16倍)させる制御信号となる。
【0054】
以上のように図4(b)又は図3(b)に示すような、上から下へ、左から右へと順次処理が不可能で、図4(a)又は図3(a)に示すような、左から右へ、上から下への順次処理のみにしか対応できない装置においても同一の装置で横方向と縦方向の処理が可能である為、ハード規模の削減が可能である。
【0055】
産業上の利用可能性
以上のように本発明に係るフィルタ演算装置は、入力される画素データに対する、半画素動き補償及びループ内フィルタの処理における横方向処理装置と縦方向処理装置において、横方向処理装置と縦方向処理装置の演算部の共有化を実現し、ハード規模の削減を可能とするものとして、極めて有用である。
【図面の簡単な説明】
【図1】第1の実施の形態及び第2の実施の形態に係るフィルタ演算装置の概念図である。
【図2】第1の実施の形態に係る縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段のブロック図である。
【図3】半画素動き補償の入力データフォーマットの概念図である。
【図4】ループ内フィルタの入力データのフォーマットの概念図である。
【図5】第1の実施の形態に係るフィルタ演算装置による半画素動き補償の横及び縦方向処理の動作を表わすタイミングチャートである。
【図6】第1の実施の形態に係るフィルタ演算装置によるループ内フィルタの横方向処理の動作を表わすタイミングチャートである。
【図7】ループ内フィルタの横方向処理後の結果を示した概念図である。
【図8】第1の実施の形態に係るフィルタ演算装置によるループ内フィルタの縦方向処理の動作を表わすタイミングチャートである。
【図9】ループ内フィルタの縦方向処理後の結果を示した概念図である。
【図10】第1の実施の形態に係るフィルタ演算装置の別の形態を示すブロック図である。
【図11】第2の実施の形態に係る縦横方向半画素動き補償及び縦横方向ループ内フィルタ手段のブロック図である。
【図12】第2の実施の形態に係るフィルタ演算装置による半画素動き補償の縦方向処理の動作を表わすタイミングチャートである。
【図13】第2の実施の形態に係るフィルタ演算装置によるループ内フィルタの縦方向処理の動作を表わすタイミングチャートである。
【図14】従来のフィルタ演算装置の概念図である。
【図15】従来のフィルタ演算装置に係る横方向半画素動き補償及び横方向ループ内フィルタ手段のブロック図である。
【図16】従来のフィルタ演算装置に係る縦方向半画素動き補償及び縦方向ループ内フィルタ手段のブロック図である。
【図17】従来のフィルタ演算装置に係る半画素動き補償の横方向処理装置の動作を表わすタイミングチャートである。
【図18】従来のフィルタ演算装置に係るループ内フィルタの横方向処理装置の動作を表わすタイミングチャートである。
【図19】従来のフィルタ演算装置に係る半画素動き補償の縦方向処理装置の動作を表わすタイミングチャートである。
【図20】従来のフィルタ演算装置に係るループ内フィルタの縦方向処理装置の動作を表わすタイミングチャートである。
【図21】ループ内フィルタの処理を示す概念図である。
【図22】フィルタ演算に使用するデータを縦に読む場合のアドレッシング機能を説明するための図である。
Claims (3)
- 第1フィルタ処理、又はこれとは異なる第2フィルタ処理のいずれかにより、入力画素データを処理するフィルタ演算装置であって、
少なくとも、
前記入力画素データを1画素分遅延して出力する第1画素遅延手段と、
前記第1画素遅延手段の出力を1画素分遅延して出力する第2画素遅延手段と、
前記第1画素遅延手段の出力を4倍して出力する第1乗算手段と、
前記第1フィルタ処理による処理、又は前記第2フィルタ処理により、前記入力画素データを処理するように、処理手段を切替えるフィルタ処理切替信号を発生させるフィルタ処理切替信号発生手段と、
前記フィルタ処理切替信号に応じて第1フィルタ処理により前記入力画素データを処理する場合は前記第1画素遅延手段の出力を1倍に、前記フィルタ処理切替信号に応じて第2フィルタ処理により前記入力画素データを処理する場合は前記第1画素遅延手段の出力を2倍にする第2乗算手段と、
前記フィルタ処理切替信号に応じて第1フィルタ処理により前記入力画素データを処理する場合は、「0」を、前記フィルタ処理切替信号に応じて第2フィルタ処理により前記入力画素データを処理する場合は、前記第2画素遅延手段の出力を選択して出力する第1選択手段と、
前記入力画素データと、前記第2乗算手段の出力と、前記第1選択手段の出力、を加算する加算手段と、
前記フィルタ処理切替信号に基づいて、第1フィルタ処理により前記入力画素データを処理する場合は、前記加算手段の出力を選択する旨の選択制御信号を出力し、第2フィルタ処理により前記入力画素データを処理する場合は、8回の選択出力を1セットとして、最初と最後に前記第1乗算手段の出力を選択し、その他は前記加算手段の出力を選択する処理を繰り返し行うための選択制御信号を出力する選択制御信号発生手段と、
前記選択制御信号により、前記第1乗算手段の出力、或いは前記加算手段の出力の何れかを選択的に出力する第2選択手段と、
前記入力画素データを横方向に処理する横方向処理モードと、縦方向に処理する縦方向処理モードを切替えるモード切替信号を出力するモード切替信号出力手段と、
前記フィルタ処理切替信号及び前記モード切替信号に基づいて、第1フィルタ処理により前記入力画素データを横方向処理、或いは縦方向処理する場合は、1/2倍する旨の乗数制御信号を出力し、第2フィルタ処理により前記入力画素データを横方向処理する場合は、1倍する旨の乗数制御信号を出力し、また、第2フィルタ処理により前記入力画素データを縦方向処理する場合は、1/16倍する旨の乗数制御信号を出力する乗数制御信号発生手段と、
前記第2選択手段の出力を1画素分遅延して出力する第3画素遅延手段と、
前記第3画素遅延手段の出力を、前記乗数制御信号発生手段により出力される前記乗数制御信号により、1倍、1/2倍、又は1/16倍にする第3乗算手段と、
を具備した、
ことを特徴とするフィルタ演算装置。 - 請求項1に記載のフィルタ演算装置において、
前記加算手段が、
前記第1フィルタ処理による演算結果、又は前記第2フィルタ処理による演算結果、又は前記入力画素データを横方向に処理する横方向処理モードによる演算結果、又は前記入力画素データを縦方向に処理する縦方向処理モードによる演算結果、のいずれかの演算結果に対して「丸め」を施す為の値を保持するレジスタの出力を加算することを可能としたものである、
ことを特徴とするフィルタ演算装置。 - 請求項1に記載のフィルタ演算装置において、
前記入力画素データを、8画素分遅延して出力する第4画素遅延手段と、
前記第4画素遅延手段の出力を、前記第4画素遅延手段の遅延時間と同じ時間遅延して出力する第5画素遅延手段と、
前記モード切替信号に応じて前記入力画素データを横方向処理する場合は、前記第1画素遅延手段を選択し、前記入力画素データを縦方向処理する場合は、前記第4画素遅延手段の出力を選択し、選択した信号を前記第1乗算手段と前記第2乗算手段に対して出力する第3選択手段と、
前記モード切替信号に応じて前記入力画素データを横方向処理する場合は、前記第2画素遅延手段を選択し、前記入力画素データを縦方向処理する場合は、前記第5画素遅延手段の出力を選択し、選択した信号を前記第1選択手段に対して出力する第4選択手段と、
を具備した、
ことを特徴とするフィルタ演算装置。
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