JPH0879758A - 動き補償予測器 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェアをできる限り共通化し、遅延、
加算要素の増加を避けつつ、ＩＳＯ ＭＰＥＧ１とＩＴ
Ｕ−Ｔ勧告Ｈ．２６１の処理の双方が可能な動き補償予
測回路を提供する。 【構成】 前方向横方向処理回路２はＭＰＥＧ１におけ
る前方向横方向半画素処理回路及びＨ．２６１における
横方向処理回路の機能を併せ持ち、前方向縦方向処理回
路３は、ＭＰＥＧ１における前方向縦方向半画素処理回
路及びＨ．２６１における縦方向処理回路の機能を併せ
持っているので、ＭＰＥＧ１及びＨ．２６１の両方に準
拠しているとともに、回路の共用により回路規模の増大
を抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動き補償予測器に係
り、特にディジタル動画像を復号するデコーダにおける
動き補償予測器に関する。

【０００２】一般に動画像の符号化の国際標準として、
ＩＳＯ（国際標準化機構）及びＩＥＣ（国際電気標準会
議）の合同規格であるＭＰＥＧ１（Moving Picture Exp
ertsGroup phase 1；ISO/IEC11172）と、ＩＴＵ−Ｔ勧
告Ｈ．２６１（以下、Ｈ．２６１とする。）とがよく知
られている。

【０００３】近年、テレビ電話、テレビ会議、ディジタ
ルビデオ等をはじめとする分野で、ディジタル動画像情
報の復元が必要とされており、この様な分野ではＭＰＥ
Ｇ１及びＨ．２６１の双方に準拠し、かつ、回路規模を
小さく抑えた動き補償予測器が望まれている。

【０００４】

【従来の技術】

ａ）ＭＰＥＧ１について ＭＰＥＧ１は、蓄積型ディジタル記憶媒体用のビデオ高
能率符号化方式について規定している。

【０００５】主な用途としては、ＣＤ−ＲＯＭ、ＤＡ
Ｔ、ハードディスク等のデータ転送速度が約１．５Ｍｂ
ｐｓ以下の蓄積型ディジタル記憶媒体が、デコーダに直
接あるいは通信回線等の伝送媒体を介して接続されてい
る環境を想定している。

【０００６】図２８に従来のＭＰＥＧ１における動画像
復元装置の概要構成ブロック図を示す。ＭＰＥＧ１にお
ける動画像復元装置１００は、ＣＤ（Compact Disk）、
ＭＯ（Magneto Optical Disk）等の光ディスクや、磁気
テープ等の記録媒体（蓄積装置）からビデオ（画像）デ
ータ、オーディオ（音声）データ、さらにそれらの付加
データ（テキストデータ等）の圧縮データを再生する蓄
積装置１０１と、圧縮データを、ビデオ圧縮データとオ
ーディオ圧縮データと付加圧縮データとに分離するシス
テム多重化復号装置１０２と、分離されたビデオ圧縮デ
ータを復号し、動画像であるビデオデータにする動画像
情報復号装置１０３と、同期データの付加等の後処理を
行う後処理装置１０４と、後処理の行われた画像データ
をディジタル／アナログ（Ｄ／Ａ）変換して出力するＤ
／Ａ変換装置１０５と、を備えて構成されている。

【０００７】図２９に示すように、動画像情報復号装置
１０３は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ符号化に用いたモード
を特定するための符号化モードデータ等と、圧縮実画素
データと、を分離するビデオ多重化復号装置１０６と、
圧縮実画素データをビデオデータに復号するビデオソー
ス復号装置１０７とを備えて構成されている。

【０００８】ビデオソース復号装置１０７は、図３０に
示すように、実画素データの逆量子化を行う逆量子化回
路１０８と、逆量子化された実画素データの逆ＤＣＴ
（Discrete Cosine Transform ）処理を行って差分画素
データとして出力する逆ＤＣＴ回路１０９と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器１１０と、所定タイミングにお
ける画素データをそれぞれ格納する第１フレームメモリ
１１１及び第２フレームメモリ１１２と、第１フレーム
メモリ１１１及び第２フレームメモリ１１２に格納され
た画素データに基づいて半画素精度両方向動き補償予測
を行って予測画素データを出力する半画素精度両方向動
き補償予測回路１１８と、を備えて構成されている。

【０００９】半画素精度両方向動き補償予測回路１１８
は、図３１に示すように、時間的に前方向、かつ、画素
配置的に横方向の半画素精度の動き補償予測を行う前方
向横方向半画素処理回路１１３と、時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測を
行う前方向縦方向半画素処理回路１１４と、時間的に後
方向、かつ、画素配置的に横方向の半画素精度の動き補
償予測を行う後方向横方向半画素処理回路１１５と、時
間的に後方向、かつ、画素配置的に縦方向の半画素精度
の動き補償予測を行う後方向縦方向半画素処理回路１１
６と、時間的に両方向の動き補償予測を行う両方向処理
回路１１７と、を備えて構成されている。

【００１０】次に動作を説明する。この場合において、
第１フレームメモリ１１１には逆ＤＣＴ回路１０９から
供給される現在の差分画素データに対して、時間的に前
方向（過去）のフレームのデータが記憶され、第２フレ
ームメモリ１１２には逆ＤＣＴ回路１０９から供給され
る現在の差分画像データに対して、時間的に後方向（未
来）のフレームのデータが記憶されるものとする。

【００１１】まず、蓄積装置１０１は、記録媒体（蓄積
装置）からビデオ（画像）データ、オーディオ（音声）
データ、さらにそれらの付加データ（テキストデータ
等）の圧縮データを再生し、システム多重化復号装置１
０２に出力する。システム多重化復号装置１０２は、圧
縮データを、ビデオ圧縮データとオーディオ圧縮データ
と付加圧縮データとに分離して、ビデオ圧縮データを動
画像情報復号装置１０３に出力する。

【００１２】これにより動画像情報復号装置１０３のビ
デオ多重化復号装置１０６は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置１０７に出力する。

【００１３】ビデオソース復号装置１０７の逆量子化回
路１０８は、実画素データの逆量子化を行い逆ＤＣＴ回
路１０９に出力し、逆ＤＣＴ回路１０９は、逆量子化さ
れた実画素データの逆ＤＣＴ処理を行って差分画素デー
タとして加算器１１０に出力する。

【００１４】これにより加算器１１０は、差分画素デー
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、第１フレームメモリ
１１１及び第２フレームメモリ１１２は所定タイミング
における画素データをそれぞれ格納し、半画素精度両方
向動き補償予測回路１１８は、この格納された画素デー
タに基づいて半画素精度両方向動き補償予測を行って予
測画素データを加算器１１０に出力する。

【００１５】ここで、動き補償予測について詳細に説明
する。まず、横方向処理及び縦方向処理について説明す
る。半画素精度動き補償予測は、９×９画素のブロック
単位で行われる。

【００１６】以下の説明においては、図３２に示すよう
に、元のブロックの隣接する画素を画素ａ、ｂ、ｃ、ｄ
とし、横方向処理で得られる画素を画素Ａ、縦方向処理
で得られる画素を画素Ｂ、横方向処理により得られた画
素Ａ及び縦方向処理により得られた画素Ｂに基づいて横
方向処理及び縦方向処理を行うことにより得られる画素
を画素Ｃとする。

【００１７】横方向処理は、横方向に隣接する画素の平
均値をとることである。より具体的には、 Ａ＝（ａ＋ｂ）／２ Ｅ＝（ｃ＋ｄ）／２ という式で表すことが出来る。

【００１８】縦方向処理は、縦方向に隣接する画素の平
均値をとることである。より具体的には、 Ｂ＝（ａ＋ｃ）／２ Ｄ＝（ｂ＋ｄ）／２ という式で表すことが出来る。

【００１９】また、画素Ｃについては、横方向処理で得
られた画素Ａ及び画素Ｅ並びに縦方向処理で得られた画
素Ｂ及び画素Ｄの４つの画素の平均値をとることであ
る。より具体的には、 Ｃ＝（Ａ＋Ｂ＋Ｄ＋Ｅ）／４ ＝（（（ａ＋ｂ）＋（ａ＋ｃ）＋（ｂ＋ｄ）＋（ｃ＋ｄ））／２）／４ ＝（２・（ａ＋ｂ＋ｃ＋ｄ）／２）／４ ＝（ａ＋ｂ＋ｃ＋ｄ）／４ という式で表すことが出来る。

【００２０】次に図３３を参照して前後両方向の動き補
償予測について説明する。前後両方向動き補償予測は、
時間的に前方向の前方向参照画面の画素ａ’と、時間的
に後方向の後方向参照画面の画素ａ’と同一画素位置の
画素ｂ’と、の平均値をとることである。

【００２１】より具体的には、 Ａ’＝（ａ’＋ｂ’）／２ という式で表すことが出来る。

【００２２】これらの結果、出力された画素データに
は、同期データ等の付加が後処理装置１０４により行わ
れ、さらにＤ／Ａ変換装置１０５によりＤ／Ａ変換され
て出力されて画像表示が行われることとなる。 ｂ）Ｈ．２６１について Ｈ．２６１は、６４ｋ〜２Ｍｂｐｓの転送レートを有す
る１次群サブレートを用いる動画像通信用の映像符号化
方式について規定している。

【００２３】主な用途としては、テレビ会議あるいはテ
レビ電話を想定している。図３４に従来のＨ．２６１に
おける動画像復元装置の概要構成ブロック図を示す。

【００２４】Ｈ．２６１における動画像復元装置２００
は、通信回線等の伝送路を介して入力された受信データ
を実時間で伝送復号する伝送符号化復号装置２０１と、
受信データを、ビデオ圧縮データとオーディオ圧縮デー
タと付加圧縮データとに分離するシステム多重化復号装
置２０２と、分離されたビデオ圧縮データを復号し、動
画像であるビデオデータとする動画像情報復号装置２０
３と、同期データの付加等の後処理を行う後処理装置２
０４と、後処理の行われた画像データをディジタル／ア
ナログ（Ｄ／Ａ）変換して出力するＤ／Ａ変換装置２０
５と、を備えて構成されている。

【００２５】図３５に示すように、動画像情報復号装置
２０３は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ、符号化に用いたモー
ドを特定するための符号化モードデータ等と、圧縮実画
素データと、を分離するビデオ多重化復号装置２０６
と、圧縮実画素データをビデオデータに復号するビデオ
ソース復号装置２０７とを備えて構成されている。

【００２６】ビデオソース復号装置２０７は、図３６に
示すように、実画素データの逆量子化を行う逆量子化回
路２０８と、逆量子化された実画素データの逆ＤＣＴ
（Discrete Cosine Transform ）処理を行って差分画素
データとして出力する逆ＤＣＴ回路２０９と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器２１０と、所定タイミングにお
ける画素データを格納するとともに動きベクトル量に応
じて遅延量を可変することが可能なフレームメモリ２１
１と、フレームメモリ２１１に格納された画素データに
基づいて前方向動き補償予測を行って予測画素データを
出力する前方向動き補償予測回路２１２と、前方向動き
補償予測回路の差分画素データに対し、フィルタ処理を
行う１−２−１型のディジタルロウパスフィルタである
ループ内フィルタ２１３と、を備えて構成されている。

【００２７】ループ内フィルタ２１３は、図３７に示す
ように、横方向処理を行う横方向処理回路２１４と、縦
方向処理を行う縦方向処理回路２１５と、を備えて構成
されている。

【００２８】次に動作を説明する。以下の説明において
は、フレームメモリ２１１には逆ＤＣＴ回路２０９から
供給される現在の差分画素データに対して、時間的に前
方向（過去）のフレームのデータが記憶されるものとす
る。

【００２９】まず、伝送符号化復号装置２０１は、通信
回線等の伝送路を介して入力された受信データを実時間
で伝送復号し、システム多重化復号装置２０２に出力す
る。システム多重化復号装置１０２は、受信データを、
ビデオ圧縮データとオーディオ圧縮データと付加データ
とに分離して、ビデオ圧縮データを動画像情報復号装置
２０３に出力する。

【００３０】これにより動画像情報復号装置２０３のビ
デオ多重化復号装置２０６は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置２０７に出力する。

【００３１】ビデオソース復号装置２０７の逆量子化回
路２０８は、実画素データの逆量子化を行い逆ＤＣＴ回
路２０９に出力し、逆ＤＣＴ回路２０９は、逆量子化さ
れた実画素データの逆ＤＣＴ処理を行って差分画素デー
タとして加算器２１０に出力する。

【００３２】これにより加算器２１０は、差分画素デー
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、フレームメモリ２１
１は所定タイミングにおける画素データを格納し、前方
向動き補償予測回路２１２は、この格納された画素デー
タに基づいて前方向動き補償予測を行って予測画素デー
タをループ内フィルタ２１３に出力する。

【００３３】ループ内フィルタ２１３は、横方向処理回
路２１４により横方向処理を行うとともに、縦方向処理
回路２１５により縦方向処理を行って加算器２１０に対
しフィルタ処理後の予測画素データを出力する。

【００３４】ここで、ループ内フィルタ処理について詳
細に説明する。ループ内フィルタ処理は、８×８画素の
ブロック単位で、１−２−１型のロウパスフィルタでフ
ィルタ処理を行うものである。１−２−１型のロウパス
フィルタとは、横方向処理及び縦方向処理の何れにおい
ても、着目する画素に対する重みを「２」とし、前後又
は上下に隣接する画素に対する重みをそれぞれ「１」と
するものである。

【００３５】図３８は、ループ内フィルタ処理を行う対
象ブロックを模式的に示したものであり、各画素はその
配置により４種類の画素（図中、それぞれ●、○、◎、
□で表す）に分類でき、種類毎に処理が異なっている。

【００３６】「●」で表される画素は、元の値がＡ”で
あったとすると、そのままの値＝Ａ”とする。「○」で
表される画素については、横方向処理の対象となり、着
目する画素をＢ”、横方向に隣接する画素をＡ”、Ｃ”
とすると、画素Ｂ”については重みを「２」とし、画素
Ａ”、Ｃ”については重みを「１」とし、それらの加算
平均をとる。

【００３７】より具体的には、 ○＝（（Ａ”×１）＋（Ｂ”×２）＋（Ｃ”×１））／４ ＝（Ａ”＋２×Ｂ”＋Ｃ”）／４ という式で表すことが出来る。

【００３８】同様に「◎」で表される画素については、
縦方向処理の対象となり、着目する画素をＢ”、縦方向
に隣接する画素をＡ”、Ｃ”とすると、画素Ｂ”につい
ては重みを「２」とし、画素Ａ”、Ｃ”については重み
を「１」とし、それらの加算平均をとる。

【００３９】より具体的には、 ◎＝（（Ａ”×１）＋（Ｂ”×２）＋（Ｃ”×１））／４ ＝（Ａ”＋２×Ｂ”＋Ｃ”）／４ という式で表すことが出来る。

【００４０】また、「□」で表される画素については、
着目する画素をＥ”、画素Ｅ”に隣接する周囲の画素を
Ａ”、Ｂ”、Ｃ”、Ｄ”、Ｆ”、Ｇ”、Ｈ”、Ｉ”とす
ると、 □＝（（Ａ”＋２×Ｂ”＋Ｃ”）＋２×（Ｄ”＋２×Ｅ”＋Ｆ”） ＋（Ｇ”＋２×Ｈ”＋Ｉ”））／１６ という式で表すことが出来る。

【００４１】

【発明が解決しようとする課題】ところでＭＰＥＧ１及
びＨ．２６１の双方に対応可能なシステムを単純に構築
すると、半画素精度両方向動き補償予測回路及びループ
内フィルタの双方をそのまま組込むことになる。

【００４２】図３９に半画素精度両方向動き補償予測回
路及びループ内フィルタを単純に組込む場合の半画素精
度両方向動き補償予測回路及びループ内フィルタ部分の
概要構成ブロック図を示す。図３９において図３１ある
いは図３７と同一の部分には同一の符号を付し、その詳
細な説明を省略する。

【００４３】この場合には、半画素精度両方向動き補償
予測回路及びループ内フィルタを単純に組合わせた構成
に加えて、いずれかの出力を選択するための選択回路２
２０が必要となり、回路規模が増大するとともに冗長な
構成となるという問題点があった。

【００４４】そこで、本発明の目的は、遅延、加算要素
をできる限り共通化し、回路規模の増加を避けつつ、Ｍ
ＰＥＧ１とＨ．２６１の処理の双方が可能な動き補償予
測回路を提供することにある。

【００４５】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、入力画像データに対して時間的に前後両
方向の動き補償予測処理あるいは１−２−１型ディジタ
ルロウパスフィルタを用いた動き補償予測処理のいずれ
かを外部からの選択制御信号に基づいて選択的に行うデ
ィジタル動画像復号器における動き補償予測器であっ
て、前記選択制御信号により前記前後両方向の動き補償
予測処理が選択された場合には、前記入力画像データに
基づいて時間的に前方向、かつ、画素配置的に横方向の
半画素精度の動き補償予測処理を行い第１処理画像デー
タを出力し、前記選択制御信号により前記１−２−１型
ディジタルロウパスフィルタを用いた動き補償予測処理
が選択された場合には、前記１−２−１型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第２処理画像デー
タを出力する前方向横方向処理手段と、前記第１処理画
像データ又は前記第２処理画像データが入力され、前記
前後両方向の動き補償予測処理が選択された場合には、
前記第１処理画像データに基づいて時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測処
理を行い第３処理画像データを出力し、前記１−２−１
型ディジタルロウパスフィルタを用いた動き補償予測処
理が選択された場合には、前記第２処理画像データに基
づいて前記１−２−１型ディジタルロウパスフィルタを
ループ内フィルタとして画素配置的に縦方向のループ内
フィルタ処理を行い第４処理画像データを出力する前方
向縦方向処理手段と、前記前後両方向の動き補償予測処
理が選択された場合に、前記入力画像データに基づいて
時間的に後方向、かつ、画素配置的に横方向の半画素精
度で動き補償予測処理を行い第５処理画像データを出力
する後方向横方向半画素処理手段と、前記前後両方向の
動き補償予測処理が選択された場合に、前記第５処理画
像データに基づいて時間的に後方向、かつ、画素配置的
に縦方向の半画素精度で動き補償予測処理を行い第６処
理画像データを出力する後方向縦方向半画素処理手段
と、前記第３処理画像データ及び前記第６処理画像デー
タ又は前記第４処理画像データが入力され、前記前後両
方向の動き補償予測処理が選択された場合には、前記第
３処理画像データ及び前記第６処理画像データに基づい
て時間的に前後両方向の動き補償予測処理を行い第７処
理画像データを出力し、前記１−２−１型ディジタルロ
ウパスフィルタを用いた動き補償予測処理が選択された
場合には、前記第４処理画像データをそのまま出力する
両方向処理手段と、を備えて構成する。

【００４６】

【作用】本発明の作用について、選択制御信号により前
後両方向の動き補償予測処理が選択された場合と、１−
２−１型ディジタルロウパスフィルタを用いた動き補償
予測処理が選択された場合とに分けて説明する。

【００４７】１）前後両方向の動き補償予測処理が選択
された場合 前方向横方向処理手段は、選択制御信号により前後両方
向の動き補償予測処理が選択された場合には、入力画像
データに基づいて時間的に前方向、かつ、画素配置的に
横方向の半画素精度の動き補償予測処理を行い第１処理
画像データを前方向縦方向処理手段に出力する。

【００４８】前方向縦方向処理手段は、第１処理画像デ
ータに基づいて時間的に前方向、かつ、画素配置的に縦
方向の半画素精度の動き補償予測処理を行い第３処理画
像データを両方向処理手段に出力する。

【００４９】これと並行して後方向横方向半画素処理手
段は、入力画像データに基づいて時間的に後方向、か
つ、画素配置的に横方向の半画素精度で動き補償予測処
理を行い第５処理画像データを後方向縦方向半画素処理
手段に出力する。

【００５０】後方向縦方向半画素処理手段は、前記第５
処理画像データに基づいて時間的に後方向、かつ、画素
配置的に縦方向の半画素精度で動き補償予測処理を行い
第６処理画像データを両方向処理手段に出力する。

【００５１】これらの結果、両方向処理手段は、第３処
理画像データ及び前記第６処理画像データに基づいて時
間的に前後両方向の動き補償予測処理を行い、前後両方
向の動き補償予測処理の規格に沿った第７処理画像デー
タを出力する。

【００５２】２）１−２−１型ディジタルロウパスフィ
ルタを用いた動き補償予測処理が選択された場合 前方向横方向処理手段は、選択制御信号により１−２−
１型ディジタルロウパスフィルタを用いた動き補償予測
処理が選択された場合には、１−２−１型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第２処理画像デー
タを前方向縦方向処理手段に出力する。

【００５３】前方向縦方向処理手段は、第２処理画像デ
ータに基づいて１−２−１型ディジタルロウパスフィル
タをループ内フィルタとして画素配置的に縦方向のルー
プ内フィルタ処理を行い第４処理画像データを両方向処
理手段に出力する。

【００５４】両方向処理手段は、第４処理画像データを
そのまま出力する。この結果、１−２−１型ディジタル
ロウパスフィルタを用いて前方向横方向処理及び前方向
縦方向処理が行われた第４処理画像データを得ることが
できる。

【００５５】

【実施例】次に図面を参照して本発明の好適な実施例を
説明する。図１に実施例の動き補償予測器の概要構成ブ
ロック図を示す。

【００５６】動き補償予測器１は、現在の差分フレーム
画像データに対して前方向（過去）のフレーム画像デー
タＦ_O に基づいて、時間的に前方向、画素配置的に横方
向の処理を行い第１前方向フレーム画像データＦ_O1とし
て出力する前方向横方向処理回路２と、第１前方向フレ
ーム画像データＦ_O1に基づいて、時間的に前方向、画素
配置的に縦方向の処理を行い第２前方向フレーム画像デ
ータＦ_O2として出力する前方向縦方向処理回路３と、現
在の差分フレーム画像データに対して後方向（未来）の
フレーム画像データＦ_F に基づいて、時間的に後方向で
あり、画素配置的に横方向、かつ、半画素（１／２画
素）の処理を行い第１後方向フレーム画像データＦ_F1を
出力する後方向横方向半画素処理回路４と、第１後方向
フレーム画像データＦ_F1に基づいて、時間的に後方向で
あり、画素配置的に縦方向、かつ、半画素（１／２画
素）の処理を行い第２後方向フレーム画像データＦ_F2を
出力する後方向縦方向半画素処理回路５と、第２前方向
フレーム画像データＦ_O2及び第２後方向フレーム画像デ
ータＦ_F2に基づいて時間的に前後両方向の処理を行い予
測フレーム画像データＦ_D として出力する両方向処理回
路６と、を備えて構成されている。

【００５７】図２に前方向横方向処理回路２の詳細構成
ブロック図を示す。前方横方向処理回路２は、フレーム
画像データＦ_O を構成する第２入力データＤ₂ を２倍し
て出力する乗算器１０と、ＭＰＥＧ１動作モードとＨ．
２６１動作モードとを切替えるためのモード切替信号に
より第２入力データＤ₂ あるいは乗算器１０により２倍
された第２入力データＤ₂ の何れかを選択的に出力する
第１選択回路１１と、第１ループ内フィルタ制御信号に
基づいて、「０」あるいはフレーム画像データＦ_O を構
成する第１入力データＤ₁ の何れかを選択的に出力する
第２選択回路１２と、半画素処理制御信号に基づいて第
１選択回路１１の出力あるいは第２選択回路１２の出力
の何れかを選択的に出力する第３選択回路１３と、第２
選択回路１２の出力と第３選択回路１３の出力を加算し
て出力する第１加算器１４と、第１加算器１４の出力信
号を所定時間遅延して出力する第１画素遅延回路１５
と、第２ループ内フィルタ制御信号に基づいて第２入力
データＤ₂あるいは第１画素遅延回路１５の出力信号の
何れかを選択的に出力する第４選択回路１６と、第１画
素遅延回路１５の出力と第４選択回路１６の出力を加算
する第２加算器１７と、第２加算器１７の出力信号を所
定時間遅延して出力する第２画素遅延回路１８と、を備
えて構成されている。

【００５８】次にＭＰＥＧ１とＨ．２６１の場合に分け
て前方向横方向処理回路２の動作を説明する。 ａ）ＭＰＥＧ１の場合 まず動作説明に先立ち、ＭＰＥＧ１の場合の入力データ
フォーマットを図４を参照して説明する。

【００５９】ＭＰＥＧ１の入力データフォーマットは、
図４（ａ）に示すように、９×９画素構成となってお
り、図４（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
４（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→Ｋ
→……→Ｚの順序で処理を行うことになる。

【００６０】次に具体的動作を図３のタイミングチャー
トを参照して説明する。まず、時刻ｔ₀ において、動作
モード切替信号（図３（ｂ）参照）はＭＰＥＧ１側であ
り、第１選択回路１１において第２入力データＤ₂ ＝
「Ｂ」が選択される。

【００６１】一方、第１ループ内フィルタ制御信号は、
ＭＰＥＧ１の処理の際には常に第１入力データＤ₁ （ル
ープ内フィルタオフ）側であり、第２選択回路１２にお
いて第１入力データＤ₁ ＝「Ａ」が選択される。

【００６２】次に半画素処理制御信号（図３（ｅ）参
照）は、第１選択回路１１側であり、第３選択回路１３
において第１選択回路１１の出力である第２入力データ
Ｄ₂ ＝「Ｂ」が選択される。

【００６３】これらの結果、第１加算器１４において
は、第１入力データＤ₁ と第２入力データＤ₂ が加算さ
れ、時刻ｔ₀ における第１加算器１４の出力データ＝
「Ａ＋Ｂ」となる（図３（ｆ）参照）。

【００６４】そして出力データは、第１画素遅延回路
１５により１クロック分遅延されて時刻ｔ₁ に出力デー
タ（図３（ｇ）参照）として出力される。このとき、
第２ループ内フィルタ制御信号はＭＰＥＧ１の処理の際
には常に第１画素遅延回路１５（ループ内フィルタオ
フ）側であり、時刻ｔ₁ において第４選択回路１６によ
り第１画素遅延回路１５の出力データである出力データ
が選択され、第２加算器１７により出力データに加
算され、出力データ＝「２×（Ａ＋Ｂ）」となる（図
３（ｈ）参照）。

【００６５】さらにこの出力データは、第２画素遅延
回路１８により１クロック分遅延されて時刻ｔ₂ に出力
データ＝「２×（Ａ＋Ｂ）」として出力される。以
下、同様にして、第２画素遅延回路１８からは、時刻ｔ
₃ 、ｔ₄ 、ｔ₅ 、……のタイミングで、出力データ＝
「２×（Ｂ＋Ｃ）」、「２×（Ｃ＋Ｄ）」、「２×（Ｄ
＋Ｅ）」、……のように順次出力されることになる。

【００６６】ｂ）Ｈ．２６１の場合 まず動作説明に先立ち、Ｈ．２６１の場合の入力データ
フォーマットを図７を参照して説明する。

【００６７】Ｈ．２６１の入力データフォーマットは、
図７（ａ）に示すように、８×８画素構成となってお
り、図７（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
７（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｆ→Ｇ→Ｈ
→Ｉ→Ｊ→……→Ｚの順序で処理を行うことになる。

【００６８】次に具体的動作を図５及び図６のタイミン
グチャートを参照して説明する。まず、時刻ｔ₀ におい
て動作モード切替信号（図５（ｂ）参照）はＨ．２６１
側であり、第１選択回路１１において乗算器１０の出力
である２×第２入力データＤ₂ ＝「２×Ａ」が選択され
る。

【００６９】一方、時刻ｔ₀ において第１ループ内フィ
ルタ制御信号（図５（ｅ）参照）は、「０」（ループ内
フィルタオフ）側であり、第２選択回路１２においてデ
ータ＝「０」が選択される。

【００７０】次に半画素処理制御信号は、Ｈ．２６１の
処理の際には、常に第１選択回路１１側であり、第３選
択回路１３において第１選択回路１１の出力である２倍
の第２入力データＤ₂ ＝「２×Ａ」が選択される。

【００７１】これらの結果、第１加算器１４において
は、２倍の第２入力データＤ₂ と「０」が加算され、時
刻ｔ₀ における第１加算器１４の出力データ＝「２×
Ａ」となる（図５（ｆ）参照）。

【００７２】そして出力データは、第１画素遅延回路
１５により１クロック分遅延されて時刻ｔ₁ において出
力データ（図５（ｇ）参照）として出力される。この
とき、第２ループ内フィルタ制御信号（図５（ｈ）参
照）は、第１画素遅延回路１５（ループ内フィルタオ
フ）側であり、第４選択回路１６において第１画素遅延
回路１５の出力データである出力データが選択され、
第２加算器１７により出力データに加算され、出力デ
ータ＝「２×（２×Ａ）」、すなわち、時刻ｔ₁ にお
いて出力データ＝「４×Ａ」となる（図５（ｉ）参
照）。

【００７３】さらにこの出力データは、第２画素遅延
回路１８により１クロック分遅延されて時刻ｔ₂ に出力
データ＝「４×Ａ」として出力される（図５（ｊ）参
照）。

【００７４】これと同時に時刻ｔ₂ において、第１選択
回路１１において乗算器１０の出力である２×第２入力
データＤ₂ ＝「２×Ｂ」が選択される。一方、第１ルー
プ内フィルタ制御信号（図５（ｅ）参照）は、第１入力
データＤ₁ ＝「Ａ」（ループ内フィルタオン）側であ
り、第２選択回路１２において第１入力データＤ₁ ＝
「Ａ」が選択される。

【００７５】半画素処理制御信号は、常に第１選択回路
１１側であるので、第３選択回路１３において第１選択
回路１１の出力である２倍の第２入力データＤ₂ ＝「２
×Ｂ」が選択される。

【００７６】これらの結果、第１加算器１４において
は、２倍の第２入力データＤ₂ ＝「２×Ｂ」と第１入力
データＤ₁ ＝「Ａ」が加算され、時刻ｔ₁ における第１
加算器１４の出力データ＝「Ａ＋２×Ｂ」となる。

【００７７】そして出力データは、第１画素遅延回路
１５により１クロック分遅延されて時刻ｔ₂ において出
力データとして出力される。このとき、第２ループ内
フィルタ制御信号は、第２入力データＤ₂ ＝「Ｃ」（ル
ープ内フィルタオン）側であり、第４選択回路１６にお
いて第２入力データＤ ₂ 「Ｃ」が選択され、第２加算器
１７により出力データに加算され、時刻ｔ₂において
出力データ＝「Ａ＋２×Ｂ＋Ｃ」となる。

【００７８】さらにこの出力データは、第２画素遅延
回路１８により１クロック分遅延されて時刻ｔ₃ に出力
データ＝「Ａ＋２×Ｂ＋Ｃ」として出力される。以
下、同様にして、第２画素遅延回路１８からは、時刻ｔ
₄ 、ｔ₅ 、ｔ₆ 、……のタイミングで、出力データ＝
「Ｂ＋２×Ｃ＋Ｄ」、「Ｃ＋２×Ｄ＋Ｅ」、「Ｄ＋２×
Ｅ＋Ｆ」、……のように順次出力されることになる。

【００７９】そして時刻ｔ₇ において、第２入力データ
Ｄ₂ ＝「Ｈ」となると、再び第１ループフィルタ制御信
号は、「０」（ループ内フィルタオフ）側となり、第２
入力データＤ₂ ＝「Ａ」の場合と同様の処理に移行す
る。

【００８０】さらに時刻ｔ₈ （図６参照）において、第
２入力データＤ₂ ＝「Ｉ」となると、再び第２ループフ
ィルタ制御信号は、第１画素遅延回路１５（ループ内フ
ィルタオフ）側となり時刻ｔ₀ （図５参照）の場合と同
様の処理に移行する。

【００８１】より具体的には、時刻ｔ₈ には、出力デー
タとして「Ｆ＋２×Ｇ＋Ｈ」が出力され、時刻ｔ₉ に
は、出力データとして「４×Ｈ」が出力され、時刻ｔ
₁₀には、出力データとして「４×Ｉ」が出力される。

【００８２】時刻ｔ₁₁以降は、出力データとして順次
「Ｉ＋２×Ｊ＋Ｋ」、「Ｊ＋２×Ｋ＋Ｌ」、「Ｋ＋２×
Ｌ＋Ｍ」、……のように出力される。図８に後方向横方
向半画素処理回路４の詳細構成ブロック図を示す。

【００８３】後方向横方向半画素処理回路４は、半画素
処理制御信号に基づいて、第１入力データＤ₁₁あるいは
第２入力データＤ₁₂の何れかを選択的に出力する選択回
路２０と、選択回路２０の出力と第１入力データＤ₁₁を
加算する加算器２１と、加算器２１の出力信号を所定時
間遅延して出力する第１画素遅延回路２２と、第１画素
遅延回路２２の出力を２倍する乗算器２３と、乗算器２
３の出力を所定時間遅延して出力する第２画素遅延回路
２４と、を備えて構成されている。

【００８４】次に後方向横方向処理回路４の動作を説明
するが、後方向処理はＨ．２６１の場合には存在しない
ので、ＭＰＥＧ１の場合についてのみ説明する。まず動
作説明に先立ち、ＭＰＥＧ１の入力データフォーマット
を図１０を参照して説明する。

【００８５】ＭＰＥＧ１の入力データフォーマットは、
図１０（ａ）に示すように、９×９画素構成となってお
り、図１０（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
１０（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→
Ｋ→……→Ｚの順序で処理を行うことになる。

【００８６】次に具体的動作を図９のタイミングチャー
トを参照して説明する。時刻ｔ₀ に半画素処理制御信号
がオンになると、選択回路２０は第２入力データＤ₁₂＝
「Ｂ」を選択し出力する。

【００８７】これにより加算器２１は第１入力データＤ
₁₁＝「Ａ」と第２入力データＤ₁₂＝「Ｂ」を加算して、
時刻ｔ₀ に出力データ’＝「Ａ＋Ｂ」として第１画素
遅延回路２２に出力する（図９（ｅ）参照）。

【００８８】第１画素遅延回路２２は、出力データ’
を所定時間（１クロック相当）遅延して、時刻ｔ₁ に出
力データ’として乗算器２３に出力する（図９（ｆ）
参照）。

【００８９】乗算器２３は、出力データ’＝「Ａ＋
Ｂ」を２倍して、時刻ｔ₁ に出力データ’＝「２×
（Ａ＋Ｂ）」として第２画素遅延回路２４に出力する
（図９（ｇ）参照）。

【００９０】第２画素遅延回路２４は、出力データ’
を所定時間（１クロック相当）遅延し、時刻ｔ₂ に出力
データ’＝「２×（Ａ＋Ｂ）」として出力する。以
下、同様にして、第２画素遅延回路２４からは、時刻ｔ
₃ 、ｔ₄ 、ｔ₅ 、……のタイミングで、出力データ＝
「２×（Ｂ＋Ｃ）」、「２×（Ｃ＋Ｄ）」、「２×（Ｄ
＋Ｅ）」、……のように順次出力されることになる。

【００９１】図１１に前方向縦方向処理回路３の詳細構
成ブロック図を示す。前方向縦方向処理回路３は、入力
データＤ₃ を所定時間（１クロック相当）遅延して出力
データ”として出力する第１画素遅延回路３０と、結
果的に入力データＤ₃ を１行分（８クロック相当）遅延
して出力データ”として出力する第１行遅延回路３１
と、入力データＤ₃ を２倍して出力する乗算器３２と、
ＭＰＥＧ１動作モードとＨ．２６１動作モードとを切替
えるためのモード切替信号により入力データＤ₃ あるい
は乗算器１０により２倍された入力データＤ₃ の何れか
を選択的に出力する第１選択回路３３と、第１ループ内
フィルタ制御信号に基づいて、「０」あるいは出力デー
タ”の何れかを選択的に出力する第２選択回路３４
と、半画素処理制御信号に基づいて第１選択回路３３の
出力あるいは第２選択回路３４の出力の何れかを選択的
に出力する第３選択回路３５と、第２選択回路３４の出
力と第３選択回路３５の出力を加算して出力データ”
として出力する第１加算器３６と、第１加算器３６の出
力信号を所定時間（１クロック相当）遅延して出力デー
タ”として出力する第２画素遅延回路３７と、出力デ
ータ”を１行分（８クロック相当）遅延して出力デー
タ”として出力する第２行遅延回路３８と、前述のモ
ード切替信号により出力データ”あるいは出力データ
”の何れかを選択的に出力する第４選択回路３９と、
第２ループ内フィルタ制御信号に基づいて出力データ
”あるいは第４選択回路３９の出力データの何れかを
選択的に出力する第５選択回路４０と、第４選択回路３
９の出力データと第５選択回路４０の出力データとを加
算して出力データ”として出力する第２加算器４１
と、第２加算器４１の出力データを所定時間（１クロッ
ク相当）遅延して出力データ”として出力する第３画
素遅延回路４２と、出力データ”を１６分の１して出
力する除算器４３と、を備えて構成されている。次にＭ
ＰＥＧ１とＨ．２６１の場合に分けて前方向縦方向処理
回路３の動作を説明する。

【００９２】ａ）ＭＰＥＧ１の場合 まず動作説明に先立ち、ＭＰＥＧ１の場合の入力データ
フォーマットを図１４を参照して説明する。

【００９３】ＭＰＥＧ１の入力データフォーマットは、
図１４（ａ）に示すように、８×９画素構成となってお
り、図１４（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
１４（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｈ→Ｉ→
Ｊ→……→Ｚの順序で処理を行うこととなる。

【００９４】次に具体的動作を図１２及び図１３のタイ
ミングチャートを参照して説明する。まず第１画素遅延
回路３０は、入力データＤ₃ を所定時間（１クロック相
当）遅延して出力データ”（図１１参照）として第１
行遅延回路３１及び第５選択回路４０に出力する。

【００９５】より具体的には、データの入力は半画素処
理制御信号がオンとなる時刻ｔ₀ （図１２参照）から開
始するが、実質的に動作を開始するのは、入力データＤ
₃ ＝「Ｉ」、出力データ”＝「Ｈ」、出力データ”
＝「Ａ」のとき、すなわち、時刻ｔ₁ （図１３参照）か
らである。

【００９６】時刻ｔ₁ になると、第１選択回路３３は、
入力データＤ₃ ＝「Ｉ」を選択的に出力する。つづいて
第３選択回路３５は半画素処理制御信号に基づいて入力
データＤ₃ ＝「Ｉ」を選択的に第１加算器３６に出力す
る。

【００９７】一方、第２選択回路３４は、第１ループ内
フィルタ制御信号により、出力データ”＝「Ａ」を選
択し第３選択回路３５及び第１加算器３６に出力する。
これらにより第１加算器３６は出力データ”＝「Ａ」
及び入力データＤ₃ ＝「Ｉ」を加算し、時刻ｔ₁ に出力
データ”＝「Ａ＋Ｉ」を第２画素遅延回路３７に出力
する。

【００９８】第２画素遅延回路３７は、出力データ”
を１クロック遅延して出力データ”として時刻ｔ₂ に
第４選択回路３９に出力する。このとき第４選択回路３
９は、モード切替信号により第２画素遅延回路３７側で
あり、出力データ”を選択的に第５選択回路４０及び
第２加算器４１に出力する。

【００９９】第２ループ内フィルタ制御信号により第５
選択回路４０は第４選択回路３９側であり、これにより
第２加算器４１は、出力データ”に同一の出力データ
”を加算し、時刻ｔ₂ に出力データ”＝「（Ａ＋
Ｉ）＋（Ａ＋Ｉ）」＝「２×（Ａ＋Ｉ）」を第３画素遅
延回路４２に出力する。

【０１００】第３画素遅延回路４２は、出力データ”
を１クロック分遅延して時刻ｔ₃ に出力データ”＝
「２×（Ａ＋Ｉ）」として出力する。これにより除算回
路４３は、出力データ”を１６分の１して出力する。

【０１０１】以下、同様にして、第３画素遅延回路４２
からは、時刻ｔ₄ 、ｔ₅ 、ｔ₆ 、……のタイミングで、
出力データ”＝「２×（Ｂ＋Ｊ）」、「２×（Ｃ＋
Ｋ）」、「２×（Ｄ＋Ｌ）」、……のように順次出力さ
れることになる。

【０１０２】ｂ）Ｈ．２６１の場合 まず動作説明に先立ち、Ｈ．２６１の場合の入力データ
フォーマットを図１８を参照して説明する。

【０１０３】Ｈ．２６１の入力データフォーマットは、
図１８（ａ）に示すように、８×８画素構成となってお
り、図１８（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
１８（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｆ→Ｇ→
Ｈ→Ｉ→Ｊ→……→Ｚの順序で処理を行うことになる。

【０１０４】次に具体的動作を図１５乃至図１７のタイ
ミングチャートを参照して説明する。まず第１画素遅延
回路３０は、時刻ｔ₀ に入力された入力データＤ₃ ＝
「Ａ」を所定時間（１クロック相当）遅延して時刻ｔ₁
に出力データ”として第１行遅延回路３１及び第５選
択回路４０に出力する。

【０１０５】また、乗算器３２は、入力データＤ₃ ＝
「Ａ」を２倍して（＝「２×Ａ」）第１選択回路３３に
出力する。このとき、第１ループ内フィルタ制御信号は
オフであるので、第２選択回路３４においては「０」が
選択され、第３選択回路３５及び第１加算器３６に出力
される。

【０１０６】次に半画素処理制御信号はオフであるので
第１選択回路３３の出力が選択され、第１加算器３６に
より２倍の入力データＤ₃ ＝「２×Ａ」と「０」とが加
算され、時刻ｔ₀ に出力データ”＝「２×Ａ＋０」＝
「２×Ａ」が第２画素遅延回路３７に出力される（図１
５（ｇ）参照）。

【０１０７】第２画素遅延回路３７は、出力データ”
＝「２×Ａ」を１クロック分遅延して時刻ｔ₁ に出力デ
ータ”として第２行遅延回路３８及び第４選択回路３
９に出力する（図１５（ｈ）参照）。

【０１０８】以下、同様にして、時刻ｔ₂ 、ｔ₃ 、
ｔ₄ 、……のタイミングで、出力データ”＝「２×
Ｂ」、「２×Ｃ」、「２×Ｄ」、……のように順次出力
されることになる。

【０１０９】つづいて時刻ｔ₅ （図１６参照）になる
と、第１ループ内フィルタ制御信号がオンとなり、第２
選択回路３４は第１行遅延回路３１側となり、その出力
データ”を選択的に第３選択回路３５及び第１加算器
３６に出力することになる。

【０１１０】第１加算器３６は、第３選択回路３５の出
力データ＝「２×Ｉ」と第２選択回路３４の出力データ
＝「Ａ」とを加算し、時刻ｔ₅ に出力データ”＝「Ａ
＋２×Ｉ」を出力する。

【０１１１】以下、同様にして、時刻ｔ₆ 、ｔ₇ 、
ｔ₈ 、……のタイミングで、出力データ”＝「Ｂ＋２
×Ｊ」、「Ｃ＋２×Ｋ」、「Ｄ＋２×Ｌ」、……のよう
に順次出力されることになる。

【０１１２】さらに時刻ｔ₉ （図１７参照）になると、
第２ループ内フィルタ制御信号がオンとなり、第５選択
回路４０は第１画素遅延回路３０側となり、その出力デ
ータ”を選択的に第２加算器４１に出力することにな
る。

【０１１３】第１加算器３６は、第４選択回路３９の出
力データである出力データ”＝「Ａ＋２×Ｉ」と第５
選択回路４０の出力データである出力データ”＝
「Ｑ」とを加算し、時刻ｔ₉ において出力データ”＝
「Ａ＋２×Ｉ＋Ｑ」を出力する（図１７（ｋ）参照）。

【０１１４】以下、同様にして、時刻ｔ₁₀、ｔ₁₁、
ｔ₁₂、……のタイミングで、出力データ”＝「Ｂ＋２
×Ｊ＋Ｒ」、「Ｃ＋２×Ｋ＋Ｓ」、「Ｄ＋２×Ｌ＋
Ｔ」、……のように順次出力されることになる。

【０１１５】図１９に後方向縦方向半画素処理回路５の
詳細構成ブロック図を示す。後方向縦方向半画素処理回
路５は、入力データＤ₄ を１行分（８クロック相当）遅
延して出力データA として出力する行遅延回路５０
と、半画素処理制御信号に基づいて、入力データＤ4 あ
るいは出力データA の何れかを選択的に出力する選択
回路５１と、選択回路５１の出力と出力データA を加
算して出力データA として出力する加算器５２と、出
力データA を所定時間（１クロック相当）遅延して出
力データA として出力する第１画素遅延回路５３と、
出力データA を２倍して出力データA として出力す
る乗算器５４と、出力データAを所定時間（１クロッ
ク相当）遅延して出力データA として出力する第２画
素遅延回路５５と、出力データA を１６分の１する除
算器５６と、を備えて構成されている。

【０１１６】次に後方向縦方向半画素処理回路５の動作
を説明するが、後方向横方向半画素処理の場合と同様に
後方向処理はＨ．２６１の場合には存在しないので、Ｍ
ＰＥＧ１の場合についてのみ説明する。

【０１１７】まず動作説明に先立ち、ＭＰＥＧ１の入力
データフォーマットを図２２を参照して説明する。ＭＰ
ＥＧ１の入力データフォーマットは、図２２（ａ）に示
すように、８×９画素構成となっており、図２２（ｂ）
に示すように、二次元空間上、左から右、上から下へと
順次処理を行う。より具体的には、図２２（ａ）に示す
ように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→Ｋ→……→Ｚの順
序で処理を行うことになる。

【０１１８】次に具体的動作を説明する。図２０に示す
ように、時刻ｔ₀ に半画素処理制御信号がオンになる
と、順次入力データＤ₄ （＝Ａ、Ｂ、Ｃ、Ｄ、……）が
入力され、行遅延回路５０に入力される。

【０１１９】そして、図２１に示すように、時刻ｔ₁ に
なると、行遅延回路５０から入力データが順次出力デー
タA として出力されるようになり、後方向縦方向半画
素処理回路５は実質的に動作を開始する。

【０１２０】時刻ｔ₁ において、選択回路５１は、半画
素処理制御信号により入力データＤ ₄ 側であり、選択回
路５１は、そのときの入力データである入力データＤ₄
＝「Ｉ」を選択し出力する。

【０１２１】これにより加算器５２は入力データＤ₄ ＝
「Ｉ」と出力データA ＝「Ａ」を加算して時刻ｔ₁ に
出力データA ＝「Ａ＋Ｉ」として第１画素遅延回路５
３に出力する（図２１（ｅ）参照）。

【０１２２】第１画素遅延回路５３は、出力データA
を所定時間（１クロック相当）遅延して、時刻ｔ₂ に出
力データA ＝「Ａ＋Ｉ」として乗算器５４に出力す
る。乗算器５４は、出力データA ＝「Ａ＋Ｉ」を２倍
して、時刻ｔ₂ に出力データA ＝「２×（Ａ＋Ｉ）」
として第２画素遅延回路５５に出力する。

【０１２３】第２画素遅延回路５５は、出力データA
を所定時間（１クロック相当）遅延し、時刻ｔ₃ に出力
データA ＝「２×（Ａ＋Ｉ）」として出力する（図２
１（ｈ）参照）。

【０１２４】以下、同様にして、第２画素遅延回路２４
からは、時刻ｔ₄ 、ｔ₅ 、ｔ₆ 、……のタイミングで、
出力データA ＝「２×（Ｂ＋Ｊ）」、「２×（Ｃ＋
Ｋ）」、「２×（Ｄ＋Ｌ）」、……のように順次出力さ
れることになる。

【０１２５】そして除算器５６は出力データA を１６
分の１に除算して出力する。図２３に両方向処理回路６
の詳細構成ブロック図を示す。両方向処理回路６は、前
／後方向選択制御信号により第１入力データＤ₅ あるい
は第２入力データＤ₆ の何れかを出力データB として
選択的に出力する第１選択回路６０と、出力データB
を２倍して出力する乗算器６１と、第１入力データＤ₅
と第２入力データＤ₆ を加算して出力データB として
出力する加算器６２と、両方向処理制御信号に基づいて
加算器６１の出力データあるいは出力データB の何れ
かを選択的に出力データB として出力する第２選択回
路６３と、出力データB を所定時間（１クロック相
当）遅延して出力データB として出力する画素遅延回
路６４と、出力データB を２分の１して出力する除算
器６５と、を備えて構成されている。

【０１２６】次にＭＰＥＧ１とＨ．２６１の場合に分け
て両方向処理回路６の動作を説明する。 ａ）ＭＰＥＧ１の場合 まず動作説明に先立ち、ＭＰＥＧ１の場合の入力データ
フォーマットを図２５を参照して説明する。

【０１２７】ＭＰＥＧ１の処理を行う場合の前方向縦方
向処理回路３からの入力データフォーマットは、図２５
（ａ）に示すように、８×８画素構成となっており、図
２５（ｂ）に示すように、二次元空間上、左から右、上
から下へと順次処理を行う。より具体的には、図２５
（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→Ｋ→
……→Ｚの順序でデータが入力されることになる。

【０１２８】また、ＭＰＥＧ１の処理を行う場合の後方
向縦方向半画素処理回路５からの入力データフォーマッ
トは、図２５（ｃ）に示すように、８×８画素構成とな
っており、図２５（ｄ）に示すように、二次元空間上、
左から右、上から下へと順次処理を行う。より具体的に
は、図２５（ｃ）に示すように、ａ→ｂ→ｃ→……→ｉ
→ｊ→ｋ→……→ｚの順序でデータが入力されることに
なる。

【０１２９】次に具体的動作図２４のタイミングチャー
トを参照して説明する。まず時刻ｔ₀ に第１入力データ
Ｄ₅ ＝「Ａ」及び第２入力データＤ₆ ＝「ａ」が入力さ
れると、加算器６２は、第１入力データＤ₅ ＝「Ａ」及
び第２入力データＤ₆ ＝「ａ」を加算し、出力データ
B ＝「Ａ＋ａ」として第２選択回路６３に出力する（図
２４（ｄ）参照）。

【０１３０】ＭＰＥＧ₁ の処理を行う場合には、両方向
処理制御信号は加算器６２側であり、第２選択回路６３
において出力データB ＝「Ａ＋ａ」が選択され、時刻
ｔ₀に出力データB ＝「Ａ＋ａ」として画素遅延回路
６４に出力される（図２４（ｆ）参照）。

【０１３１】そして出力データB は、画素遅延回路６
４により１クロック分遅延されて時刻ｔ₁ に出力データ
B ＝「Ａ＋ａ」として出力される（図２４（ｇ）参
照）。以下、同様にして、画素遅延回路６４からは、時
刻ｔ₂ 、ｔ₃ 、ｔ₄ 、……のタイミングで、出力データ
B 「Ｂ＋ｂ」、「Ｃ＋ｃ」、「Ｄ＋ｄ」、……のよう
に順次出力されることになる。

【０１３２】そして、画素遅延回路６４から出力された
出力データB は、除算器６５により２分の１されて出
力されることとなる。これらの結果、両方向処理回路６
からは、ＭＰＥＧ１に準拠したフォーマットを有する予
測フレーム画像データＦ_D が出力されることとなる。

【０１３３】ｂ）Ｈ．２６１の場合 まず動作説明に先立ち、Ｈ．２６１の場合の入力データ
フォーマットを図２７を参照して説明する。

【０１３４】Ｈ．２６１の入力データフォーマットは、
図２７（ａ）に示すように、８×８画素構成となってお
り、図２７（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
２７（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｆ→Ｇ→
Ｈ→Ｉ→Ｊ→……→Ｚの順序で処理を行うことになる。

【０１３５】次に具体的動作を図２６のタイミングチャ
ートを参照して説明する。まず、時刻ｔ₀ において前／
後方向選択制御信号は、「前方向」を選択しており、第
１選択回路６０において第１入力データＤ₅ ＝「Ａ」が
選択される。

【０１３６】一方、両方向処理制御信号は、乗算器６１
（両方向処理オフ）側であり、第２選択回路６３おいて
乗算器６１の出力データ（＝第１入力データＤ₅ ×２）
が選択される。

【０１３７】この結果、時刻ｔ₀ において第２選択回路
６３から画素遅延回路６４に出力される出力データは出
力データB ＝「２×Ａ」となる（図２６（ｆ）参
照）。そして出力データB は、第１画素遅延回路１５
により１クロック分遅延され時刻ｔ₁ において出力デー
タB ＝「２×Ａ」として出力される（図２６（ｇ）参
照）。

【０１３８】以下、同様にして、画素遅延回路６４から
は、時刻ｔ₂ 、ｔ₃ 、ｔ₄ 、……のタイミングで、出力
データB ＝「２×Ｂ」、「２×Ｃ」、「２×Ｄ」、…
…のように順次出力されることになる。

【０１３９】そして、画素遅延回路６４から出力された
出力データB は、除算器６５により２分の１されて出
力されることとなる。これらの結果、両方向処理回路６
からは、Ｈ．２６１に準拠したフォーマットを有する予
測フレーム画像データＦ_D が出力されることとなる。

【０１４０】以上の説明のように本実施例によれば、前
方向横方向処理回路２はＭＰＥＧ１における前方向横方
向半画素処理回路及びＨ．２６１における横方向処理回
路の機能を併せ持ち、前方向縦方向処理回路３は、ＭＰ
ＥＧ１における前方向縦方向半画素処理回路及びＨ．２
６１における縦方向処理回路の機能を併せ持っているの
で、ＭＰＥＧ１及びＨ．２６１の両方に準拠していると
ともに、回路の共用により回路規模の増大を抑制するこ
とができる。

【０１４１】より具体的には、図３９の従来例の場合、
およそ１５０００トランジスタ程度必要であったが、図
１の実施例の構成の場合、およそ６５００トランジスタ
程度で構成でき、５０［％］強の回路規模削減が可能で
ある。

【０１４２】

【発明の効果】本発明によれば、前方向横方向処理手段
は前後両方向動き補償予測処理における前方向横方向半
画素処理の機能及び１−２−１型ディジタルロウパスフ
ィルタを用いた動き補償予測処理における横方向処理の
機能を併せ持ち、前方向縦方向処理手段は、前後両方向
動き補償予測処理における前方向縦方向半画素処理機能
及び１−２−１型ディジタルロウパスフィルタを用いた
動き補償予測処理における縦方向処理の機能を併せ持っ
ているので、前後両方向動き補償予測処理及び１−２−
１型ディジタルロウパスフィルタを用いた動き補償予測
処理の双方に準拠しているとともに、回路の主要部の共
用をすることができ、回路規模の増大を抑制することが
できる。

【図面の簡単な説明】

【図１】動き補償予測器の概要構成ブロック図である。

【図２】前方向横方向処理回路の詳細構成ブロック図で
ある。

【図３】前方向横方向処理回路のタイミングチャート
（ＭＰＥＧ１時）である。

【図４】前方向横方向処理回路の入力データフォーマッ
ト（ＭＰＥＧ１時）である。

【図５】前方向横方向処理回路のタイミングチャート
（Ｈ．２６１時）［その１］である。

【図６】前方向横方向処理回路のタイミングチャート
（Ｈ．２６１時）［その２］である。

【図７】前方向横方向処理回路の入力データフォーマッ
ト（Ｈ．２６１時）である。

【図８】後方向横方向半画素処理回路の詳細構成ブロッ
ク図である。

【図９】後方向横方向半画素処理回路のタイミングチャ
ートである。

【図１０】後方向横方向半画素処理回路の入力データフ
ォーマット図である。

【図１１】前方向縦方向処理回路の詳細構成ブロック図
である。

【図１２】前方向縦方向処理回路のタイミングチャート
（ＭＰＥＧ１時）［その１］である。

【図１３】前方向縦方向処理回路のタイミングチャート
（ＭＰＥＧ１時）［その２］である。

【図１４】前方向縦方向処理回路の入力データフォーマ
ット（ＭＰＥＧ１時）である。

【図１５】前方向縦方向処理回路のタイミングチャート
（Ｈ．２６１時）［その１］である。

【図１６】前方向縦方向処理回路のタイミングチャート
（Ｈ．２６１時）［その２］である。

【図１７】前方向縦方向処理回路のタイミングチャート
（Ｈ．２６１時）［その３］である。

【図１８】前方向縦方向処理回路の入力データフォーマ
ット（Ｈ．２６１時）である。

【図１９】後方向縦方向半画素処理回路の詳細構成ブロ
ック図である。

【図２０】後方向横方向半画素処理回路のタイミングチ
ャート［その１］である。

【図２１】後方向横方向半画素処理回路のタイミングチ
ャート［その２］である。

【図２２】後方向横方向半画素処理回路の入力データフ
ォーマットである。

【図２３】両方向処理回路の詳細構成ブロック図であ
る。

【図２４】両方向処理回路のタイミングチャート（ＭＰ
ＥＧ１）である。

【図２５】両方向処理回路の入力データフォーマット
（ＭＰＥＧ１）である。

【図２６】両方向処理回路のタイミングチャート（Ｈ．
２６１）である

【図２７】両方向処理回路の入力データフォーマット
（Ｈ．２６１）である。

【図２８】従来の動画像復元装置（ＭＰＥＧ１）の概要
構成ブロック図である。

【図２９】動画像情報復号装置（ＭＰＥＧ１）の概要構
成ブロック図である。

【図３０】ビデオソース復号装置の詳細構成ブロック図
である。

【図３１】半画素精度両方向動き補償予測回路の詳細構
成ブロック図である。

【図３２】横方向処理及び縦方向処理（ＭＰＥＧ１）の
説明図である。

【図３３】前後両方向動き補償予測（ＭＰＥＧ１）の説
明図である。

【図３４】動画像復元装置（Ｈ．２６１）の詳細構成ブ
ロック図である。

【図３５】動画像情報復号装置（Ｈ．２６１）の概要構
成ブロック図である。

【図３６】ビデオソース復号装置（Ｈ．２６１）の詳細
構成ブロック図である。

【図３７】ループ内フィルタの概要構成ブロック図であ
る。

【図３８】ループ内フィルタ処理の説明図である。

【図３９】ＭＰＥＧ１及びＨ．２６１準拠システムの説
明図である。

【符号の説明】

１…動き補償予測器 ２…前方向横方向処理回路 ３…前方向縦方向処理回路 ４…後方向横方向半画素処理回路 ５…後方向縦方向半画素処理回路 ６…両方向処理回路 １０…乗算器 １１…第１選択回路 １２…第２選択回路 １３…第３選択回路 １４…第１加算器 １５…第１画素遅延回路 １６…第４選択回路 １７…第２加算器 １８…第２画素遅延回路 ２０…選択回路 ２１…加算器 ２２…第１画素遅延回路 ２３…乗算器 ２４…第２画素遅延回路 ３０…第１画素遅延回路 ３１…第１行遅延回路 ３２…乗算器 ３３…第１選択回路 ３４…第２選択回路 ３５…第３選択回路 ３６…第１加算器 ３７…第２画素遅延回路 ３８…第２行遅延回路 ３９…第４選択回路 ４０…第５選択回路 ４１…第２加算器 ４２…第３画素遅延回路 ４３…除算器 ５０…行遅延回路 ５１…選択回路 ５２…加算器 ５３…第１画素遅延回路 ５４…乗算器 ５５…第２画素遅延回路 ５６…除算器 ６０…第１選択回路 ６１…乗算器 ６２…加算器 ６３…第２選択回路 ６４…画素遅延回路 ６５…除算器 Ｆ_O …前方向フレーム画像データ Ｆ_O1…第１前方向フレーム画像データ Ｆ_O2…第２前方向フレーム画像データ Ｆ_F …後方向フレーム画像データ Ｆ_F1…第１後方向フレーム画像データ Ｆ_F2…第２後方向フレーム画像データ Ｆ_D …差分フレーム画像データ Ｄ₁ …第１入力データ Ｄ₂ …第２入力データ Ｄ₁₁…第１入力データ Ｄ₁₂…第２入力データ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力画像データに対して時間的に前後両
   方向の動き補償予測処理あるいは１−２−１型ディジタ
   ルロウパスフィルタを用いた動き補償予測処理のいずれ
   かを外部からの選択制御信号に基づいて選択的に行うデ
   ィジタル動画像復号器における動き補償予測器であっ
   て、 前記選択制御信号により前記前後両方向の動き補償予測
   処理が選択された場合には、前記入力画像データに基づ
   いて時間的に前方向、かつ、画素配置的に横方向の半画
   素精度の動き補償予測処理を行い第１処理画像データを
   出力し、前記選択制御信号により前記１−２−１型ディ
   ジタルロウパスフィルタを用いた動き補償予測処理が選
   択された場合には、前記１−２−１型ディジタルロウパ
   スフィルタをループ内フィルタとして画素配置的に横方
   向のループ内フィルタ処理を行い第２処理画像データを
   出力する前方向横方向処理手段と、 前記第１処理画像データ又は前記第２処理画像データが
   入力され、前記前後両方向の動き補償予測処理が選択さ
   れた場合には、前記第１処理画像データに基づいて時間
   的に前方向、かつ、画素配置的に縦方向の半画素精度の
   動き補償予測処理を行い第３処理画像データを出力し、
   前記１−２−１型ディジタルロウパスフィルタを用いた
   動き補償予測処理が選択された場合には、前記第２処理
   画像データに基づいて前記１−２−１型ディジタルロウ
   パスフィルタをループ内フィルタとして画素配置的に縦
   方向のループ内フィルタ処理を行い第４処理画像データ
   を出力する前方向縦方向処理手段と、 前記前後両方向の動き補償予測処理が選択された場合に
   は、前記入力画像データに基づいて時間的に後方向、か
   つ、画素配置的に横方向の半画素精度の動き補償予測処
   理を行い第５処理画像データを出力する後方向横方向半
   画素処理手段と、 前記前後両方向の動き補償予測処理が選択された場合に
   は、前記第５処理画像データに基づいて時間的に後方
   向、かつ、画素配置的に縦方向の半画素精度の動き補償
   予測処理を行い第６処理画像データを出力する後方向縦
   方向半画素処理手段と、 前記第３処理画像データ及び前記第６処理画像データ又
   は前記第４処理画像データが入力され、前記前後両方向
   の動き補償予測処理が選択された場合には、前記第３処
   理画像データ及び前記第６処理画像データに基づいて時
   間的に前後両方向の動き補償予測処理を行い第７処理画
   像データを出力し、前記１−２−１型ディジタルロウパ
   スフィルタを用いた動き補償予測処理が選択された場合
   には、前記第４処理画像データをそのまま出力する両方
   向処理手段と、を備えたことを特徴とする動き補償予測
   器。