JPH0879758A - 動き補償予測器 - Google Patents
動き補償予測器Info
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- JPH0879758A JPH0879758A JP6207493A JP20749394A JPH0879758A JP H0879758 A JPH0879758 A JP H0879758A JP 6207493 A JP6207493 A JP 6207493A JP 20749394 A JP20749394 A JP 20749394A JP H0879758 A JPH0879758 A JP H0879758A
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Abstract
(57)【要約】
【目的】 ハードウェアをできる限り共通化し、遅延、
加算要素の増加を避けつつ、ISO MPEG1とIT
U−T勧告H.261の処理の双方が可能な動き補償予
測回路を提供する。 【構成】 前方向横方向処理回路2はMPEG1におけ
る前方向横方向半画素処理回路及びH.261における
横方向処理回路の機能を併せ持ち、前方向縦方向処理回
路3は、MPEG1における前方向縦方向半画素処理回
路及びH.261における縦方向処理回路の機能を併せ
持っているので、MPEG1及びH.261の両方に準
拠しているとともに、回路の共用により回路規模の増大
を抑制する。
加算要素の増加を避けつつ、ISO MPEG1とIT
U−T勧告H.261の処理の双方が可能な動き補償予
測回路を提供する。 【構成】 前方向横方向処理回路2はMPEG1におけ
る前方向横方向半画素処理回路及びH.261における
横方向処理回路の機能を併せ持ち、前方向縦方向処理回
路3は、MPEG1における前方向縦方向半画素処理回
路及びH.261における縦方向処理回路の機能を併せ
持っているので、MPEG1及びH.261の両方に準
拠しているとともに、回路の共用により回路規模の増大
を抑制する。
Description
【0001】
【産業上の利用分野】本発明は、動き補償予測器に係
り、特にディジタル動画像を復号するデコーダにおける
動き補償予測器に関する。
り、特にディジタル動画像を復号するデコーダにおける
動き補償予測器に関する。
【0002】一般に動画像の符号化の国際標準として、
ISO(国際標準化機構)及びIEC(国際電気標準会
議)の合同規格であるMPEG1(Moving Picture Exp
ertsGroup phase 1;ISO/IEC11172)と、ITU−T勧
告H.261(以下、H.261とする。)とがよく知
られている。
ISO(国際標準化機構)及びIEC(国際電気標準会
議)の合同規格であるMPEG1(Moving Picture Exp
ertsGroup phase 1;ISO/IEC11172)と、ITU−T勧
告H.261(以下、H.261とする。)とがよく知
られている。
【0003】近年、テレビ電話、テレビ会議、ディジタ
ルビデオ等をはじめとする分野で、ディジタル動画像情
報の復元が必要とされており、この様な分野ではMPE
G1及びH.261の双方に準拠し、かつ、回路規模を
小さく抑えた動き補償予測器が望まれている。
ルビデオ等をはじめとする分野で、ディジタル動画像情
報の復元が必要とされており、この様な分野ではMPE
G1及びH.261の双方に準拠し、かつ、回路規模を
小さく抑えた動き補償予測器が望まれている。
【0004】
a)MPEG1について MPEG1は、蓄積型ディジタル記憶媒体用のビデオ高
能率符号化方式について規定している。
能率符号化方式について規定している。
【0005】主な用途としては、CD−ROM、DA
T、ハードディスク等のデータ転送速度が約1.5Mb
ps以下の蓄積型ディジタル記憶媒体が、デコーダに直
接あるいは通信回線等の伝送媒体を介して接続されてい
る環境を想定している。
T、ハードディスク等のデータ転送速度が約1.5Mb
ps以下の蓄積型ディジタル記憶媒体が、デコーダに直
接あるいは通信回線等の伝送媒体を介して接続されてい
る環境を想定している。
【0006】図28に従来のMPEG1における動画像
復元装置の概要構成ブロック図を示す。MPEG1にお
ける動画像復元装置100は、CD(Compact Disk)、
MO(Magneto Optical Disk)等の光ディスクや、磁気
テープ等の記録媒体(蓄積装置)からビデオ(画像)デ
ータ、オーディオ(音声)データ、さらにそれらの付加
データ(テキストデータ等)の圧縮データを再生する蓄
積装置101と、圧縮データを、ビデオ圧縮データとオ
ーディオ圧縮データと付加圧縮データとに分離するシス
テム多重化復号装置102と、分離されたビデオ圧縮デ
ータを復号し、動画像であるビデオデータにする動画像
情報復号装置103と、同期データの付加等の後処理を
行う後処理装置104と、後処理の行われた画像データ
をディジタル/アナログ(D/A)変換して出力するD
/A変換装置105と、を備えて構成されている。
復元装置の概要構成ブロック図を示す。MPEG1にお
ける動画像復元装置100は、CD(Compact Disk)、
MO(Magneto Optical Disk)等の光ディスクや、磁気
テープ等の記録媒体(蓄積装置)からビデオ(画像)デ
ータ、オーディオ(音声)データ、さらにそれらの付加
データ(テキストデータ等)の圧縮データを再生する蓄
積装置101と、圧縮データを、ビデオ圧縮データとオ
ーディオ圧縮データと付加圧縮データとに分離するシス
テム多重化復号装置102と、分離されたビデオ圧縮デ
ータを復号し、動画像であるビデオデータにする動画像
情報復号装置103と、同期データの付加等の後処理を
行う後処理装置104と、後処理の行われた画像データ
をディジタル/アナログ(D/A)変換して出力するD
/A変換装置105と、を備えて構成されている。
【0007】図29に示すように、動画像情報復号装置
103は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ符号化に用いたモード
を特定するための符号化モードデータ等と、圧縮実画素
データと、を分離するビデオ多重化復号装置106と、
圧縮実画素データをビデオデータに復号するビデオソー
ス復号装置107とを備えて構成されている。
103は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ符号化に用いたモード
を特定するための符号化モードデータ等と、圧縮実画素
データと、を分離するビデオ多重化復号装置106と、
圧縮実画素データをビデオデータに復号するビデオソー
ス復号装置107とを備えて構成されている。
【0008】ビデオソース復号装置107は、図30に
示すように、実画素データの逆量子化を行う逆量子化回
路108と、逆量子化された実画素データの逆DCT
(Discrete Cosine Transform )処理を行って差分画素
データとして出力する逆DCT回路109と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器110と、所定タイミングにお
ける画素データをそれぞれ格納する第1フレームメモリ
111及び第2フレームメモリ112と、第1フレーム
メモリ111及び第2フレームメモリ112に格納され
た画素データに基づいて半画素精度両方向動き補償予測
を行って予測画素データを出力する半画素精度両方向動
き補償予測回路118と、を備えて構成されている。
示すように、実画素データの逆量子化を行う逆量子化回
路108と、逆量子化された実画素データの逆DCT
(Discrete Cosine Transform )処理を行って差分画素
データとして出力する逆DCT回路109と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器110と、所定タイミングにお
ける画素データをそれぞれ格納する第1フレームメモリ
111及び第2フレームメモリ112と、第1フレーム
メモリ111及び第2フレームメモリ112に格納され
た画素データに基づいて半画素精度両方向動き補償予測
を行って予測画素データを出力する半画素精度両方向動
き補償予測回路118と、を備えて構成されている。
【0009】半画素精度両方向動き補償予測回路118
は、図31に示すように、時間的に前方向、かつ、画素
配置的に横方向の半画素精度の動き補償予測を行う前方
向横方向半画素処理回路113と、時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測を
行う前方向縦方向半画素処理回路114と、時間的に後
方向、かつ、画素配置的に横方向の半画素精度の動き補
償予測を行う後方向横方向半画素処理回路115と、時
間的に後方向、かつ、画素配置的に縦方向の半画素精度
の動き補償予測を行う後方向縦方向半画素処理回路11
6と、時間的に両方向の動き補償予測を行う両方向処理
回路117と、を備えて構成されている。
は、図31に示すように、時間的に前方向、かつ、画素
配置的に横方向の半画素精度の動き補償予測を行う前方
向横方向半画素処理回路113と、時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測を
行う前方向縦方向半画素処理回路114と、時間的に後
方向、かつ、画素配置的に横方向の半画素精度の動き補
償予測を行う後方向横方向半画素処理回路115と、時
間的に後方向、かつ、画素配置的に縦方向の半画素精度
の動き補償予測を行う後方向縦方向半画素処理回路11
6と、時間的に両方向の動き補償予測を行う両方向処理
回路117と、を備えて構成されている。
【0010】次に動作を説明する。この場合において、
第1フレームメモリ111には逆DCT回路109から
供給される現在の差分画素データに対して、時間的に前
方向(過去)のフレームのデータが記憶され、第2フレ
ームメモリ112には逆DCT回路109から供給され
る現在の差分画像データに対して、時間的に後方向(未
来)のフレームのデータが記憶されるものとする。
第1フレームメモリ111には逆DCT回路109から
供給される現在の差分画素データに対して、時間的に前
方向(過去)のフレームのデータが記憶され、第2フレ
ームメモリ112には逆DCT回路109から供給され
る現在の差分画像データに対して、時間的に後方向(未
来)のフレームのデータが記憶されるものとする。
【0011】まず、蓄積装置101は、記録媒体(蓄積
装置)からビデオ(画像)データ、オーディオ(音声)
データ、さらにそれらの付加データ(テキストデータ
等)の圧縮データを再生し、システム多重化復号装置1
02に出力する。システム多重化復号装置102は、圧
縮データを、ビデオ圧縮データとオーディオ圧縮データ
と付加圧縮データとに分離して、ビデオ圧縮データを動
画像情報復号装置103に出力する。
装置)からビデオ(画像)データ、オーディオ(音声)
データ、さらにそれらの付加データ(テキストデータ
等)の圧縮データを再生し、システム多重化復号装置1
02に出力する。システム多重化復号装置102は、圧
縮データを、ビデオ圧縮データとオーディオ圧縮データ
と付加圧縮データとに分離して、ビデオ圧縮データを動
画像情報復号装置103に出力する。
【0012】これにより動画像情報復号装置103のビ
デオ多重化復号装置106は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置107に出力する。
デオ多重化復号装置106は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置107に出力する。
【0013】ビデオソース復号装置107の逆量子化回
路108は、実画素データの逆量子化を行い逆DCT回
路109に出力し、逆DCT回路109は、逆量子化さ
れた実画素データの逆DCT処理を行って差分画素デー
タとして加算器110に出力する。
路108は、実画素データの逆量子化を行い逆DCT回
路109に出力し、逆DCT回路109は、逆量子化さ
れた実画素データの逆DCT処理を行って差分画素デー
タとして加算器110に出力する。
【0014】これにより加算器110は、差分画素デー
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、第1フレームメモリ
111及び第2フレームメモリ112は所定タイミング
における画素データをそれぞれ格納し、半画素精度両方
向動き補償予測回路118は、この格納された画素デー
タに基づいて半画素精度両方向動き補償予測を行って予
測画素データを加算器110に出力する。
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、第1フレームメモリ
111及び第2フレームメモリ112は所定タイミング
における画素データをそれぞれ格納し、半画素精度両方
向動き補償予測回路118は、この格納された画素デー
タに基づいて半画素精度両方向動き補償予測を行って予
測画素データを加算器110に出力する。
【0015】ここで、動き補償予測について詳細に説明
する。まず、横方向処理及び縦方向処理について説明す
る。半画素精度動き補償予測は、9×9画素のブロック
単位で行われる。
する。まず、横方向処理及び縦方向処理について説明す
る。半画素精度動き補償予測は、9×9画素のブロック
単位で行われる。
【0016】以下の説明においては、図32に示すよう
に、元のブロックの隣接する画素を画素a、b、c、d
とし、横方向処理で得られる画素を画素A、縦方向処理
で得られる画素を画素B、横方向処理により得られた画
素A及び縦方向処理により得られた画素Bに基づいて横
方向処理及び縦方向処理を行うことにより得られる画素
を画素Cとする。
に、元のブロックの隣接する画素を画素a、b、c、d
とし、横方向処理で得られる画素を画素A、縦方向処理
で得られる画素を画素B、横方向処理により得られた画
素A及び縦方向処理により得られた画素Bに基づいて横
方向処理及び縦方向処理を行うことにより得られる画素
を画素Cとする。
【0017】横方向処理は、横方向に隣接する画素の平
均値をとることである。より具体的には、 A=(a+b)/2 E=(c+d)/2 という式で表すことが出来る。
均値をとることである。より具体的には、 A=(a+b)/2 E=(c+d)/2 という式で表すことが出来る。
【0018】縦方向処理は、縦方向に隣接する画素の平
均値をとることである。より具体的には、 B=(a+c)/2 D=(b+d)/2 という式で表すことが出来る。
均値をとることである。より具体的には、 B=(a+c)/2 D=(b+d)/2 という式で表すことが出来る。
【0019】また、画素Cについては、横方向処理で得
られた画素A及び画素E並びに縦方向処理で得られた画
素B及び画素Dの4つの画素の平均値をとることであ
る。より具体的には、 C=(A+B+D+E)/4 =(((a+b)+(a+c)+(b+d)+(c+d))/2)/4 =(2・(a+b+c+d)/2)/4 =(a+b+c+d)/4 という式で表すことが出来る。
られた画素A及び画素E並びに縦方向処理で得られた画
素B及び画素Dの4つの画素の平均値をとることであ
る。より具体的には、 C=(A+B+D+E)/4 =(((a+b)+(a+c)+(b+d)+(c+d))/2)/4 =(2・(a+b+c+d)/2)/4 =(a+b+c+d)/4 という式で表すことが出来る。
【0020】次に図33を参照して前後両方向の動き補
償予測について説明する。前後両方向動き補償予測は、
時間的に前方向の前方向参照画面の画素a’と、時間的
に後方向の後方向参照画面の画素a’と同一画素位置の
画素b’と、の平均値をとることである。
償予測について説明する。前後両方向動き補償予測は、
時間的に前方向の前方向参照画面の画素a’と、時間的
に後方向の後方向参照画面の画素a’と同一画素位置の
画素b’と、の平均値をとることである。
【0021】より具体的には、 A’=(a’+b’)/2 という式で表すことが出来る。
【0022】これらの結果、出力された画素データに
は、同期データ等の付加が後処理装置104により行わ
れ、さらにD/A変換装置105によりD/A変換され
て出力されて画像表示が行われることとなる。 b)H.261について H.261は、64k〜2Mbpsの転送レートを有す
る1次群サブレートを用いる動画像通信用の映像符号化
方式について規定している。
は、同期データ等の付加が後処理装置104により行わ
れ、さらにD/A変換装置105によりD/A変換され
て出力されて画像表示が行われることとなる。 b)H.261について H.261は、64k〜2Mbpsの転送レートを有す
る1次群サブレートを用いる動画像通信用の映像符号化
方式について規定している。
【0023】主な用途としては、テレビ会議あるいはテ
レビ電話を想定している。図34に従来のH.261に
おける動画像復元装置の概要構成ブロック図を示す。
レビ電話を想定している。図34に従来のH.261に
おける動画像復元装置の概要構成ブロック図を示す。
【0024】H.261における動画像復元装置200
は、通信回線等の伝送路を介して入力された受信データ
を実時間で伝送復号する伝送符号化復号装置201と、
受信データを、ビデオ圧縮データとオーディオ圧縮デー
タと付加圧縮データとに分離するシステム多重化復号装
置202と、分離されたビデオ圧縮データを復号し、動
画像であるビデオデータとする動画像情報復号装置20
3と、同期データの付加等の後処理を行う後処理装置2
04と、後処理の行われた画像データをディジタル/ア
ナログ(D/A)変換して出力するD/A変換装置20
5と、を備えて構成されている。
は、通信回線等の伝送路を介して入力された受信データ
を実時間で伝送復号する伝送符号化復号装置201と、
受信データを、ビデオ圧縮データとオーディオ圧縮デー
タと付加圧縮データとに分離するシステム多重化復号装
置202と、分離されたビデオ圧縮データを復号し、動
画像であるビデオデータとする動画像情報復号装置20
3と、同期データの付加等の後処理を行う後処理装置2
04と、後処理の行われた画像データをディジタル/ア
ナログ(D/A)変換して出力するD/A変換装置20
5と、を備えて構成されている。
【0025】図35に示すように、動画像情報復号装置
203は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ、符号化に用いたモー
ドを特定するための符号化モードデータ等と、圧縮実画
素データと、を分離するビデオ多重化復号装置206
と、圧縮実画素データをビデオデータに復号するビデオ
ソース復号装置207とを備えて構成されている。
203は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ、符号化に用いたモー
ドを特定するための符号化モードデータ等と、圧縮実画
素データと、を分離するビデオ多重化復号装置206
と、圧縮実画素データをビデオデータに復号するビデオ
ソース復号装置207とを備えて構成されている。
【0026】ビデオソース復号装置207は、図36に
示すように、実画素データの逆量子化を行う逆量子化回
路208と、逆量子化された実画素データの逆DCT
(Discrete Cosine Transform )処理を行って差分画素
データとして出力する逆DCT回路209と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器210と、所定タイミングにお
ける画素データを格納するとともに動きベクトル量に応
じて遅延量を可変することが可能なフレームメモリ21
1と、フレームメモリ211に格納された画素データに
基づいて前方向動き補償予測を行って予測画素データを
出力する前方向動き補償予測回路212と、前方向動き
補償予測回路の差分画素データに対し、フィルタ処理を
行う1−2−1型のディジタルロウパスフィルタである
ループ内フィルタ213と、を備えて構成されている。
示すように、実画素データの逆量子化を行う逆量子化回
路208と、逆量子化された実画素データの逆DCT
(Discrete Cosine Transform )処理を行って差分画素
データとして出力する逆DCT回路209と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器210と、所定タイミングにお
ける画素データを格納するとともに動きベクトル量に応
じて遅延量を可変することが可能なフレームメモリ21
1と、フレームメモリ211に格納された画素データに
基づいて前方向動き補償予測を行って予測画素データを
出力する前方向動き補償予測回路212と、前方向動き
補償予測回路の差分画素データに対し、フィルタ処理を
行う1−2−1型のディジタルロウパスフィルタである
ループ内フィルタ213と、を備えて構成されている。
【0027】ループ内フィルタ213は、図37に示す
ように、横方向処理を行う横方向処理回路214と、縦
方向処理を行う縦方向処理回路215と、を備えて構成
されている。
ように、横方向処理を行う横方向処理回路214と、縦
方向処理を行う縦方向処理回路215と、を備えて構成
されている。
【0028】次に動作を説明する。以下の説明において
は、フレームメモリ211には逆DCT回路209から
供給される現在の差分画素データに対して、時間的に前
方向(過去)のフレームのデータが記憶されるものとす
る。
は、フレームメモリ211には逆DCT回路209から
供給される現在の差分画素データに対して、時間的に前
方向(過去)のフレームのデータが記憶されるものとす
る。
【0029】まず、伝送符号化復号装置201は、通信
回線等の伝送路を介して入力された受信データを実時間
で伝送復号し、システム多重化復号装置202に出力す
る。システム多重化復号装置102は、受信データを、
ビデオ圧縮データとオーディオ圧縮データと付加データ
とに分離して、ビデオ圧縮データを動画像情報復号装置
203に出力する。
回線等の伝送路を介して入力された受信データを実時間
で伝送復号し、システム多重化復号装置202に出力す
る。システム多重化復号装置102は、受信データを、
ビデオ圧縮データとオーディオ圧縮データと付加データ
とに分離して、ビデオ圧縮データを動画像情報復号装置
203に出力する。
【0030】これにより動画像情報復号装置203のビ
デオ多重化復号装置206は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置207に出力する。
デオ多重化復号装置206は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置207に出力する。
【0031】ビデオソース復号装置207の逆量子化回
路208は、実画素データの逆量子化を行い逆DCT回
路209に出力し、逆DCT回路209は、逆量子化さ
れた実画素データの逆DCT処理を行って差分画素デー
タとして加算器210に出力する。
路208は、実画素データの逆量子化を行い逆DCT回
路209に出力し、逆DCT回路209は、逆量子化さ
れた実画素データの逆DCT処理を行って差分画素デー
タとして加算器210に出力する。
【0032】これにより加算器210は、差分画素デー
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、フレームメモリ21
1は所定タイミングにおける画素データを格納し、前方
向動き補償予測回路212は、この格納された画素デー
タに基づいて前方向動き補償予測を行って予測画素デー
タをループ内フィルタ213に出力する。
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、フレームメモリ21
1は所定タイミングにおける画素データを格納し、前方
向動き補償予測回路212は、この格納された画素デー
タに基づいて前方向動き補償予測を行って予測画素デー
タをループ内フィルタ213に出力する。
【0033】ループ内フィルタ213は、横方向処理回
路214により横方向処理を行うとともに、縦方向処理
回路215により縦方向処理を行って加算器210に対
しフィルタ処理後の予測画素データを出力する。
路214により横方向処理を行うとともに、縦方向処理
回路215により縦方向処理を行って加算器210に対
しフィルタ処理後の予測画素データを出力する。
【0034】ここで、ループ内フィルタ処理について詳
細に説明する。ループ内フィルタ処理は、8×8画素の
ブロック単位で、1−2−1型のロウパスフィルタでフ
ィルタ処理を行うものである。1−2−1型のロウパス
フィルタとは、横方向処理及び縦方向処理の何れにおい
ても、着目する画素に対する重みを「2」とし、前後又
は上下に隣接する画素に対する重みをそれぞれ「1」と
するものである。
細に説明する。ループ内フィルタ処理は、8×8画素の
ブロック単位で、1−2−1型のロウパスフィルタでフ
ィルタ処理を行うものである。1−2−1型のロウパス
フィルタとは、横方向処理及び縦方向処理の何れにおい
ても、着目する画素に対する重みを「2」とし、前後又
は上下に隣接する画素に対する重みをそれぞれ「1」と
するものである。
【0035】図38は、ループ内フィルタ処理を行う対
象ブロックを模式的に示したものであり、各画素はその
配置により4種類の画素(図中、それぞれ●、○、◎、
□で表す)に分類でき、種類毎に処理が異なっている。
象ブロックを模式的に示したものであり、各画素はその
配置により4種類の画素(図中、それぞれ●、○、◎、
□で表す)に分類でき、種類毎に処理が異なっている。
【0036】「●」で表される画素は、元の値がA”で
あったとすると、そのままの値=A”とする。「○」で
表される画素については、横方向処理の対象となり、着
目する画素をB”、横方向に隣接する画素をA”、C”
とすると、画素B”については重みを「2」とし、画素
A”、C”については重みを「1」とし、それらの加算
平均をとる。
あったとすると、そのままの値=A”とする。「○」で
表される画素については、横方向処理の対象となり、着
目する画素をB”、横方向に隣接する画素をA”、C”
とすると、画素B”については重みを「2」とし、画素
A”、C”については重みを「1」とし、それらの加算
平均をとる。
【0037】より具体的には、 ○=((A”×1)+(B”×2)+(C”×1))/4 =(A”+2×B”+C”)/4 という式で表すことが出来る。
【0038】同様に「◎」で表される画素については、
縦方向処理の対象となり、着目する画素をB”、縦方向
に隣接する画素をA”、C”とすると、画素B”につい
ては重みを「2」とし、画素A”、C”については重み
を「1」とし、それらの加算平均をとる。
縦方向処理の対象となり、着目する画素をB”、縦方向
に隣接する画素をA”、C”とすると、画素B”につい
ては重みを「2」とし、画素A”、C”については重み
を「1」とし、それらの加算平均をとる。
【0039】より具体的には、 ◎=((A”×1)+(B”×2)+(C”×1))/4 =(A”+2×B”+C”)/4 という式で表すことが出来る。
【0040】また、「□」で表される画素については、
着目する画素をE”、画素E”に隣接する周囲の画素を
A”、B”、C”、D”、F”、G”、H”、I”とす
ると、 □=((A”+2×B”+C”)+2×(D”+2×E”+F”) +(G”+2×H”+I”))/16 という式で表すことが出来る。
着目する画素をE”、画素E”に隣接する周囲の画素を
A”、B”、C”、D”、F”、G”、H”、I”とす
ると、 □=((A”+2×B”+C”)+2×(D”+2×E”+F”) +(G”+2×H”+I”))/16 という式で表すことが出来る。
【0041】
【発明が解決しようとする課題】ところでMPEG1及
びH.261の双方に対応可能なシステムを単純に構築
すると、半画素精度両方向動き補償予測回路及びループ
内フィルタの双方をそのまま組込むことになる。
びH.261の双方に対応可能なシステムを単純に構築
すると、半画素精度両方向動き補償予測回路及びループ
内フィルタの双方をそのまま組込むことになる。
【0042】図39に半画素精度両方向動き補償予測回
路及びループ内フィルタを単純に組込む場合の半画素精
度両方向動き補償予測回路及びループ内フィルタ部分の
概要構成ブロック図を示す。図39において図31ある
いは図37と同一の部分には同一の符号を付し、その詳
細な説明を省略する。
路及びループ内フィルタを単純に組込む場合の半画素精
度両方向動き補償予測回路及びループ内フィルタ部分の
概要構成ブロック図を示す。図39において図31ある
いは図37と同一の部分には同一の符号を付し、その詳
細な説明を省略する。
【0043】この場合には、半画素精度両方向動き補償
予測回路及びループ内フィルタを単純に組合わせた構成
に加えて、いずれかの出力を選択するための選択回路2
20が必要となり、回路規模が増大するとともに冗長な
構成となるという問題点があった。
予測回路及びループ内フィルタを単純に組合わせた構成
に加えて、いずれかの出力を選択するための選択回路2
20が必要となり、回路規模が増大するとともに冗長な
構成となるという問題点があった。
【0044】そこで、本発明の目的は、遅延、加算要素
をできる限り共通化し、回路規模の増加を避けつつ、M
PEG1とH.261の処理の双方が可能な動き補償予
測回路を提供することにある。
をできる限り共通化し、回路規模の増加を避けつつ、M
PEG1とH.261の処理の双方が可能な動き補償予
測回路を提供することにある。
【0045】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、入力画像データに対して時間的に前後両
方向の動き補償予測処理あるいは1−2−1型ディジタ
ルロウパスフィルタを用いた動き補償予測処理のいずれ
かを外部からの選択制御信号に基づいて選択的に行うデ
ィジタル動画像復号器における動き補償予測器であっ
て、前記選択制御信号により前記前後両方向の動き補償
予測処理が選択された場合には、前記入力画像データに
基づいて時間的に前方向、かつ、画素配置的に横方向の
半画素精度の動き補償予測処理を行い第1処理画像デー
タを出力し、前記選択制御信号により前記1−2−1型
ディジタルロウパスフィルタを用いた動き補償予測処理
が選択された場合には、前記1−2−1型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第2処理画像デー
タを出力する前方向横方向処理手段と、前記第1処理画
像データ又は前記第2処理画像データが入力され、前記
前後両方向の動き補償予測処理が選択された場合には、
前記第1処理画像データに基づいて時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測処
理を行い第3処理画像データを出力し、前記1−2−1
型ディジタルロウパスフィルタを用いた動き補償予測処
理が選択された場合には、前記第2処理画像データに基
づいて前記1−2−1型ディジタルロウパスフィルタを
ループ内フィルタとして画素配置的に縦方向のループ内
フィルタ処理を行い第4処理画像データを出力する前方
向縦方向処理手段と、前記前後両方向の動き補償予測処
理が選択された場合に、前記入力画像データに基づいて
時間的に後方向、かつ、画素配置的に横方向の半画素精
度で動き補償予測処理を行い第5処理画像データを出力
する後方向横方向半画素処理手段と、前記前後両方向の
動き補償予測処理が選択された場合に、前記第5処理画
像データに基づいて時間的に後方向、かつ、画素配置的
に縦方向の半画素精度で動き補償予測処理を行い第6処
理画像データを出力する後方向縦方向半画素処理手段
と、前記第3処理画像データ及び前記第6処理画像デー
タ又は前記第4処理画像データが入力され、前記前後両
方向の動き補償予測処理が選択された場合には、前記第
3処理画像データ及び前記第6処理画像データに基づい
て時間的に前後両方向の動き補償予測処理を行い第7処
理画像データを出力し、前記1−2−1型ディジタルロ
ウパスフィルタを用いた動き補償予測処理が選択された
場合には、前記第4処理画像データをそのまま出力する
両方向処理手段と、を備えて構成する。
め、本発明は、入力画像データに対して時間的に前後両
方向の動き補償予測処理あるいは1−2−1型ディジタ
ルロウパスフィルタを用いた動き補償予測処理のいずれ
かを外部からの選択制御信号に基づいて選択的に行うデ
ィジタル動画像復号器における動き補償予測器であっ
て、前記選択制御信号により前記前後両方向の動き補償
予測処理が選択された場合には、前記入力画像データに
基づいて時間的に前方向、かつ、画素配置的に横方向の
半画素精度の動き補償予測処理を行い第1処理画像デー
タを出力し、前記選択制御信号により前記1−2−1型
ディジタルロウパスフィルタを用いた動き補償予測処理
が選択された場合には、前記1−2−1型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第2処理画像デー
タを出力する前方向横方向処理手段と、前記第1処理画
像データ又は前記第2処理画像データが入力され、前記
前後両方向の動き補償予測処理が選択された場合には、
前記第1処理画像データに基づいて時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測処
理を行い第3処理画像データを出力し、前記1−2−1
型ディジタルロウパスフィルタを用いた動き補償予測処
理が選択された場合には、前記第2処理画像データに基
づいて前記1−2−1型ディジタルロウパスフィルタを
ループ内フィルタとして画素配置的に縦方向のループ内
フィルタ処理を行い第4処理画像データを出力する前方
向縦方向処理手段と、前記前後両方向の動き補償予測処
理が選択された場合に、前記入力画像データに基づいて
時間的に後方向、かつ、画素配置的に横方向の半画素精
度で動き補償予測処理を行い第5処理画像データを出力
する後方向横方向半画素処理手段と、前記前後両方向の
動き補償予測処理が選択された場合に、前記第5処理画
像データに基づいて時間的に後方向、かつ、画素配置的
に縦方向の半画素精度で動き補償予測処理を行い第6処
理画像データを出力する後方向縦方向半画素処理手段
と、前記第3処理画像データ及び前記第6処理画像デー
タ又は前記第4処理画像データが入力され、前記前後両
方向の動き補償予測処理が選択された場合には、前記第
3処理画像データ及び前記第6処理画像データに基づい
て時間的に前後両方向の動き補償予測処理を行い第7処
理画像データを出力し、前記1−2−1型ディジタルロ
ウパスフィルタを用いた動き補償予測処理が選択された
場合には、前記第4処理画像データをそのまま出力する
両方向処理手段と、を備えて構成する。
【0046】
【作用】本発明の作用について、選択制御信号により前
後両方向の動き補償予測処理が選択された場合と、1−
2−1型ディジタルロウパスフィルタを用いた動き補償
予測処理が選択された場合とに分けて説明する。
後両方向の動き補償予測処理が選択された場合と、1−
2−1型ディジタルロウパスフィルタを用いた動き補償
予測処理が選択された場合とに分けて説明する。
【0047】1)前後両方向の動き補償予測処理が選択
された場合 前方向横方向処理手段は、選択制御信号により前後両方
向の動き補償予測処理が選択された場合には、入力画像
データに基づいて時間的に前方向、かつ、画素配置的に
横方向の半画素精度の動き補償予測処理を行い第1処理
画像データを前方向縦方向処理手段に出力する。
された場合 前方向横方向処理手段は、選択制御信号により前後両方
向の動き補償予測処理が選択された場合には、入力画像
データに基づいて時間的に前方向、かつ、画素配置的に
横方向の半画素精度の動き補償予測処理を行い第1処理
画像データを前方向縦方向処理手段に出力する。
【0048】前方向縦方向処理手段は、第1処理画像デ
ータに基づいて時間的に前方向、かつ、画素配置的に縦
方向の半画素精度の動き補償予測処理を行い第3処理画
像データを両方向処理手段に出力する。
ータに基づいて時間的に前方向、かつ、画素配置的に縦
方向の半画素精度の動き補償予測処理を行い第3処理画
像データを両方向処理手段に出力する。
【0049】これと並行して後方向横方向半画素処理手
段は、入力画像データに基づいて時間的に後方向、か
つ、画素配置的に横方向の半画素精度で動き補償予測処
理を行い第5処理画像データを後方向縦方向半画素処理
手段に出力する。
段は、入力画像データに基づいて時間的に後方向、か
つ、画素配置的に横方向の半画素精度で動き補償予測処
理を行い第5処理画像データを後方向縦方向半画素処理
手段に出力する。
【0050】後方向縦方向半画素処理手段は、前記第5
処理画像データに基づいて時間的に後方向、かつ、画素
配置的に縦方向の半画素精度で動き補償予測処理を行い
第6処理画像データを両方向処理手段に出力する。
処理画像データに基づいて時間的に後方向、かつ、画素
配置的に縦方向の半画素精度で動き補償予測処理を行い
第6処理画像データを両方向処理手段に出力する。
【0051】これらの結果、両方向処理手段は、第3処
理画像データ及び前記第6処理画像データに基づいて時
間的に前後両方向の動き補償予測処理を行い、前後両方
向の動き補償予測処理の規格に沿った第7処理画像デー
タを出力する。
理画像データ及び前記第6処理画像データに基づいて時
間的に前後両方向の動き補償予測処理を行い、前後両方
向の動き補償予測処理の規格に沿った第7処理画像デー
タを出力する。
【0052】2)1−2−1型ディジタルロウパスフィ
ルタを用いた動き補償予測処理が選択された場合 前方向横方向処理手段は、選択制御信号により1−2−
1型ディジタルロウパスフィルタを用いた動き補償予測
処理が選択された場合には、1−2−1型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第2処理画像デー
タを前方向縦方向処理手段に出力する。
ルタを用いた動き補償予測処理が選択された場合 前方向横方向処理手段は、選択制御信号により1−2−
1型ディジタルロウパスフィルタを用いた動き補償予測
処理が選択された場合には、1−2−1型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第2処理画像デー
タを前方向縦方向処理手段に出力する。
【0053】前方向縦方向処理手段は、第2処理画像デ
ータに基づいて1−2−1型ディジタルロウパスフィル
タをループ内フィルタとして画素配置的に縦方向のルー
プ内フィルタ処理を行い第4処理画像データを両方向処
理手段に出力する。
ータに基づいて1−2−1型ディジタルロウパスフィル
タをループ内フィルタとして画素配置的に縦方向のルー
プ内フィルタ処理を行い第4処理画像データを両方向処
理手段に出力する。
【0054】両方向処理手段は、第4処理画像データを
そのまま出力する。この結果、1−2−1型ディジタル
ロウパスフィルタを用いて前方向横方向処理及び前方向
縦方向処理が行われた第4処理画像データを得ることが
できる。
そのまま出力する。この結果、1−2−1型ディジタル
ロウパスフィルタを用いて前方向横方向処理及び前方向
縦方向処理が行われた第4処理画像データを得ることが
できる。
【0055】
【実施例】次に図面を参照して本発明の好適な実施例を
説明する。図1に実施例の動き補償予測器の概要構成ブ
ロック図を示す。
説明する。図1に実施例の動き補償予測器の概要構成ブ
ロック図を示す。
【0056】動き補償予測器1は、現在の差分フレーム
画像データに対して前方向(過去)のフレーム画像デー
タFO に基づいて、時間的に前方向、画素配置的に横方
向の処理を行い第1前方向フレーム画像データFO1とし
て出力する前方向横方向処理回路2と、第1前方向フレ
ーム画像データFO1に基づいて、時間的に前方向、画素
配置的に縦方向の処理を行い第2前方向フレーム画像デ
ータFO2として出力する前方向縦方向処理回路3と、現
在の差分フレーム画像データに対して後方向(未来)の
フレーム画像データFF に基づいて、時間的に後方向で
あり、画素配置的に横方向、かつ、半画素(1/2画
素)の処理を行い第1後方向フレーム画像データFF1を
出力する後方向横方向半画素処理回路4と、第1後方向
フレーム画像データFF1に基づいて、時間的に後方向で
あり、画素配置的に縦方向、かつ、半画素(1/2画
素)の処理を行い第2後方向フレーム画像データFF2を
出力する後方向縦方向半画素処理回路5と、第2前方向
フレーム画像データFO2及び第2後方向フレーム画像デ
ータFF2に基づいて時間的に前後両方向の処理を行い予
測フレーム画像データFD として出力する両方向処理回
路6と、を備えて構成されている。
画像データに対して前方向(過去)のフレーム画像デー
タFO に基づいて、時間的に前方向、画素配置的に横方
向の処理を行い第1前方向フレーム画像データFO1とし
て出力する前方向横方向処理回路2と、第1前方向フレ
ーム画像データFO1に基づいて、時間的に前方向、画素
配置的に縦方向の処理を行い第2前方向フレーム画像デ
ータFO2として出力する前方向縦方向処理回路3と、現
在の差分フレーム画像データに対して後方向(未来)の
フレーム画像データFF に基づいて、時間的に後方向で
あり、画素配置的に横方向、かつ、半画素(1/2画
素)の処理を行い第1後方向フレーム画像データFF1を
出力する後方向横方向半画素処理回路4と、第1後方向
フレーム画像データFF1に基づいて、時間的に後方向で
あり、画素配置的に縦方向、かつ、半画素(1/2画
素)の処理を行い第2後方向フレーム画像データFF2を
出力する後方向縦方向半画素処理回路5と、第2前方向
フレーム画像データFO2及び第2後方向フレーム画像デ
ータFF2に基づいて時間的に前後両方向の処理を行い予
測フレーム画像データFD として出力する両方向処理回
路6と、を備えて構成されている。
【0057】図2に前方向横方向処理回路2の詳細構成
ブロック図を示す。前方横方向処理回路2は、フレーム
画像データFO を構成する第2入力データD2 を2倍し
て出力する乗算器10と、MPEG1動作モードとH.
261動作モードとを切替えるためのモード切替信号に
より第2入力データD2 あるいは乗算器10により2倍
された第2入力データD2 の何れかを選択的に出力する
第1選択回路11と、第1ループ内フィルタ制御信号に
基づいて、「0」あるいはフレーム画像データFO を構
成する第1入力データD1 の何れかを選択的に出力する
第2選択回路12と、半画素処理制御信号に基づいて第
1選択回路11の出力あるいは第2選択回路12の出力
の何れかを選択的に出力する第3選択回路13と、第2
選択回路12の出力と第3選択回路13の出力を加算し
て出力する第1加算器14と、第1加算器14の出力信
号を所定時間遅延して出力する第1画素遅延回路15
と、第2ループ内フィルタ制御信号に基づいて第2入力
データD2あるいは第1画素遅延回路15の出力信号の
何れかを選択的に出力する第4選択回路16と、第1画
素遅延回路15の出力と第4選択回路16の出力を加算
する第2加算器17と、第2加算器17の出力信号を所
定時間遅延して出力する第2画素遅延回路18と、を備
えて構成されている。
ブロック図を示す。前方横方向処理回路2は、フレーム
画像データFO を構成する第2入力データD2 を2倍し
て出力する乗算器10と、MPEG1動作モードとH.
261動作モードとを切替えるためのモード切替信号に
より第2入力データD2 あるいは乗算器10により2倍
された第2入力データD2 の何れかを選択的に出力する
第1選択回路11と、第1ループ内フィルタ制御信号に
基づいて、「0」あるいはフレーム画像データFO を構
成する第1入力データD1 の何れかを選択的に出力する
第2選択回路12と、半画素処理制御信号に基づいて第
1選択回路11の出力あるいは第2選択回路12の出力
の何れかを選択的に出力する第3選択回路13と、第2
選択回路12の出力と第3選択回路13の出力を加算し
て出力する第1加算器14と、第1加算器14の出力信
号を所定時間遅延して出力する第1画素遅延回路15
と、第2ループ内フィルタ制御信号に基づいて第2入力
データD2あるいは第1画素遅延回路15の出力信号の
何れかを選択的に出力する第4選択回路16と、第1画
素遅延回路15の出力と第4選択回路16の出力を加算
する第2加算器17と、第2加算器17の出力信号を所
定時間遅延して出力する第2画素遅延回路18と、を備
えて構成されている。
【0058】次にMPEG1とH.261の場合に分け
て前方向横方向処理回路2の動作を説明する。 a)MPEG1の場合 まず動作説明に先立ち、MPEG1の場合の入力データ
フォーマットを図4を参照して説明する。
て前方向横方向処理回路2の動作を説明する。 a)MPEG1の場合 まず動作説明に先立ち、MPEG1の場合の入力データ
フォーマットを図4を参照して説明する。
【0059】MPEG1の入力データフォーマットは、
図4(a)に示すように、9×9画素構成となってお
り、図4(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
4(a)に示すように、A→B→C→……→I→J→K
→……→Zの順序で処理を行うことになる。
図4(a)に示すように、9×9画素構成となってお
り、図4(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
4(a)に示すように、A→B→C→……→I→J→K
→……→Zの順序で処理を行うことになる。
【0060】次に具体的動作を図3のタイミングチャー
トを参照して説明する。まず、時刻t0 において、動作
モード切替信号(図3(b)参照)はMPEG1側であ
り、第1選択回路11において第2入力データD2 =
「B」が選択される。
トを参照して説明する。まず、時刻t0 において、動作
モード切替信号(図3(b)参照)はMPEG1側であ
り、第1選択回路11において第2入力データD2 =
「B」が選択される。
【0061】一方、第1ループ内フィルタ制御信号は、
MPEG1の処理の際には常に第1入力データD1 (ル
ープ内フィルタオフ)側であり、第2選択回路12にお
いて第1入力データD1 =「A」が選択される。
MPEG1の処理の際には常に第1入力データD1 (ル
ープ内フィルタオフ)側であり、第2選択回路12にお
いて第1入力データD1 =「A」が選択される。
【0062】次に半画素処理制御信号(図3(e)参
照)は、第1選択回路11側であり、第3選択回路13
において第1選択回路11の出力である第2入力データ
D2 =「B」が選択される。
照)は、第1選択回路11側であり、第3選択回路13
において第1選択回路11の出力である第2入力データ
D2 =「B」が選択される。
【0063】これらの結果、第1加算器14において
は、第1入力データD1 と第2入力データD2 が加算さ
れ、時刻t0 における第1加算器14の出力データ=
「A+B」となる(図3(f)参照)。
は、第1入力データD1 と第2入力データD2 が加算さ
れ、時刻t0 における第1加算器14の出力データ=
「A+B」となる(図3(f)参照)。
【0064】そして出力データは、第1画素遅延回路
15により1クロック分遅延されて時刻t1 に出力デー
タ(図3(g)参照)として出力される。このとき、
第2ループ内フィルタ制御信号はMPEG1の処理の際
には常に第1画素遅延回路15(ループ内フィルタオ
フ)側であり、時刻t1 において第4選択回路16によ
り第1画素遅延回路15の出力データである出力データ
が選択され、第2加算器17により出力データに加
算され、出力データ=「2×(A+B)」となる(図
3(h)参照)。
15により1クロック分遅延されて時刻t1 に出力デー
タ(図3(g)参照)として出力される。このとき、
第2ループ内フィルタ制御信号はMPEG1の処理の際
には常に第1画素遅延回路15(ループ内フィルタオ
フ)側であり、時刻t1 において第4選択回路16によ
り第1画素遅延回路15の出力データである出力データ
が選択され、第2加算器17により出力データに加
算され、出力データ=「2×(A+B)」となる(図
3(h)参照)。
【0065】さらにこの出力データは、第2画素遅延
回路18により1クロック分遅延されて時刻t2 に出力
データ=「2×(A+B)」として出力される。以
下、同様にして、第2画素遅延回路18からは、時刻t
3 、t4 、t5 、……のタイミングで、出力データ=
「2×(B+C)」、「2×(C+D)」、「2×(D
+E)」、……のように順次出力されることになる。
回路18により1クロック分遅延されて時刻t2 に出力
データ=「2×(A+B)」として出力される。以
下、同様にして、第2画素遅延回路18からは、時刻t
3 、t4 、t5 、……のタイミングで、出力データ=
「2×(B+C)」、「2×(C+D)」、「2×(D
+E)」、……のように順次出力されることになる。
【0066】b)H.261の場合 まず動作説明に先立ち、H.261の場合の入力データ
フォーマットを図7を参照して説明する。
フォーマットを図7を参照して説明する。
【0067】H.261の入力データフォーマットは、
図7(a)に示すように、8×8画素構成となってお
り、図7(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
7(a)に示すように、A→B→C→……→F→G→H
→I→J→……→Zの順序で処理を行うことになる。
図7(a)に示すように、8×8画素構成となってお
り、図7(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
7(a)に示すように、A→B→C→……→F→G→H
→I→J→……→Zの順序で処理を行うことになる。
【0068】次に具体的動作を図5及び図6のタイミン
グチャートを参照して説明する。まず、時刻t0 におい
て動作モード切替信号(図5(b)参照)はH.261
側であり、第1選択回路11において乗算器10の出力
である2×第2入力データD2 =「2×A」が選択され
る。
グチャートを参照して説明する。まず、時刻t0 におい
て動作モード切替信号(図5(b)参照)はH.261
側であり、第1選択回路11において乗算器10の出力
である2×第2入力データD2 =「2×A」が選択され
る。
【0069】一方、時刻t0 において第1ループ内フィ
ルタ制御信号(図5(e)参照)は、「0」(ループ内
フィルタオフ)側であり、第2選択回路12においてデ
ータ=「0」が選択される。
ルタ制御信号(図5(e)参照)は、「0」(ループ内
フィルタオフ)側であり、第2選択回路12においてデ
ータ=「0」が選択される。
【0070】次に半画素処理制御信号は、H.261の
処理の際には、常に第1選択回路11側であり、第3選
択回路13において第1選択回路11の出力である2倍
の第2入力データD2 =「2×A」が選択される。
処理の際には、常に第1選択回路11側であり、第3選
択回路13において第1選択回路11の出力である2倍
の第2入力データD2 =「2×A」が選択される。
【0071】これらの結果、第1加算器14において
は、2倍の第2入力データD2 と「0」が加算され、時
刻t0 における第1加算器14の出力データ=「2×
A」となる(図5(f)参照)。
は、2倍の第2入力データD2 と「0」が加算され、時
刻t0 における第1加算器14の出力データ=「2×
A」となる(図5(f)参照)。
【0072】そして出力データは、第1画素遅延回路
15により1クロック分遅延されて時刻t1 において出
力データ(図5(g)参照)として出力される。この
とき、第2ループ内フィルタ制御信号(図5(h)参
照)は、第1画素遅延回路15(ループ内フィルタオ
フ)側であり、第4選択回路16において第1画素遅延
回路15の出力データである出力データが選択され、
第2加算器17により出力データに加算され、出力デ
ータ=「2×(2×A)」、すなわち、時刻t1 にお
いて出力データ=「4×A」となる(図5(i)参
照)。
15により1クロック分遅延されて時刻t1 において出
力データ(図5(g)参照)として出力される。この
とき、第2ループ内フィルタ制御信号(図5(h)参
照)は、第1画素遅延回路15(ループ内フィルタオ
フ)側であり、第4選択回路16において第1画素遅延
回路15の出力データである出力データが選択され、
第2加算器17により出力データに加算され、出力デ
ータ=「2×(2×A)」、すなわち、時刻t1 にお
いて出力データ=「4×A」となる(図5(i)参
照)。
【0073】さらにこの出力データは、第2画素遅延
回路18により1クロック分遅延されて時刻t2 に出力
データ=「4×A」として出力される(図5(j)参
照)。
回路18により1クロック分遅延されて時刻t2 に出力
データ=「4×A」として出力される(図5(j)参
照)。
【0074】これと同時に時刻t2 において、第1選択
回路11において乗算器10の出力である2×第2入力
データD2 =「2×B」が選択される。一方、第1ルー
プ内フィルタ制御信号(図5(e)参照)は、第1入力
データD1 =「A」(ループ内フィルタオン)側であ
り、第2選択回路12において第1入力データD1 =
「A」が選択される。
回路11において乗算器10の出力である2×第2入力
データD2 =「2×B」が選択される。一方、第1ルー
プ内フィルタ制御信号(図5(e)参照)は、第1入力
データD1 =「A」(ループ内フィルタオン)側であ
り、第2選択回路12において第1入力データD1 =
「A」が選択される。
【0075】半画素処理制御信号は、常に第1選択回路
11側であるので、第3選択回路13において第1選択
回路11の出力である2倍の第2入力データD2 =「2
×B」が選択される。
11側であるので、第3選択回路13において第1選択
回路11の出力である2倍の第2入力データD2 =「2
×B」が選択される。
【0076】これらの結果、第1加算器14において
は、2倍の第2入力データD2 =「2×B」と第1入力
データD1 =「A」が加算され、時刻t1 における第1
加算器14の出力データ=「A+2×B」となる。
は、2倍の第2入力データD2 =「2×B」と第1入力
データD1 =「A」が加算され、時刻t1 における第1
加算器14の出力データ=「A+2×B」となる。
【0077】そして出力データは、第1画素遅延回路
15により1クロック分遅延されて時刻t2 において出
力データとして出力される。このとき、第2ループ内
フィルタ制御信号は、第2入力データD2 =「C」(ル
ープ内フィルタオン)側であり、第4選択回路16にお
いて第2入力データD 2 「C」が選択され、第2加算器
17により出力データに加算され、時刻t2において
出力データ=「A+2×B+C」となる。
15により1クロック分遅延されて時刻t2 において出
力データとして出力される。このとき、第2ループ内
フィルタ制御信号は、第2入力データD2 =「C」(ル
ープ内フィルタオン)側であり、第4選択回路16にお
いて第2入力データD 2 「C」が選択され、第2加算器
17により出力データに加算され、時刻t2において
出力データ=「A+2×B+C」となる。
【0078】さらにこの出力データは、第2画素遅延
回路18により1クロック分遅延されて時刻t3 に出力
データ=「A+2×B+C」として出力される。以
下、同様にして、第2画素遅延回路18からは、時刻t
4 、t5 、t6 、……のタイミングで、出力データ=
「B+2×C+D」、「C+2×D+E」、「D+2×
E+F」、……のように順次出力されることになる。
回路18により1クロック分遅延されて時刻t3 に出力
データ=「A+2×B+C」として出力される。以
下、同様にして、第2画素遅延回路18からは、時刻t
4 、t5 、t6 、……のタイミングで、出力データ=
「B+2×C+D」、「C+2×D+E」、「D+2×
E+F」、……のように順次出力されることになる。
【0079】そして時刻t7 において、第2入力データ
D2 =「H」となると、再び第1ループフィルタ制御信
号は、「0」(ループ内フィルタオフ)側となり、第2
入力データD2 =「A」の場合と同様の処理に移行す
る。
D2 =「H」となると、再び第1ループフィルタ制御信
号は、「0」(ループ内フィルタオフ)側となり、第2
入力データD2 =「A」の場合と同様の処理に移行す
る。
【0080】さらに時刻t8 (図6参照)において、第
2入力データD2 =「I」となると、再び第2ループフ
ィルタ制御信号は、第1画素遅延回路15(ループ内フ
ィルタオフ)側となり時刻t0 (図5参照)の場合と同
様の処理に移行する。
2入力データD2 =「I」となると、再び第2ループフ
ィルタ制御信号は、第1画素遅延回路15(ループ内フ
ィルタオフ)側となり時刻t0 (図5参照)の場合と同
様の処理に移行する。
【0081】より具体的には、時刻t8 には、出力デー
タとして「F+2×G+H」が出力され、時刻t9 に
は、出力データとして「4×H」が出力され、時刻t
10には、出力データとして「4×I」が出力される。
タとして「F+2×G+H」が出力され、時刻t9 に
は、出力データとして「4×H」が出力され、時刻t
10には、出力データとして「4×I」が出力される。
【0082】時刻t11以降は、出力データとして順次
「I+2×J+K」、「J+2×K+L」、「K+2×
L+M」、……のように出力される。図8に後方向横方
向半画素処理回路4の詳細構成ブロック図を示す。
「I+2×J+K」、「J+2×K+L」、「K+2×
L+M」、……のように出力される。図8に後方向横方
向半画素処理回路4の詳細構成ブロック図を示す。
【0083】後方向横方向半画素処理回路4は、半画素
処理制御信号に基づいて、第1入力データD11あるいは
第2入力データD12の何れかを選択的に出力する選択回
路20と、選択回路20の出力と第1入力データD11を
加算する加算器21と、加算器21の出力信号を所定時
間遅延して出力する第1画素遅延回路22と、第1画素
遅延回路22の出力を2倍する乗算器23と、乗算器2
3の出力を所定時間遅延して出力する第2画素遅延回路
24と、を備えて構成されている。
処理制御信号に基づいて、第1入力データD11あるいは
第2入力データD12の何れかを選択的に出力する選択回
路20と、選択回路20の出力と第1入力データD11を
加算する加算器21と、加算器21の出力信号を所定時
間遅延して出力する第1画素遅延回路22と、第1画素
遅延回路22の出力を2倍する乗算器23と、乗算器2
3の出力を所定時間遅延して出力する第2画素遅延回路
24と、を備えて構成されている。
【0084】次に後方向横方向処理回路4の動作を説明
するが、後方向処理はH.261の場合には存在しない
ので、MPEG1の場合についてのみ説明する。まず動
作説明に先立ち、MPEG1の入力データフォーマット
を図10を参照して説明する。
するが、後方向処理はH.261の場合には存在しない
ので、MPEG1の場合についてのみ説明する。まず動
作説明に先立ち、MPEG1の入力データフォーマット
を図10を参照して説明する。
【0085】MPEG1の入力データフォーマットは、
図10(a)に示すように、9×9画素構成となってお
り、図10(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
10(a)に示すように、A→B→C→……→I→J→
K→……→Zの順序で処理を行うことになる。
図10(a)に示すように、9×9画素構成となってお
り、図10(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
10(a)に示すように、A→B→C→……→I→J→
K→……→Zの順序で処理を行うことになる。
【0086】次に具体的動作を図9のタイミングチャー
トを参照して説明する。時刻t0 に半画素処理制御信号
がオンになると、選択回路20は第2入力データD12=
「B」を選択し出力する。
トを参照して説明する。時刻t0 に半画素処理制御信号
がオンになると、選択回路20は第2入力データD12=
「B」を選択し出力する。
【0087】これにより加算器21は第1入力データD
11=「A」と第2入力データD12=「B」を加算して、
時刻t0 に出力データ’=「A+B」として第1画素
遅延回路22に出力する(図9(e)参照)。
11=「A」と第2入力データD12=「B」を加算して、
時刻t0 に出力データ’=「A+B」として第1画素
遅延回路22に出力する(図9(e)参照)。
【0088】第1画素遅延回路22は、出力データ’
を所定時間(1クロック相当)遅延して、時刻t1 に出
力データ’として乗算器23に出力する(図9(f)
参照)。
を所定時間(1クロック相当)遅延して、時刻t1 に出
力データ’として乗算器23に出力する(図9(f)
参照)。
【0089】乗算器23は、出力データ’=「A+
B」を2倍して、時刻t1 に出力データ’=「2×
(A+B)」として第2画素遅延回路24に出力する
(図9(g)参照)。
B」を2倍して、時刻t1 に出力データ’=「2×
(A+B)」として第2画素遅延回路24に出力する
(図9(g)参照)。
【0090】第2画素遅延回路24は、出力データ’
を所定時間(1クロック相当)遅延し、時刻t2 に出力
データ’=「2×(A+B)」として出力する。以
下、同様にして、第2画素遅延回路24からは、時刻t
3 、t4 、t5 、……のタイミングで、出力データ=
「2×(B+C)」、「2×(C+D)」、「2×(D
+E)」、……のように順次出力されることになる。
を所定時間(1クロック相当)遅延し、時刻t2 に出力
データ’=「2×(A+B)」として出力する。以
下、同様にして、第2画素遅延回路24からは、時刻t
3 、t4 、t5 、……のタイミングで、出力データ=
「2×(B+C)」、「2×(C+D)」、「2×(D
+E)」、……のように順次出力されることになる。
【0091】図11に前方向縦方向処理回路3の詳細構
成ブロック図を示す。前方向縦方向処理回路3は、入力
データD3 を所定時間(1クロック相当)遅延して出力
データ”として出力する第1画素遅延回路30と、結
果的に入力データD3 を1行分(8クロック相当)遅延
して出力データ”として出力する第1行遅延回路31
と、入力データD3 を2倍して出力する乗算器32と、
MPEG1動作モードとH.261動作モードとを切替
えるためのモード切替信号により入力データD3 あるい
は乗算器10により2倍された入力データD3 の何れか
を選択的に出力する第1選択回路33と、第1ループ内
フィルタ制御信号に基づいて、「0」あるいは出力デー
タ”の何れかを選択的に出力する第2選択回路34
と、半画素処理制御信号に基づいて第1選択回路33の
出力あるいは第2選択回路34の出力の何れかを選択的
に出力する第3選択回路35と、第2選択回路34の出
力と第3選択回路35の出力を加算して出力データ”
として出力する第1加算器36と、第1加算器36の出
力信号を所定時間(1クロック相当)遅延して出力デー
タ”として出力する第2画素遅延回路37と、出力デ
ータ”を1行分(8クロック相当)遅延して出力デー
タ”として出力する第2行遅延回路38と、前述のモ
ード切替信号により出力データ”あるいは出力データ
”の何れかを選択的に出力する第4選択回路39と、
第2ループ内フィルタ制御信号に基づいて出力データ
”あるいは第4選択回路39の出力データの何れかを
選択的に出力する第5選択回路40と、第4選択回路3
9の出力データと第5選択回路40の出力データとを加
算して出力データ”として出力する第2加算器41
と、第2加算器41の出力データを所定時間(1クロッ
ク相当)遅延して出力データ”として出力する第3画
素遅延回路42と、出力データ”を16分の1して出
力する除算器43と、を備えて構成されている。次にM
PEG1とH.261の場合に分けて前方向縦方向処理
回路3の動作を説明する。
成ブロック図を示す。前方向縦方向処理回路3は、入力
データD3 を所定時間(1クロック相当)遅延して出力
データ”として出力する第1画素遅延回路30と、結
果的に入力データD3 を1行分(8クロック相当)遅延
して出力データ”として出力する第1行遅延回路31
と、入力データD3 を2倍して出力する乗算器32と、
MPEG1動作モードとH.261動作モードとを切替
えるためのモード切替信号により入力データD3 あるい
は乗算器10により2倍された入力データD3 の何れか
を選択的に出力する第1選択回路33と、第1ループ内
フィルタ制御信号に基づいて、「0」あるいは出力デー
タ”の何れかを選択的に出力する第2選択回路34
と、半画素処理制御信号に基づいて第1選択回路33の
出力あるいは第2選択回路34の出力の何れかを選択的
に出力する第3選択回路35と、第2選択回路34の出
力と第3選択回路35の出力を加算して出力データ”
として出力する第1加算器36と、第1加算器36の出
力信号を所定時間(1クロック相当)遅延して出力デー
タ”として出力する第2画素遅延回路37と、出力デ
ータ”を1行分(8クロック相当)遅延して出力デー
タ”として出力する第2行遅延回路38と、前述のモ
ード切替信号により出力データ”あるいは出力データ
”の何れかを選択的に出力する第4選択回路39と、
第2ループ内フィルタ制御信号に基づいて出力データ
”あるいは第4選択回路39の出力データの何れかを
選択的に出力する第5選択回路40と、第4選択回路3
9の出力データと第5選択回路40の出力データとを加
算して出力データ”として出力する第2加算器41
と、第2加算器41の出力データを所定時間(1クロッ
ク相当)遅延して出力データ”として出力する第3画
素遅延回路42と、出力データ”を16分の1して出
力する除算器43と、を備えて構成されている。次にM
PEG1とH.261の場合に分けて前方向縦方向処理
回路3の動作を説明する。
【0092】a)MPEG1の場合 まず動作説明に先立ち、MPEG1の場合の入力データ
フォーマットを図14を参照して説明する。
フォーマットを図14を参照して説明する。
【0093】MPEG1の入力データフォーマットは、
図14(a)に示すように、8×9画素構成となってお
り、図14(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
14(a)に示すように、A→B→C→……→H→I→
J→……→Zの順序で処理を行うこととなる。
図14(a)に示すように、8×9画素構成となってお
り、図14(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
14(a)に示すように、A→B→C→……→H→I→
J→……→Zの順序で処理を行うこととなる。
【0094】次に具体的動作を図12及び図13のタイ
ミングチャートを参照して説明する。まず第1画素遅延
回路30は、入力データD3 を所定時間(1クロック相
当)遅延して出力データ”(図11参照)として第1
行遅延回路31及び第5選択回路40に出力する。
ミングチャートを参照して説明する。まず第1画素遅延
回路30は、入力データD3 を所定時間(1クロック相
当)遅延して出力データ”(図11参照)として第1
行遅延回路31及び第5選択回路40に出力する。
【0095】より具体的には、データの入力は半画素処
理制御信号がオンとなる時刻t0 (図12参照)から開
始するが、実質的に動作を開始するのは、入力データD
3 =「I」、出力データ”=「H」、出力データ”
=「A」のとき、すなわち、時刻t1 (図13参照)か
らである。
理制御信号がオンとなる時刻t0 (図12参照)から開
始するが、実質的に動作を開始するのは、入力データD
3 =「I」、出力データ”=「H」、出力データ”
=「A」のとき、すなわち、時刻t1 (図13参照)か
らである。
【0096】時刻t1 になると、第1選択回路33は、
入力データD3 =「I」を選択的に出力する。つづいて
第3選択回路35は半画素処理制御信号に基づいて入力
データD3 =「I」を選択的に第1加算器36に出力す
る。
入力データD3 =「I」を選択的に出力する。つづいて
第3選択回路35は半画素処理制御信号に基づいて入力
データD3 =「I」を選択的に第1加算器36に出力す
る。
【0097】一方、第2選択回路34は、第1ループ内
フィルタ制御信号により、出力データ”=「A」を選
択し第3選択回路35及び第1加算器36に出力する。
これらにより第1加算器36は出力データ”=「A」
及び入力データD3 =「I」を加算し、時刻t1 に出力
データ”=「A+I」を第2画素遅延回路37に出力
する。
フィルタ制御信号により、出力データ”=「A」を選
択し第3選択回路35及び第1加算器36に出力する。
これらにより第1加算器36は出力データ”=「A」
及び入力データD3 =「I」を加算し、時刻t1 に出力
データ”=「A+I」を第2画素遅延回路37に出力
する。
【0098】第2画素遅延回路37は、出力データ”
を1クロック遅延して出力データ”として時刻t2 に
第4選択回路39に出力する。このとき第4選択回路3
9は、モード切替信号により第2画素遅延回路37側で
あり、出力データ”を選択的に第5選択回路40及び
第2加算器41に出力する。
を1クロック遅延して出力データ”として時刻t2 に
第4選択回路39に出力する。このとき第4選択回路3
9は、モード切替信号により第2画素遅延回路37側で
あり、出力データ”を選択的に第5選択回路40及び
第2加算器41に出力する。
【0099】第2ループ内フィルタ制御信号により第5
選択回路40は第4選択回路39側であり、これにより
第2加算器41は、出力データ”に同一の出力データ
”を加算し、時刻t2 に出力データ”=「(A+
I)+(A+I)」=「2×(A+I)」を第3画素遅
延回路42に出力する。
選択回路40は第4選択回路39側であり、これにより
第2加算器41は、出力データ”に同一の出力データ
”を加算し、時刻t2 に出力データ”=「(A+
I)+(A+I)」=「2×(A+I)」を第3画素遅
延回路42に出力する。
【0100】第3画素遅延回路42は、出力データ”
を1クロック分遅延して時刻t3 に出力データ”=
「2×(A+I)」として出力する。これにより除算回
路43は、出力データ”を16分の1して出力する。
を1クロック分遅延して時刻t3 に出力データ”=
「2×(A+I)」として出力する。これにより除算回
路43は、出力データ”を16分の1して出力する。
【0101】以下、同様にして、第3画素遅延回路42
からは、時刻t4 、t5 、t6 、……のタイミングで、
出力データ”=「2×(B+J)」、「2×(C+
K)」、「2×(D+L)」、……のように順次出力さ
れることになる。
からは、時刻t4 、t5 、t6 、……のタイミングで、
出力データ”=「2×(B+J)」、「2×(C+
K)」、「2×(D+L)」、……のように順次出力さ
れることになる。
【0102】b)H.261の場合 まず動作説明に先立ち、H.261の場合の入力データ
フォーマットを図18を参照して説明する。
フォーマットを図18を参照して説明する。
【0103】H.261の入力データフォーマットは、
図18(a)に示すように、8×8画素構成となってお
り、図18(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
18(a)に示すように、A→B→C→……→F→G→
H→I→J→……→Zの順序で処理を行うことになる。
図18(a)に示すように、8×8画素構成となってお
り、図18(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
18(a)に示すように、A→B→C→……→F→G→
H→I→J→……→Zの順序で処理を行うことになる。
【0104】次に具体的動作を図15乃至図17のタイ
ミングチャートを参照して説明する。まず第1画素遅延
回路30は、時刻t0 に入力された入力データD3 =
「A」を所定時間(1クロック相当)遅延して時刻t1
に出力データ”として第1行遅延回路31及び第5選
択回路40に出力する。
ミングチャートを参照して説明する。まず第1画素遅延
回路30は、時刻t0 に入力された入力データD3 =
「A」を所定時間(1クロック相当)遅延して時刻t1
に出力データ”として第1行遅延回路31及び第5選
択回路40に出力する。
【0105】また、乗算器32は、入力データD3 =
「A」を2倍して(=「2×A」)第1選択回路33に
出力する。このとき、第1ループ内フィルタ制御信号は
オフであるので、第2選択回路34においては「0」が
選択され、第3選択回路35及び第1加算器36に出力
される。
「A」を2倍して(=「2×A」)第1選択回路33に
出力する。このとき、第1ループ内フィルタ制御信号は
オフであるので、第2選択回路34においては「0」が
選択され、第3選択回路35及び第1加算器36に出力
される。
【0106】次に半画素処理制御信号はオフであるので
第1選択回路33の出力が選択され、第1加算器36に
より2倍の入力データD3 =「2×A」と「0」とが加
算され、時刻t0 に出力データ”=「2×A+0」=
「2×A」が第2画素遅延回路37に出力される(図1
5(g)参照)。
第1選択回路33の出力が選択され、第1加算器36に
より2倍の入力データD3 =「2×A」と「0」とが加
算され、時刻t0 に出力データ”=「2×A+0」=
「2×A」が第2画素遅延回路37に出力される(図1
5(g)参照)。
【0107】第2画素遅延回路37は、出力データ”
=「2×A」を1クロック分遅延して時刻t1 に出力デ
ータ”として第2行遅延回路38及び第4選択回路3
9に出力する(図15(h)参照)。
=「2×A」を1クロック分遅延して時刻t1 に出力デ
ータ”として第2行遅延回路38及び第4選択回路3
9に出力する(図15(h)参照)。
【0108】以下、同様にして、時刻t2 、t3 、
t4 、……のタイミングで、出力データ”=「2×
B」、「2×C」、「2×D」、……のように順次出力
されることになる。
t4 、……のタイミングで、出力データ”=「2×
B」、「2×C」、「2×D」、……のように順次出力
されることになる。
【0109】つづいて時刻t5 (図16参照)になる
と、第1ループ内フィルタ制御信号がオンとなり、第2
選択回路34は第1行遅延回路31側となり、その出力
データ”を選択的に第3選択回路35及び第1加算器
36に出力することになる。
と、第1ループ内フィルタ制御信号がオンとなり、第2
選択回路34は第1行遅延回路31側となり、その出力
データ”を選択的に第3選択回路35及び第1加算器
36に出力することになる。
【0110】第1加算器36は、第3選択回路35の出
力データ=「2×I」と第2選択回路34の出力データ
=「A」とを加算し、時刻t5 に出力データ”=「A
+2×I」を出力する。
力データ=「2×I」と第2選択回路34の出力データ
=「A」とを加算し、時刻t5 に出力データ”=「A
+2×I」を出力する。
【0111】以下、同様にして、時刻t6 、t7 、
t8 、……のタイミングで、出力データ”=「B+2
×J」、「C+2×K」、「D+2×L」、……のよう
に順次出力されることになる。
t8 、……のタイミングで、出力データ”=「B+2
×J」、「C+2×K」、「D+2×L」、……のよう
に順次出力されることになる。
【0112】さらに時刻t9 (図17参照)になると、
第2ループ内フィルタ制御信号がオンとなり、第5選択
回路40は第1画素遅延回路30側となり、その出力デ
ータ”を選択的に第2加算器41に出力することにな
る。
第2ループ内フィルタ制御信号がオンとなり、第5選択
回路40は第1画素遅延回路30側となり、その出力デ
ータ”を選択的に第2加算器41に出力することにな
る。
【0113】第1加算器36は、第4選択回路39の出
力データである出力データ”=「A+2×I」と第5
選択回路40の出力データである出力データ”=
「Q」とを加算し、時刻t9 において出力データ”=
「A+2×I+Q」を出力する(図17(k)参照)。
力データである出力データ”=「A+2×I」と第5
選択回路40の出力データである出力データ”=
「Q」とを加算し、時刻t9 において出力データ”=
「A+2×I+Q」を出力する(図17(k)参照)。
【0114】以下、同様にして、時刻t10、t11、
t12、……のタイミングで、出力データ”=「B+2
×J+R」、「C+2×K+S」、「D+2×L+
T」、……のように順次出力されることになる。
t12、……のタイミングで、出力データ”=「B+2
×J+R」、「C+2×K+S」、「D+2×L+
T」、……のように順次出力されることになる。
【0115】図19に後方向縦方向半画素処理回路5の
詳細構成ブロック図を示す。後方向縦方向半画素処理回
路5は、入力データD4 を1行分(8クロック相当)遅
延して出力データA として出力する行遅延回路50
と、半画素処理制御信号に基づいて、入力データD4 あ
るいは出力データA の何れかを選択的に出力する選択
回路51と、選択回路51の出力と出力データA を加
算して出力データA として出力する加算器52と、出
力データA を所定時間(1クロック相当)遅延して出
力データA として出力する第1画素遅延回路53と、
出力データA を2倍して出力データA として出力す
る乗算器54と、出力データAを所定時間(1クロッ
ク相当)遅延して出力データA として出力する第2画
素遅延回路55と、出力データA を16分の1する除
算器56と、を備えて構成されている。
詳細構成ブロック図を示す。後方向縦方向半画素処理回
路5は、入力データD4 を1行分(8クロック相当)遅
延して出力データA として出力する行遅延回路50
と、半画素処理制御信号に基づいて、入力データD4 あ
るいは出力データA の何れかを選択的に出力する選択
回路51と、選択回路51の出力と出力データA を加
算して出力データA として出力する加算器52と、出
力データA を所定時間(1クロック相当)遅延して出
力データA として出力する第1画素遅延回路53と、
出力データA を2倍して出力データA として出力す
る乗算器54と、出力データAを所定時間(1クロッ
ク相当)遅延して出力データA として出力する第2画
素遅延回路55と、出力データA を16分の1する除
算器56と、を備えて構成されている。
【0116】次に後方向縦方向半画素処理回路5の動作
を説明するが、後方向横方向半画素処理の場合と同様に
後方向処理はH.261の場合には存在しないので、M
PEG1の場合についてのみ説明する。
を説明するが、後方向横方向半画素処理の場合と同様に
後方向処理はH.261の場合には存在しないので、M
PEG1の場合についてのみ説明する。
【0117】まず動作説明に先立ち、MPEG1の入力
データフォーマットを図22を参照して説明する。MP
EG1の入力データフォーマットは、図22(a)に示
すように、8×9画素構成となっており、図22(b)
に示すように、二次元空間上、左から右、上から下へと
順次処理を行う。より具体的には、図22(a)に示す
ように、A→B→C→……→I→J→K→……→Zの順
序で処理を行うことになる。
データフォーマットを図22を参照して説明する。MP
EG1の入力データフォーマットは、図22(a)に示
すように、8×9画素構成となっており、図22(b)
に示すように、二次元空間上、左から右、上から下へと
順次処理を行う。より具体的には、図22(a)に示す
ように、A→B→C→……→I→J→K→……→Zの順
序で処理を行うことになる。
【0118】次に具体的動作を説明する。図20に示す
ように、時刻t0 に半画素処理制御信号がオンになる
と、順次入力データD4 (=A、B、C、D、……)が
入力され、行遅延回路50に入力される。
ように、時刻t0 に半画素処理制御信号がオンになる
と、順次入力データD4 (=A、B、C、D、……)が
入力され、行遅延回路50に入力される。
【0119】そして、図21に示すように、時刻t1 に
なると、行遅延回路50から入力データが順次出力デー
タA として出力されるようになり、後方向縦方向半画
素処理回路5は実質的に動作を開始する。
なると、行遅延回路50から入力データが順次出力デー
タA として出力されるようになり、後方向縦方向半画
素処理回路5は実質的に動作を開始する。
【0120】時刻t1 において、選択回路51は、半画
素処理制御信号により入力データD 4 側であり、選択回
路51は、そのときの入力データである入力データD4
=「I」を選択し出力する。
素処理制御信号により入力データD 4 側であり、選択回
路51は、そのときの入力データである入力データD4
=「I」を選択し出力する。
【0121】これにより加算器52は入力データD4 =
「I」と出力データA =「A」を加算して時刻t1 に
出力データA =「A+I」として第1画素遅延回路5
3に出力する(図21(e)参照)。
「I」と出力データA =「A」を加算して時刻t1 に
出力データA =「A+I」として第1画素遅延回路5
3に出力する(図21(e)参照)。
【0122】第1画素遅延回路53は、出力データA
を所定時間(1クロック相当)遅延して、時刻t2 に出
力データA =「A+I」として乗算器54に出力す
る。乗算器54は、出力データA =「A+I」を2倍
して、時刻t2 に出力データA =「2×(A+I)」
として第2画素遅延回路55に出力する。
を所定時間(1クロック相当)遅延して、時刻t2 に出
力データA =「A+I」として乗算器54に出力す
る。乗算器54は、出力データA =「A+I」を2倍
して、時刻t2 に出力データA =「2×(A+I)」
として第2画素遅延回路55に出力する。
【0123】第2画素遅延回路55は、出力データA
を所定時間(1クロック相当)遅延し、時刻t3 に出力
データA =「2×(A+I)」として出力する(図2
1(h)参照)。
を所定時間(1クロック相当)遅延し、時刻t3 に出力
データA =「2×(A+I)」として出力する(図2
1(h)参照)。
【0124】以下、同様にして、第2画素遅延回路24
からは、時刻t4 、t5 、t6 、……のタイミングで、
出力データA =「2×(B+J)」、「2×(C+
K)」、「2×(D+L)」、……のように順次出力さ
れることになる。
からは、時刻t4 、t5 、t6 、……のタイミングで、
出力データA =「2×(B+J)」、「2×(C+
K)」、「2×(D+L)」、……のように順次出力さ
れることになる。
【0125】そして除算器56は出力データA を16
分の1に除算して出力する。図23に両方向処理回路6
の詳細構成ブロック図を示す。両方向処理回路6は、前
/後方向選択制御信号により第1入力データD5 あるい
は第2入力データD6 の何れかを出力データB として
選択的に出力する第1選択回路60と、出力データB
を2倍して出力する乗算器61と、第1入力データD5
と第2入力データD6 を加算して出力データB として
出力する加算器62と、両方向処理制御信号に基づいて
加算器61の出力データあるいは出力データB の何れ
かを選択的に出力データB として出力する第2選択回
路63と、出力データB を所定時間(1クロック相
当)遅延して出力データB として出力する画素遅延回
路64と、出力データB を2分の1して出力する除算
器65と、を備えて構成されている。
分の1に除算して出力する。図23に両方向処理回路6
の詳細構成ブロック図を示す。両方向処理回路6は、前
/後方向選択制御信号により第1入力データD5 あるい
は第2入力データD6 の何れかを出力データB として
選択的に出力する第1選択回路60と、出力データB
を2倍して出力する乗算器61と、第1入力データD5
と第2入力データD6 を加算して出力データB として
出力する加算器62と、両方向処理制御信号に基づいて
加算器61の出力データあるいは出力データB の何れ
かを選択的に出力データB として出力する第2選択回
路63と、出力データB を所定時間(1クロック相
当)遅延して出力データB として出力する画素遅延回
路64と、出力データB を2分の1して出力する除算
器65と、を備えて構成されている。
【0126】次にMPEG1とH.261の場合に分け
て両方向処理回路6の動作を説明する。 a)MPEG1の場合 まず動作説明に先立ち、MPEG1の場合の入力データ
フォーマットを図25を参照して説明する。
て両方向処理回路6の動作を説明する。 a)MPEG1の場合 まず動作説明に先立ち、MPEG1の場合の入力データ
フォーマットを図25を参照して説明する。
【0127】MPEG1の処理を行う場合の前方向縦方
向処理回路3からの入力データフォーマットは、図25
(a)に示すように、8×8画素構成となっており、図
25(b)に示すように、二次元空間上、左から右、上
から下へと順次処理を行う。より具体的には、図25
(a)に示すように、A→B→C→……→I→J→K→
……→Zの順序でデータが入力されることになる。
向処理回路3からの入力データフォーマットは、図25
(a)に示すように、8×8画素構成となっており、図
25(b)に示すように、二次元空間上、左から右、上
から下へと順次処理を行う。より具体的には、図25
(a)に示すように、A→B→C→……→I→J→K→
……→Zの順序でデータが入力されることになる。
【0128】また、MPEG1の処理を行う場合の後方
向縦方向半画素処理回路5からの入力データフォーマッ
トは、図25(c)に示すように、8×8画素構成とな
っており、図25(d)に示すように、二次元空間上、
左から右、上から下へと順次処理を行う。より具体的に
は、図25(c)に示すように、a→b→c→……→i
→j→k→……→zの順序でデータが入力されることに
なる。
向縦方向半画素処理回路5からの入力データフォーマッ
トは、図25(c)に示すように、8×8画素構成とな
っており、図25(d)に示すように、二次元空間上、
左から右、上から下へと順次処理を行う。より具体的に
は、図25(c)に示すように、a→b→c→……→i
→j→k→……→zの順序でデータが入力されることに
なる。
【0129】次に具体的動作図24のタイミングチャー
トを参照して説明する。まず時刻t0 に第1入力データ
D5 =「A」及び第2入力データD6 =「a」が入力さ
れると、加算器62は、第1入力データD5 =「A」及
び第2入力データD6 =「a」を加算し、出力データ
B =「A+a」として第2選択回路63に出力する(図
24(d)参照)。
トを参照して説明する。まず時刻t0 に第1入力データ
D5 =「A」及び第2入力データD6 =「a」が入力さ
れると、加算器62は、第1入力データD5 =「A」及
び第2入力データD6 =「a」を加算し、出力データ
B =「A+a」として第2選択回路63に出力する(図
24(d)参照)。
【0130】MPEG1 の処理を行う場合には、両方向
処理制御信号は加算器62側であり、第2選択回路63
において出力データB =「A+a」が選択され、時刻
t0に出力データB =「A+a」として画素遅延回路
64に出力される(図24(f)参照)。
処理制御信号は加算器62側であり、第2選択回路63
において出力データB =「A+a」が選択され、時刻
t0に出力データB =「A+a」として画素遅延回路
64に出力される(図24(f)参照)。
【0131】そして出力データB は、画素遅延回路6
4により1クロック分遅延されて時刻t1 に出力データ
B =「A+a」として出力される(図24(g)参
照)。以下、同様にして、画素遅延回路64からは、時
刻t2 、t3 、t4 、……のタイミングで、出力データ
B 「B+b」、「C+c」、「D+d」、……のよう
に順次出力されることになる。
4により1クロック分遅延されて時刻t1 に出力データ
B =「A+a」として出力される(図24(g)参
照)。以下、同様にして、画素遅延回路64からは、時
刻t2 、t3 、t4 、……のタイミングで、出力データ
B 「B+b」、「C+c」、「D+d」、……のよう
に順次出力されることになる。
【0132】そして、画素遅延回路64から出力された
出力データB は、除算器65により2分の1されて出
力されることとなる。これらの結果、両方向処理回路6
からは、MPEG1に準拠したフォーマットを有する予
測フレーム画像データFD が出力されることとなる。
出力データB は、除算器65により2分の1されて出
力されることとなる。これらの結果、両方向処理回路6
からは、MPEG1に準拠したフォーマットを有する予
測フレーム画像データFD が出力されることとなる。
【0133】b)H.261の場合 まず動作説明に先立ち、H.261の場合の入力データ
フォーマットを図27を参照して説明する。
フォーマットを図27を参照して説明する。
【0134】H.261の入力データフォーマットは、
図27(a)に示すように、8×8画素構成となってお
り、図27(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
27(a)に示すように、A→B→C→……→F→G→
H→I→J→……→Zの順序で処理を行うことになる。
図27(a)に示すように、8×8画素構成となってお
り、図27(b)に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
27(a)に示すように、A→B→C→……→F→G→
H→I→J→……→Zの順序で処理を行うことになる。
【0135】次に具体的動作を図26のタイミングチャ
ートを参照して説明する。まず、時刻t0 において前/
後方向選択制御信号は、「前方向」を選択しており、第
1選択回路60において第1入力データD5 =「A」が
選択される。
ートを参照して説明する。まず、時刻t0 において前/
後方向選択制御信号は、「前方向」を選択しており、第
1選択回路60において第1入力データD5 =「A」が
選択される。
【0136】一方、両方向処理制御信号は、乗算器61
(両方向処理オフ)側であり、第2選択回路63おいて
乗算器61の出力データ(=第1入力データD5 ×2)
が選択される。
(両方向処理オフ)側であり、第2選択回路63おいて
乗算器61の出力データ(=第1入力データD5 ×2)
が選択される。
【0137】この結果、時刻t0 において第2選択回路
63から画素遅延回路64に出力される出力データは出
力データB =「2×A」となる(図26(f)参
照)。そして出力データB は、第1画素遅延回路15
により1クロック分遅延され時刻t1 において出力デー
タB =「2×A」として出力される(図26(g)参
照)。
63から画素遅延回路64に出力される出力データは出
力データB =「2×A」となる(図26(f)参
照)。そして出力データB は、第1画素遅延回路15
により1クロック分遅延され時刻t1 において出力デー
タB =「2×A」として出力される(図26(g)参
照)。
【0138】以下、同様にして、画素遅延回路64から
は、時刻t2 、t3 、t4 、……のタイミングで、出力
データB =「2×B」、「2×C」、「2×D」、…
…のように順次出力されることになる。
は、時刻t2 、t3 、t4 、……のタイミングで、出力
データB =「2×B」、「2×C」、「2×D」、…
…のように順次出力されることになる。
【0139】そして、画素遅延回路64から出力された
出力データB は、除算器65により2分の1されて出
力されることとなる。これらの結果、両方向処理回路6
からは、H.261に準拠したフォーマットを有する予
測フレーム画像データFD が出力されることとなる。
出力データB は、除算器65により2分の1されて出
力されることとなる。これらの結果、両方向処理回路6
からは、H.261に準拠したフォーマットを有する予
測フレーム画像データFD が出力されることとなる。
【0140】以上の説明のように本実施例によれば、前
方向横方向処理回路2はMPEG1における前方向横方
向半画素処理回路及びH.261における横方向処理回
路の機能を併せ持ち、前方向縦方向処理回路3は、MP
EG1における前方向縦方向半画素処理回路及びH.2
61における縦方向処理回路の機能を併せ持っているの
で、MPEG1及びH.261の両方に準拠していると
ともに、回路の共用により回路規模の増大を抑制するこ
とができる。
方向横方向処理回路2はMPEG1における前方向横方
向半画素処理回路及びH.261における横方向処理回
路の機能を併せ持ち、前方向縦方向処理回路3は、MP
EG1における前方向縦方向半画素処理回路及びH.2
61における縦方向処理回路の機能を併せ持っているの
で、MPEG1及びH.261の両方に準拠していると
ともに、回路の共用により回路規模の増大を抑制するこ
とができる。
【0141】より具体的には、図39の従来例の場合、
およそ15000トランジスタ程度必要であったが、図
1の実施例の構成の場合、およそ6500トランジスタ
程度で構成でき、50[%]強の回路規模削減が可能で
ある。
およそ15000トランジスタ程度必要であったが、図
1の実施例の構成の場合、およそ6500トランジスタ
程度で構成でき、50[%]強の回路規模削減が可能で
ある。
【0142】
【発明の効果】本発明によれば、前方向横方向処理手段
は前後両方向動き補償予測処理における前方向横方向半
画素処理の機能及び1−2−1型ディジタルロウパスフ
ィルタを用いた動き補償予測処理における横方向処理の
機能を併せ持ち、前方向縦方向処理手段は、前後両方向
動き補償予測処理における前方向縦方向半画素処理機能
及び1−2−1型ディジタルロウパスフィルタを用いた
動き補償予測処理における縦方向処理の機能を併せ持っ
ているので、前後両方向動き補償予測処理及び1−2−
1型ディジタルロウパスフィルタを用いた動き補償予測
処理の双方に準拠しているとともに、回路の主要部の共
用をすることができ、回路規模の増大を抑制することが
できる。
は前後両方向動き補償予測処理における前方向横方向半
画素処理の機能及び1−2−1型ディジタルロウパスフ
ィルタを用いた動き補償予測処理における横方向処理の
機能を併せ持ち、前方向縦方向処理手段は、前後両方向
動き補償予測処理における前方向縦方向半画素処理機能
及び1−2−1型ディジタルロウパスフィルタを用いた
動き補償予測処理における縦方向処理の機能を併せ持っ
ているので、前後両方向動き補償予測処理及び1−2−
1型ディジタルロウパスフィルタを用いた動き補償予測
処理の双方に準拠しているとともに、回路の主要部の共
用をすることができ、回路規模の増大を抑制することが
できる。
【図面の簡単な説明】
【図1】動き補償予測器の概要構成ブロック図である。
【図2】前方向横方向処理回路の詳細構成ブロック図で
ある。
ある。
【図3】前方向横方向処理回路のタイミングチャート
(MPEG1時)である。
(MPEG1時)である。
【図4】前方向横方向処理回路の入力データフォーマッ
ト(MPEG1時)である。
ト(MPEG1時)である。
【図5】前方向横方向処理回路のタイミングチャート
(H.261時)[その1]である。
(H.261時)[その1]である。
【図6】前方向横方向処理回路のタイミングチャート
(H.261時)[その2]である。
(H.261時)[その2]である。
【図7】前方向横方向処理回路の入力データフォーマッ
ト(H.261時)である。
ト(H.261時)である。
【図8】後方向横方向半画素処理回路の詳細構成ブロッ
ク図である。
ク図である。
【図9】後方向横方向半画素処理回路のタイミングチャ
ートである。
ートである。
【図10】後方向横方向半画素処理回路の入力データフ
ォーマット図である。
ォーマット図である。
【図11】前方向縦方向処理回路の詳細構成ブロック図
である。
である。
【図12】前方向縦方向処理回路のタイミングチャート
(MPEG1時)[その1]である。
(MPEG1時)[その1]である。
【図13】前方向縦方向処理回路のタイミングチャート
(MPEG1時)[その2]である。
(MPEG1時)[その2]である。
【図14】前方向縦方向処理回路の入力データフォーマ
ット(MPEG1時)である。
ット(MPEG1時)である。
【図15】前方向縦方向処理回路のタイミングチャート
(H.261時)[その1]である。
(H.261時)[その1]である。
【図16】前方向縦方向処理回路のタイミングチャート
(H.261時)[その2]である。
(H.261時)[その2]である。
【図17】前方向縦方向処理回路のタイミングチャート
(H.261時)[その3]である。
(H.261時)[その3]である。
【図18】前方向縦方向処理回路の入力データフォーマ
ット(H.261時)である。
ット(H.261時)である。
【図19】後方向縦方向半画素処理回路の詳細構成ブロ
ック図である。
ック図である。
【図20】後方向横方向半画素処理回路のタイミングチ
ャート[その1]である。
ャート[その1]である。
【図21】後方向横方向半画素処理回路のタイミングチ
ャート[その2]である。
ャート[その2]である。
【図22】後方向横方向半画素処理回路の入力データフ
ォーマットである。
ォーマットである。
【図23】両方向処理回路の詳細構成ブロック図であ
る。
る。
【図24】両方向処理回路のタイミングチャート(MP
EG1)である。
EG1)である。
【図25】両方向処理回路の入力データフォーマット
(MPEG1)である。
(MPEG1)である。
【図26】両方向処理回路のタイミングチャート(H.
261)である
261)である
【図27】両方向処理回路の入力データフォーマット
(H.261)である。
(H.261)である。
【図28】従来の動画像復元装置(MPEG1)の概要
構成ブロック図である。
構成ブロック図である。
【図29】動画像情報復号装置(MPEG1)の概要構
成ブロック図である。
成ブロック図である。
【図30】ビデオソース復号装置の詳細構成ブロック図
である。
である。
【図31】半画素精度両方向動き補償予測回路の詳細構
成ブロック図である。
成ブロック図である。
【図32】横方向処理及び縦方向処理(MPEG1)の
説明図である。
説明図である。
【図33】前後両方向動き補償予測(MPEG1)の説
明図である。
明図である。
【図34】動画像復元装置(H.261)の詳細構成ブ
ロック図である。
ロック図である。
【図35】動画像情報復号装置(H.261)の概要構
成ブロック図である。
成ブロック図である。
【図36】ビデオソース復号装置(H.261)の詳細
構成ブロック図である。
構成ブロック図である。
【図37】ループ内フィルタの概要構成ブロック図であ
る。
る。
【図38】ループ内フィルタ処理の説明図である。
【図39】MPEG1及びH.261準拠システムの説
明図である。
明図である。
1…動き補償予測器 2…前方向横方向処理回路 3…前方向縦方向処理回路 4…後方向横方向半画素処理回路 5…後方向縦方向半画素処理回路 6…両方向処理回路 10…乗算器 11…第1選択回路 12…第2選択回路 13…第3選択回路 14…第1加算器 15…第1画素遅延回路 16…第4選択回路 17…第2加算器 18…第2画素遅延回路 20…選択回路 21…加算器 22…第1画素遅延回路 23…乗算器 24…第2画素遅延回路 30…第1画素遅延回路 31…第1行遅延回路 32…乗算器 33…第1選択回路 34…第2選択回路 35…第3選択回路 36…第1加算器 37…第2画素遅延回路 38…第2行遅延回路 39…第4選択回路 40…第5選択回路 41…第2加算器 42…第3画素遅延回路 43…除算器 50…行遅延回路 51…選択回路 52…加算器 53…第1画素遅延回路 54…乗算器 55…第2画素遅延回路 56…除算器 60…第1選択回路 61…乗算器 62…加算器 63…第2選択回路 64…画素遅延回路 65…除算器 FO …前方向フレーム画像データ FO1…第1前方向フレーム画像データ FO2…第2前方向フレーム画像データ FF …後方向フレーム画像データ FF1…第1後方向フレーム画像データ FF2…第2後方向フレーム画像データ FD …差分フレーム画像データ D1 …第1入力データ D2 …第2入力データ D11…第1入力データ D12…第2入力データ
Claims (1)
- 【請求項1】 入力画像データに対して時間的に前後両
方向の動き補償予測処理あるいは1−2−1型ディジタ
ルロウパスフィルタを用いた動き補償予測処理のいずれ
かを外部からの選択制御信号に基づいて選択的に行うデ
ィジタル動画像復号器における動き補償予測器であっ
て、 前記選択制御信号により前記前後両方向の動き補償予測
処理が選択された場合には、前記入力画像データに基づ
いて時間的に前方向、かつ、画素配置的に横方向の半画
素精度の動き補償予測処理を行い第1処理画像データを
出力し、前記選択制御信号により前記1−2−1型ディ
ジタルロウパスフィルタを用いた動き補償予測処理が選
択された場合には、前記1−2−1型ディジタルロウパ
スフィルタをループ内フィルタとして画素配置的に横方
向のループ内フィルタ処理を行い第2処理画像データを
出力する前方向横方向処理手段と、 前記第1処理画像データ又は前記第2処理画像データが
入力され、前記前後両方向の動き補償予測処理が選択さ
れた場合には、前記第1処理画像データに基づいて時間
的に前方向、かつ、画素配置的に縦方向の半画素精度の
動き補償予測処理を行い第3処理画像データを出力し、
前記1−2−1型ディジタルロウパスフィルタを用いた
動き補償予測処理が選択された場合には、前記第2処理
画像データに基づいて前記1−2−1型ディジタルロウ
パスフィルタをループ内フィルタとして画素配置的に縦
方向のループ内フィルタ処理を行い第4処理画像データ
を出力する前方向縦方向処理手段と、 前記前後両方向の動き補償予測処理が選択された場合に
は、前記入力画像データに基づいて時間的に後方向、か
つ、画素配置的に横方向の半画素精度の動き補償予測処
理を行い第5処理画像データを出力する後方向横方向半
画素処理手段と、 前記前後両方向の動き補償予測処理が選択された場合に
は、前記第5処理画像データに基づいて時間的に後方
向、かつ、画素配置的に縦方向の半画素精度の動き補償
予測処理を行い第6処理画像データを出力する後方向縦
方向半画素処理手段と、 前記第3処理画像データ及び前記第6処理画像データ又
は前記第4処理画像データが入力され、前記前後両方向
の動き補償予測処理が選択された場合には、前記第3処
理画像データ及び前記第6処理画像データに基づいて時
間的に前後両方向の動き補償予測処理を行い第7処理画
像データを出力し、前記1−2−1型ディジタルロウパ
スフィルタを用いた動き補償予測処理が選択された場合
には、前記第4処理画像データをそのまま出力する両方
向処理手段と、を備えたことを特徴とする動き補償予測
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6207493A JPH0879758A (ja) | 1994-08-31 | 1994-08-31 | 動き補償予測器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6207493A JPH0879758A (ja) | 1994-08-31 | 1994-08-31 | 動き補償予測器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0879758A true JPH0879758A (ja) | 1996-03-22 |
Family
ID=16540640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6207493A Withdrawn JPH0879758A (ja) | 1994-08-31 | 1994-08-31 | 動き補償予測器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0879758A (ja) |
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1994
- 1994-08-31 JP JP6207493A patent/JPH0879758A/ja not_active Withdrawn
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