JP3616453B2 - データ処理システムにおけるバス負荷を分配する方法および装置 - Google Patents
データ処理システムにおけるバス負荷を分配する方法および装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は一般的にはデータ処理システムに関し、かつより特定的にはデータ処理システムにおけるバス負荷(bus loading)を分配するための方法および装置に関する。
【0002】
【関連出願の参照】
本発明は以下の米国特許出願に関連している。すなわち、
本件出願と同じ譲受人に譲渡され、1995年3月に出願され、代理人整理番号SC−02712Aを有する、ウイリアム・シー・モイヤー(WilliamC.Moyer)により発明された、「データプロセッサを使用してバス反射動作を行う方法および装置(Method And Apparatus ToPerform Bus Reflection Operation Using A Data Processor)」と題する出願。
【0003】
1993年11月29日に出願され、かつ本件出願の譲受人に譲渡された、シリアル番号第08/158,584号を有する、オデド・イシェイ(Oded Yishay)他により発明された、「データ処理システムにおける多重化および非多重化バスサイクルを行うための方法および装置(Method And Apparatus For Performing Multiplexedand Non−multiplexed Bus Cycles In AData Processing System)」と題する出願。
【0004】
1993年11月29日に出願され、かつ本件出願と同じ譲受人に譲渡された、シリアル番号第08/158,575号を有する、前記オデド・イシェイ他により発明された、「選択的にバスサイクルのアイドル時間を挿入するためのデータ処理システムにおける方法および装置(Method And Apparatus In A Data Processing System For Selectively Inserting Bus Cycle Idle
Time)」と題する出願。
【0005】
1989年11月6日に出願され、かつ本件出願と同じ譲受人に譲渡された、シリアル番号第07/432,423号を有する、ジェイムズ・ビー・エイファート(James B・Eifert)他により発明された、「チップ選択論理を備えた集積回路マイクロプロセッサ(Integrated CircuitMicroprocessor With Chip Select Logic)」と題する出願。
【0006】
1994年12月21日に出願され、シリアル番号第08/363,423号を有する、リー(Le)他により発明された「制御されたバーストメモリアクセスを備えたデータプロセッサおよびその方法(Data Processor With Controlled Burst Memory Accesses And Method Thereof)」と題する出願。
【0007】
1994年8月31日に出願され、シリアル番号第08/298,868号を有する、前記リー他により発明された、「パイプライン化メモリアクセスを行うためのモジュール方式チップ選択制御回路および方法(Modular Chip Select Control Circuit And Method For Performing Pipelined Memory Accesses)」と題する出願。
【0008】
1994年8月31日に出願され、シリアル番号第08/298,892号を有する、前記リー他により発明された、「プログラム可能なメモリアクセスインタフェースタイプを備えた集積回路マイクロプロセッサ(IntegratedCircuit Microprocessor With Programmable Memory Access Interface Types)」と題する出願。
【0009】
1994年12月12日に出願され、シリアル番号第08/353,764号を有する、前記リー他により発明された、「同期的にメモリをアクセスする方法(Method for Synchronously Accessing Memory)」と題する出願。
【0010】
1994年8月31日に出願され、シリアル番号第08/298,638号を有する、前記リー他により発明された、「チップ選択信号を提供するためのプログラム可能なピン構成論理回路および関連する方法(ProgrammablePin Configuration Logic Circuit ForProviding A Chip Select Signal And Related Method)」と題する出願。
【0011】
1994年8月31日に出願され、シリアル番号第08/298,885号を有する、前記リー他により発明された、「同期的にメモリをアクセスする方法(Method for Synchronously Accessing Memory)」と題する出願。
【0012】
【従来の技術】
データ処理システムにおけるバスに対する負荷(loading)の量は該データ処理システムの性能にとって重要なものである。大部分のデータ処理システムはおのおののバスがドライブすることができかつそれでもそのバスに対する必要とされる電圧およびタイミング仕様に適合する最大バス負荷(すなわち、最大の抵抗および容量負荷)を有する。さらに、あるバスに対する負荷が前記最大の規定された値より低い場合でも、バスへの負荷がより大きくなるに応じて、バスはより低速で動作する。もしデータ処理システムにおいて複数のバスが使用されれば(例えば、別個のアドレスバスおよび別個のデータバス)、一方のバスに他方のバスよりもずっと大きな負荷を与えないことが望ましい。
【0013】
マイクロコンピュータ集積回路のような、データプロセッサは広範囲の周辺装置、例えば、データ処理システムにおけるメモリ集積回路および応用特定集積回路(ASIC)とともに使用される。いくつかの周辺装置は多重化されたアドレスおよびデータバスを使用し、かついくつかの周辺装置は非多重化アドレスおよびデータバスを使用する。さらに、いくつかの周辺装置はバススレイブとしてのみ作用し、一方他の周辺装置はバススレイブまたはバスマスタとして作用することができる。
【0014】
【発明が解決しようとする課題】
データ処理システムが、データプロセッサに結合される周辺装置の特定の構成のためふぞろいの負荷を有するバス(例えば、アドレスおよびデータバス)を持つことはまれなことではない。従って、システムに多くのコストを加えることなく、データ処理システムにおける種々のバスの間でバス負荷をより均等に分配する解決方法が必要とされる。
【0015】
【課題を解決するための手段】
本発明によれば、データプロセッサ(10)からアドレス信号およびデータ信号を提供する方法において、該データプロセッサ(10)は第1のバス(60)および第2のバス(62)を有し、前記方法は、前記データプロセッサ(10)が第1のモードにあれば、前記アドレス信号を前記第1のバス(60)によって提供しかつデータ信号を前記第2のバス(62)によって提供する段階、そして前記データプロセッサ(10)が第2のモードにあれば、前記第1のバス(60)によってデータ信号を提供しかつ前記第2のバス(62)によってアドレス信号を提供する段階を具備する。
【0016】
本発明によれば、データプロセッサ(10)において、アドレス値を提供するためのアドレスバス(110)、データ値を提供するためのデータバス(112)、第1の複数のバスターミナル(124)、第2の複数のバスターミナル(126)、第1のモードの制御値を記憶するための第1の制御レジスタ部(90)、そして前記アドレスバス(110)に、前記データバス(112)に、前記第1の複数のバスターミナル(124)に、前記第2の複数のバスターミナル(126)に、および前記第1の制御レジスタ部(90)に結合されたバス結合回路(100)であって、該バス結合回路(100)は前記第1のモード制御値が第1の値であれば前記アドレスバス(110)を前記第1の複数のバスターミナル(124)に結合しかつ前記アドレス値を前記第1の複数のバスターミナル(124)に提供しかつ前記データバス(112)を前記第2の複数のバスターミナル(126)に結合しかつ前記データ値を前記第2の複数のバスターミナル(126)に提供し、かつ前記第1のモード制御値が第2の値であれば、前記バス結合回路(100)は前記データバス(112)を前記第1の複数のバスターミナル(124)に結合しかつ前記データ値を前記第1の複数のバスターミナル(124)に提供し、かつ前記アドレスバス(110)を前記第2の複数のバスターミナル(126)に結合しかつ前記アドレス値を前記第2の複数のバスターミナル(126)に提供するものを設ける。
【0017】
本発明の別の態様では、第1のバス(60)および第2のバス(62)を有するデータ処理システム(10,11)におけるアドレス値およびデータ値を提供する方法において、第1のアドレス範囲(150)に対応する第1のレジスタ制御フィールド(90)を提供する段階、第2のアドレス範囲(151)に対応する第2のレジスタ制御フィールド(91)を提供する段階、前記アドレス値の内の第1のものが前記第1のアドレス範囲(150)内にあれば、前記第1のレジスタ制御フィールド(90)によって前記データ処理システム(10,11)のバスモードを選択する段階、前記アドレス値の内の前記第1のものが前記第2のアドレス範囲(151)内にあれば、前記第2のレジスタ制御フィールド(91)によってデータ処理システム(10,11)のバスモードを選択する段階、前記バスモードが第1のモードとなるよう選択された場合に、前記第1のバス(60)によって前記アドレス値の内の前記最初の1つを提供しかつ前記第2のバス(62)によって前記データ値の内の最初の1つを提供する段階、前記バスモードが第2のモードとなるよう選択された場合に、前記データ値の内の最初の1つを前記第1のバス(60)によって提供しかつ前記アドレス値の内の最初の1つを前記第2のバス(62)によって提供する段階、前記バスモードが第3のモードとなるよう選択された場合に、前記アドレス値の内の前記第1の1つおよび前記データ値の内の前記第1の1つの双方を前記第1のバス(60)によって提供する段階、そして前記バスモードが第4のモードとなるよう選択された場合に、前記アドレス値の内の最初の1つおよび前記データ値の内の最初の1つの双方を前記第2のバス(62)によって提供する段階を設ける。
【0018】
【発明の実施の形態】
本発明はデータ処理システムにおいて、該システムに多くのコストを加えることなく、種々のバスの間のバス負荷をより均等に分配できるようにする。
図4を参照すると、1つの実施形態では、本発明はバス60および62に対する負荷をより均等に分配できるようにするため、どのようにアドレスおよびデータがバス60および62によって転送されるかを決定するのにバス負荷制御レジスタビットフィールド90を使用する。固定されたアドレスバスまたはデータバスはない。その代わりに、動的な、サイクルごとのベースで、おのおのの包括的なバス(generic bus)60,62は、アドレスのみ、データのみ、アドレスおよびデータの両方を転送し、あるいはアドレスもデータも転送しないように個々にプログラムすることができる。さらに、制御レジスタ80はいったんリセットからはずれたときにのみプログラムされればよいから、何らのソフトウエアまたはハードウエアの変更の必要なしにバック−バックバスサイクル(back to back bus cycles)はバス60および62を完全に異なる構成で使用することができる。
【0019】
図5を参照すると、本発明の1つの実施形態では、おのおののバス負荷制御レジスタビットフィールド90〜93に対応するプログラム可能なアドレス範囲150〜153がある。特定のアドレス範囲へのバスアクセスのためには、対応するバス負荷制御レジスタビットフィールド(例えば、90)が使用されてどのようにしてアドレスおよびデータがバス60および62にわたって転送されるかを決定する。従って、あるバス(例えば、60または62)は第1のバスサイクルの間にアドレス値のみを転送することができ、第2のバスサイクルの間にデータ値のみを転送することができ、かつ第3のバスサイクルの間にアドレス値およびデータ値の両方を多重化された様式で転送することができる。第1、第2および第3のバスサイクルはバック−バック方式で行われ、バスサイクルの間に何らのレジスタまたは制御ビットをプログラムする必要はないことに注意を要する。
【0020】
さらに、本発明はデータプロセッサと周辺との間に何らかの「グルー論理(glue logic)」を加える必要なしにデータプロセッサとその関連する周辺との間で必要とされる相互接続を最小化するために利用できる。
【0021】
用語「バス」はデータ、アドレス、制御、またはステータスのような、1つまたはそれ以上の種々のタイプの情報を転送するのに利用できる複数の信号または導体に言及するために使用される。用語「肯定する」および「否定する」は信号、ステータスビット、または同様の装置を、それぞれ、その論理的に真のまたは論理的に偽の状態にすることに言及する場合に使用される。もし論理的に真の状態が論理レベル“1”であれば、論理的に偽の状態は論理レベル“0”である。また、もし論理的に真の状態が論理レベル“0”であれば、論理的に偽の状態は論理レベル“1”である。
【0022】
ブラケットはバスの導体またはある値のビット位置を示すために使用される。例えば、“バス60[0−7]”または“バス60の導体[0−7]”はバス60の8つの下位の導体を示し、かつ“アドレスビット[0−7]”または“アドレス[0−7]”はアドレス値の8つの下位ビットを示す。番号に先行する記号“$”はその番号が16進またはベースが16の形式で表されていることを示す。番号に先行する記号“%”はその番号がその2進または2をベースとした形式で表されていることを示す。
【0023】
図1は、データプロセッサ10、メモリバンク50、およびメモリバンク55を有するデータ処理システム11を示す。データプロセッサ10はバス60および62によってかつチップ選択導体64によってメモリバンク50に結合されている。データプロセッサ10はバス60および62によってかつチップ選択導体65によってメモリバンク55に結合されている。図1〜図4に示された本発明の実施形態はバス60および62が32ビットのバスであるものとして示しているが、本発明の別の実施形態では各バスに任意の数の導体を使用できる。
【0024】
データプロセッサ10はバス24によって双方向的に結合された中央処理ユニット(CPU)回路12およびシステム統合回路(system integration circuitry)22を含む。メモリバンク50はメモリ51〜54を含み、かつメモリバンク55はメモリ56〜59を含む。本発明の1つの実施形態では、データプロセッサ10およびメモリ51〜54および56〜59のおのおのは別個の集積回路によって構成される。本発明の別の実施形態では、データ処理システム11のすべては1つの集積回路によって構成できる。本発明は単一集積回路内で、基板上の集積回路の間で、あるいはより遠くに分散されたシステムの間でバスの負荷をより均等に分配するために使用できる。
【0025】
さらに図1を参照すると、メモリ51はデータビット[0−7]を受けるためのバス62の導体[0−7]に結合されたデータポートを有する。メモリ51はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ51はチップ選択信号を受信するために導体64に結合されたチップ選択入力を有する。メモリ52はデータビット[8−15]を受けるためにバス62の導体[8−15]に結合されたデータポートを有する。メモリ52はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ52はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。メモリ53はデータビット[16−23]を受けるためにバス62の導体[16−23]に結合されたデータポートを有する。メモリ53はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ53はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。また、メモリ54はデータビット[24−31]を受けるためにバス62の導体[24−31]に結合されたデータポートを有する。メモリ54はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ54はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。
【0026】
同様に、メモリ56はデータビット[0−7]を受けるためにバス62の導体[0−7]に結合されたデータポートを有する。メモリ56はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ56はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。メモリ57はデータビット[8−15]を受けるためにバス62の導体[8−15]に結合されたデータポートを有する。メモリ57はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ57はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。メモリ58はデータビット[16−23]を受けるためにバス62の導体[16−23]に結合されたデータポートを有する。メモリ58はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ58はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。また、メモリ59はデータビット[24−31]を受けるためにバス62の導体[24−31]に結合されたデータポートを有する。メモリ59はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ59はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。
【0027】
次に図2を参照すると、図2はデータプロセッサ10、メモリバンク50、およびメモリバンク55を有するデータ処理システム13を示している。データプロセッサ10はバス60および62によってかつチップ選択導体64によってメモリバンク50に結合されている。データプロセッサ10はバス60および62によってかつチップ選択導体65によってメモリバンク55に結合されている。
【0028】
データプロセッサ10はバス24によって双方向的に結合された中央処理ユニット(CPU)回路12およびシステム統合回路22を含む。メモリバンク50はメモリ51〜54を含み、かつメモリバンク55はメモリ56〜59を含む。本発明の1つの実施形態では、データプロセッサ10およびメモリ51〜54および56〜59のおのおのは別個の集積回路によって構成される。本発明の別の実施形態では、データ処理システム13のすべては1つの集積回路によって構成できる。本発明は単一の集積回路内で、基板上の集積回路の間で、またはより遠くに分散されたシステムの間でバスの負荷をより均等に分配するために使用できる。
【0029】
図2のメモリバンク50は図1のメモリバンク50と同様にバス60および62に結合されている。メモリ51はデータビット[0−7]を受信するためにバス62の導体[0−7]に結合されたデータポートを有する。メモリ51はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ51はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。メモリ52はデータビット[8−15]を受けるためにバス62の導体[8−15]に結合されたデータポートを有する。メモリ52はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ52はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。メモリ53はデータビット[16−23]を受けるためにバス62の導体[16−23]に結合されたデータポートを有する。メモリ53はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ53はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。また、メモリ54はデータビット[24−31]を受けるためにバス62の導体[24−31]に結合されたデータポートを有する。メモリ54はまたバス60の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ54はチップ選択信号を受けるために導体64に結合されたチップ選択入力を有する。
【0030】
図2のメモリバンク55は図1のメモリバンク55と異なる様式でバス60および62に結合されていることに注目すべきである。図1では、メモリ56〜59のデータポートはバス62に結合されており、一方メモリ56〜59のアドレスポートはバス60に結合されている。しかしながら、図2においては、バス60およびバス62の役割は逆になっている。図2では、メモリ56〜59のデータポートはバス60に結合され、一方メモリ56〜59のアドレスポートはバス62に結合されている。従って、データ処理システム13においては、バス60はアドレス値およびデータ値の双方、すなわちアドレスビット[0−31]およびデータビット[0−31]を転送する。
【0031】
さらに図2を参照すると、メモリ56はデータビット[0−7]を受けるためにバス60の導体[0−7]に結合されたデータポートを有する。メモリ56はまたバス62の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ56はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。メモリ57はデータビット[8−15]を受けるためにバス60の導体[8−15]に結合されたデータポートを有する。メモリ57はまたバス62の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ57はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。メモリ58はデータビット[16−23]を受けるためにバス60の導体[16−23]に結合されたデータポートを有する。メモリ58はまたバス62の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ58はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。また、メモリ59はデータビット[24−31]を受けるためにバス60の導体[24−31]に結合されたデータポートを有する。メモリ59はまたバス62の導体[0−31]に結合されたアドレスポートを有する。さらに、メモリ59はチップ選択信号を受けるために導体65に結合されたチップ選択入力を有する。
【0032】
次に図3を参照すると、図3はデータプロセッサ10、メモリバンク50、メモリバンク55、集積回路70、および集積回路72を有するデータ処理システム15を示している。図3のメモリバンク50および55はバス60および62、およびチップ選択導体64〜65に図2において図示しかつ上で説明したのとまったく同様に結合されている。
【0033】
データプロセッサ10はバス60および62によりかつチップ選択導体64によりメモリバンク50に結合されている。データプロセッサ10はバス60および62によりかつチップ選択導体65によりメモリバンク55に結合されている。データプロセッサ10はバス60によりかつチップ選択導体66により集積回路70に結合されている。集積回路70の多重化されたアドレス/データポートはバス60によってアドレスおよびデータ値の双方を通信する。集積回路70はバス62には結合されておらずかつバス62によって何らのアドレスまたはデータ値をも受信しない。データプロセッサ10はバス62によってかつチップ選択導体67によって集積回路72に結合されている。集積回路72の多重化されたアドレス/データポートはバス62によってアドレスおよびデータ値の双方を通信する。集積回路70はバス60には結合されておらずかつバス60によってアドレスまたはデータ値を受信しない。
【0034】
データプロセッサ10はバス24によって双方向的に結合された中央処理ユニット(CPU)回路12およびシステム統合回路22を含む。メモリバンク50はメモリ51〜54を含み、かつメモリバンク55はメモリ56〜59を含む。本発明の1つの実施形態では、データプロセッサ10およびメモリ51〜54および56〜59のそれぞれを別個の集積回路によって構成する。本発明の別の実施形態では、データ処理システム15のすべては1つの集積回路上に構成することができる。本発明は単一の集積回路内で、基板上の集積回路の間で、またはより遠くに分散されたシステムの間でバスの負荷をより均等に分配するために使用できる。
【0035】
図1〜図3を参照すると、本発明のいくつかの実施形態においては、データプロセッサ10は単一の集積回路上に形成される。いくつかの実施形態では、データプロセッサ10は単一チップのマイクロコントローラである。別の実施形態では、データプロセッサ10は任意の形式の電気回路を使用して構成できる。メモリ51〜54および56〜59は任意の形式のメモリでよい。データ処理システム11,13および15の別の実施形態では、より多くの、より少ない、あるいは異なる周辺装置(51〜54,56〜59,70および72)を含むことができる。さらに、バス60および62は32ビットのバスとして図示されているが、本発明の別の実施形態ではバス60および62において任意の数のビットを使用することができる。
【0036】
次に図4を参照すると、図4は本発明の1つの実施形態に係わる図1〜図3のシステム統合回路22の一部を示す。システム統合回路22はレジスタ80、バス結合回路100、比較回路101、制御回路102、チップ選択発生回路104、ターミナル124、ターミナル126、およびターミナル128を含む。バス24は双方向的にアドレス、データおよび制御情報を転送する。アドレスバス110はアドレスビット[0−31]を提供するバス24の部分であり、データバス112はデータビット[0−31]を提供するバス24の部分であり、かつバス24の制御部分は制御回路102に与えられる。本発明のいくつかの実施形態では、制御回路102は1つまたはそれ以上のターミナル(図示せず)によってデータプロセッサ10の外部に外部バスサイクル制御信号(例えば、アドレスストローブ、データストローブ、書込みイネーブル、コラムアドレスストローブ、ローアドレスストローブ、読出し/書込み、その他)を提供することができる。バス24はCPU12がレジスタ80に対し読出しおよび書込みアクセスを行うためにレジスタ80に結合されている。バス24は制御情報を提供しかつ受信するために制御回路102に結合されている。バス24はアドレスビット[0−31]およびデータビット[0−31]を通信するためにアドレスバス110およびデータバス112によってバス結合回路100に結合されている。また、バス24はアドレスビット[0−31]の少なくとも一部を提供するために比較回路101に結合されている。
【0037】
レジスタ80はレジスタ84を含む。レジスタ84はバス負荷制御ビット90、アドレス範囲ビット150、および他のチップ選択制御ビット94を含む。バス負荷制御ビット90は導体114によってバス結合回路100に提供される。比較回路101はアドレス範囲ビット150、および多分他のチップ選択制御ビット94の内の1つまたはそれ以上を受けるためにレジスタ80に結合されている。比較回路101は導体121によって制御回路102に比較結果信号を提供する。制御回路102は導体116によってバス結合回路100に制御信号を提供し、かつ制御回路102は導体118によってチップ選択発生回路104に制御信号を提供する。制御回路102はレジスタ80に双方向的に結合されている。本発明の1つの実施形態では、制御回路102は他のチップ選択制御ビット94から制御ビットを受信しかつ他のチップ選択制御ビット94に対しステータス情報を提供し戻す。本発明の別の実施形態では、制御回路102およびバス結合回路100の機能は1つの回路に結合することができる。
【0038】
バス結合回路100はバス60によって双方向的にターミナル124に結合されている。バス結合回路100はバス62によって双方向的にターミナル126に結合されている。チップ選択発生回路104はチップ選択導体64〜67によってターミナル128に双方向的に結合されている。複数のターミナル124はデータプロセッサ10の外部にバス60を提供するために使用される。複数のターミナル126はデータプロセッサ10の外部にバス62を提供するために使用される。また、複数のターミナル128はデータプロセッサ10の外部にチップ選択信号64〜67を提供するために使用される。
【0039】
集積回路ターミナル124,126および128はデータプロセッサ10にまたはデータプロセッサ10から電気的信号が転送できるようにする任意の形式の装置とすることができる。例えば、集積回路ターミナル124,126および128は集積回路ピン、はんだバンプ、ワイヤ導体、その他とすることができる。
【0040】
次に図5を参照すると、図5は本発明の1実施形態に係わる図4のレジスタ80を示す。本発明の1実施形態では、レジスタ80はレジスタ84、レジスタ85、レジスタ86およびレジスタ87を含む。レジスタ84〜87のおのおのは、それぞれ、前記チップ選択信号64〜67の1つに対応する。レジスタ84はバス負荷制御ビット90、アドレス範囲ビット150、および他のチップ選択制御ビット94を含む。レジスタ85はバス負荷制御ビット91、アドレス範囲ビット151、および他のチップ選択制御ビット95を含む。レジスタ86はバス負荷制御ビット92、アドレス範囲ビット152、および他のチップ選択制御ビット96を含む。また、レジスタ87はバス負荷制御ビット93、アドレス範囲ビット153、および他のチップ選択制御ビット97を含む。バス負荷制御ビット90〜93は導体114によってバス結合回路100に提供される。比較回路101は前記アドレス範囲ビット150および多分前記他のチップ選択制御ビット94の内の1つまたはそれ以上を受けるためにレジスタ80に結合されている。制御回路102は双方向的にレジスタ84〜87に結合されている。本発明の1つの実施形態では、制御回路102は他のチップ選択制御ビット94〜97から制御ビットを受信しかつ他のチップ選択制御ビット94〜97にステータス情報を提供し戻す。
【0041】
本発明の1つの実施形態では、レジスタ80はおのおのが制御またはステータス値を記憶するための記憶回路を含む、いくつかのレジスタビットフィールド90〜93,150〜153および94〜97を含む。図4に示されるレジスタ84は少なくとも3つのレジスタフィールド(90,150および94)を含むが、本発明の別の実施形態ではより多くの、より少ない、または異なるレジスタビットフィールドを使用することができ、かつおのおののレジスタビットフィールドは制御、ステータス、または制御およびステータスの両方のために使用できる。さらに、本発明の別の実施形態ではビットフィールド90〜93,150〜153および94〜97を1つまたはそれ以上の別個のレジスタに配置することができる。また、本発明の異なる実施形態では図5に示されるレジスタビットフィールド90〜93,150〜153および94〜97のおのおのに対し任意の数のビットを含むようにすることができる。本発明のいくつかの実施形態では、前記レジスタビットフィールドの内の1つまたはそれ以上の制御機能をより少ないレジスタビットフィールドに組合わせかつ符号化することができる。
【0042】
次に、本発明の動作につき説明する。図1〜図3は、それぞれ、3つの異なるデータ処理システム11,13および15を示す。データ処理システム11,13および15はすべて同じデータプロセッサ10および同じメモリバンク50および55を含む。データ処理システム15(図3を参照)はまた集積回路70および72を含み、これらの集積回路の各々は単一の多重化されたアドレス/データバスを必要とする。図1、図2および図3の間の主な相違は周辺装置(例えば、メモリ51〜54および56〜59)がデータプロセッサ10に結合される様式、およびバス負荷制御ビット(例えば、図4の90を参照)によって選択されるバス負荷モードにある。レジスタ80のビットはCPU12からの書込みアクセスによってプログラムできる。本発明の別の実施形態では、レジスタ80のビットは他のバスマスタ(例えば、図5の集積回路70)によってプログラムすることもできる。
【0043】
バス負荷制御ビット90〜93(図5を参照)は次のようにしてバス負荷モードを選択する。
【0044】
【0045】
【0046】
【0047】
【0048】
説明の目的で、図1〜図3に示された各々の個別の周辺集積回路51,52,53,54,56,57,58,59,70および72はほぼ等しいバス負荷を表わすものとする。例えば、図3を参照すると、メモリ54および集積回路70は各々バス60[0:31]に結合され、したがってバス60[0:31]上の2つの負荷を表わしている。バス負荷を決定する上で、メモリ51〜54および56〜59の各々のデータポートは32ビットのバスの内の8ビットにのみ結合されていることに注目することが重要であり、したがって一例として、図1においてメモリ51〜54はバス62[0:31]上の1つの負荷のみを表わしている。
【0049】
バス60および62のバス負荷は図1〜図3に対しては次のようになる。
図1:データ処理システム11
バス60[0:31]は8個の負荷を有し、
バス62[0:31]は2個の負荷を有する。
図2:データ処理システム13
バス60[0:31]は5個の負荷を有し、
バス62[0:31]は5個の負荷を有する。
図3:データ処理システム15
バス60[0:31]は6個の負荷を有し、
バス62[0:31]は6個の負荷を有する。
【0050】
図1を参照すると、データ処理システム11は非常にアンバランスなバス負荷を有している。バス60[0:31]は8個の負荷を有し、一方バス62[0:31]は2個の負荷のみを有する。バス60に注目すると、メモリ51〜54および56〜59の各々の32ビットのアドレスポートはすべてバス60の32ビットに結合されている。また、バス62に注目すると、バス62[0:31]は2つの負荷のみを有し、それはメモリ51〜54および56〜59の内の2つの8ビットデータポートのみがバス60の各8ビットに結合されているからである。
【0051】
図1および図5を参照すると、メモリバンク50はチップ選択信号64によって選択される。チップ選択信号64に対応する、レジスタ84はバス負荷モード(ビット90)、アドレス範囲(ビット150)およびチップ選択信号64およびメモリバンク50へのアクセスの他の特性(ビット94)を決定するために使用される。メモリバンク55はチップ選択信号65によって選択される。チップ選択信号65に対応する、レジスタ85はバス負荷モード(ビット91)、アドレス範囲(ビット151)およびチップ選択信号65およびメモリバンク55へのアクセスの他の特性(ビット95)を決定するために使用される。
【0052】
図1を参照すると、バス負荷モードビット90は%00にプログラムされて、メモリバンク50へのアクセスがアドレス値[0:31]を転送するためのアドレスバスとしてバス60[0:31]を使用しかつデータ値[0:31]を転送するためのデータバスとしてバス62[0:31]を使用するようにされる。バス負荷モードビット91は%00にプログラムされて、メモリバンク55へのアクセスがアドレス値[0:31]を転送するためのアドレスバスとしてバス60[0:31]を使用しかつデータ値[0:31]を転送するためにデータバスとしてバス62[0:31]を使用するようにされる。したがって、図1に示されるデータ処理システム11については、バス60は32ビットのアドレス値を転送するためにのみ使用され、かつバス62は32ビットのデータ値を転送するためにのみ使用される。データ処理システム11はしたがって専用のアドレスおよびデータバスを使用する従来技術のデータ処理システムと同様に機能する。しかしながら、不幸なことにバス60を専用のアドレスバスとしてかつバス62を専用のデータバスとして使用することにより、バス60上のバス負荷(すなわち、8つの負荷)はバス62上のバス負荷(すなわち、2つの負荷)よりずっと大きくなる。
【0053】
データ処理システム13(図2を参照)はバス60および62上のバス負荷をバランスさせるためにどのように本発明が使用されるかを示す。図2のデータ処理システム13は図1におけるものと同じメモリバンク50および55ならびに同じデータプロセッサ10を使用することができる。しかしながら、図2においては、本発明はバス60および62の機能を異なるバスサイクルについて変えることができる。
【0054】
図2を参照すると、バス負荷モードビット90は%00にプログラムされて、メモリバンク50へのアクセスがアドレス値[0:31]を転送するためにアドレスバスとしてバス60[0:31]を使用しかつデータ値[0:31]を転送するためにデータバスとしてバス62[0:31]を使用するようにされる。バス負荷モードビット91は%11にプログラムされて、メモリバンク55へのアクセスがアドレス値[0:31]を転送するためにアドレスバスとしてバス62[0:31]を使用しかつデータ値[0:31]を転送するためにデータバスとしてバス60[0:31]を使用するようにされる。したがって、図2に示されるデータ処理システム13に対しては、バス60は32ビットのアドレス値または32ビットのデータ値を転送するために使用でき、かつバス62は32ビットのアドレス値または32ビットのデータ値を転送するために使用できる。したがって、データ処理システム13は専用のアドレスおよびデータバスを使用しない。その結果、バス60上のバス負荷(すなわち、5つの負荷)はバス62上のバス負荷(すなわち、5つの負荷)と等化することができる。
【0055】
図2を参照すると、データ処理システム13は図1のデータ処理システム11よりもずっと均一なバス負荷を有する。バス60[0:31]は5つの負荷を有し、かつバス62[0:31]も5つの負荷を有する。バス60に注目すると、メモリ51〜54の各々の32ビットのアドレスポートはバス60のすべての32ビットに結合され、かつメモリ56〜59の内の1つのみのデータポートがバス60の各々の8ビットに結合されている。また、同様に、バス62を参照すると、バス62[0:31]は5つの負荷を有しているが、それはメモリ56〜59の各々の32ビットのアドレスポートはバス62のすべての32ビットに結合され、かつメモリ51〜54の内の1つのみのデータポートがバス62の各々の8ビットに結合されているからである。
【0056】
図2および図5を参照すると、メモリバンク50はチップ選択信号64によって選択される。チップ選択信号64に対応する、レジスタ84はバス負荷モード(ビット90)、アドレス範囲(ビット150)およびチップ選択信号64およびメモリバンク50へのアクセスの他の特性(ビット94)を決定するために使用される。メモリバンク55はチップ選択信号65によって選択される。チップ選択信号65に対応する、レジスタ85はバス負荷モード(ビット91)、アドレス範囲(ビット151)およびチップ選択信号65およびメモリバンク55へのアクセスの他の特性(ビット95)を決定するために使用される。
【0057】
データ処理システム15(図3を参照)はもし両方の非多重化周辺装置(例えば、メモリ51〜54および56〜59)が多重化された周辺装置(例えば、集積回路70および72)と共に使用されれば、バス60および62上のバス負荷をバランスさせるためにどのように本発明が使用できるかを示す。図3のデータ処理システム15は図1と同じメモリバンク50および55ならびに同じデータプロセッサ10を使用することができる。しかしながら、図3においては、本発明はバス60および62の機能を異なるバスサイクルに対して変更できるようにする。
【0058】
図3を参照すると、バス負荷モードビット90は%00にプログラムされて、メモリバンク50へのアクセスがアドレス値[0:31]を転送するためにアドレスバスとしてバス60[0:31]を使用しかつデータ値[0:31]を転送するためにデータバスとしてバス62[0:31]を使用するようにされる。バス負荷モードビット91は%11にプログラムされて、メモリバンク55へのアクセスがアドレス値[0:31]を転送するためにアドレスバスとしてバス62[0:31]を使用しかつデータ値[0:31]を転送するためにデータバスとしてバス60[0:31]を使用するようにされる。バス負荷モードビット92は%01にプログラムされて、集積回路70がアドレス値[0:31]およびデータ値[0:31]の双方を転送するためにアドレスおよびデータバスの双方として多重化方式でバス60[0:31]を使用するようにされる。バス62[0:31]は集積回路70へのアクセスのためには使用されない。バス負荷モードビット93は%10にプログラムされて、集積回路72へのアクセスがアドレス値[0:31]およびデータ値[0:31]の双方を転送するためにアドレスおよびデータバスの双方として多重化方式でバス62[0:31]を使用するようにされる。バス60[0:31]は集積回路72へのアクセスのためには使用されない。
【0059】
したがって、図3に示されるデータ処理システム15については、バス60は非多重化アドレス値、非多重化データ値、多重化アドレスおよびデータ値を転送するために使用されるか、あるいは何らの値も転送しないように使用される。同様に、バス62は非多重化アドレス値、非多重化データ値、多重化アドレスおよびデータ値を転送するために使用されるか、あるいは何らの値も転送しないようにされる。したがって、データ処理システム15は専用のアドレスおよびデータバスを使用せず、かつ専用の非多重化または多重化バスを使用しない。その結果、バス60上のバス負荷(すなわち、6つの負荷)はバス62上のバス負荷(すなわち、6つの負荷)に等化することができる。
【0060】
図3を参照すると、データ処理システム15もまた図1のデータ処理システム11よりもずっと均一なバス負荷を有している。バス60[0:31]は6つの負荷を有し、かつバス62[0:31]も6つの負荷を有している。メモリ51〜54および56〜59は図2のデータ処理システム13と同様にバス60および62に結合される。しかしながら、図3のデータ処理システム15は図2において達成されたバランスしたバス負荷と干渉することなく2つの多重化された周辺装置70および72をどのようにデータ処理システム15に加えることができるかを示している。バス60を参照すると、図2からの同じ5つの負荷に加えて、図3のバス60はまた6つの負荷を有しており、それは集積回路70の多重化されたアドレス/データポートはバス60のすべての32ビットに結合されているからである。同様に、バス62を参照すると、図2からの同じ5つの負荷に加えて、図3のバス62はまた6つの負荷を有しており、それは集積回路72の多重化されたアドレス/データポートがバス62の32ビットすべてに結合されているからである。
【0061】
図3および図5を参照すると、メモリバンク50はチップ選択信号64によって選択される。チップ選択信号64に対応する、レジスタ84はバス負荷モード(ビット90)、アドレス範囲(ビット150)およびチップ選択信号64およびメモリバンク50へのアクセスの他の特性(ビット94)を決定するために使用される。メモリバンク55はチップ選択信号65によって選択される。チップ選択信号65に対応する、レジスタ85はバス負荷モード(ビット91)、アドレス範囲(ビット151)およびチップ選択信号65およびメモリバンク50へのアクセスの他の特性(ビット95)を決定するために使用される。チップ選択信号66に対応する、レジスタ86はバス負荷モード(ビット92)、アドレス範囲(ビット152)およびチップ選択信号66および集積回路70へのアクセスの他の特性(ビット96)を決定するために使用される。チップ選択信号67に対応する、レジスタ87はバス負荷モード(ビット93)、アドレス範囲(ビット153)、およびチップ選択信号67および集積回路72へのアクセスの他の特性(ビット97)を決定するために使用される。
【0062】
図4に示される回路の動作につき説明する。CPU12(図1〜図3を参照)は外部バスサイクルを開始することができる。外部バスサイクルはバス60および62によってデータバス10の外部に駆動されるバスサイクルである。CPU12はアドレス値、対応するデータ値、および適切な制御信号をバス24上にドライブすることによって外部バスサイクルを開始する。比較回路101はバス24からのアドレス値およびレジスタ80からのアドレス範囲ビット150〜153を受信する。比較回路101は次に受信したアドレス値がどのアドレス範囲に関連しているかを決定する。本発明の1つの実施形態では、比較回路101はバス24からのアドレス値の少なくとも一部をレジスタ80からの各々の組のアドレス範囲ビット150〜153と比較する。アドレス範囲ビット150はアドレス範囲を特定するために任意の方法および任意の数のビットフィールドを使用できる。
【0063】
比較回路101は次に制御信号121を制御回路102に転送する。制御信号121は制御回路102に対しどのアドレス範囲、かつしたがってどのチップ選択およびレジスタ80の内のどの1つが使用されるかを指示する。制御回路102は次に制御信号118を、どのチップ選択信号が肯定されるべきかを選択するために、チップ選択発生回路104に送る。制御回路102はまたレジスタ80の内のどれが使用されるかを選択するために導体122によってレジスタ80に制御信号を送る。例えば、もし受信されたアドレス値がアドレス範囲ビット150によって特定されるアドレス範囲内にあれば、制御回路102はレジスタ84を選択しかつ導体122によって他のチップ選択制御ビット94を受信することになる。さらに、バス負荷制御ビット90が選択導体114によってバス結合回路100に与えられる。制御回路102は導体116によってバス結合回路100にタイミングまたは他の制御情報を提供することができる。
【0064】
バス負荷制御ビット90に基づき、バス結合回路100はバス24のアドレス導体110をバス60に結合するかあるいはバス62に結合するかを決定する。同様に、バス負荷制御ビット90に基づき、バス結合回路はバス24のデータ導体112をバス60に結合するかあるいはバス62に結合するかを決定する。さらに、バス負荷制御ビット90はバス結合回路100がアドレスおよびデータ値を同じバスによって(すなわち、バス60または62の内の1つに多重化して)あるいは異なるバスにより(すなわち、バス60および62の双方によって非多重化により)提供するかを決定する。
【0065】
複数のターミナル124はデータプロセッサ10の外部にバス60を提供するために使用される。複数のターミナル126はデータプロセッサ10の外部にバス62を提供するために使用される。また、複数のターミナル128はデータプロセッサ10の外部にチップ選択信号64〜67を提供するために使用される。
【0066】
本発明が特定の実施形態に関して図示されかつ説明されたが、当業者にはさらに他の変更および改善を成すことができる。したがって、この発明は示された特定の形式に制限されるものではなくかつ添付の特許請求の範囲がこの発明の範囲から離れることのないすべての変更をカバーすることが理解されるべきである。
【0067】
【発明の効果】
以上のように、本発明によれば、データ処理システムにおいて、大きなコストアップを生じることなく、バス負荷を種々のバスに均等に分配することができ、データ処理システムの性能をいっそう向上させることが可能になる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係わるデータ処理システム11を示すブロック図である。
【図2】本発明の別の実施形態に係わるデータ処理システム13を示すブロック図である。
【図3】本発明のさらに別の実施形態に係わるデータ処理システム15を示すブロック図である。
【図4】図1〜図3に示される本発明に係わるデータ処理システムのシステム統合回路22の一部を示すブロック図である。
【図5】本発明の一実施形態に係わる図4のレジスタ80を示すブロック図である。
【符号の説明】
10 データプロセッサ
11,13,15 データ処理システム
12 中央処理ユニット
22 システム統合回路
24 バス
50,55 メモリバンク
51,52,53,54,56,57,58,59 メモリ
60 アドレスバス
62 データバス
70,72 集積回路
80 レジスタ
100 バス結合回路
101 比較回路
102 制御回路
104 チップ選択発生回路
124,126,128 ターミナル
Claims (3)
- データプロセッサ(10)からアドレス信号およびデータ信号を提供する方法であって、該データプロセッサ(10)は第1のバス(60)および第2のバス(62)を有し、前記方法は、
前記データプロセッサ(10)が第1のモードにあれば、前記アドレス信号を前記第1のバス(60)によって提供しかつデータ信号を前記第2のバス(62)によって提供する段階、そして
前記データプロセッサ(10)が第2のモードにあれば、前記第1のバス(60)によってデータ信号を提供しかつ前記第2のバス(62)によってアドレス信号を提供する段階、
を具備することを特徴とするデータプロセッサ(10)からアドレス信号およびデータ信号を提供する方法。 - データプロセッサ(10)であって、
アドレス値を提供するためのアドレスバス(110)、
データ値を提供するためのデータバス(112)、
第1の複数のバスターミナル(124)、
第2の複数のバスターミナル(126)、
第1のモードの制御値を記憶するための第1の制御レジスタ部(90)、そして
前記アドレスバス(110)に、前記データバス(112)に、前記第1の複数のバスターミナル(124)に、前記第2の複数のバスターミナル(126)に、および前記第1の制御レジスタ部(90)に結合されたバス結合回路(100)であって、該バス結合回路(100)は前記第1のモード制御値が第1の値であれば前記アドレスバス(110)を前記第1の複数のバスターミナル(124)に結合しかつ前記アドレス値を前記第1の複数のバスターミナル(124)に提供しかつ前記データバス(112)を前記第2の複数のバスターミナル(126)に結合しかつ前記データ値を前記第2の複数のバスターミナル(126)に提供し、かつ前記第1のモード制御値が第2の値であれば、前記バス結合回路(100)は前記データバス(112)を前記第1の複数のバスターミナル(124)に結合しかつ前記データ値を前記第1の複数のバスターミナル(124)に提供し、かつ前記アドレスバス(110)を前記第2の複数のバスターミナル(126)に結合しかつ前記アドレス値を前記第2の複数のバスターミナル(126)に提供するもの、
を具備することを特徴とするデータプロセッサ(10)。 - 第1のバス(60)および第2のバス(62)を有するデータ処理システム(10,11)におけるアドレス値およびデータ値を提供する方法であって、
第1のアドレス範囲(150)に対応する第1のレジスタ制御フィールド(90)を提供する段階、
第2のアドレス範囲(151)に対応する第2のレジスタ制御フィールド(91)を提供する段階、
前記アドレス値の内の第1のものが前記第1のアドレス範囲(150)内にあれば、前記第1のレジスタ制御フィールド(90)によって前記データ処理システム(10,11)のバスモードを選択する段階、
前記アドレス値の内の前記第1のものが前記第2のアドレス範囲(151)内にあれば、前記第2のレジスタ制御フィールド(91)によってデータ処理システム(10,11)のバスモードを選択する段階、
前記バスモードが第1のモードとなるよう選択された場合に、前記第1のバス(60)によって前記アドレス値の内の前記最初の1つを提供しかつ前記第2のバス(62)によって前記データ値の内の最初の1つを提供する段階、
前記バスモードが第2のモードとなるよう選択された場合に、前記データ値の内の最初の1つを前記第1のバス(60)によって提供しかつ前記アドレス値の内の最初の1つを前記第2のバス(62)によって提供する段階、
前記バスモードが第3のモードとなるよう選択された場合に、前記アドレス値の内の前記第1の1つおよび前記データ値の内の前記第1の1つの双方を前記第1のバス(60)によって提供する段階、そして
前記バスモードが第4のモードとなるよう選択された場合に、前記アドレス値の内の最初の1つおよび前記データ値の内の最初の1つの双方を前記第2のバス(62)によって提供する段階、
を具備することを特徴とするデータ処理システム(10,11)におけるアドレス値およびデータ値を提供する方法。
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