JPH08287008A - データ処理システムにおけるバス負荷を分配する方法および装置 - Google Patents
データ処理システムにおけるバス負荷を分配する方法および装置Info
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- JPH08287008A JPH08287008A JP8104433A JP10443396A JPH08287008A JP H08287008 A JPH08287008 A JP H08287008A JP 8104433 A JP8104433 A JP 8104433A JP 10443396 A JP10443396 A JP 10443396A JP H08287008 A JPH08287008 A JP H08287008A
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Abstract
(57)【要約】
【課題】 データ処理システムにおいて種々のバスの間
でバス負荷を均等に分配し、高性能化を図る。 【解決手段】 アドレスおよびデータがどのようにバス
によって転送されるかを決定するバス負荷制御レジスタ
ビットフィールド９０を使用する。固定のアドレスバス
またはデータバスはない。代わりに、サイクルごとのベ
ースで、各包括的バス６０，６２はアドレスのみ、デー
タのみ、アドレスおよびデータの双方を転送し、または
アドレスもデータも転送しないよう個々にプログラムで
きる。あるいは、各バス負荷ビットフィールド９０〜９
３に対応するプログラム可能なアドレス範囲１５０〜１
５３がある。特定のアドレス範囲へのバスアクセスに対
して、対応するバス負荷ビットフィールド（例えば、９
０）がどのようにアドレスおよびデータがバス６０，６
２で転送されるかを決定するのに使用される。
でバス負荷を均等に分配し、高性能化を図る。 【解決手段】 アドレスおよびデータがどのようにバス
によって転送されるかを決定するバス負荷制御レジスタ
ビットフィールド９０を使用する。固定のアドレスバス
またはデータバスはない。代わりに、サイクルごとのベ
ースで、各包括的バス６０，６２はアドレスのみ、デー
タのみ、アドレスおよびデータの双方を転送し、または
アドレスもデータも転送しないよう個々にプログラムで
きる。あるいは、各バス負荷ビットフィールド９０〜９
３に対応するプログラム可能なアドレス範囲１５０〜１
５３がある。特定のアドレス範囲へのバスアクセスに対
して、対応するバス負荷ビットフィールド（例えば、９
０）がどのようにアドレスおよびデータがバス６０，６
２で転送されるかを決定するのに使用される。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、かつより特定的にはデータ処理シス
テムにおけるバス負荷（ｂｕｓ ｌｏａｄｉｎｇ）を分
配するための方法および装置に関する。
理システムに関し、かつより特定的にはデータ処理シス
テムにおけるバス負荷（ｂｕｓ ｌｏａｄｉｎｇ）を分
配するための方法および装置に関する。
【０００２】
【関連出願の参照】本発明は以下の米国特許出願に関連
している。すなわち、本件出願と同じ譲受人に譲渡さ
れ、１９９５年３月に出願され、代理人整理番号ＳＣ−
０２７１２Ａを有する、ウイリアム・シー・モイヤー
（ＷｉｌｌｉａｍＣ．Ｍｏｙｅｒ）により発明された、
「データプロセッサを使用してバス反射動作を行う方法
および装置（Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕ
ｓ ＴｏＰｅｒｆｏｒｍ Ｂｕｓ Ｒｅｆｌｅｃｔｉｏ
ｎ Ｏｐｅｒａｔｉｏｎ Ｕｓｉｎｇ Ａ Ｄａｔａ
Ｐｒｏｃｅｓｓｏｒ）」と題する出願。
している。すなわち、本件出願と同じ譲受人に譲渡さ
れ、１９９５年３月に出願され、代理人整理番号ＳＣ−
０２７１２Ａを有する、ウイリアム・シー・モイヤー
（ＷｉｌｌｉａｍＣ．Ｍｏｙｅｒ）により発明された、
「データプロセッサを使用してバス反射動作を行う方法
および装置（Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕ
ｓ ＴｏＰｅｒｆｏｒｍ Ｂｕｓ Ｒｅｆｌｅｃｔｉｏ
ｎ Ｏｐｅｒａｔｉｏｎ Ｕｓｉｎｇ Ａ Ｄａｔａ
Ｐｒｏｃｅｓｓｏｒ）」と題する出願。
【０００３】１９９３年１１月２９日に出願され、かつ
本件出願の譲受人に譲渡された、シリアル番号第０８／
１５８，５８４号を有する、オデド・イシェイ（Ｏｄｅ
ｄＹｉｓｈａｙ）他により発明された、「データ処理シ
ステムにおける多重化および非多重化バスサイクルを行
うための方法および装置（Ｍｅｔｈｏｄ ＡｎｄＡｐｐ
ａｒａｔｕｓ Ｆｏｒ Ｐｅｒｆｏｒｍｉｎｇ Ｍｕｌ
ｔｉｐｌｅｘｅｄａｎｄ Ｎｏｎ−ｍｕｌｔｉｐｌｅｘ
ｅｄ Ｂｕｓ Ｃｙｃｌｅｓ Ｉｎ ＡＤａｔａ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ）」と題する出願。
本件出願の譲受人に譲渡された、シリアル番号第０８／
１５８，５８４号を有する、オデド・イシェイ（Ｏｄｅ
ｄＹｉｓｈａｙ）他により発明された、「データ処理シ
ステムにおける多重化および非多重化バスサイクルを行
うための方法および装置（Ｍｅｔｈｏｄ ＡｎｄＡｐｐ
ａｒａｔｕｓ Ｆｏｒ Ｐｅｒｆｏｒｍｉｎｇ Ｍｕｌ
ｔｉｐｌｅｘｅｄａｎｄ Ｎｏｎ−ｍｕｌｔｉｐｌｅｘ
ｅｄ Ｂｕｓ Ｃｙｃｌｅｓ Ｉｎ ＡＤａｔａ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ）」と題する出願。
【０００４】１９９３年１１月２９日に出願され、かつ
本件出願と同じ譲受人に譲渡された、シリアル番号第０
８／１５８，５７５号を有する、前記オデド・イシェイ
他により発明された、「選択的にバスサイクルのアイド
ル時間を挿入するためのデータ処理システムにおける方
法および装置（Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔ
ｕｓ Ｉｎ Ａ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓ
ｙｓｔｅｍ ＦｏｒＳｅｌｅｃｔｉｖｅｌｙ Ｉｎｓｅ
ｒｔｉｎｇ Ｂｕｓ Ｃｙｃｌｅ ＩｄｌｅＴｉｍ
ｅ）」と題する出願。
本件出願と同じ譲受人に譲渡された、シリアル番号第０
８／１５８，５７５号を有する、前記オデド・イシェイ
他により発明された、「選択的にバスサイクルのアイド
ル時間を挿入するためのデータ処理システムにおける方
法および装置（Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔ
ｕｓ Ｉｎ Ａ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓ
ｙｓｔｅｍ ＦｏｒＳｅｌｅｃｔｉｖｅｌｙ Ｉｎｓｅ
ｒｔｉｎｇ Ｂｕｓ Ｃｙｃｌｅ ＩｄｌｅＴｉｍ
ｅ）」と題する出願。
【０００５】１９８９年１１月６日に出願され、かつ本
件出願と同じ譲受人に譲渡された、シリアル番号第０７
／４３２，４２３号を有する、ジェイムズ・ビー・エイ
ファート（Ｊａｍｅｓ Ｂ・Ｅｉｆｅｒｔ）他により発
明された、「チップ選択論理を備えた集積回路マイクロ
プロセッサ（Ｉｎｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔＭ
ｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ Ｃｈｉｐ Ｓ
ｅｌｅｃｔ Ｌｏｇｉｃ）」と題する出願。
件出願と同じ譲受人に譲渡された、シリアル番号第０７
／４３２，４２３号を有する、ジェイムズ・ビー・エイ
ファート（Ｊａｍｅｓ Ｂ・Ｅｉｆｅｒｔ）他により発
明された、「チップ選択論理を備えた集積回路マイクロ
プロセッサ（Ｉｎｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔＭ
ｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ Ｃｈｉｐ Ｓ
ｅｌｅｃｔ Ｌｏｇｉｃ）」と題する出願。
【０００６】１９９４年１２月２１日に出願され、シリ
アル番号第０８／３６３，４２３号を有する、リー（Ｌ
ｅ）他により発明された「制御されたバーストメモリア
クセスを備えたデータプロセッサおよびその方法（Ｄａ
ｔａ ＰｒｏｃｅｓｓｏｒＷｉｔｈ Ｃｏｎｔｒｏｌｌ
ｅｄ Ｂｕｒｓｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓｅｓ
Ａｎｄ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ）」と題する出
願。
アル番号第０８／３６３，４２３号を有する、リー（Ｌ
ｅ）他により発明された「制御されたバーストメモリア
クセスを備えたデータプロセッサおよびその方法（Ｄａ
ｔａ ＰｒｏｃｅｓｓｏｒＷｉｔｈ Ｃｏｎｔｒｏｌｌ
ｅｄ Ｂｕｒｓｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓｅｓ
Ａｎｄ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ）」と題する出
願。
【０００７】１９９４年８月３１日に出願され、シリア
ル番号第０８／２９８，８６８号を有する、前記リー他
により発明された、「パイプライン化メモリアクセスを
行うためのモジュール方式チップ選択制御回路および方
法（Ｍｏｄｕｌａｒ Ｃｈｉｐ Ｓｅｌｅｃｔ Ｃｏｎ
ｔｒｏｌ Ｃｉｒｃｕｉｔ Ａｎｄ ＭｅｔｈｏｄＦｏ
ｒ Ｐｅｒｆｏｒｍｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓｅｓ）」と題する出願。
ル番号第０８／２９８，８６８号を有する、前記リー他
により発明された、「パイプライン化メモリアクセスを
行うためのモジュール方式チップ選択制御回路および方
法（Ｍｏｄｕｌａｒ Ｃｈｉｐ Ｓｅｌｅｃｔ Ｃｏｎ
ｔｒｏｌ Ｃｉｒｃｕｉｔ Ａｎｄ ＭｅｔｈｏｄＦｏ
ｒ Ｐｅｒｆｏｒｍｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓｅｓ）」と題する出願。
【０００８】１９９４年８月３１日に出願され、シリア
ル番号第０８／２９８，８９２号を有する、前記リー他
により発明された、「プログラム可能なメモリアクセス
インタフェースタイプを備えた集積回路マイクロプロセ
ッサ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ Ｍｉｃｒ
ｏｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｉｎｔｅｒｆａ
ｃｅ Ｔｙｐｅｓ）」と題する出願。
ル番号第０８／２９８，８９２号を有する、前記リー他
により発明された、「プログラム可能なメモリアクセス
インタフェースタイプを備えた集積回路マイクロプロセ
ッサ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ Ｍｉｃｒ
ｏｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｉｎｔｅｒｆａ
ｃｅ Ｔｙｐｅｓ）」と題する出願。
【０００９】１９９４年１２月１２日に出願され、シリ
アル番号第０８／３５３，７６４号を有する、前記リー
他により発明された、「同期的にメモリをアクセスする
方法（Ｍｅｔｈｏｄ ｆｏｒ Ｓｙｎｃｈｒｏｎｏｕｓ
ｌｙ ＡｃｃｅｓｓｉｎｇＭｅｍｏｒｙ）」と題する出
願。
アル番号第０８／３５３，７６４号を有する、前記リー
他により発明された、「同期的にメモリをアクセスする
方法（Ｍｅｔｈｏｄ ｆｏｒ Ｓｙｎｃｈｒｏｎｏｕｓ
ｌｙ ＡｃｃｅｓｓｉｎｇＭｅｍｏｒｙ）」と題する出
願。
【００１０】１９９４年８月３１日に出願され、シリア
ル番号第０８／２９８，６３８号を有する、前記リー他
により発明された、「チップ選択信号を提供するための
プログラム可能なピン構成論理回路および関連する方法
（ＰｒｏｇｒａｍｍａｂｌｅＰｉｎ Ｃｏｎｆｉｇｕｒ
ａｔｉｏｎ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔ ＦｏｒＰｒ
ｏｖｉｄｉｎｇ Ａ Ｃｈｉｐ Ｓｅｌｅｃｔ Ｓｉｇ
ｎａｌ ＡｎｄＲｅｌａｔｅｄ Ｍｅｔｈｏｄ）」と題
する出願。
ル番号第０８／２９８，６３８号を有する、前記リー他
により発明された、「チップ選択信号を提供するための
プログラム可能なピン構成論理回路および関連する方法
（ＰｒｏｇｒａｍｍａｂｌｅＰｉｎ Ｃｏｎｆｉｇｕｒ
ａｔｉｏｎ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔ ＦｏｒＰｒ
ｏｖｉｄｉｎｇ Ａ Ｃｈｉｐ Ｓｅｌｅｃｔ Ｓｉｇ
ｎａｌ ＡｎｄＲｅｌａｔｅｄ Ｍｅｔｈｏｄ）」と題
する出願。
【００１１】１９９４年８月３１日に出願され、シリア
ル番号第０８／２９８，８８５号を有する、前記リー他
により発明された、「同期的にメモリをアクセスする方
法（Ｍｅｔｈｏｄ ｆｏｒ Ｓｙｎｃｈｒｏｎｏｕｓｌ
ｙ Ａｃｃｅｓｓｉｎｇ Ｍｅｍｏｒｙ）」と題する出
願。
ル番号第０８／２９８，８８５号を有する、前記リー他
により発明された、「同期的にメモリをアクセスする方
法（Ｍｅｔｈｏｄ ｆｏｒ Ｓｙｎｃｈｒｏｎｏｕｓｌ
ｙ Ａｃｃｅｓｓｉｎｇ Ｍｅｍｏｒｙ）」と題する出
願。
【００１２】
【従来の技術】データ処理システムにおけるバスに対す
る負荷（ｌｏａｄｉｎｇ）の量は該データ処理システム
の性能にとって重要なものである。大部分のデータ処理
システムはおのおののバスがドライブすることができか
つそれでもそのバスに対する必要とされる電圧およびタ
イミング仕様に適合する最大バス負荷（すなわち、最大
の抵抗および容量負荷）を有する。さらに、あるバスに
対する負荷が前記最大の規定された値より低い場合で
も、バスへの負荷がより大きくなるに応じて、バスはよ
り低速で動作する。もしデータ処理システムにおいて複
数のバスが使用されれば（例えば、別個のアドレスバス
および別個のデータバス）、一方のバスに他方のバスよ
りもずっと大きな負荷を与えないことが望ましい。
る負荷（ｌｏａｄｉｎｇ）の量は該データ処理システム
の性能にとって重要なものである。大部分のデータ処理
システムはおのおののバスがドライブすることができか
つそれでもそのバスに対する必要とされる電圧およびタ
イミング仕様に適合する最大バス負荷（すなわち、最大
の抵抗および容量負荷）を有する。さらに、あるバスに
対する負荷が前記最大の規定された値より低い場合で
も、バスへの負荷がより大きくなるに応じて、バスはよ
り低速で動作する。もしデータ処理システムにおいて複
数のバスが使用されれば（例えば、別個のアドレスバス
および別個のデータバス）、一方のバスに他方のバスよ
りもずっと大きな負荷を与えないことが望ましい。
【００１３】マイクロコンピュータ集積回路のような、
データプロセッサは広範囲の周辺装置、例えば、データ
処理システムにおけるメモリ集積回路および応用特定集
積回路（ＡＳＩＣ）とともに使用される。いくつかの周
辺装置は多重化されたアドレスおよびデータバスを使用
し、かついくつかの周辺装置は非多重化アドレスおよび
データバスを使用する。さらに、いくつかの周辺装置は
バススレイブとしてのみ作用し、一方他の周辺装置はバ
ススレイブまたはバスマスタとして作用することができ
る。
データプロセッサは広範囲の周辺装置、例えば、データ
処理システムにおけるメモリ集積回路および応用特定集
積回路（ＡＳＩＣ）とともに使用される。いくつかの周
辺装置は多重化されたアドレスおよびデータバスを使用
し、かついくつかの周辺装置は非多重化アドレスおよび
データバスを使用する。さらに、いくつかの周辺装置は
バススレイブとしてのみ作用し、一方他の周辺装置はバ
ススレイブまたはバスマスタとして作用することができ
る。
【００１４】
【発明が解決しようとする課題】データ処理システム
が、データプロセッサに結合される周辺装置の特定の構
成のためふぞろいの負荷を有するバス（例えば、アドレ
スおよびデータバス）を持つことはまれなことではな
い。従って、システムに多くのコストを加えることな
く、データ処理システムにおける種々のバスの間でバス
負荷をより均等に分配する解決方法が必要とされる。
が、データプロセッサに結合される周辺装置の特定の構
成のためふぞろいの負荷を有するバス（例えば、アドレ
スおよびデータバス）を持つことはまれなことではな
い。従って、システムに多くのコストを加えることな
く、データ処理システムにおける種々のバスの間でバス
負荷をより均等に分配する解決方法が必要とされる。
【００１５】
【課題を解決するための手段】本発明によれば、データ
プロセッサ（１０）からアドレス信号およびデータ信号
を提供する方法において、該データプロセッサ（１０）
は第１のバス（６０）および第２のバス（６２）を有
し、前記方法は、前記データプロセッサ（１０）が第１
のモードにあれば、前記アドレス信号を前記第１のバス
（６０）によって提供しかつデータ信号を前記第２のバ
ス（６２）によって提供する段階、そして前記データプ
ロセッサ（１０）が第２のモードにあれば、前記第１の
バス（６０）によってデータ信号を提供しかつ前記第２
のバス（６２）によってアドレス信号を提供する段階を
具備する。
プロセッサ（１０）からアドレス信号およびデータ信号
を提供する方法において、該データプロセッサ（１０）
は第１のバス（６０）および第２のバス（６２）を有
し、前記方法は、前記データプロセッサ（１０）が第１
のモードにあれば、前記アドレス信号を前記第１のバス
（６０）によって提供しかつデータ信号を前記第２のバ
ス（６２）によって提供する段階、そして前記データプ
ロセッサ（１０）が第２のモードにあれば、前記第１の
バス（６０）によってデータ信号を提供しかつ前記第２
のバス（６２）によってアドレス信号を提供する段階を
具備する。
【００１６】本発明によれば、データプロセッサ（１
０）において、アドレス値を提供するためのアドレスバ
ス（１１０）、データ値を提供するためのデータバス
（１１２）、第１の複数のバスターミナル（１２４）、
第２の複数のバスターミナル（１２６）、第１のモード
の制御値を記憶するための第１の制御レジスタ部（９
０）、そして前記アドレスバス（１１０）に、前記デー
タバス（１１２）に、前記第１の複数のバスターミナル
（１２４）に、前記第２の複数のバスターミナル（１２
６）に、および前記第１の制御レジスタ部（９０）に結
合されたバス結合回路（１００）であって、該バス結合
回路（１００）は前記第１のモード制御値が第１の値で
あれば前記アドレスバス（１１０）を前記第１の複数の
バスターミナル（１２４）に結合しかつ前記アドレス値
を前記第１の複数のバスターミナル（１２４）に提供し
かつ前記データバス（１１２）を前記第２の複数のバス
ターミナル（１２６）に結合しかつ前記データ値を前記
第２の複数のバスターミナル（１２６）に提供し、かつ
前記第１のモード制御値が第２の値であれば、前記バス
結合回路（１００）は前記データバス（１１２）を前記
第１の複数のバスターミナル（１２４）に結合しかつ前
記データ値を前記第１の複数のバスターミナル（１２
４）に提供し、かつ前記アドレスバス（１１０）を前記
第２の複数のバスターミナル（１２６）に結合しかつ前
記アドレス値を前記第２の複数のバスターミナル（１２
６）に提供するものを設ける。
０）において、アドレス値を提供するためのアドレスバ
ス（１１０）、データ値を提供するためのデータバス
（１１２）、第１の複数のバスターミナル（１２４）、
第２の複数のバスターミナル（１２６）、第１のモード
の制御値を記憶するための第１の制御レジスタ部（９
０）、そして前記アドレスバス（１１０）に、前記デー
タバス（１１２）に、前記第１の複数のバスターミナル
（１２４）に、前記第２の複数のバスターミナル（１２
６）に、および前記第１の制御レジスタ部（９０）に結
合されたバス結合回路（１００）であって、該バス結合
回路（１００）は前記第１のモード制御値が第１の値で
あれば前記アドレスバス（１１０）を前記第１の複数の
バスターミナル（１２４）に結合しかつ前記アドレス値
を前記第１の複数のバスターミナル（１２４）に提供し
かつ前記データバス（１１２）を前記第２の複数のバス
ターミナル（１２６）に結合しかつ前記データ値を前記
第２の複数のバスターミナル（１２６）に提供し、かつ
前記第１のモード制御値が第２の値であれば、前記バス
結合回路（１００）は前記データバス（１１２）を前記
第１の複数のバスターミナル（１２４）に結合しかつ前
記データ値を前記第１の複数のバスターミナル（１２
４）に提供し、かつ前記アドレスバス（１１０）を前記
第２の複数のバスターミナル（１２６）に結合しかつ前
記アドレス値を前記第２の複数のバスターミナル（１２
６）に提供するものを設ける。
【００１７】本発明の別の態様では、第１のバス（６
０）および第２のバス（６２）を有するデータ処理シス
テム（１０，１１）におけるアドレス値およびデータ値
を提供する方法において、第１のアドレス範囲（１５
０）に対応する第１のレジスタ制御フィールド（９０）
を提供する段階、第２のアドレス範囲（１５１）に対応
する第２のレジスタ制御フィールド（９１）を提供する
段階、前記アドレス値の内の第１のものが前記第１のア
ドレス範囲（１５０）内にあれば、前記第１のレジスタ
制御フィールド（９０）によって前記データ処理システ
ム（１０，１１）のバスモードを選択する段階、前記ア
ドレス値の内の前記第１のものが前記第２のアドレス範
囲（１５１）内にあれば、前記第２のレジスタ制御フィ
ールド（９１）によってデータ処理システム（１０，１
１）のバスモードを選択する段階、前記バスモードが第
１のモードとなるよう選択された場合に、前記第１のバ
ス（６０）によって前記アドレス値の内の前記最初の１
つを提供しかつ前記第２のバス（６２）によって前記デ
ータ値の内の最初の１つを提供する段階、前記バスモー
ドが第２のモードとなるよう選択された場合に、前記デ
ータ値の内の最初の１つを前記第１のバス（６０）によ
って提供しかつ前記アドレス値の内の最初の１つを前記
第２のバス（６２）によって提供する段階、前記バスモ
ードが第３のモードとなるよう選択された場合に、前記
アドレス値の内の前記第１の１つおよび前記データ値の
内の前記第１の１つの双方を前記第１のバス（６０）に
よって提供する段階、そして前記バスモードが第４のモ
ードとなるよう選択された場合に、前記アドレス値の内
の最初の１つおよび前記データ値の内の最初の１つの双
方を前記第２のバス（６２）によって提供する段階を設
ける。
０）および第２のバス（６２）を有するデータ処理シス
テム（１０，１１）におけるアドレス値およびデータ値
を提供する方法において、第１のアドレス範囲（１５
０）に対応する第１のレジスタ制御フィールド（９０）
を提供する段階、第２のアドレス範囲（１５１）に対応
する第２のレジスタ制御フィールド（９１）を提供する
段階、前記アドレス値の内の第１のものが前記第１のア
ドレス範囲（１５０）内にあれば、前記第１のレジスタ
制御フィールド（９０）によって前記データ処理システ
ム（１０，１１）のバスモードを選択する段階、前記ア
ドレス値の内の前記第１のものが前記第２のアドレス範
囲（１５１）内にあれば、前記第２のレジスタ制御フィ
ールド（９１）によってデータ処理システム（１０，１
１）のバスモードを選択する段階、前記バスモードが第
１のモードとなるよう選択された場合に、前記第１のバ
ス（６０）によって前記アドレス値の内の前記最初の１
つを提供しかつ前記第２のバス（６２）によって前記デ
ータ値の内の最初の１つを提供する段階、前記バスモー
ドが第２のモードとなるよう選択された場合に、前記デ
ータ値の内の最初の１つを前記第１のバス（６０）によ
って提供しかつ前記アドレス値の内の最初の１つを前記
第２のバス（６２）によって提供する段階、前記バスモ
ードが第３のモードとなるよう選択された場合に、前記
アドレス値の内の前記第１の１つおよび前記データ値の
内の前記第１の１つの双方を前記第１のバス（６０）に
よって提供する段階、そして前記バスモードが第４のモ
ードとなるよう選択された場合に、前記アドレス値の内
の最初の１つおよび前記データ値の内の最初の１つの双
方を前記第２のバス（６２）によって提供する段階を設
ける。
【００１８】
【発明の実施の形態】本発明はデータ処理システムにお
いて、該システムに多くのコストを加えることなく、種
々のバスの間のバス負荷をより均等に分配できるように
する。図４を参照すると、１つの実施形態では、本発明
はバス６０および６２に対する負荷をより均等に分配で
きるようにするため、どのようにアドレスおよびデータ
がバス６０および６２によって転送されるかを決定する
のにバス負荷制御レジスタビットフィールド９０を使用
する。固定されたアドレスバスまたはデータバスはな
い。その代わりに、動的な、サイクルごとのベースで、
おのおのの包括的なバス（ｇｅｎｅｒｉｃ ｂｕｓ）６
０，６２は、アドレスのみ、データのみ、アドレスおよ
びデータの両方を転送し、あるいはアドレスもデータも
転送しないように個々にプログラムすることができる。
さらに、制御レジスタ８０はいったんリセットからはず
れたときにのみプログラムされればよいから、何らのソ
フトウエアまたはハードウエアの変更の必要なしにバッ
ク−バックバスサイクル（ｂａｃｋ ｔｏ ｂａｃｋ
ｂｕｓ ｃｙｃｌｅｓ）はバス６０および６２を完全に
異なる構成で使用することができる。
いて、該システムに多くのコストを加えることなく、種
々のバスの間のバス負荷をより均等に分配できるように
する。図４を参照すると、１つの実施形態では、本発明
はバス６０および６２に対する負荷をより均等に分配で
きるようにするため、どのようにアドレスおよびデータ
がバス６０および６２によって転送されるかを決定する
のにバス負荷制御レジスタビットフィールド９０を使用
する。固定されたアドレスバスまたはデータバスはな
い。その代わりに、動的な、サイクルごとのベースで、
おのおのの包括的なバス（ｇｅｎｅｒｉｃ ｂｕｓ）６
０，６２は、アドレスのみ、データのみ、アドレスおよ
びデータの両方を転送し、あるいはアドレスもデータも
転送しないように個々にプログラムすることができる。
さらに、制御レジスタ８０はいったんリセットからはず
れたときにのみプログラムされればよいから、何らのソ
フトウエアまたはハードウエアの変更の必要なしにバッ
ク−バックバスサイクル（ｂａｃｋ ｔｏ ｂａｃｋ
ｂｕｓ ｃｙｃｌｅｓ）はバス６０および６２を完全に
異なる構成で使用することができる。
【００１９】図５を参照すると、本発明の１つの実施形
態では、おのおののバス負荷制御レジスタビットフィー
ルド９０〜９３に対応するプログラム可能なアドレス範
囲１５０〜１５３がある。特定のアドレス範囲へのバス
アクセスのためには、対応するバス負荷制御レジスタビ
ットフィールド（例えば、９０）が使用されてどのよう
にしてアドレスおよびデータがバス６０および６２にわ
たって転送されるかを決定する。従って、あるバス（例
えば、６０または６２）は第１のバスサイクルの間にア
ドレス値のみを転送することができ、第２のバスサイク
ルの間にデータ値のみを転送することができ、かつ第３
のバスサイクルの間にアドレス値およびデータ値の両方
を多重化された様式で転送することができる。第１、第
２および第３のバスサイクルはバック−バック方式で行
われ、バスサイクルの間に何らのレジスタまたは制御ビ
ットをプログラムする必要はないことに注意を要する。
態では、おのおののバス負荷制御レジスタビットフィー
ルド９０〜９３に対応するプログラム可能なアドレス範
囲１５０〜１５３がある。特定のアドレス範囲へのバス
アクセスのためには、対応するバス負荷制御レジスタビ
ットフィールド（例えば、９０）が使用されてどのよう
にしてアドレスおよびデータがバス６０および６２にわ
たって転送されるかを決定する。従って、あるバス（例
えば、６０または６２）は第１のバスサイクルの間にア
ドレス値のみを転送することができ、第２のバスサイク
ルの間にデータ値のみを転送することができ、かつ第３
のバスサイクルの間にアドレス値およびデータ値の両方
を多重化された様式で転送することができる。第１、第
２および第３のバスサイクルはバック−バック方式で行
われ、バスサイクルの間に何らのレジスタまたは制御ビ
ットをプログラムする必要はないことに注意を要する。
【００２０】さらに、本発明はデータプロセッサと周辺
との間に何らかの「グルー論理（ｇｌｕｅ ｌｏｇｉ
ｃ）」を加える必要なしにデータプロセッサとその関連
する周辺との間で必要とされる相互接続を最小化するた
めに利用できる。
との間に何らかの「グルー論理（ｇｌｕｅ ｌｏｇｉ
ｃ）」を加える必要なしにデータプロセッサとその関連
する周辺との間で必要とされる相互接続を最小化するた
めに利用できる。
【００２１】用語「バス」はデータ、アドレス、制御、
またはステータスのような、１つまたはそれ以上の種々
のタイプの情報を転送するのに利用できる複数の信号ま
たは導体に言及するために使用される。用語「肯定す
る」および「否定する」は信号、ステータスビット、ま
たは同様の装置を、それぞれ、その論理的に真のまたは
論理的に偽の状態にすることに言及する場合に使用され
る。もし論理的に真の状態が論理レベル“１”であれ
ば、論理的に偽の状態は論理レベル“０”である。ま
た、もし論理的に真の状態が論理レベル“０”であれ
ば、論理的に偽の状態は論理レベル“１”である。
またはステータスのような、１つまたはそれ以上の種々
のタイプの情報を転送するのに利用できる複数の信号ま
たは導体に言及するために使用される。用語「肯定す
る」および「否定する」は信号、ステータスビット、ま
たは同様の装置を、それぞれ、その論理的に真のまたは
論理的に偽の状態にすることに言及する場合に使用され
る。もし論理的に真の状態が論理レベル“１”であれ
ば、論理的に偽の状態は論理レベル“０”である。ま
た、もし論理的に真の状態が論理レベル“０”であれ
ば、論理的に偽の状態は論理レベル“１”である。
【００２２】ブラケットはバスの導体またはある値のビ
ット位置を示すために使用される。例えば、“バス６０
［０−７］”または“バス６０の導体［０−７］”はバ
ス６０の８つの下位の導体を示し、かつ“アドレスビッ
ト［０−７］”または“アドレス［０−７］”はアドレ
ス値の８つの下位ビットを示す。番号に先行する記号
“＄”はその番号が１６進またはベースが１６の形式で
表されていることを示す。番号に先行する記号“％”は
その番号がその２進または２をベースとした形式で表さ
れていることを示す。
ット位置を示すために使用される。例えば、“バス６０
［０−７］”または“バス６０の導体［０−７］”はバ
ス６０の８つの下位の導体を示し、かつ“アドレスビッ
ト［０−７］”または“アドレス［０−７］”はアドレ
ス値の８つの下位ビットを示す。番号に先行する記号
“＄”はその番号が１６進またはベースが１６の形式で
表されていることを示す。番号に先行する記号“％”は
その番号がその２進または２をベースとした形式で表さ
れていることを示す。
【００２３】図１は、データプロセッサ１０、メモリバ
ンク５０、およびメモリバンク５５を有するデータ処理
システム１１を示す。データプロセッサ１０はバス６０
および６２によってかつチップ選択導体６４によってメ
モリバンク５０に結合されている。データプロセッサ１
０はバス６０および６２によってかつチップ選択導体６
５によってメモリバンク５５に結合されている。図１〜
図４に示された本発明の実施形態はバス６０および６２
が３２ビットのバスであるものとして示しているが、本
発明の別の実施形態では各バスに任意の数の導体を使用
できる。
ンク５０、およびメモリバンク５５を有するデータ処理
システム１１を示す。データプロセッサ１０はバス６０
および６２によってかつチップ選択導体６４によってメ
モリバンク５０に結合されている。データプロセッサ１
０はバス６０および６２によってかつチップ選択導体６
５によってメモリバンク５５に結合されている。図１〜
図４に示された本発明の実施形態はバス６０および６２
が３２ビットのバスであるものとして示しているが、本
発明の別の実施形態では各バスに任意の数の導体を使用
できる。
【００２４】データプロセッサ１０はバス２４によって
双方向的に結合された中央処理ユニット（ＣＰＵ）回路
１２およびシステム統合回路（ｓｙｓｔｅｍ ｉｎｔｅ
ｇｒａｔｉｏｎ ｃｉｒｃｕｉｔｒｙ）２２を含む。メ
モリバンク５０はメモリ５１〜５４を含み、かつメモリ
バンク５５はメモリ５６〜５９を含む。本発明の１つの
実施形態では、データプロセッサ１０およびメモリ５１
〜５４および５６〜５９のおのおのは別個の集積回路に
よって構成される。本発明の別の実施形態では、データ
処理システム１１のすべては１つの集積回路によって構
成できる。本発明は単一集積回路内で、基板上の集積回
路の間で、あるいはより遠くに分散されたシステムの間
でバスの負荷をより均等に分配するために使用できる。
双方向的に結合された中央処理ユニット（ＣＰＵ）回路
１２およびシステム統合回路（ｓｙｓｔｅｍ ｉｎｔｅ
ｇｒａｔｉｏｎ ｃｉｒｃｕｉｔｒｙ）２２を含む。メ
モリバンク５０はメモリ５１〜５４を含み、かつメモリ
バンク５５はメモリ５６〜５９を含む。本発明の１つの
実施形態では、データプロセッサ１０およびメモリ５１
〜５４および５６〜５９のおのおのは別個の集積回路に
よって構成される。本発明の別の実施形態では、データ
処理システム１１のすべては１つの集積回路によって構
成できる。本発明は単一集積回路内で、基板上の集積回
路の間で、あるいはより遠くに分散されたシステムの間
でバスの負荷をより均等に分配するために使用できる。
【００２５】さらに図１を参照すると、メモリ５１はデ
ータビット［０−７］を受けるためのバス６２の導体
［０−７］に結合されたデータポートを有する。メモリ
５１はまたバス６０の導体［０−３１］に結合されたア
ドレスポートを有する。さらに、メモリ５１はチップ選
択信号を受信するために導体６４に結合されたチップ選
択入力を有する。メモリ５２はデータビット［８−１
５］を受けるためにバス６２の導体［８−１５］に結合
されたデータポートを有する。メモリ５２はまたバス６
０の導体［０−３１］に結合されたアドレスポートを有
する。さらに、メモリ５２はチップ選択信号を受けるた
めに導体６４に結合されたチップ選択入力を有する。メ
モリ５３はデータビット［１６−２３］を受けるために
バス６２の導体［１６−２３］に結合されたデータポー
トを有する。メモリ５３はまたバス６０の導体［０−３
１］に結合されたアドレスポートを有する。さらに、メ
モリ５３はチップ選択信号を受けるために導体６４に結
合されたチップ選択入力を有する。また、メモリ５４は
データビット［２４−３１］を受けるためにバス６２の
導体［２４−３１］に結合されたデータポートを有す
る。メモリ５４はまたバス６０の導体［０−３１］に結
合されたアドレスポートを有する。さらに、メモリ５４
はチップ選択信号を受けるために導体６４に結合された
チップ選択入力を有する。
ータビット［０−７］を受けるためのバス６２の導体
［０−７］に結合されたデータポートを有する。メモリ
５１はまたバス６０の導体［０−３１］に結合されたア
ドレスポートを有する。さらに、メモリ５１はチップ選
択信号を受信するために導体６４に結合されたチップ選
択入力を有する。メモリ５２はデータビット［８−１
５］を受けるためにバス６２の導体［８−１５］に結合
されたデータポートを有する。メモリ５２はまたバス６
０の導体［０−３１］に結合されたアドレスポートを有
する。さらに、メモリ５２はチップ選択信号を受けるた
めに導体６４に結合されたチップ選択入力を有する。メ
モリ５３はデータビット［１６−２３］を受けるために
バス６２の導体［１６−２３］に結合されたデータポー
トを有する。メモリ５３はまたバス６０の導体［０−３
１］に結合されたアドレスポートを有する。さらに、メ
モリ５３はチップ選択信号を受けるために導体６４に結
合されたチップ選択入力を有する。また、メモリ５４は
データビット［２４−３１］を受けるためにバス６２の
導体［２４−３１］に結合されたデータポートを有す
る。メモリ５４はまたバス６０の導体［０−３１］に結
合されたアドレスポートを有する。さらに、メモリ５４
はチップ選択信号を受けるために導体６４に結合された
チップ選択入力を有する。
【００２６】同様に、メモリ５６はデータビット［０−
７］を受けるためにバス６２の導体［０−７］に結合さ
れたデータポートを有する。メモリ５６はまたバス６０
の導体［０−３１］に結合されたアドレスポートを有す
る。さらに、メモリ５６はチップ選択信号を受けるため
に導体６５に結合されたチップ選択入力を有する。メモ
リ５７はデータビット［８−１５］を受けるためにバス
６２の導体［８−１５］に結合されたデータポートを有
する。メモリ５７はまたバス６０の導体［０−３１］に
結合されたアドレスポートを有する。さらに、メモリ５
７はチップ選択信号を受けるために導体６５に結合され
たチップ選択入力を有する。メモリ５８はデータビット
［１６−２３］を受けるためにバス６２の導体［１６−
２３］に結合されたデータポートを有する。メモリ５８
はまたバス６０の導体［０−３１］に結合されたアドレ
スポートを有する。さらに、メモリ５８はチップ選択信
号を受けるために導体６５に結合されたチップ選択入力
を有する。また、メモリ５９はデータビット［２４−３
１］を受けるためにバス６２の導体［２４−３１］に結
合されたデータポートを有する。メモリ５９はまたバス
６０の導体［０−３１］に結合されたアドレスポートを
有する。さらに、メモリ５９はチップ選択信号を受ける
ために導体６５に結合されたチップ選択入力を有する。
７］を受けるためにバス６２の導体［０−７］に結合さ
れたデータポートを有する。メモリ５６はまたバス６０
の導体［０−３１］に結合されたアドレスポートを有す
る。さらに、メモリ５６はチップ選択信号を受けるため
に導体６５に結合されたチップ選択入力を有する。メモ
リ５７はデータビット［８−１５］を受けるためにバス
６２の導体［８−１５］に結合されたデータポートを有
する。メモリ５７はまたバス６０の導体［０−３１］に
結合されたアドレスポートを有する。さらに、メモリ５
７はチップ選択信号を受けるために導体６５に結合され
たチップ選択入力を有する。メモリ５８はデータビット
［１６−２３］を受けるためにバス６２の導体［１６−
２３］に結合されたデータポートを有する。メモリ５８
はまたバス６０の導体［０−３１］に結合されたアドレ
スポートを有する。さらに、メモリ５８はチップ選択信
号を受けるために導体６５に結合されたチップ選択入力
を有する。また、メモリ５９はデータビット［２４−３
１］を受けるためにバス６２の導体［２４−３１］に結
合されたデータポートを有する。メモリ５９はまたバス
６０の導体［０−３１］に結合されたアドレスポートを
有する。さらに、メモリ５９はチップ選択信号を受ける
ために導体６５に結合されたチップ選択入力を有する。
【００２７】次に図２を参照すると、図２はデータプロ
セッサ１０、メモリバンク５０、およびメモリバンク５
５を有するデータ処理システム１３を示している。デー
タプロセッサ１０はバス６０および６２によってかつチ
ップ選択導体６４によってメモリバンク５０に結合され
ている。データプロセッサ１０はバス６０および６２に
よってかつチップ選択導体６５によってメモリバンク５
５に結合されている。
セッサ１０、メモリバンク５０、およびメモリバンク５
５を有するデータ処理システム１３を示している。デー
タプロセッサ１０はバス６０および６２によってかつチ
ップ選択導体６４によってメモリバンク５０に結合され
ている。データプロセッサ１０はバス６０および６２に
よってかつチップ選択導体６５によってメモリバンク５
５に結合されている。
【００２８】データプロセッサ１０はバス２４によって
双方向的に結合された中央処理ユニット（ＣＰＵ）回路
１２およびシステム統合回路２２を含む。メモリバンク
５０はメモリ５１〜５４を含み、かつメモリバンク５５
はメモリ５６〜５９を含む。本発明の１つの実施形態で
は、データプロセッサ１０およびメモリ５１〜５４およ
び５６〜５９のおのおのは別個の集積回路によって構成
される。本発明の別の実施形態では、データ処理システ
ム１３のすべては１つの集積回路によって構成できる。
本発明は単一の集積回路内で、基板上の集積回路の間
で、またはより遠くに分散されたシステムの間でバスの
負荷をより均等に分配するために使用できる。
双方向的に結合された中央処理ユニット（ＣＰＵ）回路
１２およびシステム統合回路２２を含む。メモリバンク
５０はメモリ５１〜５４を含み、かつメモリバンク５５
はメモリ５６〜５９を含む。本発明の１つの実施形態で
は、データプロセッサ１０およびメモリ５１〜５４およ
び５６〜５９のおのおのは別個の集積回路によって構成
される。本発明の別の実施形態では、データ処理システ
ム１３のすべては１つの集積回路によって構成できる。
本発明は単一の集積回路内で、基板上の集積回路の間
で、またはより遠くに分散されたシステムの間でバスの
負荷をより均等に分配するために使用できる。
【００２９】図２のメモリバンク５０は図１のメモリバ
ンク５０と同様にバス６０および６２に結合されてい
る。メモリ５１はデータビット［０−７］を受信するた
めにバス６２の導体［０−７］に結合されたデータポー
トを有する。メモリ５１はまたバス６０の導体［０−３
１］に結合されたアドレスポートを有する。さらに、メ
モリ５１はチップ選択信号を受けるために導体６４に結
合されたチップ選択入力を有する。メモリ５２はデータ
ビット［８−１５］を受けるためにバス６２の導体［８
−１５］に結合されたデータポートを有する。メモリ５
２はまたバス６０の導体［０−３１］に結合されたアド
レスポートを有する。さらに、メモリ５２はチップ選択
信号を受けるために導体６４に結合されたチップ選択入
力を有する。メモリ５３はデータビット［１６−２３］
を受けるためにバス６２の導体［１６−２３］に結合さ
れたデータポートを有する。メモリ５３はまたバス６０
の導体［０−３１］に結合されたアドレスポートを有す
る。さらに、メモリ５３はチップ選択信号を受けるため
に導体６４に結合されたチップ選択入力を有する。ま
た、メモリ５４はデータビット［２４−３１］を受ける
ためにバス６２の導体［２４−３１］に結合されたデー
タポートを有する。メモリ５４はまたバス６０の導体
［０−３１］に結合されたアドレスポートを有する。さ
らに、メモリ５４はチップ選択信号を受けるために導体
６４に結合されたチップ選択入力を有する。
ンク５０と同様にバス６０および６２に結合されてい
る。メモリ５１はデータビット［０−７］を受信するた
めにバス６２の導体［０−７］に結合されたデータポー
トを有する。メモリ５１はまたバス６０の導体［０−３
１］に結合されたアドレスポートを有する。さらに、メ
モリ５１はチップ選択信号を受けるために導体６４に結
合されたチップ選択入力を有する。メモリ５２はデータ
ビット［８−１５］を受けるためにバス６２の導体［８
−１５］に結合されたデータポートを有する。メモリ５
２はまたバス６０の導体［０−３１］に結合されたアド
レスポートを有する。さらに、メモリ５２はチップ選択
信号を受けるために導体６４に結合されたチップ選択入
力を有する。メモリ５３はデータビット［１６−２３］
を受けるためにバス６２の導体［１６−２３］に結合さ
れたデータポートを有する。メモリ５３はまたバス６０
の導体［０−３１］に結合されたアドレスポートを有す
る。さらに、メモリ５３はチップ選択信号を受けるため
に導体６４に結合されたチップ選択入力を有する。ま
た、メモリ５４はデータビット［２４−３１］を受ける
ためにバス６２の導体［２４−３１］に結合されたデー
タポートを有する。メモリ５４はまたバス６０の導体
［０−３１］に結合されたアドレスポートを有する。さ
らに、メモリ５４はチップ選択信号を受けるために導体
６４に結合されたチップ選択入力を有する。
【００３０】図２のメモリバンク５５は図１のメモリバ
ンク５５と異なる様式でバス６０および６２に結合され
ていることに注目すべきである。図１では、メモリ５６
〜５９のデータポートはバス６２に結合されており、一
方メモリ５６〜５９のアドレスポートはバス６０に結合
されている。しかしながら、図２においては、バス６０
およびバス６２の役割は逆になっている。図２では、メ
モリ５６〜５９のデータポートはバス６０に結合され、
一方メモリ５６〜５９のアドレスポートはバス６２に結
合されている。従って、データ処理システム１３におい
ては、バス６０はアドレス値およびデータ値の双方、す
なわちアドレスビット［０−３１］およびデータビット
［０−３１］を転送する。
ンク５５と異なる様式でバス６０および６２に結合され
ていることに注目すべきである。図１では、メモリ５６
〜５９のデータポートはバス６２に結合されており、一
方メモリ５６〜５９のアドレスポートはバス６０に結合
されている。しかしながら、図２においては、バス６０
およびバス６２の役割は逆になっている。図２では、メ
モリ５６〜５９のデータポートはバス６０に結合され、
一方メモリ５６〜５９のアドレスポートはバス６２に結
合されている。従って、データ処理システム１３におい
ては、バス６０はアドレス値およびデータ値の双方、す
なわちアドレスビット［０−３１］およびデータビット
［０−３１］を転送する。
【００３１】さらに図２を参照すると、メモリ５６はデ
ータビット［０−７］を受けるためにバス６０の導体
［０−７］に結合されたデータポートを有する。メモリ
５６はまたバス６２の導体［０−３１］に結合されたア
ドレスポートを有する。さらに、メモリ５６はチップ選
択信号を受けるために導体６５に結合されたチップ選択
入力を有する。メモリ５７はデータビット［８−１５］
を受けるためにバス６０の導体［８−１５］に結合され
たデータポートを有する。メモリ５７はまたバス６２の
導体［０−３１］に結合されたアドレスポートを有す
る。さらに、メモリ５７はチップ選択信号を受けるため
に導体６５に結合されたチップ選択入力を有する。メモ
リ５８はデータビット［１６−２３］を受けるためにバ
ス６０の導体［１６−２３］に結合されたデータポート
を有する。メモリ５８はまたバス６２の導体［０−３
１］に結合されたアドレスポートを有する。さらに、メ
モリ５８はチップ選択信号を受けるために導体６５に結
合されたチップ選択入力を有する。また、メモリ５９は
データビット［２４−３１］を受けるためにバス６０の
導体［２４−３１］に結合されたデータポートを有す
る。メモリ５９はまたバス６２の導体［０−３１］に結
合されたアドレスポートを有する。さらに、メモリ５９
はチップ選択信号を受けるために導体６５に結合された
チップ選択入力を有する。
ータビット［０−７］を受けるためにバス６０の導体
［０−７］に結合されたデータポートを有する。メモリ
５６はまたバス６２の導体［０−３１］に結合されたア
ドレスポートを有する。さらに、メモリ５６はチップ選
択信号を受けるために導体６５に結合されたチップ選択
入力を有する。メモリ５７はデータビット［８−１５］
を受けるためにバス６０の導体［８−１５］に結合され
たデータポートを有する。メモリ５７はまたバス６２の
導体［０−３１］に結合されたアドレスポートを有す
る。さらに、メモリ５７はチップ選択信号を受けるため
に導体６５に結合されたチップ選択入力を有する。メモ
リ５８はデータビット［１６−２３］を受けるためにバ
ス６０の導体［１６−２３］に結合されたデータポート
を有する。メモリ５８はまたバス６２の導体［０−３
１］に結合されたアドレスポートを有する。さらに、メ
モリ５８はチップ選択信号を受けるために導体６５に結
合されたチップ選択入力を有する。また、メモリ５９は
データビット［２４−３１］を受けるためにバス６０の
導体［２４−３１］に結合されたデータポートを有す
る。メモリ５９はまたバス６２の導体［０−３１］に結
合されたアドレスポートを有する。さらに、メモリ５９
はチップ選択信号を受けるために導体６５に結合された
チップ選択入力を有する。
【００３２】次に図３を参照すると、図３はデータプロ
セッサ１０、メモリバンク５０、メモリバンク５５、集
積回路７０、および集積回路７２を有するデータ処理シ
ステム１５を示している。図３のメモリバンク５０およ
び５５はバス６０および６２、およびチップ選択導体６
４〜６５に図２において図示しかつ上で説明したのとま
ったく同様に結合されている。
セッサ１０、メモリバンク５０、メモリバンク５５、集
積回路７０、および集積回路７２を有するデータ処理シ
ステム１５を示している。図３のメモリバンク５０およ
び５５はバス６０および６２、およびチップ選択導体６
４〜６５に図２において図示しかつ上で説明したのとま
ったく同様に結合されている。
【００３３】データプロセッサ１０はバス６０および６
２によりかつチップ選択導体６４によりメモリバンク５
０に結合されている。データプロセッサ１０はバス６０
および６２によりかつチップ選択導体６５によりメモリ
バンク５５に結合されている。データプロセッサ１０は
バス６０によりかつチップ選択導体６６により集積回路
７０に結合されている。集積回路７０の多重化されたア
ドレス／データポートはバス６０によってアドレスおよ
びデータ値の双方を通信する。集積回路７０はバス６２
には結合されておらずかつバス６２によって何らのアド
レスまたはデータ値をも受信しない。データプロセッサ
１０はバス６２によってかつチップ選択導体６７によっ
て集積回路７２に結合されている。集積回路７２の多重
化されたアドレス／データポートはバス６２によってア
ドレスおよびデータ値の双方を通信する。集積回路７０
はバス６０には結合されておらずかつバス６０によって
アドレスまたはデータ値を受信しない。
２によりかつチップ選択導体６４によりメモリバンク５
０に結合されている。データプロセッサ１０はバス６０
および６２によりかつチップ選択導体６５によりメモリ
バンク５５に結合されている。データプロセッサ１０は
バス６０によりかつチップ選択導体６６により集積回路
７０に結合されている。集積回路７０の多重化されたア
ドレス／データポートはバス６０によってアドレスおよ
びデータ値の双方を通信する。集積回路７０はバス６２
には結合されておらずかつバス６２によって何らのアド
レスまたはデータ値をも受信しない。データプロセッサ
１０はバス６２によってかつチップ選択導体６７によっ
て集積回路７２に結合されている。集積回路７２の多重
化されたアドレス／データポートはバス６２によってア
ドレスおよびデータ値の双方を通信する。集積回路７０
はバス６０には結合されておらずかつバス６０によって
アドレスまたはデータ値を受信しない。
【００３４】データプロセッサ１０はバス２４によって
双方向的に結合された中央処理ユニット（ＣＰＵ）回路
１２およびシステム統合回路２２を含む。メモリバンク
５０はメモリ５１〜５４を含み、かつメモリバンク５５
はメモリ５６〜５９を含む。本発明の１つの実施形態で
は、データプロセッサ１０およびメモリ５１〜５４およ
び５６〜５９のそれぞれを別個の集積回路によって構成
する。本発明の別の実施形態では、データ処理システム
１５のすべては１つの集積回路上に構成することができ
る。本発明は単一の集積回路内で、基板上の集積回路の
間で、またはより遠くに分散されたシステムの間でバス
の負荷をより均等に分配するために使用できる。
双方向的に結合された中央処理ユニット（ＣＰＵ）回路
１２およびシステム統合回路２２を含む。メモリバンク
５０はメモリ５１〜５４を含み、かつメモリバンク５５
はメモリ５６〜５９を含む。本発明の１つの実施形態で
は、データプロセッサ１０およびメモリ５１〜５４およ
び５６〜５９のそれぞれを別個の集積回路によって構成
する。本発明の別の実施形態では、データ処理システム
１５のすべては１つの集積回路上に構成することができ
る。本発明は単一の集積回路内で、基板上の集積回路の
間で、またはより遠くに分散されたシステムの間でバス
の負荷をより均等に分配するために使用できる。
【００３５】図１〜図３を参照すると、本発明のいくつ
かの実施形態においては、データプロセッサ１０は単一
の集積回路上に形成される。いくつかの実施形態では、
データプロセッサ１０は単一チップのマイクロコントロ
ーラである。別の実施形態では、データプロセッサ１０
は任意の形式の電気回路を使用して構成できる。メモリ
５１〜５４および５６〜５９は任意の形式のメモリでよ
い。データ処理システム１１，１３および１５の別の実
施形態では、より多くの、より少ない、あるいは異なる
周辺装置（５１〜５４，５６〜５９，７０および７２）
を含むことができる。さらに、バス６０および６２は３
２ビットのバスとして図示されているが、本発明の別の
実施形態ではバス６０および６２において任意の数のビ
ットを使用することができる。
かの実施形態においては、データプロセッサ１０は単一
の集積回路上に形成される。いくつかの実施形態では、
データプロセッサ１０は単一チップのマイクロコントロ
ーラである。別の実施形態では、データプロセッサ１０
は任意の形式の電気回路を使用して構成できる。メモリ
５１〜５４および５６〜５９は任意の形式のメモリでよ
い。データ処理システム１１，１３および１５の別の実
施形態では、より多くの、より少ない、あるいは異なる
周辺装置（５１〜５４，５６〜５９，７０および７２）
を含むことができる。さらに、バス６０および６２は３
２ビットのバスとして図示されているが、本発明の別の
実施形態ではバス６０および６２において任意の数のビ
ットを使用することができる。
【００３６】次に図４を参照すると、図４は本発明の１
つの実施形態に係わる図１〜図３のシステム統合回路２
２の一部を示す。システム統合回路２２はレジスタ８
０、バス結合回路１００、比較回路１０１、制御回路１
０２、チップ選択発生回路１０４、ターミナル１２４、
ターミナル１２６、およびターミナル１２８を含む。バ
ス２４は双方向的にアドレス、データおよび制御情報を
転送する。アドレスバス１１０はアドレスビット［０−
３１］を提供するバス２４の部分であり、データバス１
１２はデータビット［０−３１］を提供するバス２４の
部分であり、かつバス２４の制御部分は制御回路１０２
に与えられる。本発明のいくつかの実施形態では、制御
回路１０２は１つまたはそれ以上のターミナル（図示せ
ず）によってデータプロセッサ１０の外部に外部バスサ
イクル制御信号（例えば、アドレスストローブ、データ
ストローブ、書込みイネーブル、コラムアドレスストロ
ーブ、ローアドレスストローブ、読出し／書込み、その
他）を提供することができる。バス２４はＣＰＵ１２が
レジスタ８０に対し読出しおよび書込みアクセスを行う
ためにレジスタ８０に結合されている。バス２４は制御
情報を提供しかつ受信するために制御回路１０２に結合
されている。バス２４はアドレスビット［０−３１］お
よびデータビット［０−３１］を通信するためにアドレ
スバス１１０およびデータバス１１２によってバス結合
回路１００に結合されている。また、バス２４はアドレ
スビット［０−３１］の少なくとも一部を提供するため
に比較回路１０１に結合されている。
つの実施形態に係わる図１〜図３のシステム統合回路２
２の一部を示す。システム統合回路２２はレジスタ８
０、バス結合回路１００、比較回路１０１、制御回路１
０２、チップ選択発生回路１０４、ターミナル１２４、
ターミナル１２６、およびターミナル１２８を含む。バ
ス２４は双方向的にアドレス、データおよび制御情報を
転送する。アドレスバス１１０はアドレスビット［０−
３１］を提供するバス２４の部分であり、データバス１
１２はデータビット［０−３１］を提供するバス２４の
部分であり、かつバス２４の制御部分は制御回路１０２
に与えられる。本発明のいくつかの実施形態では、制御
回路１０２は１つまたはそれ以上のターミナル（図示せ
ず）によってデータプロセッサ１０の外部に外部バスサ
イクル制御信号（例えば、アドレスストローブ、データ
ストローブ、書込みイネーブル、コラムアドレスストロ
ーブ、ローアドレスストローブ、読出し／書込み、その
他）を提供することができる。バス２４はＣＰＵ１２が
レジスタ８０に対し読出しおよび書込みアクセスを行う
ためにレジスタ８０に結合されている。バス２４は制御
情報を提供しかつ受信するために制御回路１０２に結合
されている。バス２４はアドレスビット［０−３１］お
よびデータビット［０−３１］を通信するためにアドレ
スバス１１０およびデータバス１１２によってバス結合
回路１００に結合されている。また、バス２４はアドレ
スビット［０−３１］の少なくとも一部を提供するため
に比較回路１０１に結合されている。
【００３７】レジスタ８０はレジスタ８４を含む。レジ
スタ８４はバス負荷制御ビット９０、アドレス範囲ビッ
ト１５０、および他のチップ選択制御ビット９４を含
む。バス負荷制御ビット９０は導体１１４によってバス
結合回路１００に提供される。比較回路１０１はアドレ
ス範囲ビット１５０、および多分他のチップ選択制御ビ
ット９４の内の１つまたはそれ以上を受けるためにレジ
スタ８０に結合されている。比較回路１０１は導体１２
１によって制御回路１０２に比較結果信号を提供する。
制御回路１０２は導体１１６によってバス結合回路１０
０に制御信号を提供し、かつ制御回路１０２は導体１１
８によってチップ選択発生回路１０４に制御信号を提供
する。制御回路１０２はレジスタ８０に双方向的に結合
されている。本発明の１つの実施形態では、制御回路１
０２は他のチップ選択制御ビット９４から制御ビットを
受信しかつ他のチップ選択制御ビット９４に対しステー
タス情報を提供し戻す。本発明の別の実施形態では、制
御回路１０２およびバス結合回路１００の機能は１つの
回路に結合することができる。
スタ８４はバス負荷制御ビット９０、アドレス範囲ビッ
ト１５０、および他のチップ選択制御ビット９４を含
む。バス負荷制御ビット９０は導体１１４によってバス
結合回路１００に提供される。比較回路１０１はアドレ
ス範囲ビット１５０、および多分他のチップ選択制御ビ
ット９４の内の１つまたはそれ以上を受けるためにレジ
スタ８０に結合されている。比較回路１０１は導体１２
１によって制御回路１０２に比較結果信号を提供する。
制御回路１０２は導体１１６によってバス結合回路１０
０に制御信号を提供し、かつ制御回路１０２は導体１１
８によってチップ選択発生回路１０４に制御信号を提供
する。制御回路１０２はレジスタ８０に双方向的に結合
されている。本発明の１つの実施形態では、制御回路１
０２は他のチップ選択制御ビット９４から制御ビットを
受信しかつ他のチップ選択制御ビット９４に対しステー
タス情報を提供し戻す。本発明の別の実施形態では、制
御回路１０２およびバス結合回路１００の機能は１つの
回路に結合することができる。
【００３８】バス結合回路１００はバス６０によって双
方向的にターミナル１２４に結合されている。バス結合
回路１００はバス６２によって双方向的にターミナル１
２６に結合されている。チップ選択発生回路１０４はチ
ップ選択導体６４〜６７によってターミナル１２８に双
方向的に結合されている。複数のターミナル１２４はデ
ータプロセッサ１０の外部にバス６０を提供するために
使用される。複数のターミナル１２６はデータプロセッ
サ１０の外部にバス６２を提供するために使用される。
また、複数のターミナル１２８はデータプロセッサ１０
の外部にチップ選択信号６４〜６７を提供するために使
用される。
方向的にターミナル１２４に結合されている。バス結合
回路１００はバス６２によって双方向的にターミナル１
２６に結合されている。チップ選択発生回路１０４はチ
ップ選択導体６４〜６７によってターミナル１２８に双
方向的に結合されている。複数のターミナル１２４はデ
ータプロセッサ１０の外部にバス６０を提供するために
使用される。複数のターミナル１２６はデータプロセッ
サ１０の外部にバス６２を提供するために使用される。
また、複数のターミナル１２８はデータプロセッサ１０
の外部にチップ選択信号６４〜６７を提供するために使
用される。
【００３９】集積回路ターミナル１２４，１２６および
１２８はデータプロセッサ１０にまたはデータプロセッ
サ１０から電気的信号が転送できるようにする任意の形
式の装置とすることができる。例えば、集積回路ターミ
ナル１２４，１２６および１２８は集積回路ピン、はん
だバンプ、ワイヤ導体、その他とすることができる。
１２８はデータプロセッサ１０にまたはデータプロセッ
サ１０から電気的信号が転送できるようにする任意の形
式の装置とすることができる。例えば、集積回路ターミ
ナル１２４，１２６および１２８は集積回路ピン、はん
だバンプ、ワイヤ導体、その他とすることができる。
【００４０】次に図５を参照すると、図５は本発明の１
実施形態に係わる図４のレジスタ８０を示す。本発明の
１実施形態では、レジスタ８０はレジスタ８４、レジス
タ８５、レジスタ８６およびレジスタ８７を含む。レジ
スタ８４〜８７のおのおのは、それぞれ、前記チップ選
択信号６４〜６７の１つに対応する。レジスタ８４はバ
ス負荷制御ビット９０、アドレス範囲ビット１５０、お
よび他のチップ選択制御ビット９４を含む。レジスタ８
５はバス負荷制御ビット９１、アドレス範囲ビット１５
１、および他のチップ選択制御ビット９５を含む。レジ
スタ８６はバス負荷制御ビット９２、アドレス範囲ビッ
ト１５２、および他のチップ選択制御ビット９６を含
む。また、レジスタ８７はバス負荷制御ビット９３、ア
ドレス範囲ビット１５３、および他のチップ選択制御ビ
ット９７を含む。バス負荷制御ビット９０〜９３は導体
１１４によってバス結合回路１００に提供される。比較
回路１０１は前記アドレス範囲ビット１５０および多分
前記他のチップ選択制御ビット９４の内の１つまたはそ
れ以上を受けるためにレジスタ８０に結合されている。
制御回路１０２は双方向的にレジスタ８４〜８７に結合
されている。本発明の１つの実施形態では、制御回路１
０２は他のチップ選択制御ビット９４〜９７から制御ビ
ットを受信しかつ他のチップ選択制御ビット９４〜９７
にステータス情報を提供し戻す。
実施形態に係わる図４のレジスタ８０を示す。本発明の
１実施形態では、レジスタ８０はレジスタ８４、レジス
タ８５、レジスタ８６およびレジスタ８７を含む。レジ
スタ８４〜８７のおのおのは、それぞれ、前記チップ選
択信号６４〜６７の１つに対応する。レジスタ８４はバ
ス負荷制御ビット９０、アドレス範囲ビット１５０、お
よび他のチップ選択制御ビット９４を含む。レジスタ８
５はバス負荷制御ビット９１、アドレス範囲ビット１５
１、および他のチップ選択制御ビット９５を含む。レジ
スタ８６はバス負荷制御ビット９２、アドレス範囲ビッ
ト１５２、および他のチップ選択制御ビット９６を含
む。また、レジスタ８７はバス負荷制御ビット９３、ア
ドレス範囲ビット１５３、および他のチップ選択制御ビ
ット９７を含む。バス負荷制御ビット９０〜９３は導体
１１４によってバス結合回路１００に提供される。比較
回路１０１は前記アドレス範囲ビット１５０および多分
前記他のチップ選択制御ビット９４の内の１つまたはそ
れ以上を受けるためにレジスタ８０に結合されている。
制御回路１０２は双方向的にレジスタ８４〜８７に結合
されている。本発明の１つの実施形態では、制御回路１
０２は他のチップ選択制御ビット９４〜９７から制御ビ
ットを受信しかつ他のチップ選択制御ビット９４〜９７
にステータス情報を提供し戻す。
【００４１】本発明の１つの実施形態では、レジスタ８
０はおのおのが制御またはステータス値を記憶するため
の記憶回路を含む、いくつかのレジスタビットフィール
ド９０〜９３，１５０〜１５３および９４〜９７を含
む。図４に示されるレジスタ８４は少なくとも３つのレ
ジスタフィールド（９０，１５０および９４）を含む
が、本発明の別の実施形態ではより多くの、より少な
い、または異なるレジスタビットフィールドを使用する
ことができ、かつおのおののレジスタビットフィールド
は制御、ステータス、または制御およびステータスの両
方のために使用できる。さらに、本発明の別の実施形態
ではビットフィールド９０〜９３，１５０〜１５３およ
び９４〜９７を１つまたはそれ以上の別個のレジスタに
配置することができる。また、本発明の異なる実施形態
では図５に示されるレジスタビットフィールド９０〜９
３，１５０〜１５３および９４〜９７のおのおのに対し
任意の数のビットを含むようにすることができる。本発
明のいくつかの実施形態では、前記レジスタビットフィ
ールドの内の１つまたはそれ以上の制御機能をより少な
いレジスタビットフィールドに組合わせかつ符号化する
ことができる。
０はおのおのが制御またはステータス値を記憶するため
の記憶回路を含む、いくつかのレジスタビットフィール
ド９０〜９３，１５０〜１５３および９４〜９７を含
む。図４に示されるレジスタ８４は少なくとも３つのレ
ジスタフィールド（９０，１５０および９４）を含む
が、本発明の別の実施形態ではより多くの、より少な
い、または異なるレジスタビットフィールドを使用する
ことができ、かつおのおののレジスタビットフィールド
は制御、ステータス、または制御およびステータスの両
方のために使用できる。さらに、本発明の別の実施形態
ではビットフィールド９０〜９３，１５０〜１５３およ
び９４〜９７を１つまたはそれ以上の別個のレジスタに
配置することができる。また、本発明の異なる実施形態
では図５に示されるレジスタビットフィールド９０〜９
３，１５０〜１５３および９４〜９７のおのおのに対し
任意の数のビットを含むようにすることができる。本発
明のいくつかの実施形態では、前記レジスタビットフィ
ールドの内の１つまたはそれ以上の制御機能をより少な
いレジスタビットフィールドに組合わせかつ符号化する
ことができる。
【００４２】次に、本発明の動作につき説明する。図１
〜図３は、それぞれ、３つの異なるデータ処理システム
１１，１３および１５を示す。データ処理システム１
１，１３および１５はすべて同じデータプロセッサ１０
および同じメモリバンク５０および５５を含む。データ
処理システム１５（図３を参照）はまた集積回路７０お
よび７２を含み、これらの集積回路の各々は単一の多重
化されたアドレス／データバスを必要とする。図１、図
２および図３の間の主な相違は周辺装置（例えば、メモ
リ５１〜５４および５６〜５９）がデータプロセッサ１
０に結合される様式、およびバス負荷制御ビット（例え
ば、図４の９０を参照）によって選択されるバス負荷モ
ードにある。レジスタ８０のビットはＣＰＵ１２からの
書込みアクセスによってプログラムできる。本発明の別
の実施形態では、レジスタ８０のビットは他のバスマス
タ（例えば、図５の集積回路７０）によってプログラム
することもできる。
〜図３は、それぞれ、３つの異なるデータ処理システム
１１，１３および１５を示す。データ処理システム１
１，１３および１５はすべて同じデータプロセッサ１０
および同じメモリバンク５０および５５を含む。データ
処理システム１５（図３を参照）はまた集積回路７０お
よび７２を含み、これらの集積回路の各々は単一の多重
化されたアドレス／データバスを必要とする。図１、図
２および図３の間の主な相違は周辺装置（例えば、メモ
リ５１〜５４および５６〜５９）がデータプロセッサ１
０に結合される様式、およびバス負荷制御ビット（例え
ば、図４の９０を参照）によって選択されるバス負荷モ
ードにある。レジスタ８０のビットはＣＰＵ１２からの
書込みアクセスによってプログラムできる。本発明の別
の実施形態では、レジスタ８０のビットは他のバスマス
タ（例えば、図５の集積回路７０）によってプログラム
することもできる。
【００４３】バス負荷制御ビット９０〜９３（図５を参
照）は次のようにしてバス負荷モードを選択する。
照）は次のようにしてバス負荷モードを選択する。
【００４４】〈バス負荷制御ビット（ＢＬ）９０〉 （バスサイクルに対するアドレスがアドレス範囲ビット
１５０によって規定されるアドレス範囲内にあれば使用
される） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
１５０によって規定されるアドレス範囲内にあれば使用
される） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
【００４５】〈バス負荷制御ビット（ＢＬ）９１〉 （バスサイクルに対するアドレスがアドレス範囲ビット
１５１で規定されるアドレス範囲内にあれば使用され
る） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
１５１で規定されるアドレス範囲内にあれば使用され
る） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
【００４６】〈バス負荷制御ビット（ＢＬ）９２〉 （バスサイクルに対するアドレスがアドレス範囲ビット
１５２によって規定されるアドレス範囲内にあれば使用
される） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
１５２によって規定されるアドレス範囲内にあれば使用
される） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
【００４７】〈バス負荷制御ビット（ＢＬ）９３〉 （バスサイクルに対するアドレスがアドレス範囲ビット
１５３によって規定されるアドレス範囲内にあれば使用
される） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
１５３によって規定されるアドレス範囲内にあれば使用
される） ％００−バス６０［０：３１］はアドレスバスとして動
作し、かつバス６２［０：３１］はデータバスとして動
作する。 ％０１−バス６０［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１０−バス６２［０：３１］はアドレスおよびデータ
バスの双方として動作する。 ％１１−バス６２［０：３１］はアドレスバスとして動
作し、かつバス６０［０：３１］はデータバスとして動
作する。
【００４８】説明の目的で、図１〜図３に示された各々
の個別の周辺集積回路５１，５２，５３，５４，５６，
５７，５８，５９，７０および７２はほぼ等しいバス負
荷を表わすものとする。例えば、図３を参照すると、メ
モリ５４および集積回路７０は各々バス６０［０：３
１］に結合され、したがってバス６０［０：３１］上の
２つの負荷を表わしている。バス負荷を決定する上で、
メモリ５１〜５４および５６〜５９の各々のデータポー
トは３２ビットのバスの内の８ビットにのみ結合されて
いることに注目することが重要であり、したがって一例
として、図１においてメモリ５１〜５４はバス６２
［０：３１］上の１つの負荷のみを表わしている。
の個別の周辺集積回路５１，５２，５３，５４，５６，
５７，５８，５９，７０および７２はほぼ等しいバス負
荷を表わすものとする。例えば、図３を参照すると、メ
モリ５４および集積回路７０は各々バス６０［０：３
１］に結合され、したがってバス６０［０：３１］上の
２つの負荷を表わしている。バス負荷を決定する上で、
メモリ５１〜５４および５６〜５９の各々のデータポー
トは３２ビットのバスの内の８ビットにのみ結合されて
いることに注目することが重要であり、したがって一例
として、図１においてメモリ５１〜５４はバス６２
［０：３１］上の１つの負荷のみを表わしている。
【００４９】バス６０および６２のバス負荷は図１〜図
３に対しては次のようになる。 図１：データ処理システム１１ バス６０［０：３１］は８個の負荷を有し、バス６２
［０：３１］は２個の負荷を有する。 図２：データ処理システム１３ バス６０［０：３１］は５個の負荷を有し、バス６２
［０：３１］は５個の負荷を有する。 図３：データ処理システム１５ バス６０［０：３１］は６個の負荷を有し、バス６２
［０：３１］は６個の負荷を有する。
３に対しては次のようになる。 図１：データ処理システム１１ バス６０［０：３１］は８個の負荷を有し、バス６２
［０：３１］は２個の負荷を有する。 図２：データ処理システム１３ バス６０［０：３１］は５個の負荷を有し、バス６２
［０：３１］は５個の負荷を有する。 図３：データ処理システム１５ バス６０［０：３１］は６個の負荷を有し、バス６２
［０：３１］は６個の負荷を有する。
【００５０】図１を参照すると、データ処理システム１
１は非常にアンバランスなバス負荷を有している。バス
６０［０：３１］は８個の負荷を有し、一方バス６２
［０：３１］は２個の負荷のみを有する。バス６０に注
目すると、メモリ５１〜５４および５６〜５９の各々の
３２ビットのアドレスポートはすべてバス６０の３２ビ
ットに結合されている。また、バス６２に注目すると、
バス６２［０：３１］は２つの負荷のみを有し、それは
メモリ５１〜５４および５６〜５９の内の２つの８ビッ
トデータポートのみがバス６０の各８ビットに結合され
ているからである。
１は非常にアンバランスなバス負荷を有している。バス
６０［０：３１］は８個の負荷を有し、一方バス６２
［０：３１］は２個の負荷のみを有する。バス６０に注
目すると、メモリ５１〜５４および５６〜５９の各々の
３２ビットのアドレスポートはすべてバス６０の３２ビ
ットに結合されている。また、バス６２に注目すると、
バス６２［０：３１］は２つの負荷のみを有し、それは
メモリ５１〜５４および５６〜５９の内の２つの８ビッ
トデータポートのみがバス６０の各８ビットに結合され
ているからである。
【００５１】図１および図５を参照すると、メモリバン
ク５０はチップ選択信号６４によって選択される。チッ
プ選択信号６４に対応する、レジスタ８４はバス負荷モ
ード（ビット９０）、アドレス範囲（ビット１５０）お
よびチップ選択信号６４およびメモリバンク５０へのア
クセスの他の特性（ビット９４）を決定するために使用
される。メモリバンク５５はチップ選択信号６５によっ
て選択される。チップ選択信号６５に対応する、レジス
タ８５はバス負荷モード（ビット９１）、アドレス範囲
（ビット１５１）およびチップ選択信号６５およびメモ
リバンク５５へのアクセスの他の特性（ビット９５）を
決定するために使用される。
ク５０はチップ選択信号６４によって選択される。チッ
プ選択信号６４に対応する、レジスタ８４はバス負荷モ
ード（ビット９０）、アドレス範囲（ビット１５０）お
よびチップ選択信号６４およびメモリバンク５０へのア
クセスの他の特性（ビット９４）を決定するために使用
される。メモリバンク５５はチップ選択信号６５によっ
て選択される。チップ選択信号６５に対応する、レジス
タ８５はバス負荷モード（ビット９１）、アドレス範囲
（ビット１５１）およびチップ選択信号６５およびメモ
リバンク５５へのアクセスの他の特性（ビット９５）を
決定するために使用される。
【００５２】図１を参照すると、バス負荷モードビット
９０は％００にプログラムされて、メモリバンク５０へ
のアクセスがアドレス値［０：３１］を転送するための
アドレスバスとしてバス６０［０：３１］を使用しかつ
データ値［０：３１］を転送するためのデータバスとし
てバス６２［０：３１］を使用するようにされる。バス
負荷モードビット９１は％００にプログラムされて、メ
モリバンク５５へのアクセスがアドレス値［０：３１］
を転送するためのアドレスバスとしてバス６０［０：３
１］を使用しかつデータ値［０：３１］を転送するため
にデータバスとしてバス６２［０：３１］を使用するよ
うにされる。したがって、図１に示されるデータ処理シ
ステム１１については、バス６０は３２ビットのアドレ
ス値を転送するためにのみ使用され、かつバス６２は３
２ビットのデータ値を転送するためにのみ使用される。
データ処理システム１１はしたがって専用のアドレスお
よびデータバスを使用する従来技術のデータ処理システ
ムと同様に機能する。しかしながら、不幸なことにバス
６０を専用のアドレスバスとしてかつバス６２を専用の
データバスとして使用することにより、バス６０上のバ
ス負荷（すなわち、８つの負荷）はバス６２上のバス負
荷（すなわち、２つの負荷）よりずっと大きくなる。
９０は％００にプログラムされて、メモリバンク５０へ
のアクセスがアドレス値［０：３１］を転送するための
アドレスバスとしてバス６０［０：３１］を使用しかつ
データ値［０：３１］を転送するためのデータバスとし
てバス６２［０：３１］を使用するようにされる。バス
負荷モードビット９１は％００にプログラムされて、メ
モリバンク５５へのアクセスがアドレス値［０：３１］
を転送するためのアドレスバスとしてバス６０［０：３
１］を使用しかつデータ値［０：３１］を転送するため
にデータバスとしてバス６２［０：３１］を使用するよ
うにされる。したがって、図１に示されるデータ処理シ
ステム１１については、バス６０は３２ビットのアドレ
ス値を転送するためにのみ使用され、かつバス６２は３
２ビットのデータ値を転送するためにのみ使用される。
データ処理システム１１はしたがって専用のアドレスお
よびデータバスを使用する従来技術のデータ処理システ
ムと同様に機能する。しかしながら、不幸なことにバス
６０を専用のアドレスバスとしてかつバス６２を専用の
データバスとして使用することにより、バス６０上のバ
ス負荷（すなわち、８つの負荷）はバス６２上のバス負
荷（すなわち、２つの負荷）よりずっと大きくなる。
【００５３】データ処理システム１３（図２を参照）は
バス６０および６２上のバス負荷をバランスさせるため
にどのように本発明が使用されるかを示す。図２のデー
タ処理システム１３は図１におけるものと同じメモリバ
ンク５０および５５ならびに同じデータプロセッサ１０
を使用することができる。しかしながら、図２において
は、本発明はバス６０および６２の機能を異なるバスサ
イクルについて変えることができる。
バス６０および６２上のバス負荷をバランスさせるため
にどのように本発明が使用されるかを示す。図２のデー
タ処理システム１３は図１におけるものと同じメモリバ
ンク５０および５５ならびに同じデータプロセッサ１０
を使用することができる。しかしながら、図２において
は、本発明はバス６０および６２の機能を異なるバスサ
イクルについて変えることができる。
【００５４】図２を参照すると、バス負荷モードビット
９０は％００にプログラムされて、メモリバンク５０へ
のアクセスがアドレス値［０：３１］を転送するために
アドレスバスとしてバス６０［０：３１］を使用しかつ
データ値［０：３１］を転送するためにデータバスとし
てバス６２［０：３１］を使用するようにされる。バス
負荷モードビット９１は％１１にプログラムされて、メ
モリバンク５５へのアクセスがアドレス値［０：３１］
を転送するためにアドレスバスとしてバス６２［０：３
１］を使用しかつデータ値［０：３１］を転送するため
にデータバスとしてバス６０［０：３１］を使用するよ
うにされる。したがって、図２に示されるデータ処理シ
ステム１３に対しては、バス６０は３２ビットのアドレ
ス値または３２ビットのデータ値を転送するために使用
でき、かつバス６２は３２ビットのアドレス値または３
２ビットのデータ値を転送するために使用できる。した
がって、データ処理システム１３は専用のアドレスおよ
びデータバスを使用しない。その結果、バス６０上のバ
ス負荷（すなわち、５つの負荷）はバス６２上のバス負
荷（すなわち、５つの負荷）と等化することができる。
９０は％００にプログラムされて、メモリバンク５０へ
のアクセスがアドレス値［０：３１］を転送するために
アドレスバスとしてバス６０［０：３１］を使用しかつ
データ値［０：３１］を転送するためにデータバスとし
てバス６２［０：３１］を使用するようにされる。バス
負荷モードビット９１は％１１にプログラムされて、メ
モリバンク５５へのアクセスがアドレス値［０：３１］
を転送するためにアドレスバスとしてバス６２［０：３
１］を使用しかつデータ値［０：３１］を転送するため
にデータバスとしてバス６０［０：３１］を使用するよ
うにされる。したがって、図２に示されるデータ処理シ
ステム１３に対しては、バス６０は３２ビットのアドレ
ス値または３２ビットのデータ値を転送するために使用
でき、かつバス６２は３２ビットのアドレス値または３
２ビットのデータ値を転送するために使用できる。した
がって、データ処理システム１３は専用のアドレスおよ
びデータバスを使用しない。その結果、バス６０上のバ
ス負荷（すなわち、５つの負荷）はバス６２上のバス負
荷（すなわち、５つの負荷）と等化することができる。
【００５５】図２を参照すると、データ処理システム１
３は図１のデータ処理システム１１よりもずっと均一な
バス負荷を有する。バス６０［０：３１］は５つの負荷
を有し、かつバス６２［０：３１］も５つの負荷を有す
る。バス６０に注目すると、メモリ５１〜５４の各々の
３２ビットのアドレスポートはバス６０のすべての３２
ビットに結合され、かつメモリ５６〜５９の内の１つの
みのデータポートがバス６０の各々の８ビットに結合さ
れている。また、同様に、バス６２を参照すると、バス
６２［０：３１］は５つの負荷を有しているが、それは
メモリ５６〜５９の各々の３２ビットのアドレスポート
はバス６２のすべての３２ビットに結合され、かつメモ
リ５１〜５４の内の１つのみのデータポートがバス６２
の各々の８ビットに結合されているからである。
３は図１のデータ処理システム１１よりもずっと均一な
バス負荷を有する。バス６０［０：３１］は５つの負荷
を有し、かつバス６２［０：３１］も５つの負荷を有す
る。バス６０に注目すると、メモリ５１〜５４の各々の
３２ビットのアドレスポートはバス６０のすべての３２
ビットに結合され、かつメモリ５６〜５９の内の１つの
みのデータポートがバス６０の各々の８ビットに結合さ
れている。また、同様に、バス６２を参照すると、バス
６２［０：３１］は５つの負荷を有しているが、それは
メモリ５６〜５９の各々の３２ビットのアドレスポート
はバス６２のすべての３２ビットに結合され、かつメモ
リ５１〜５４の内の１つのみのデータポートがバス６２
の各々の８ビットに結合されているからである。
【００５６】図２および図５を参照すると、メモリバン
ク５０はチップ選択信号６４によって選択される。チッ
プ選択信号６４に対応する、レジスタ８４はバス負荷モ
ード（ビット９０）、アドレス範囲（ビット１５０）お
よびチップ選択信号６４およびメモリバンク５０へのア
クセスの他の特性（ビット９４）を決定するために使用
される。メモリバンク５５はチップ選択信号６５によっ
て選択される。チップ選択信号６５に対応する、レジス
タ８５はバス負荷モード（ビット９１）、アドレス範囲
（ビット１５１）およびチップ選択信号６５およびメモ
リバンク５５へのアクセスの他の特性（ビット９５）を
決定するために使用される。
ク５０はチップ選択信号６４によって選択される。チッ
プ選択信号６４に対応する、レジスタ８４はバス負荷モ
ード（ビット９０）、アドレス範囲（ビット１５０）お
よびチップ選択信号６４およびメモリバンク５０へのア
クセスの他の特性（ビット９４）を決定するために使用
される。メモリバンク５５はチップ選択信号６５によっ
て選択される。チップ選択信号６５に対応する、レジス
タ８５はバス負荷モード（ビット９１）、アドレス範囲
（ビット１５１）およびチップ選択信号６５およびメモ
リバンク５５へのアクセスの他の特性（ビット９５）を
決定するために使用される。
【００５７】データ処理システム１５（図３を参照）は
もし両方の非多重化周辺装置（例えば、メモリ５１〜５
４および５６〜５９）が多重化された周辺装置（例え
ば、集積回路７０および７２）と共に使用されれば、バ
ス６０および６２上のバス負荷をバランスさせるために
どのように本発明が使用できるかを示す。図３のデータ
処理システム１５は図１と同じメモリバンク５０および
５５ならびに同じデータプロセッサ１０を使用すること
ができる。しかしながら、図３においては、本発明はバ
ス６０および６２の機能を異なるバスサイクルに対して
変更できるようにする。
もし両方の非多重化周辺装置（例えば、メモリ５１〜５
４および５６〜５９）が多重化された周辺装置（例え
ば、集積回路７０および７２）と共に使用されれば、バ
ス６０および６２上のバス負荷をバランスさせるために
どのように本発明が使用できるかを示す。図３のデータ
処理システム１５は図１と同じメモリバンク５０および
５５ならびに同じデータプロセッサ１０を使用すること
ができる。しかしながら、図３においては、本発明はバ
ス６０および６２の機能を異なるバスサイクルに対して
変更できるようにする。
【００５８】図３を参照すると、バス負荷モードビット
９０は％００にプログラムされて、メモリバンク５０へ
のアクセスがアドレス値［０：３１］を転送するために
アドレスバスとしてバス６０［０：３１］を使用しかつ
データ値［０：３１］を転送するためにデータバスとし
てバス６２［０：３１］を使用するようにされる。バス
負荷モードビット９１は％１１にプログラムされて、メ
モリバンク５５へのアクセスがアドレス値［０：３１］
を転送するためにアドレスバスとしてバス６２［０：３
１］を使用しかつデータ値［０：３１］を転送するため
にデータバスとしてバス６０［０：３１］を使用するよ
うにされる。バス負荷モードビット９２は％０１にプロ
グラムされて、集積回路７０がアドレス値［０：３１］
およびデータ値［０：３１］の双方を転送するためにア
ドレスおよびデータバスの双方として多重化方式でバス
６０［０：３１］を使用するようにされる。バス６２
［０：３１］は集積回路７０へのアクセスのためには使
用されない。バス負荷モードビット９３は％１０にプロ
グラムされて、集積回路７２へのアクセスがアドレス値
［０：３１］およびデータ値［０：３１］の双方を転送
するためにアドレスおよびデータバスの双方として多重
化方式でバス６２［０：３１］を使用するようにされ
る。バス６０［０：３１］は集積回路７２へのアクセス
のためには使用されない。
９０は％００にプログラムされて、メモリバンク５０へ
のアクセスがアドレス値［０：３１］を転送するために
アドレスバスとしてバス６０［０：３１］を使用しかつ
データ値［０：３１］を転送するためにデータバスとし
てバス６２［０：３１］を使用するようにされる。バス
負荷モードビット９１は％１１にプログラムされて、メ
モリバンク５５へのアクセスがアドレス値［０：３１］
を転送するためにアドレスバスとしてバス６２［０：３
１］を使用しかつデータ値［０：３１］を転送するため
にデータバスとしてバス６０［０：３１］を使用するよ
うにされる。バス負荷モードビット９２は％０１にプロ
グラムされて、集積回路７０がアドレス値［０：３１］
およびデータ値［０：３１］の双方を転送するためにア
ドレスおよびデータバスの双方として多重化方式でバス
６０［０：３１］を使用するようにされる。バス６２
［０：３１］は集積回路７０へのアクセスのためには使
用されない。バス負荷モードビット９３は％１０にプロ
グラムされて、集積回路７２へのアクセスがアドレス値
［０：３１］およびデータ値［０：３１］の双方を転送
するためにアドレスおよびデータバスの双方として多重
化方式でバス６２［０：３１］を使用するようにされ
る。バス６０［０：３１］は集積回路７２へのアクセス
のためには使用されない。
【００５９】したがって、図３に示されるデータ処理シ
ステム１５については、バス６０は非多重化アドレス
値、非多重化データ値、多重化アドレスおよびデータ値
を転送するために使用されるか、あるいは何らの値も転
送しないように使用される。同様に、バス６２は非多重
化アドレス値、非多重化データ値、多重化アドレスおよ
びデータ値を転送するために使用されるか、あるいは何
らの値も転送しないようにされる。したがって、データ
処理システム１５は専用のアドレスおよびデータバスを
使用せず、かつ専用の非多重化または多重化バスを使用
しない。その結果、バス６０上のバス負荷（すなわち、
６つの負荷）はバス６２上のバス負荷（すなわち、６つ
の負荷）に等化することができる。
ステム１５については、バス６０は非多重化アドレス
値、非多重化データ値、多重化アドレスおよびデータ値
を転送するために使用されるか、あるいは何らの値も転
送しないように使用される。同様に、バス６２は非多重
化アドレス値、非多重化データ値、多重化アドレスおよ
びデータ値を転送するために使用されるか、あるいは何
らの値も転送しないようにされる。したがって、データ
処理システム１５は専用のアドレスおよびデータバスを
使用せず、かつ専用の非多重化または多重化バスを使用
しない。その結果、バス６０上のバス負荷（すなわち、
６つの負荷）はバス６２上のバス負荷（すなわち、６つ
の負荷）に等化することができる。
【００６０】図３を参照すると、データ処理システム１
５もまた図１のデータ処理システム１１よりもずっと均
一なバス負荷を有している。バス６０［０：３１］は６
つの負荷を有し、かつバス６２［０：３１］も６つの負
荷を有している。メモリ５１〜５４および５６〜５９は
図２のデータ処理システム１３と同様にバス６０および
６２に結合される。しかしながら、図３のデータ処理シ
ステム１５は図２において達成されたバランスしたバス
負荷と干渉することなく２つの多重化された周辺装置７
０および７２をどのようにデータ処理システム１５に加
えることができるかを示している。バス６０を参照する
と、図２からの同じ５つの負荷に加えて、図３のバス６
０はまた６つの負荷を有しており、それは集積回路７０
の多重化されたアドレス／データポートはバス６０のす
べての３２ビットに結合されているからである。同様
に、バス６２を参照すると、図２からの同じ５つの負荷
に加えて、図３のバス６２はまた６つの負荷を有してお
り、それは集積回路７２の多重化されたアドレス／デー
タポートがバス６２の３２ビットすべてに結合されてい
るからである。
５もまた図１のデータ処理システム１１よりもずっと均
一なバス負荷を有している。バス６０［０：３１］は６
つの負荷を有し、かつバス６２［０：３１］も６つの負
荷を有している。メモリ５１〜５４および５６〜５９は
図２のデータ処理システム１３と同様にバス６０および
６２に結合される。しかしながら、図３のデータ処理シ
ステム１５は図２において達成されたバランスしたバス
負荷と干渉することなく２つの多重化された周辺装置７
０および７２をどのようにデータ処理システム１５に加
えることができるかを示している。バス６０を参照する
と、図２からの同じ５つの負荷に加えて、図３のバス６
０はまた６つの負荷を有しており、それは集積回路７０
の多重化されたアドレス／データポートはバス６０のす
べての３２ビットに結合されているからである。同様
に、バス６２を参照すると、図２からの同じ５つの負荷
に加えて、図３のバス６２はまた６つの負荷を有してお
り、それは集積回路７２の多重化されたアドレス／デー
タポートがバス６２の３２ビットすべてに結合されてい
るからである。
【００６１】図３および図５を参照すると、メモリバン
ク５０はチップ選択信号６４によって選択される。チッ
プ選択信号６４に対応する、レジスタ８４はバス負荷モ
ード（ビット９０）、アドレス範囲（ビット１５０）お
よびチップ選択信号６４およびメモリバンク５０へのア
クセスの他の特性（ビット９４）を決定するために使用
される。メモリバンク５５はチップ選択信号６５によっ
て選択される。チップ選択信号６５に対応する、レジス
タ８５はバス負荷モード（ビット９１）、アドレス範囲
（ビット１５１）およびチップ選択信号６５およびメモ
リバンク５０へのアクセスの他の特性（ビット９５）を
決定するために使用される。チップ選択信号６６に対応
する、レジスタ８６はバス負荷モード（ビット９２）、
アドレス範囲（ビット１５２）およびチップ選択信号６
６および集積回路７０へのアクセスの他の特性（ビット
９６）を決定するために使用される。チップ選択信号６
７に対応する、レジスタ８７はバス負荷モード（ビット
９３）、アドレス範囲（ビット１５３）、およびチップ
選択信号６７および集積回路７２へのアクセスの他の特
性（ビット９７）を決定するために使用される。
ク５０はチップ選択信号６４によって選択される。チッ
プ選択信号６４に対応する、レジスタ８４はバス負荷モ
ード（ビット９０）、アドレス範囲（ビット１５０）お
よびチップ選択信号６４およびメモリバンク５０へのア
クセスの他の特性（ビット９４）を決定するために使用
される。メモリバンク５５はチップ選択信号６５によっ
て選択される。チップ選択信号６５に対応する、レジス
タ８５はバス負荷モード（ビット９１）、アドレス範囲
（ビット１５１）およびチップ選択信号６５およびメモ
リバンク５０へのアクセスの他の特性（ビット９５）を
決定するために使用される。チップ選択信号６６に対応
する、レジスタ８６はバス負荷モード（ビット９２）、
アドレス範囲（ビット１５２）およびチップ選択信号６
６および集積回路７０へのアクセスの他の特性（ビット
９６）を決定するために使用される。チップ選択信号６
７に対応する、レジスタ８７はバス負荷モード（ビット
９３）、アドレス範囲（ビット１５３）、およびチップ
選択信号６７および集積回路７２へのアクセスの他の特
性（ビット９７）を決定するために使用される。
【００６２】図４に示される回路の動作につき説明す
る。ＣＰＵ１２（図１〜図３を参照）は外部バスサイク
ルを開始することができる。外部バスサイクルはバス６
０および６２によってデータバス１０の外部に駆動され
るバスサイクルである。ＣＰＵ１２はアドレス値、対応
するデータ値、および適切な制御信号をバス２４上にド
ライブすることによって外部バスサイクルを開始する。
比較回路１０１はバス２４からのアドレス値およびレジ
スタ８０からのアドレス範囲ビット１５０〜１５３を受
信する。比較回路１０１は次に受信したアドレス値がど
のアドレス範囲に関連しているかを決定する。本発明の
１つの実施形態では、比較回路１０１はバス２４からの
アドレス値の少なくとも一部をレジスタ８０からの各々
の組のアドレス範囲ビット１５０〜１５３と比較する。
アドレス範囲ビット１５０はアドレス範囲を特定するた
めに任意の方法および任意の数のビットフィールドを使
用できる。
る。ＣＰＵ１２（図１〜図３を参照）は外部バスサイク
ルを開始することができる。外部バスサイクルはバス６
０および６２によってデータバス１０の外部に駆動され
るバスサイクルである。ＣＰＵ１２はアドレス値、対応
するデータ値、および適切な制御信号をバス２４上にド
ライブすることによって外部バスサイクルを開始する。
比較回路１０１はバス２４からのアドレス値およびレジ
スタ８０からのアドレス範囲ビット１５０〜１５３を受
信する。比較回路１０１は次に受信したアドレス値がど
のアドレス範囲に関連しているかを決定する。本発明の
１つの実施形態では、比較回路１０１はバス２４からの
アドレス値の少なくとも一部をレジスタ８０からの各々
の組のアドレス範囲ビット１５０〜１５３と比較する。
アドレス範囲ビット１５０はアドレス範囲を特定するた
めに任意の方法および任意の数のビットフィールドを使
用できる。
【００６３】比較回路１０１は次に制御信号１２１を制
御回路１０２に転送する。制御信号１２１は制御回路１
０２に対しどのアドレス範囲、かつしたがってどのチッ
プ選択およびレジスタ８０の内のどの１つが使用される
かを指示する。制御回路１０２は次に制御信号１１８
を、どのチップ選択信号が肯定されるべきかを選択する
ために、チップ選択発生回路１０４に送る。制御回路１
０２はまたレジスタ８０の内のどれが使用されるかを選
択するために導体１２２によってレジスタ８０に制御信
号を送る。例えば、もし受信されたアドレス値がアドレ
ス範囲ビット１５０によって特定されるアドレス範囲内
にあれば、制御回路１０２はレジスタ８４を選択しかつ
導体１２２によって他のチップ選択制御ビット９４を受
信することになる。さらに、バス負荷制御ビット９０が
選択導体１１４によってバス結合回路１００に与えられ
る。制御回路１０２は導体１１６によってバス結合回路
１００にタイミングまたは他の制御情報を提供すること
ができる。
御回路１０２に転送する。制御信号１２１は制御回路１
０２に対しどのアドレス範囲、かつしたがってどのチッ
プ選択およびレジスタ８０の内のどの１つが使用される
かを指示する。制御回路１０２は次に制御信号１１８
を、どのチップ選択信号が肯定されるべきかを選択する
ために、チップ選択発生回路１０４に送る。制御回路１
０２はまたレジスタ８０の内のどれが使用されるかを選
択するために導体１２２によってレジスタ８０に制御信
号を送る。例えば、もし受信されたアドレス値がアドレ
ス範囲ビット１５０によって特定されるアドレス範囲内
にあれば、制御回路１０２はレジスタ８４を選択しかつ
導体１２２によって他のチップ選択制御ビット９４を受
信することになる。さらに、バス負荷制御ビット９０が
選択導体１１４によってバス結合回路１００に与えられ
る。制御回路１０２は導体１１６によってバス結合回路
１００にタイミングまたは他の制御情報を提供すること
ができる。
【００６４】バス負荷制御ビット９０に基づき、バス結
合回路１００はバス２４のアドレス導体１１０をバス６
０に結合するかあるいはバス６２に結合するかを決定す
る。同様に、バス負荷制御ビット９０に基づき、バス結
合回路はバス２４のデータ導体１１２をバス６０に結合
するかあるいはバス６２に結合するかを決定する。さら
に、バス負荷制御ビット９０はバス結合回路１００がア
ドレスおよびデータ値を同じバスによって（すなわち、
バス６０または６２の内の１つに多重化して）あるいは
異なるバスにより（すなわち、バス６０および６２の双
方によって非多重化により）提供するかを決定する。
合回路１００はバス２４のアドレス導体１１０をバス６
０に結合するかあるいはバス６２に結合するかを決定す
る。同様に、バス負荷制御ビット９０に基づき、バス結
合回路はバス２４のデータ導体１１２をバス６０に結合
するかあるいはバス６２に結合するかを決定する。さら
に、バス負荷制御ビット９０はバス結合回路１００がア
ドレスおよびデータ値を同じバスによって（すなわち、
バス６０または６２の内の１つに多重化して）あるいは
異なるバスにより（すなわち、バス６０および６２の双
方によって非多重化により）提供するかを決定する。
【００６５】複数のターミナル１２４はデータプロセッ
サ１０の外部にバス６０を提供するために使用される。
複数のターミナル１２６はデータプロセッサ１０の外部
にバス６２を提供するために使用される。また、複数の
ターミナル１２８はデータプロセッサ１０の外部にチッ
プ選択信号６４〜６７を提供するために使用される。
サ１０の外部にバス６０を提供するために使用される。
複数のターミナル１２６はデータプロセッサ１０の外部
にバス６２を提供するために使用される。また、複数の
ターミナル１２８はデータプロセッサ１０の外部にチッ
プ選択信号６４〜６７を提供するために使用される。
【００６６】本発明が特定の実施形態に関して図示され
かつ説明されたが、当業者にはさらに他の変更および改
善を成すことができる。したがって、この発明は示され
た特定の形式に制限されるものではなくかつ添付の特許
請求の範囲がこの発明の範囲から離れることのないすべ
ての変更をカバーすることが理解されるべきである。
かつ説明されたが、当業者にはさらに他の変更および改
善を成すことができる。したがって、この発明は示され
た特定の形式に制限されるものではなくかつ添付の特許
請求の範囲がこの発明の範囲から離れることのないすべ
ての変更をカバーすることが理解されるべきである。
【００６７】
【発明の効果】以上のように、本発明によれば、データ
処理システムにおいて、大きなコストアップを生じるこ
となく、バス負荷を種々のバスに均等に分配することが
でき、データ処理システムの性能をいっそう向上させる
ことが可能になる。
処理システムにおいて、大きなコストアップを生じるこ
となく、バス負荷を種々のバスに均等に分配することが
でき、データ処理システムの性能をいっそう向上させる
ことが可能になる。
【図１】本発明の一実施形態に係わるデータ処理システ
ム１１を示すブロック図である。
ム１１を示すブロック図である。
【図２】本発明の別の実施形態に係わるデータ処理シス
テム１３を示すブロック図である。
テム１３を示すブロック図である。
【図３】本発明のさらに別の実施形態に係わるデータ処
理システム１５を示すブロック図である。
理システム１５を示すブロック図である。
【図４】図１〜図３に示される本発明に係わるデータ処
理システムのシステム統合回路２２の一部を示すブロッ
ク図である。
理システムのシステム統合回路２２の一部を示すブロッ
ク図である。
【図５】本発明の一実施形態に係わる図４のレジスタ８
０を示すブロック図である。
０を示すブロック図である。
１０ データプロセッサ １１，１３，１５ データ処理システム １２ 中央処理ユニット ２２ システム統合回路 ２４ バス ５０，５５ メモリバンク ５１，５２，５３，５４，５６，５７，５８，５９ メ
モリ ６０ アドレスバス ６２ データバス ７０，７２ 集積回路 ８０ レジスタ １００ バス結合回路 １０１ 比較回路 １０２ 制御回路 １０４ チップ選択発生回路 １２４，１２６，１２８ ターミナル
モリ ６０ アドレスバス ６２ データバス ７０，７２ 集積回路 ８０ レジスタ １００ バス結合回路 １０１ 比較回路 １０２ 制御回路 １０４ チップ選択発生回路 １２４，１２６，１２８ ターミナル
Claims (3)
- 【請求項１】 データプロセッサ（１０）からアドレス
信号およびデータ信号を提供する方法であって、該デー
タプロセッサ（１０）は第１のバス（６０）および第２
のバス（６２）を有し、前記方法は、 前記データプロセッサ（１０）が第１のモードにあれ
ば、前記アドレス信号を前記第１のバス（６０）によっ
て提供しかつデータ信号を前記第２のバス（６２）によ
って提供する段階、そして前記データプロセッサ（１
０）が第２のモードにあれば、前記第１のバス（６０）
によってデータ信号を提供しかつ前記第２のバス（６
２）によってアドレス信号を提供する段階、 を具備することを特徴とするデータプロセッサ（１０）
からアドレス信号およびデータ信号を提供する方法。 - 【請求項２】 データプロセッサ（１０）であって、 アドレス値を提供するためのアドレスバス（１１０）、 データ値を提供するためのデータバス（１１２）、 第１の複数のバスターミナル（１２４）、 第２の複数のバスターミナル（１２６）、 第１のモードの制御値を記憶するための第１の制御レジ
スタ部（９０）、そして前記アドレスバス（１１０）
に、前記データバス（１１２）に、前記第１の複数のバ
スターミナル（１２４）に、前記第２の複数のバスター
ミナル（１２６）に、および前記第１の制御レジスタ部
（９０）に結合されたバス結合回路（１００）であっ
て、該バス結合回路（１００）は前記第１のモード制御
値が第１の値であれば前記アドレスバス（１１０）を前
記第１の複数のバスターミナル（１２４）に結合しかつ
前記アドレス値を前記第１の複数のバスターミナル（１
２４）に提供しかつ前記データバス（１１２）を前記第
２の複数のバスターミナル（１２６）に結合しかつ前記
データ値を前記第２の複数のバスターミナル（１２６）
に提供し、かつ前記第１のモード制御値が第２の値であ
れば、前記バス結合回路（１００）は前記データバス
（１１２）を前記第１の複数のバスターミナル（１２
４）に結合しかつ前記データ値を前記第１の複数のバス
ターミナル（１２４）に提供し、かつ前記アドレスバス
（１１０）を前記第２の複数のバスターミナル（１２
６）に結合しかつ前記アドレス値を前記第２の複数のバ
スターミナル（１２６）に提供するもの、 を具備することを特徴とするデータプロセッサ（１
０）。 - 【請求項３】 第１のバス（６０）および第２のバス
（６２）を有するデータ処理システム（１０，１１）に
おけるアドレス値およびデータ値を提供する方法であっ
て、 第１のアドレス範囲（１５０）に対応する第１のレジス
タ制御フィールド（９０）を提供する段階、 第２のアドレス範囲（１５１）に対応する第２のレジス
タ制御フィールド（９１）を提供する段階、 前記アドレス値の内の第１のものが前記第１のアドレス
範囲（１５０）内にあれば、前記第１のレジスタ制御フ
ィールド（９０）によって前記データ処理システム（１
０，１１）のバスモードを選択する段階、 前記アドレス値の内の前記第１のものが前記第２のアド
レス範囲（１５１）内にあれば、前記第２のレジスタ制
御フィールド（９１）によってデータ処理システム（１
０，１１）のバスモードを選択する段階、 前記バスモードが第１のモードとなるよう選択された場
合に、前記第１のバス（６０）によって前記アドレス値
の内の前記最初の１つを提供しかつ前記第２のバス（６
２）によって前記データ値の内の最初の１つを提供する
段階、 前記バスモードが第２のモードとなるよう選択された場
合に、前記データ値の内の最初の１つを前記第１のバス
（６０）によって提供しかつ前記アドレス値の内の最初
の１つを前記第２のバス（６２）によって提供する段
階、 前記バスモードが第３のモードとなるよう選択された場
合に、前記アドレス値の内の前記第１の１つおよび前記
データ値の内の前記第１の１つの双方を前記第１のバス
（６０）によって提供する段階、そして前記バスモード
が第４のモードとなるよう選択された場合に、前記アド
レス値の内の最初の１つおよび前記データ値の内の最初
の１つの双方を前記第２のバス（６２）によって提供す
る段階、 を具備することを特徴とするデータ処理システム（１
０，１１）におけるアドレス値およびデータ値を提供す
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/414,473 US5638520A (en) | 1995-03-31 | 1995-03-31 | Method and apparatus for distributing bus loading in a data processing system |
| US08/414,473 | 1995-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287008A true JPH08287008A (ja) | 1996-11-01 |
| JP3616453B2 JP3616453B2 (ja) | 2005-02-02 |
Family
ID=23641605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10443396A Expired - Lifetime JP3616453B2 (ja) | 1995-03-31 | 1996-03-29 | データ処理システムにおけるバス負荷を分配する方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5638520A (ja) |
| EP (1) | EP0735492A1 (ja) |
| JP (1) | JP3616453B2 (ja) |
| KR (1) | KR100369092B1 (ja) |
| TW (1) | TW594479B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802541A (en) * | 1996-02-28 | 1998-09-01 | Motorola, Inc. | Method and apparatus in a data processing system for using chip selects to perform a memory management function |
| US5845098A (en) * | 1996-06-24 | 1998-12-01 | Motorola Inc. | Address lines load reduction |
| US6085272A (en) * | 1998-03-14 | 2000-07-04 | Cardio Logic, Inc. | Transmitting command block data using the lower address part of the address phase |
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| US7969179B2 (en) | 2009-03-31 | 2011-06-28 | Freescale Semiconductor, Inc. | Method and apparatus for increasing security in a system using an integrated circuit |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4144562A (en) * | 1977-06-23 | 1979-03-13 | Ncr Corporation | System and method for increasing microprocessor output data rate |
| US4300195A (en) * | 1979-08-09 | 1981-11-10 | Motorola, Inc. | CMOS Microprocessor architecture |
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1995
- 1995-03-31 US US08/414,473 patent/US5638520A/en not_active Expired - Lifetime
-
1996
- 1996-02-02 TW TW085101322A patent/TW594479B/zh not_active IP Right Cessation
- 1996-03-04 EP EP96103288A patent/EP0735492A1/en not_active Withdrawn
- 1996-03-29 JP JP10443396A patent/JP3616453B2/ja not_active Expired - Lifetime
- 1996-03-29 KR KR1019960008998A patent/KR100369092B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JP3616453B2 (ja) | 2005-02-02 |
| EP0735492A1 (en) | 1996-10-02 |
| US5638520A (en) | 1997-06-10 |
| TW594479B (en) | 2004-06-21 |
| KR960035290A (ko) | 1996-10-24 |
| KR100369092B1 (ko) | 2003-06-19 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A711 | Notification of change in applicant |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20050412 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| EXPY | Cancellation because of completion of term |