JPH08287008A - データ処理システムにおけるバス負荷を分配する方法および装置 - Google Patents
データ処理システムにおけるバス負荷を分配する方法および装置Info
- Publication number
- JPH08287008A JPH08287008A JP8104433A JP10443396A JPH08287008A JP H08287008 A JPH08287008 A JP H08287008A JP 8104433 A JP8104433 A JP 8104433A JP 10443396 A JP10443396 A JP 10443396A JP H08287008 A JPH08287008 A JP H08287008A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- address
- mode
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Abstract
でバス負荷を均等に分配し、高性能化を図る。 【解決手段】 アドレスおよびデータがどのようにバス
によって転送されるかを決定するバス負荷制御レジスタ
ビットフィールド90を使用する。固定のアドレスバス
またはデータバスはない。代わりに、サイクルごとのベ
ースで、各包括的バス60,62はアドレスのみ、デー
タのみ、アドレスおよびデータの双方を転送し、または
アドレスもデータも転送しないよう個々にプログラムで
きる。あるいは、各バス負荷ビットフィールド90〜9
3に対応するプログラム可能なアドレス範囲150〜1
53がある。特定のアドレス範囲へのバスアクセスに対
して、対応するバス負荷ビットフィールド(例えば、9
0)がどのようにアドレスおよびデータがバス60,6
2で転送されるかを決定するのに使用される。
Description
理システムに関し、かつより特定的にはデータ処理シス
テムにおけるバス負荷(bus loading)を分
配するための方法および装置に関する。
している。すなわち、本件出願と同じ譲受人に譲渡さ
れ、1995年3月に出願され、代理人整理番号SC−
02712Aを有する、ウイリアム・シー・モイヤー
(WilliamC.Moyer)により発明された、
「データプロセッサを使用してバス反射動作を行う方法
および装置(Method And Apparatu
s ToPerform Bus Reflectio
n Operation Using A Data
Processor)」と題する出願。
本件出願の譲受人に譲渡された、シリアル番号第08/
158,584号を有する、オデド・イシェイ(Ode
dYishay)他により発明された、「データ処理シ
ステムにおける多重化および非多重化バスサイクルを行
うための方法および装置(Method AndApp
aratus For Performing Mul
tiplexedand Non−multiplex
ed Bus Cycles In AData Pr
ocessing System)」と題する出願。
本件出願と同じ譲受人に譲渡された、シリアル番号第0
8/158,575号を有する、前記オデド・イシェイ
他により発明された、「選択的にバスサイクルのアイド
ル時間を挿入するためのデータ処理システムにおける方
法および装置(Method And Apparat
us In A Data Processing S
ystem ForSelectively Inse
rting Bus Cycle IdleTim
e)」と題する出願。
件出願と同じ譲受人に譲渡された、シリアル番号第07
/432,423号を有する、ジェイムズ・ビー・エイ
ファート(James B・Eifert)他により発
明された、「チップ選択論理を備えた集積回路マイクロ
プロセッサ(Integrated CircuitM
icroprocessor With Chip S
elect Logic)」と題する出願。
アル番号第08/363,423号を有する、リー(L
e)他により発明された「制御されたバーストメモリア
クセスを備えたデータプロセッサおよびその方法(Da
ta ProcessorWith Controll
ed Burst Memory Accesses
And Method Thereof)」と題する出
願。
ル番号第08/298,868号を有する、前記リー他
により発明された、「パイプライン化メモリアクセスを
行うためのモジュール方式チップ選択制御回路および方
法(Modular Chip Select Con
trol Circuit And MethodFo
r Performing Pipelined Me
mory Accesses)」と題する出願。
ル番号第08/298,892号を有する、前記リー他
により発明された、「プログラム可能なメモリアクセス
インタフェースタイプを備えた集積回路マイクロプロセ
ッサ(IntegratedCircuit Micr
oprocessor With Programma
ble Memory Access Interfa
ce Types)」と題する出願。
アル番号第08/353,764号を有する、前記リー
他により発明された、「同期的にメモリをアクセスする
方法(Method for Synchronous
ly AccessingMemory)」と題する出
願。
ル番号第08/298,638号を有する、前記リー他
により発明された、「チップ選択信号を提供するための
プログラム可能なピン構成論理回路および関連する方法
(ProgrammablePin Configur
ation Logic Circuit ForPr
oviding A Chip Select Sig
nal AndRelated Method)」と題
する出願。
ル番号第08/298,885号を有する、前記リー他
により発明された、「同期的にメモリをアクセスする方
法(Method for Synchronousl
y Accessing Memory)」と題する出
願。
る負荷(loading)の量は該データ処理システム
の性能にとって重要なものである。大部分のデータ処理
システムはおのおののバスがドライブすることができか
つそれでもそのバスに対する必要とされる電圧およびタ
イミング仕様に適合する最大バス負荷(すなわち、最大
の抵抗および容量負荷)を有する。さらに、あるバスに
対する負荷が前記最大の規定された値より低い場合で
も、バスへの負荷がより大きくなるに応じて、バスはよ
り低速で動作する。もしデータ処理システムにおいて複
数のバスが使用されれば(例えば、別個のアドレスバス
および別個のデータバス)、一方のバスに他方のバスよ
りもずっと大きな負荷を与えないことが望ましい。
データプロセッサは広範囲の周辺装置、例えば、データ
処理システムにおけるメモリ集積回路および応用特定集
積回路(ASIC)とともに使用される。いくつかの周
辺装置は多重化されたアドレスおよびデータバスを使用
し、かついくつかの周辺装置は非多重化アドレスおよび
データバスを使用する。さらに、いくつかの周辺装置は
バススレイブとしてのみ作用し、一方他の周辺装置はバ
ススレイブまたはバスマスタとして作用することができ
る。
が、データプロセッサに結合される周辺装置の特定の構
成のためふぞろいの負荷を有するバス(例えば、アドレ
スおよびデータバス)を持つことはまれなことではな
い。従って、システムに多くのコストを加えることな
く、データ処理システムにおける種々のバスの間でバス
負荷をより均等に分配する解決方法が必要とされる。
プロセッサ(10)からアドレス信号およびデータ信号
を提供する方法において、該データプロセッサ(10)
は第1のバス(60)および第2のバス(62)を有
し、前記方法は、前記データプロセッサ(10)が第1
のモードにあれば、前記アドレス信号を前記第1のバス
(60)によって提供しかつデータ信号を前記第2のバ
ス(62)によって提供する段階、そして前記データプ
ロセッサ(10)が第2のモードにあれば、前記第1の
バス(60)によってデータ信号を提供しかつ前記第2
のバス(62)によってアドレス信号を提供する段階を
具備する。
0)において、アドレス値を提供するためのアドレスバ
ス(110)、データ値を提供するためのデータバス
(112)、第1の複数のバスターミナル(124)、
第2の複数のバスターミナル(126)、第1のモード
の制御値を記憶するための第1の制御レジスタ部(9
0)、そして前記アドレスバス(110)に、前記デー
タバス(112)に、前記第1の複数のバスターミナル
(124)に、前記第2の複数のバスターミナル(12
6)に、および前記第1の制御レジスタ部(90)に結
合されたバス結合回路(100)であって、該バス結合
回路(100)は前記第1のモード制御値が第1の値で
あれば前記アドレスバス(110)を前記第1の複数の
バスターミナル(124)に結合しかつ前記アドレス値
を前記第1の複数のバスターミナル(124)に提供し
かつ前記データバス(112)を前記第2の複数のバス
ターミナル(126)に結合しかつ前記データ値を前記
第2の複数のバスターミナル(126)に提供し、かつ
前記第1のモード制御値が第2の値であれば、前記バス
結合回路(100)は前記データバス(112)を前記
第1の複数のバスターミナル(124)に結合しかつ前
記データ値を前記第1の複数のバスターミナル(12
4)に提供し、かつ前記アドレスバス(110)を前記
第2の複数のバスターミナル(126)に結合しかつ前
記アドレス値を前記第2の複数のバスターミナル(12
6)に提供するものを設ける。
0)および第2のバス(62)を有するデータ処理シス
テム(10,11)におけるアドレス値およびデータ値
を提供する方法において、第1のアドレス範囲(15
0)に対応する第1のレジスタ制御フィールド(90)
を提供する段階、第2のアドレス範囲(151)に対応
する第2のレジスタ制御フィールド(91)を提供する
段階、前記アドレス値の内の第1のものが前記第1のア
ドレス範囲(150)内にあれば、前記第1のレジスタ
制御フィールド(90)によって前記データ処理システ
ム(10,11)のバスモードを選択する段階、前記ア
ドレス値の内の前記第1のものが前記第2のアドレス範
囲(151)内にあれば、前記第2のレジスタ制御フィ
ールド(91)によってデータ処理システム(10,1
1)のバスモードを選択する段階、前記バスモードが第
1のモードとなるよう選択された場合に、前記第1のバ
ス(60)によって前記アドレス値の内の前記最初の1
つを提供しかつ前記第2のバス(62)によって前記デ
ータ値の内の最初の1つを提供する段階、前記バスモー
ドが第2のモードとなるよう選択された場合に、前記デ
ータ値の内の最初の1つを前記第1のバス(60)によ
って提供しかつ前記アドレス値の内の最初の1つを前記
第2のバス(62)によって提供する段階、前記バスモ
ードが第3のモードとなるよう選択された場合に、前記
アドレス値の内の前記第1の1つおよび前記データ値の
内の前記第1の1つの双方を前記第1のバス(60)に
よって提供する段階、そして前記バスモードが第4のモ
ードとなるよう選択された場合に、前記アドレス値の内
の最初の1つおよび前記データ値の内の最初の1つの双
方を前記第2のバス(62)によって提供する段階を設
ける。
いて、該システムに多くのコストを加えることなく、種
々のバスの間のバス負荷をより均等に分配できるように
する。図4を参照すると、1つの実施形態では、本発明
はバス60および62に対する負荷をより均等に分配で
きるようにするため、どのようにアドレスおよびデータ
がバス60および62によって転送されるかを決定する
のにバス負荷制御レジスタビットフィールド90を使用
する。固定されたアドレスバスまたはデータバスはな
い。その代わりに、動的な、サイクルごとのベースで、
おのおのの包括的なバス(generic bus)6
0,62は、アドレスのみ、データのみ、アドレスおよ
びデータの両方を転送し、あるいはアドレスもデータも
転送しないように個々にプログラムすることができる。
さらに、制御レジスタ80はいったんリセットからはず
れたときにのみプログラムされればよいから、何らのソ
フトウエアまたはハードウエアの変更の必要なしにバッ
ク−バックバスサイクル(back to back
bus cycles)はバス60および62を完全に
異なる構成で使用することができる。
態では、おのおののバス負荷制御レジスタビットフィー
ルド90〜93に対応するプログラム可能なアドレス範
囲150〜153がある。特定のアドレス範囲へのバス
アクセスのためには、対応するバス負荷制御レジスタビ
ットフィールド(例えば、90)が使用されてどのよう
にしてアドレスおよびデータがバス60および62にわ
たって転送されるかを決定する。従って、あるバス(例
えば、60または62)は第1のバスサイクルの間にア
ドレス値のみを転送することができ、第2のバスサイク
ルの間にデータ値のみを転送することができ、かつ第3
のバスサイクルの間にアドレス値およびデータ値の両方
を多重化された様式で転送することができる。第1、第
2および第3のバスサイクルはバック−バック方式で行
われ、バスサイクルの間に何らのレジスタまたは制御ビ
ットをプログラムする必要はないことに注意を要する。
との間に何らかの「グルー論理(glue logi
c)」を加える必要なしにデータプロセッサとその関連
する周辺との間で必要とされる相互接続を最小化するた
めに利用できる。
またはステータスのような、1つまたはそれ以上の種々
のタイプの情報を転送するのに利用できる複数の信号ま
たは導体に言及するために使用される。用語「肯定す
る」および「否定する」は信号、ステータスビット、ま
たは同様の装置を、それぞれ、その論理的に真のまたは
論理的に偽の状態にすることに言及する場合に使用され
る。もし論理的に真の状態が論理レベル“1”であれ
ば、論理的に偽の状態は論理レベル“0”である。ま
た、もし論理的に真の状態が論理レベル“0”であれ
ば、論理的に偽の状態は論理レベル“1”である。
ット位置を示すために使用される。例えば、“バス60
[0−7]”または“バス60の導体[0−7]”はバ
ス60の8つの下位の導体を示し、かつ“アドレスビッ
ト[0−7]”または“アドレス[0−7]”はアドレ
ス値の8つの下位ビットを示す。番号に先行する記号
“$”はその番号が16進またはベースが16の形式で
表されていることを示す。番号に先行する記号“%”は
その番号がその2進または2をベースとした形式で表さ
れていることを示す。
ンク50、およびメモリバンク55を有するデータ処理
システム11を示す。データプロセッサ10はバス60
および62によってかつチップ選択導体64によってメ
モリバンク50に結合されている。データプロセッサ1
0はバス60および62によってかつチップ選択導体6
5によってメモリバンク55に結合されている。図1〜
図4に示された本発明の実施形態はバス60および62
が32ビットのバスであるものとして示しているが、本
発明の別の実施形態では各バスに任意の数の導体を使用
できる。
双方向的に結合された中央処理ユニット(CPU)回路
12およびシステム統合回路(system inte
gration circuitry)22を含む。メ
モリバンク50はメモリ51〜54を含み、かつメモリ
バンク55はメモリ56〜59を含む。本発明の1つの
実施形態では、データプロセッサ10およびメモリ51
〜54および56〜59のおのおのは別個の集積回路に
よって構成される。本発明の別の実施形態では、データ
処理システム11のすべては1つの集積回路によって構
成できる。本発明は単一集積回路内で、基板上の集積回
路の間で、あるいはより遠くに分散されたシステムの間
でバスの負荷をより均等に分配するために使用できる。
ータビット[0−7]を受けるためのバス62の導体
[0−7]に結合されたデータポートを有する。メモリ
51はまたバス60の導体[0−31]に結合されたア
ドレスポートを有する。さらに、メモリ51はチップ選
択信号を受信するために導体64に結合されたチップ選
択入力を有する。メモリ52はデータビット[8−1
5]を受けるためにバス62の導体[8−15]に結合
されたデータポートを有する。メモリ52はまたバス6
0の導体[0−31]に結合されたアドレスポートを有
する。さらに、メモリ52はチップ選択信号を受けるた
めに導体64に結合されたチップ選択入力を有する。メ
モリ53はデータビット[16−23]を受けるために
バス62の導体[16−23]に結合されたデータポー
トを有する。メモリ53はまたバス60の導体[0−3
1]に結合されたアドレスポートを有する。さらに、メ
モリ53はチップ選択信号を受けるために導体64に結
合されたチップ選択入力を有する。また、メモリ54は
データビット[24−31]を受けるためにバス62の
導体[24−31]に結合されたデータポートを有す
る。メモリ54はまたバス60の導体[0−31]に結
合されたアドレスポートを有する。さらに、メモリ54
はチップ選択信号を受けるために導体64に結合された
チップ選択入力を有する。
7]を受けるためにバス62の導体[0−7]に結合さ
れたデータポートを有する。メモリ56はまたバス60
の導体[0−31]に結合されたアドレスポートを有す
る。さらに、メモリ56はチップ選択信号を受けるため
に導体65に結合されたチップ選択入力を有する。メモ
リ57はデータビット[8−15]を受けるためにバス
62の導体[8−15]に結合されたデータポートを有
する。メモリ57はまたバス60の導体[0−31]に
結合されたアドレスポートを有する。さらに、メモリ5
7はチップ選択信号を受けるために導体65に結合され
たチップ選択入力を有する。メモリ58はデータビット
[16−23]を受けるためにバス62の導体[16−
23]に結合されたデータポートを有する。メモリ58
はまたバス60の導体[0−31]に結合されたアドレ
スポートを有する。さらに、メモリ58はチップ選択信
号を受けるために導体65に結合されたチップ選択入力
を有する。また、メモリ59はデータビット[24−3
1]を受けるためにバス62の導体[24−31]に結
合されたデータポートを有する。メモリ59はまたバス
60の導体[0−31]に結合されたアドレスポートを
有する。さらに、メモリ59はチップ選択信号を受ける
ために導体65に結合されたチップ選択入力を有する。
セッサ10、メモリバンク50、およびメモリバンク5
5を有するデータ処理システム13を示している。デー
タプロセッサ10はバス60および62によってかつチ
ップ選択導体64によってメモリバンク50に結合され
ている。データプロセッサ10はバス60および62に
よってかつチップ選択導体65によってメモリバンク5
5に結合されている。
双方向的に結合された中央処理ユニット(CPU)回路
12およびシステム統合回路22を含む。メモリバンク
50はメモリ51〜54を含み、かつメモリバンク55
はメモリ56〜59を含む。本発明の1つの実施形態で
は、データプロセッサ10およびメモリ51〜54およ
び56〜59のおのおのは別個の集積回路によって構成
される。本発明の別の実施形態では、データ処理システ
ム13のすべては1つの集積回路によって構成できる。
本発明は単一の集積回路内で、基板上の集積回路の間
で、またはより遠くに分散されたシステムの間でバスの
負荷をより均等に分配するために使用できる。
ンク50と同様にバス60および62に結合されてい
る。メモリ51はデータビット[0−7]を受信するた
めにバス62の導体[0−7]に結合されたデータポー
トを有する。メモリ51はまたバス60の導体[0−3
1]に結合されたアドレスポートを有する。さらに、メ
モリ51はチップ選択信号を受けるために導体64に結
合されたチップ選択入力を有する。メモリ52はデータ
ビット[8−15]を受けるためにバス62の導体[8
−15]に結合されたデータポートを有する。メモリ5
2はまたバス60の導体[0−31]に結合されたアド
レスポートを有する。さらに、メモリ52はチップ選択
信号を受けるために導体64に結合されたチップ選択入
力を有する。メモリ53はデータビット[16−23]
を受けるためにバス62の導体[16−23]に結合さ
れたデータポートを有する。メモリ53はまたバス60
の導体[0−31]に結合されたアドレスポートを有す
る。さらに、メモリ53はチップ選択信号を受けるため
に導体64に結合されたチップ選択入力を有する。ま
た、メモリ54はデータビット[24−31]を受ける
ためにバス62の導体[24−31]に結合されたデー
タポートを有する。メモリ54はまたバス60の導体
[0−31]に結合されたアドレスポートを有する。さ
らに、メモリ54はチップ選択信号を受けるために導体
64に結合されたチップ選択入力を有する。
ンク55と異なる様式でバス60および62に結合され
ていることに注目すべきである。図1では、メモリ56
〜59のデータポートはバス62に結合されており、一
方メモリ56〜59のアドレスポートはバス60に結合
されている。しかしながら、図2においては、バス60
およびバス62の役割は逆になっている。図2では、メ
モリ56〜59のデータポートはバス60に結合され、
一方メモリ56〜59のアドレスポートはバス62に結
合されている。従って、データ処理システム13におい
ては、バス60はアドレス値およびデータ値の双方、す
なわちアドレスビット[0−31]およびデータビット
[0−31]を転送する。
ータビット[0−7]を受けるためにバス60の導体
[0−7]に結合されたデータポートを有する。メモリ
56はまたバス62の導体[0−31]に結合されたア
ドレスポートを有する。さらに、メモリ56はチップ選
択信号を受けるために導体65に結合されたチップ選択
入力を有する。メモリ57はデータビット[8−15]
を受けるためにバス60の導体[8−15]に結合され
たデータポートを有する。メモリ57はまたバス62の
導体[0−31]に結合されたアドレスポートを有す
る。さらに、メモリ57はチップ選択信号を受けるため
に導体65に結合されたチップ選択入力を有する。メモ
リ58はデータビット[16−23]を受けるためにバ
ス60の導体[16−23]に結合されたデータポート
を有する。メモリ58はまたバス62の導体[0−3
1]に結合されたアドレスポートを有する。さらに、メ
モリ58はチップ選択信号を受けるために導体65に結
合されたチップ選択入力を有する。また、メモリ59は
データビット[24−31]を受けるためにバス60の
導体[24−31]に結合されたデータポートを有す
る。メモリ59はまたバス62の導体[0−31]に結
合されたアドレスポートを有する。さらに、メモリ59
はチップ選択信号を受けるために導体65に結合された
チップ選択入力を有する。
セッサ10、メモリバンク50、メモリバンク55、集
積回路70、および集積回路72を有するデータ処理シ
ステム15を示している。図3のメモリバンク50およ
び55はバス60および62、およびチップ選択導体6
4〜65に図2において図示しかつ上で説明したのとま
ったく同様に結合されている。
2によりかつチップ選択導体64によりメモリバンク5
0に結合されている。データプロセッサ10はバス60
および62によりかつチップ選択導体65によりメモリ
バンク55に結合されている。データプロセッサ10は
バス60によりかつチップ選択導体66により集積回路
70に結合されている。集積回路70の多重化されたア
ドレス/データポートはバス60によってアドレスおよ
びデータ値の双方を通信する。集積回路70はバス62
には結合されておらずかつバス62によって何らのアド
レスまたはデータ値をも受信しない。データプロセッサ
10はバス62によってかつチップ選択導体67によっ
て集積回路72に結合されている。集積回路72の多重
化されたアドレス/データポートはバス62によってア
ドレスおよびデータ値の双方を通信する。集積回路70
はバス60には結合されておらずかつバス60によって
アドレスまたはデータ値を受信しない。
双方向的に結合された中央処理ユニット(CPU)回路
12およびシステム統合回路22を含む。メモリバンク
50はメモリ51〜54を含み、かつメモリバンク55
はメモリ56〜59を含む。本発明の1つの実施形態で
は、データプロセッサ10およびメモリ51〜54およ
び56〜59のそれぞれを別個の集積回路によって構成
する。本発明の別の実施形態では、データ処理システム
15のすべては1つの集積回路上に構成することができ
る。本発明は単一の集積回路内で、基板上の集積回路の
間で、またはより遠くに分散されたシステムの間でバス
の負荷をより均等に分配するために使用できる。
かの実施形態においては、データプロセッサ10は単一
の集積回路上に形成される。いくつかの実施形態では、
データプロセッサ10は単一チップのマイクロコントロ
ーラである。別の実施形態では、データプロセッサ10
は任意の形式の電気回路を使用して構成できる。メモリ
51〜54および56〜59は任意の形式のメモリでよ
い。データ処理システム11,13および15の別の実
施形態では、より多くの、より少ない、あるいは異なる
周辺装置(51〜54,56〜59,70および72)
を含むことができる。さらに、バス60および62は3
2ビットのバスとして図示されているが、本発明の別の
実施形態ではバス60および62において任意の数のビ
ットを使用することができる。
つの実施形態に係わる図1〜図3のシステム統合回路2
2の一部を示す。システム統合回路22はレジスタ8
0、バス結合回路100、比較回路101、制御回路1
02、チップ選択発生回路104、ターミナル124、
ターミナル126、およびターミナル128を含む。バ
ス24は双方向的にアドレス、データおよび制御情報を
転送する。アドレスバス110はアドレスビット[0−
31]を提供するバス24の部分であり、データバス1
12はデータビット[0−31]を提供するバス24の
部分であり、かつバス24の制御部分は制御回路102
に与えられる。本発明のいくつかの実施形態では、制御
回路102は1つまたはそれ以上のターミナル(図示せ
ず)によってデータプロセッサ10の外部に外部バスサ
イクル制御信号(例えば、アドレスストローブ、データ
ストローブ、書込みイネーブル、コラムアドレスストロ
ーブ、ローアドレスストローブ、読出し/書込み、その
他)を提供することができる。バス24はCPU12が
レジスタ80に対し読出しおよび書込みアクセスを行う
ためにレジスタ80に結合されている。バス24は制御
情報を提供しかつ受信するために制御回路102に結合
されている。バス24はアドレスビット[0−31]お
よびデータビット[0−31]を通信するためにアドレ
スバス110およびデータバス112によってバス結合
回路100に結合されている。また、バス24はアドレ
スビット[0−31]の少なくとも一部を提供するため
に比較回路101に結合されている。
スタ84はバス負荷制御ビット90、アドレス範囲ビッ
ト150、および他のチップ選択制御ビット94を含
む。バス負荷制御ビット90は導体114によってバス
結合回路100に提供される。比較回路101はアドレ
ス範囲ビット150、および多分他のチップ選択制御ビ
ット94の内の1つまたはそれ以上を受けるためにレジ
スタ80に結合されている。比較回路101は導体12
1によって制御回路102に比較結果信号を提供する。
制御回路102は導体116によってバス結合回路10
0に制御信号を提供し、かつ制御回路102は導体11
8によってチップ選択発生回路104に制御信号を提供
する。制御回路102はレジスタ80に双方向的に結合
されている。本発明の1つの実施形態では、制御回路1
02は他のチップ選択制御ビット94から制御ビットを
受信しかつ他のチップ選択制御ビット94に対しステー
タス情報を提供し戻す。本発明の別の実施形態では、制
御回路102およびバス結合回路100の機能は1つの
回路に結合することができる。
方向的にターミナル124に結合されている。バス結合
回路100はバス62によって双方向的にターミナル1
26に結合されている。チップ選択発生回路104はチ
ップ選択導体64〜67によってターミナル128に双
方向的に結合されている。複数のターミナル124はデ
ータプロセッサ10の外部にバス60を提供するために
使用される。複数のターミナル126はデータプロセッ
サ10の外部にバス62を提供するために使用される。
また、複数のターミナル128はデータプロセッサ10
の外部にチップ選択信号64〜67を提供するために使
用される。
128はデータプロセッサ10にまたはデータプロセッ
サ10から電気的信号が転送できるようにする任意の形
式の装置とすることができる。例えば、集積回路ターミ
ナル124,126および128は集積回路ピン、はん
だバンプ、ワイヤ導体、その他とすることができる。
実施形態に係わる図4のレジスタ80を示す。本発明の
1実施形態では、レジスタ80はレジスタ84、レジス
タ85、レジスタ86およびレジスタ87を含む。レジ
スタ84〜87のおのおのは、それぞれ、前記チップ選
択信号64〜67の1つに対応する。レジスタ84はバ
ス負荷制御ビット90、アドレス範囲ビット150、お
よび他のチップ選択制御ビット94を含む。レジスタ8
5はバス負荷制御ビット91、アドレス範囲ビット15
1、および他のチップ選択制御ビット95を含む。レジ
スタ86はバス負荷制御ビット92、アドレス範囲ビッ
ト152、および他のチップ選択制御ビット96を含
む。また、レジスタ87はバス負荷制御ビット93、ア
ドレス範囲ビット153、および他のチップ選択制御ビ
ット97を含む。バス負荷制御ビット90〜93は導体
114によってバス結合回路100に提供される。比較
回路101は前記アドレス範囲ビット150および多分
前記他のチップ選択制御ビット94の内の1つまたはそ
れ以上を受けるためにレジスタ80に結合されている。
制御回路102は双方向的にレジスタ84〜87に結合
されている。本発明の1つの実施形態では、制御回路1
02は他のチップ選択制御ビット94〜97から制御ビ
ットを受信しかつ他のチップ選択制御ビット94〜97
にステータス情報を提供し戻す。
0はおのおのが制御またはステータス値を記憶するため
の記憶回路を含む、いくつかのレジスタビットフィール
ド90〜93,150〜153および94〜97を含
む。図4に示されるレジスタ84は少なくとも3つのレ
ジスタフィールド(90,150および94)を含む
が、本発明の別の実施形態ではより多くの、より少な
い、または異なるレジスタビットフィールドを使用する
ことができ、かつおのおののレジスタビットフィールド
は制御、ステータス、または制御およびステータスの両
方のために使用できる。さらに、本発明の別の実施形態
ではビットフィールド90〜93,150〜153およ
び94〜97を1つまたはそれ以上の別個のレジスタに
配置することができる。また、本発明の異なる実施形態
では図5に示されるレジスタビットフィールド90〜9
3,150〜153および94〜97のおのおのに対し
任意の数のビットを含むようにすることができる。本発
明のいくつかの実施形態では、前記レジスタビットフィ
ールドの内の1つまたはそれ以上の制御機能をより少な
いレジスタビットフィールドに組合わせかつ符号化する
ことができる。
〜図3は、それぞれ、3つの異なるデータ処理システム
11,13および15を示す。データ処理システム1
1,13および15はすべて同じデータプロセッサ10
および同じメモリバンク50および55を含む。データ
処理システム15(図3を参照)はまた集積回路70お
よび72を含み、これらの集積回路の各々は単一の多重
化されたアドレス/データバスを必要とする。図1、図
2および図3の間の主な相違は周辺装置(例えば、メモ
リ51〜54および56〜59)がデータプロセッサ1
0に結合される様式、およびバス負荷制御ビット(例え
ば、図4の90を参照)によって選択されるバス負荷モ
ードにある。レジスタ80のビットはCPU12からの
書込みアクセスによってプログラムできる。本発明の別
の実施形態では、レジスタ80のビットは他のバスマス
タ(例えば、図5の集積回路70)によってプログラム
することもできる。
照)は次のようにしてバス負荷モードを選択する。
150によって規定されるアドレス範囲内にあれば使用
される) %00−バス60[0:31]はアドレスバスとして動
作し、かつバス62[0:31]はデータバスとして動
作する。 %01−バス60[0:31]はアドレスおよびデータ
バスの双方として動作する。 %10−バス62[0:31]はアドレスおよびデータ
バスの双方として動作する。 %11−バス62[0:31]はアドレスバスとして動
作し、かつバス60[0:31]はデータバスとして動
作する。
151で規定されるアドレス範囲内にあれば使用され
る) %00−バス60[0:31]はアドレスバスとして動
作し、かつバス62[0:31]はデータバスとして動
作する。 %01−バス60[0:31]はアドレスおよびデータ
バスの双方として動作する。 %10−バス62[0:31]はアドレスおよびデータ
バスの双方として動作する。 %11−バス62[0:31]はアドレスバスとして動
作し、かつバス60[0:31]はデータバスとして動
作する。
152によって規定されるアドレス範囲内にあれば使用
される) %00−バス60[0:31]はアドレスバスとして動
作し、かつバス62[0:31]はデータバスとして動
作する。 %01−バス60[0:31]はアドレスおよびデータ
バスの双方として動作する。 %10−バス62[0:31]はアドレスおよびデータ
バスの双方として動作する。 %11−バス62[0:31]はアドレスバスとして動
作し、かつバス60[0:31]はデータバスとして動
作する。
153によって規定されるアドレス範囲内にあれば使用
される) %00−バス60[0:31]はアドレスバスとして動
作し、かつバス62[0:31]はデータバスとして動
作する。 %01−バス60[0:31]はアドレスおよびデータ
バスの双方として動作する。 %10−バス62[0:31]はアドレスおよびデータ
バスの双方として動作する。 %11−バス62[0:31]はアドレスバスとして動
作し、かつバス60[0:31]はデータバスとして動
作する。
の個別の周辺集積回路51,52,53,54,56,
57,58,59,70および72はほぼ等しいバス負
荷を表わすものとする。例えば、図3を参照すると、メ
モリ54および集積回路70は各々バス60[0:3
1]に結合され、したがってバス60[0:31]上の
2つの負荷を表わしている。バス負荷を決定する上で、
メモリ51〜54および56〜59の各々のデータポー
トは32ビットのバスの内の8ビットにのみ結合されて
いることに注目することが重要であり、したがって一例
として、図1においてメモリ51〜54はバス62
[0:31]上の1つの負荷のみを表わしている。
3に対しては次のようになる。 図1:データ処理システム11 バス60[0:31]は8個の負荷を有し、バス62
[0:31]は2個の負荷を有する。 図2:データ処理システム13 バス60[0:31]は5個の負荷を有し、バス62
[0:31]は5個の負荷を有する。 図3:データ処理システム15 バス60[0:31]は6個の負荷を有し、バス62
[0:31]は6個の負荷を有する。
1は非常にアンバランスなバス負荷を有している。バス
60[0:31]は8個の負荷を有し、一方バス62
[0:31]は2個の負荷のみを有する。バス60に注
目すると、メモリ51〜54および56〜59の各々の
32ビットのアドレスポートはすべてバス60の32ビ
ットに結合されている。また、バス62に注目すると、
バス62[0:31]は2つの負荷のみを有し、それは
メモリ51〜54および56〜59の内の2つの8ビッ
トデータポートのみがバス60の各8ビットに結合され
ているからである。
ク50はチップ選択信号64によって選択される。チッ
プ選択信号64に対応する、レジスタ84はバス負荷モ
ード(ビット90)、アドレス範囲(ビット150)お
よびチップ選択信号64およびメモリバンク50へのア
クセスの他の特性(ビット94)を決定するために使用
される。メモリバンク55はチップ選択信号65によっ
て選択される。チップ選択信号65に対応する、レジス
タ85はバス負荷モード(ビット91)、アドレス範囲
(ビット151)およびチップ選択信号65およびメモ
リバンク55へのアクセスの他の特性(ビット95)を
決定するために使用される。
90は%00にプログラムされて、メモリバンク50へ
のアクセスがアドレス値[0:31]を転送するための
アドレスバスとしてバス60[0:31]を使用しかつ
データ値[0:31]を転送するためのデータバスとし
てバス62[0:31]を使用するようにされる。バス
負荷モードビット91は%00にプログラムされて、メ
モリバンク55へのアクセスがアドレス値[0:31]
を転送するためのアドレスバスとしてバス60[0:3
1]を使用しかつデータ値[0:31]を転送するため
にデータバスとしてバス62[0:31]を使用するよ
うにされる。したがって、図1に示されるデータ処理シ
ステム11については、バス60は32ビットのアドレ
ス値を転送するためにのみ使用され、かつバス62は3
2ビットのデータ値を転送するためにのみ使用される。
データ処理システム11はしたがって専用のアドレスお
よびデータバスを使用する従来技術のデータ処理システ
ムと同様に機能する。しかしながら、不幸なことにバス
60を専用のアドレスバスとしてかつバス62を専用の
データバスとして使用することにより、バス60上のバ
ス負荷(すなわち、8つの負荷)はバス62上のバス負
荷(すなわち、2つの負荷)よりずっと大きくなる。
バス60および62上のバス負荷をバランスさせるため
にどのように本発明が使用されるかを示す。図2のデー
タ処理システム13は図1におけるものと同じメモリバ
ンク50および55ならびに同じデータプロセッサ10
を使用することができる。しかしながら、図2において
は、本発明はバス60および62の機能を異なるバスサ
イクルについて変えることができる。
90は%00にプログラムされて、メモリバンク50へ
のアクセスがアドレス値[0:31]を転送するために
アドレスバスとしてバス60[0:31]を使用しかつ
データ値[0:31]を転送するためにデータバスとし
てバス62[0:31]を使用するようにされる。バス
負荷モードビット91は%11にプログラムされて、メ
モリバンク55へのアクセスがアドレス値[0:31]
を転送するためにアドレスバスとしてバス62[0:3
1]を使用しかつデータ値[0:31]を転送するため
にデータバスとしてバス60[0:31]を使用するよ
うにされる。したがって、図2に示されるデータ処理シ
ステム13に対しては、バス60は32ビットのアドレ
ス値または32ビットのデータ値を転送するために使用
でき、かつバス62は32ビットのアドレス値または3
2ビットのデータ値を転送するために使用できる。した
がって、データ処理システム13は専用のアドレスおよ
びデータバスを使用しない。その結果、バス60上のバ
ス負荷(すなわち、5つの負荷)はバス62上のバス負
荷(すなわち、5つの負荷)と等化することができる。
3は図1のデータ処理システム11よりもずっと均一な
バス負荷を有する。バス60[0:31]は5つの負荷
を有し、かつバス62[0:31]も5つの負荷を有す
る。バス60に注目すると、メモリ51〜54の各々の
32ビットのアドレスポートはバス60のすべての32
ビットに結合され、かつメモリ56〜59の内の1つの
みのデータポートがバス60の各々の8ビットに結合さ
れている。また、同様に、バス62を参照すると、バス
62[0:31]は5つの負荷を有しているが、それは
メモリ56〜59の各々の32ビットのアドレスポート
はバス62のすべての32ビットに結合され、かつメモ
リ51〜54の内の1つのみのデータポートがバス62
の各々の8ビットに結合されているからである。
ク50はチップ選択信号64によって選択される。チッ
プ選択信号64に対応する、レジスタ84はバス負荷モ
ード(ビット90)、アドレス範囲(ビット150)お
よびチップ選択信号64およびメモリバンク50へのア
クセスの他の特性(ビット94)を決定するために使用
される。メモリバンク55はチップ選択信号65によっ
て選択される。チップ選択信号65に対応する、レジス
タ85はバス負荷モード(ビット91)、アドレス範囲
(ビット151)およびチップ選択信号65およびメモ
リバンク55へのアクセスの他の特性(ビット95)を
決定するために使用される。
もし両方の非多重化周辺装置(例えば、メモリ51〜5
4および56〜59)が多重化された周辺装置(例え
ば、集積回路70および72)と共に使用されれば、バ
ス60および62上のバス負荷をバランスさせるために
どのように本発明が使用できるかを示す。図3のデータ
処理システム15は図1と同じメモリバンク50および
55ならびに同じデータプロセッサ10を使用すること
ができる。しかしながら、図3においては、本発明はバ
ス60および62の機能を異なるバスサイクルに対して
変更できるようにする。
90は%00にプログラムされて、メモリバンク50へ
のアクセスがアドレス値[0:31]を転送するために
アドレスバスとしてバス60[0:31]を使用しかつ
データ値[0:31]を転送するためにデータバスとし
てバス62[0:31]を使用するようにされる。バス
負荷モードビット91は%11にプログラムされて、メ
モリバンク55へのアクセスがアドレス値[0:31]
を転送するためにアドレスバスとしてバス62[0:3
1]を使用しかつデータ値[0:31]を転送するため
にデータバスとしてバス60[0:31]を使用するよ
うにされる。バス負荷モードビット92は%01にプロ
グラムされて、集積回路70がアドレス値[0:31]
およびデータ値[0:31]の双方を転送するためにア
ドレスおよびデータバスの双方として多重化方式でバス
60[0:31]を使用するようにされる。バス62
[0:31]は集積回路70へのアクセスのためには使
用されない。バス負荷モードビット93は%10にプロ
グラムされて、集積回路72へのアクセスがアドレス値
[0:31]およびデータ値[0:31]の双方を転送
するためにアドレスおよびデータバスの双方として多重
化方式でバス62[0:31]を使用するようにされ
る。バス60[0:31]は集積回路72へのアクセス
のためには使用されない。
ステム15については、バス60は非多重化アドレス
値、非多重化データ値、多重化アドレスおよびデータ値
を転送するために使用されるか、あるいは何らの値も転
送しないように使用される。同様に、バス62は非多重
化アドレス値、非多重化データ値、多重化アドレスおよ
びデータ値を転送するために使用されるか、あるいは何
らの値も転送しないようにされる。したがって、データ
処理システム15は専用のアドレスおよびデータバスを
使用せず、かつ専用の非多重化または多重化バスを使用
しない。その結果、バス60上のバス負荷(すなわち、
6つの負荷)はバス62上のバス負荷(すなわち、6つ
の負荷)に等化することができる。
5もまた図1のデータ処理システム11よりもずっと均
一なバス負荷を有している。バス60[0:31]は6
つの負荷を有し、かつバス62[0:31]も6つの負
荷を有している。メモリ51〜54および56〜59は
図2のデータ処理システム13と同様にバス60および
62に結合される。しかしながら、図3のデータ処理シ
ステム15は図2において達成されたバランスしたバス
負荷と干渉することなく2つの多重化された周辺装置7
0および72をどのようにデータ処理システム15に加
えることができるかを示している。バス60を参照する
と、図2からの同じ5つの負荷に加えて、図3のバス6
0はまた6つの負荷を有しており、それは集積回路70
の多重化されたアドレス/データポートはバス60のす
べての32ビットに結合されているからである。同様
に、バス62を参照すると、図2からの同じ5つの負荷
に加えて、図3のバス62はまた6つの負荷を有してお
り、それは集積回路72の多重化されたアドレス/デー
タポートがバス62の32ビットすべてに結合されてい
るからである。
ク50はチップ選択信号64によって選択される。チッ
プ選択信号64に対応する、レジスタ84はバス負荷モ
ード(ビット90)、アドレス範囲(ビット150)お
よびチップ選択信号64およびメモリバンク50へのア
クセスの他の特性(ビット94)を決定するために使用
される。メモリバンク55はチップ選択信号65によっ
て選択される。チップ選択信号65に対応する、レジス
タ85はバス負荷モード(ビット91)、アドレス範囲
(ビット151)およびチップ選択信号65およびメモ
リバンク50へのアクセスの他の特性(ビット95)を
決定するために使用される。チップ選択信号66に対応
する、レジスタ86はバス負荷モード(ビット92)、
アドレス範囲(ビット152)およびチップ選択信号6
6および集積回路70へのアクセスの他の特性(ビット
96)を決定するために使用される。チップ選択信号6
7に対応する、レジスタ87はバス負荷モード(ビット
93)、アドレス範囲(ビット153)、およびチップ
選択信号67および集積回路72へのアクセスの他の特
性(ビット97)を決定するために使用される。
る。CPU12(図1〜図3を参照)は外部バスサイク
ルを開始することができる。外部バスサイクルはバス6
0および62によってデータバス10の外部に駆動され
るバスサイクルである。CPU12はアドレス値、対応
するデータ値、および適切な制御信号をバス24上にド
ライブすることによって外部バスサイクルを開始する。
比較回路101はバス24からのアドレス値およびレジ
スタ80からのアドレス範囲ビット150〜153を受
信する。比較回路101は次に受信したアドレス値がど
のアドレス範囲に関連しているかを決定する。本発明の
1つの実施形態では、比較回路101はバス24からの
アドレス値の少なくとも一部をレジスタ80からの各々
の組のアドレス範囲ビット150〜153と比較する。
アドレス範囲ビット150はアドレス範囲を特定するた
めに任意の方法および任意の数のビットフィールドを使
用できる。
御回路102に転送する。制御信号121は制御回路1
02に対しどのアドレス範囲、かつしたがってどのチッ
プ選択およびレジスタ80の内のどの1つが使用される
かを指示する。制御回路102は次に制御信号118
を、どのチップ選択信号が肯定されるべきかを選択する
ために、チップ選択発生回路104に送る。制御回路1
02はまたレジスタ80の内のどれが使用されるかを選
択するために導体122によってレジスタ80に制御信
号を送る。例えば、もし受信されたアドレス値がアドレ
ス範囲ビット150によって特定されるアドレス範囲内
にあれば、制御回路102はレジスタ84を選択しかつ
導体122によって他のチップ選択制御ビット94を受
信することになる。さらに、バス負荷制御ビット90が
選択導体114によってバス結合回路100に与えられ
る。制御回路102は導体116によってバス結合回路
100にタイミングまたは他の制御情報を提供すること
ができる。
合回路100はバス24のアドレス導体110をバス6
0に結合するかあるいはバス62に結合するかを決定す
る。同様に、バス負荷制御ビット90に基づき、バス結
合回路はバス24のデータ導体112をバス60に結合
するかあるいはバス62に結合するかを決定する。さら
に、バス負荷制御ビット90はバス結合回路100がア
ドレスおよびデータ値を同じバスによって(すなわち、
バス60または62の内の1つに多重化して)あるいは
異なるバスにより(すなわち、バス60および62の双
方によって非多重化により)提供するかを決定する。
サ10の外部にバス60を提供するために使用される。
複数のターミナル126はデータプロセッサ10の外部
にバス62を提供するために使用される。また、複数の
ターミナル128はデータプロセッサ10の外部にチッ
プ選択信号64〜67を提供するために使用される。
かつ説明されたが、当業者にはさらに他の変更および改
善を成すことができる。したがって、この発明は示され
た特定の形式に制限されるものではなくかつ添付の特許
請求の範囲がこの発明の範囲から離れることのないすべ
ての変更をカバーすることが理解されるべきである。
処理システムにおいて、大きなコストアップを生じるこ
となく、バス負荷を種々のバスに均等に分配することが
でき、データ処理システムの性能をいっそう向上させる
ことが可能になる。
ム11を示すブロック図である。
テム13を示すブロック図である。
理システム15を示すブロック図である。
理システムのシステム統合回路22の一部を示すブロッ
ク図である。
0を示すブロック図である。
モリ 60 アドレスバス 62 データバス 70,72 集積回路 80 レジスタ 100 バス結合回路 101 比較回路 102 制御回路 104 チップ選択発生回路 124,126,128 ターミナル
Claims (3)
- 【請求項1】 データプロセッサ(10)からアドレス
信号およびデータ信号を提供する方法であって、該デー
タプロセッサ(10)は第1のバス(60)および第2
のバス(62)を有し、前記方法は、 前記データプロセッサ(10)が第1のモードにあれ
ば、前記アドレス信号を前記第1のバス(60)によっ
て提供しかつデータ信号を前記第2のバス(62)によ
って提供する段階、そして前記データプロセッサ(1
0)が第2のモードにあれば、前記第1のバス(60)
によってデータ信号を提供しかつ前記第2のバス(6
2)によってアドレス信号を提供する段階、 を具備することを特徴とするデータプロセッサ(10)
からアドレス信号およびデータ信号を提供する方法。 - 【請求項2】 データプロセッサ(10)であって、 アドレス値を提供するためのアドレスバス(110)、 データ値を提供するためのデータバス(112)、 第1の複数のバスターミナル(124)、 第2の複数のバスターミナル(126)、 第1のモードの制御値を記憶するための第1の制御レジ
スタ部(90)、そして前記アドレスバス(110)
に、前記データバス(112)に、前記第1の複数のバ
スターミナル(124)に、前記第2の複数のバスター
ミナル(126)に、および前記第1の制御レジスタ部
(90)に結合されたバス結合回路(100)であっ
て、該バス結合回路(100)は前記第1のモード制御
値が第1の値であれば前記アドレスバス(110)を前
記第1の複数のバスターミナル(124)に結合しかつ
前記アドレス値を前記第1の複数のバスターミナル(1
24)に提供しかつ前記データバス(112)を前記第
2の複数のバスターミナル(126)に結合しかつ前記
データ値を前記第2の複数のバスターミナル(126)
に提供し、かつ前記第1のモード制御値が第2の値であ
れば、前記バス結合回路(100)は前記データバス
(112)を前記第1の複数のバスターミナル(12
4)に結合しかつ前記データ値を前記第1の複数のバス
ターミナル(124)に提供し、かつ前記アドレスバス
(110)を前記第2の複数のバスターミナル(12
6)に結合しかつ前記アドレス値を前記第2の複数のバ
スターミナル(126)に提供するもの、 を具備することを特徴とするデータプロセッサ(1
0)。 - 【請求項3】 第1のバス(60)および第2のバス
(62)を有するデータ処理システム(10,11)に
おけるアドレス値およびデータ値を提供する方法であっ
て、 第1のアドレス範囲(150)に対応する第1のレジス
タ制御フィールド(90)を提供する段階、 第2のアドレス範囲(151)に対応する第2のレジス
タ制御フィールド(91)を提供する段階、 前記アドレス値の内の第1のものが前記第1のアドレス
範囲(150)内にあれば、前記第1のレジスタ制御フ
ィールド(90)によって前記データ処理システム(1
0,11)のバスモードを選択する段階、 前記アドレス値の内の前記第1のものが前記第2のアド
レス範囲(151)内にあれば、前記第2のレジスタ制
御フィールド(91)によってデータ処理システム(1
0,11)のバスモードを選択する段階、 前記バスモードが第1のモードとなるよう選択された場
合に、前記第1のバス(60)によって前記アドレス値
の内の前記最初の1つを提供しかつ前記第2のバス(6
2)によって前記データ値の内の最初の1つを提供する
段階、 前記バスモードが第2のモードとなるよう選択された場
合に、前記データ値の内の最初の1つを前記第1のバス
(60)によって提供しかつ前記アドレス値の内の最初
の1つを前記第2のバス(62)によって提供する段
階、 前記バスモードが第3のモードとなるよう選択された場
合に、前記アドレス値の内の前記第1の1つおよび前記
データ値の内の前記第1の1つの双方を前記第1のバス
(60)によって提供する段階、そして前記バスモード
が第4のモードとなるよう選択された場合に、前記アド
レス値の内の最初の1つおよび前記データ値の内の最初
の1つの双方を前記第2のバス(62)によって提供す
る段階、 を具備することを特徴とするデータ処理システム(1
0,11)におけるアドレス値およびデータ値を提供す
る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/414,473 US5638520A (en) | 1995-03-31 | 1995-03-31 | Method and apparatus for distributing bus loading in a data processing system |
US08/414,473 | 1995-03-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08287008A true JPH08287008A (ja) | 1996-11-01 |
JP3616453B2 JP3616453B2 (ja) | 2005-02-02 |
Family
ID=23641605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10443396A Expired - Lifetime JP3616453B2 (ja) | 1995-03-31 | 1996-03-29 | データ処理システムにおけるバス負荷を分配する方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5638520A (ja) |
EP (1) | EP0735492A1 (ja) |
JP (1) | JP3616453B2 (ja) |
KR (1) | KR100369092B1 (ja) |
TW (1) | TW594479B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5802541A (en) * | 1996-02-28 | 1998-09-01 | Motorola, Inc. | Method and apparatus in a data processing system for using chip selects to perform a memory management function |
US5845098A (en) * | 1996-06-24 | 1998-12-01 | Motorola Inc. | Address lines load reduction |
US6085272A (en) * | 1998-03-14 | 2000-07-04 | Cardio Logic, Inc. | Transmitting command block data using the lower address part of the address phase |
US6038630A (en) * | 1998-03-24 | 2000-03-14 | International Business Machines Corporation | Shared access control device for integrated system with multiple functional units accessing external structures over multiple data buses |
US6240492B1 (en) | 1998-05-22 | 2001-05-29 | International Business Machines Corporation | Memory interface for functional unit of integrated system allowing access to dedicated memory and shared memory, and speculative generation of lookahead fetch requests |
US6665749B1 (en) * | 1999-08-17 | 2003-12-16 | Nec Electronics, Inc. | Bus protocol for efficiently transferring vector data |
US8391039B2 (en) | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US20050147414A1 (en) * | 2003-12-30 | 2005-07-07 | Morrow Warren R. | Low latency optical memory bus |
US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
US20100325333A1 (en) * | 2008-10-14 | 2010-12-23 | Texas Instruments Incorporated | Method Allowing Processor with Fewer Pins to Use SDRAM |
US7969179B2 (en) | 2009-03-31 | 2011-06-28 | Freescale Semiconductor, Inc. | Method and apparatus for increasing security in a system using an integrated circuit |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4144562A (en) * | 1977-06-23 | 1979-03-13 | Ncr Corporation | System and method for increasing microprocessor output data rate |
US4300195A (en) * | 1979-08-09 | 1981-11-10 | Motorola, Inc. | CMOS Microprocessor architecture |
US4349870A (en) * | 1979-09-05 | 1982-09-14 | Motorola, Inc. | Microcomputer with programmable multi-function port |
US4443864A (en) * | 1979-10-09 | 1984-04-17 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
FR2539887B1 (fr) * | 1983-01-20 | 1985-07-26 | Tech Europ Commutation | Procede pour assurer la securite du fonctionnement d'un automate programmable et automate pour la mise en oeuvre du procede |
JPS61223785A (ja) * | 1985-03-28 | 1986-10-04 | 株式会社東芝 | 画像メモリ制御装置 |
CA1286788C (en) * | 1986-07-24 | 1991-07-23 | Robert Hubert Delaney | Data flow control arrangement for local area network |
US5048012A (en) * | 1987-04-03 | 1991-09-10 | Advanced Micro Devices, Inc. | Data link controller with flexible multiplexer |
JPS63282870A (ja) * | 1987-05-14 | 1988-11-18 | Minolta Camera Co Ltd | メモリユニットのアドレス指定方式 |
JPS643739A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Information processor |
US5146605A (en) * | 1987-11-12 | 1992-09-08 | International Business Machines Corporation | Direct control facility for multiprocessor network |
US5235684A (en) * | 1988-06-30 | 1993-08-10 | Wang Laboratories, Inc. | System bus having multiplexed command/id and data |
US5165037A (en) * | 1988-09-09 | 1992-11-17 | Compaq Computer Corporation | System for controlling the transferring of different widths of data using two different sets of address control signals |
US5274784A (en) * | 1989-01-13 | 1993-12-28 | International Business Machines Corporation | Data transfer using bus address lines |
US5109490A (en) * | 1989-01-13 | 1992-04-28 | International Business Machines Corporation | Data transfer using bus address lines |
US5237566A (en) * | 1989-03-30 | 1993-08-17 | Ungermann-Bass, Inc. | Network hub for maintaining node bandwidth in a single-node network |
US5086407A (en) * | 1989-06-05 | 1992-02-04 | Mcgarity Ralph C | Data processor integrated circuit with selectable multiplexed/non-multiplexed address and data modes of operation |
FR2663137B1 (fr) * | 1990-06-12 | 1994-07-29 | Sgs Thomson Microelectronics | Dispositif electronique de connexion. |
EP0518488A1 (en) * | 1991-06-12 | 1992-12-16 | Advanced Micro Devices, Inc. | Bus interface and processing system |
US5262991A (en) * | 1991-11-22 | 1993-11-16 | Zilog, Inc. | Device with multiplexed and non-multiplexed address and data I/O capability |
KR940010136B1 (ko) * | 1992-01-07 | 1994-10-22 | 삼성전자 주식회사 | 라운드 로빈방식의 시리얼버스 통신시스템의 버스점유신호 발생회로 |
US5255376A (en) * | 1992-01-14 | 1993-10-19 | Sun Microsystems, Inc. | Method and apparatus for supporting a dual bit length protocol for data transfers |
CA2092631C (en) * | 1992-06-19 | 1997-04-08 | Don Steven Keener | Physical partitioning of logically continuous bus |
KR0139967B1 (ko) * | 1992-11-30 | 1998-07-01 | 정장호 | 글로벌 버스의 멀티 프레임 전송제어회로 |
US5448521A (en) * | 1993-11-12 | 1995-09-05 | International Business Machines Corporation | Connecting a short word length non-volatile memory to a long word length address/data multiplexed bus |
US5483660A (en) * | 1993-11-29 | 1996-01-09 | Motorola Inc. | Method and apparatus for performing multiplexed and non-multiplexed bus cycles in a data processing system |
-
1995
- 1995-03-31 US US08/414,473 patent/US5638520A/en not_active Expired - Lifetime
-
1996
- 1996-02-02 TW TW085101322A patent/TW594479B/zh not_active IP Right Cessation
- 1996-03-04 EP EP96103288A patent/EP0735492A1/en not_active Withdrawn
- 1996-03-29 JP JP10443396A patent/JP3616453B2/ja not_active Expired - Lifetime
- 1996-03-29 KR KR1019960008998A patent/KR100369092B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JP3616453B2 (ja) | 2005-02-02 |
EP0735492A1 (en) | 1996-10-02 |
US5638520A (en) | 1997-06-10 |
TW594479B (en) | 2004-06-21 |
KR960035290A (ko) | 1996-10-24 |
KR100369092B1 (ko) | 2003-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5483660A (en) | Method and apparatus for performing multiplexed and non-multiplexed bus cycles in a data processing system | |
US20040098549A1 (en) | Apparatus and methods for programmable interfaces in memory controllers | |
JP3310006B2 (ja) | コンピュータシステム | |
US5812798A (en) | Data processing system for accessing an external device and method therefore | |
JPH06187283A (ja) | カード | |
JP3616453B2 (ja) | データ処理システムにおけるバス負荷を分配する方法および装置 | |
US6748515B1 (en) | Programmable vendor identification circuitry and associated method | |
US5781746A (en) | Microprocessor with multiple bus configurations | |
US5847450A (en) | Microcontroller having an n-bit data bus width with less than n I/O pins | |
JP3576325B2 (ja) | データ・プロセッサ | |
US6754760B1 (en) | Programmable interface for a configurable system bus | |
EP0803802B1 (en) | Method of identifying peripheral device employed in a semiconductor device | |
JPH04260959A (ja) | マイクロプロセッサ | |
US20050160246A1 (en) | Method and device for controlling a memory access | |
US6470011B1 (en) | Time division multiplex highway switch control system and control method of T-S-T three-stage switches in electronic switching system | |
US6240496B1 (en) | Architecture and configuring method for a computer expansion board | |
JP3959137B2 (ja) | データプロセッサ | |
JP2004213666A (ja) | Dmaモジュールとその操作方法 | |
JPH05324539A (ja) | 半導体装置 | |
EP0814412B1 (en) | A digital signal processor and a method for interfacing a digital signal processor | |
JP4062478B2 (ja) | デバイスアクセス方法 | |
JP4174272B2 (ja) | デバイス制御装置 | |
JPH06291614A (ja) | プリセット付レジスタ回路 | |
JPS63108438A (ja) | シングルチツプマイクロコンピユ−タ | |
JPH0488536A (ja) | メモリ制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040930 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041105 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20050412 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |