JPS61223785A - 画像メモリ制御装置 - Google Patents
画像メモリ制御装置Info
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- JPS61223785A JPS61223785A JP60061863A JP6186385A JPS61223785A JP S61223785 A JPS61223785 A JP S61223785A JP 60061863 A JP60061863 A JP 60061863A JP 6186385 A JP6186385 A JP 6186385A JP S61223785 A JPS61223785 A JP S61223785A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画像メモリ制御装置に係り、特に種々の画像
メモリに対応できる画像メモリ制御装置に関する。
メモリに対応できる画像メモリ制御装置に関する。
画像メモリに格納した画像データを、ＣＲＴ等の２スタ
一スキヤン方式の表示装置に静止画像として表示するシ
ステム、例えば文字放送システム。
一スキヤン方式の表示装置に静止画像として表示するシ
ステム、例えば文字放送システム。
ビデオテックスシステムがある。これらのシステムでは
、画面上に表示すべき画像データを、Ｃ几°１１出して
は表示するため、水平・垂直同期信号の発生や、画像メ
モリのアドレス発生制御を行なう必要がある。これを行
なう装置が画像メモリ制御装置である。
、画面上に表示すべき画像データを、Ｃ几°１１出して
は表示するため、水平・垂直同期信号の発生や、画像メ
モリのアドレス発生制御を行なう必要がある。これを行
なう装置が画像メモリ制御装置である。
上記画像メモリとしては、一般にダイナミックＲＡＭ
（以下Ｄ−ＲＡＭという）とスタティックＲＡＭ（以下
５−ＲＡＭという）が使用されている。Ｄ−ＲＡＭは価
格が安く、かつ大容量のものが可能である反面、アクセ
スタイムが遅くまた複数の電源を必要とする。また、１
ビツト構成のものが主流であるため、並列単位で使用す
る場合、部品点数が増加する欠点がある。一方、Ｓ−几
ＡＭはアクセスタイムが速く、単一の電源ですむ反面、
消費電力が大きく価格も高い。しかし、並列単位構成の
ものが主流であるため、並列単位で使用する場合、部品
点数が少なくなる利点がある。
（以下Ｄ−ＲＡＭという）とスタティックＲＡＭ（以下
５−ＲＡＭという）が使用されている。Ｄ−ＲＡＭは価
格が安く、かつ大容量のものが可能である反面、アクセ
スタイムが遅くまた複数の電源を必要とする。また、１
ビツト構成のものが主流であるため、並列単位で使用す
る場合、部品点数が増加する欠点がある。一方、Ｓ−几
ＡＭはアクセスタイムが速く、単一の電源ですむ反面、
消費電力が大きく価格も高い。しかし、並列単位構成の
ものが主流であるため、並列単位で使用する場合、部品
点数が少なくなる利点がある。
以上のように、大容量でかつ並列単位構成の画像メモリ
には、５−ＲＡＭ、Ｄ−ＲＡＭのいずれを用いても利害
得失があるため、システムに応じてその選択がなされて
いた。従って、画像メモリにいずれのＲＡＭを使用して
も対応できる画像メモリ制御装置は、汎用性の極めて高
いものとなる。
には、５−ＲＡＭ、Ｄ−ＲＡＭのいずれを用いても利害
得失があるため、システムに応じてその選択がなされて
いた。従って、画像メモリにいずれのＲＡＭを使用して
も対応できる画像メモリ制御装置は、汎用性の極めて高
いものとなる。
ところで、Ｄ−Ｒ，ＡＭ、５−ＲＡＭにおいては、アド
レス情報のインターフェースが異なる。上述したように
Ｄ−ＲＡＭは大容量のものが多く、そのためアドレスラ
インの本数が多くなりビン数が増大する。そこで、ピン
数を減少させるためアドレスラインを２つに分けて、こ
の２つに分かれたアドレスラインへアドレス情報を時分
割して入力するようにしている。
レス情報のインターフェースが異なる。上述したように
Ｄ−ＲＡＭは大容量のものが多く、そのためアドレスラ
インの本数が多くなりビン数が増大する。そこで、ピン
数を減少させるためアドレスラインを２つに分けて、こ
の２つに分かれたアドレスラインへアドレス情報を時分
割して入力するようにしている。
例えば、６４にワード（１ワード＝１６ビツト）のメモ
リを考えた場合、アドレス情報は１６ビツト必要である
が、Ｄ−几ＡＭを使用する場合には１６ビツトのアドレ
ス情報を８ビツトずつに分割し、夫々ローアドレス、コ
ラムアドレスとして時分割に入力している。一方、５−
ＲＡＭを使用する場合には、１６ビツトのアドレス情報
を、そのまま直接入力する。
リを考えた場合、アドレス情報は１６ビツト必要である
が、Ｄ−几ＡＭを使用する場合には１６ビツトのアドレ
ス情報を８ビツトずつに分割し、夫々ローアドレス、コ
ラムアドレスとして時分割に入力している。一方、５−
ＲＡＭを使用する場合には、１６ビツトのアドレス情報
を、そのまま直接入力する。
以上の説明のように、Ｄ−ＲＡＭ、Ｓ−Ｒ，Ａ、Ｖｔの
両メモリのアドレス情報のインターフェースは異なるの
で、従来の画像メモリ制御装置では、画像メモリとして
使用できるメモリはＤ −ＲＡ Ｍ 。
両メモリのアドレス情報のインターフェースは異なるの
で、従来の画像メモリ制御装置では、画像メモリとして
使用できるメモリはＤ −ＲＡ Ｍ 。
５−ＲＡＭのいずれか一方に制限されてしまう欠点を有
していた。
していた。
本発明の目的は、Ｄ−ＲＡＭ、５−ＲＡＭのように、ア
ドレス情報のインターフェースが異なるいずれのメモリ
も画像メモリとして使用することのできる、汎用性の高
い画像メモリ制御装置を提供することにある。
ドレス情報のインターフェースが異なるいずれのメモリ
も画像メモリとして使用することのできる、汎用性の高
い画像メモリ制御装置を提供することにある。
この発明では例えば第１図に示すように、画像メモリへ
（７） ／＜スヲ、テータバスＭＤ、アドレスバスＭＡ
及びモードレジスタ１９に設定されたモード信号Ｐ１に
応じてデータバスとアドレスバスに切換え可能なアドレ
ス・データバスＭＡｉ）で構成し、アドレス情報を上記
モード信号Ｐ１に応じてアドレス発生部２１が直接又は
時分割して夫々アドレスバスＭＡ、アドレス・ｆ −タ
ハスＭ Ａ Ｄ 又はアドレスバスＭＡのみへ供給する
ことにより、アドレス情報のインターフェースが異なる
いずれの画像メモリにも対応できるようにしている。
（７） ／＜スヲ、テータバスＭＤ、アドレスバスＭＡ
及びモードレジスタ１９に設定されたモード信号Ｐ１に
応じてデータバスとアドレスバスに切換え可能なアドレ
ス・データバスＭＡｉ）で構成し、アドレス情報を上記
モード信号Ｐ１に応じてアドレス発生部２１が直接又は
時分割して夫々アドレスバスＭＡ、アドレス・ｆ −タ
ハスＭ Ａ Ｄ 又はアドレスバスＭＡのみへ供給する
ことにより、アドレス情報のインターフェースが異なる
いずれの画像メモリにも対応できるようにしている。
以下、図面を参照して、本発明の画像メモリ制御装置に
係る一実施例について説明する。
係る一実施例について説明する。
ここで、画像メモリのアドレス空間は１６ビツトのアド
レス１青報で表わされる６４にとし、Ｄ−ＲＡＭを使用
した場合１６ Ｘ ６４にビット、５−ＲＡＭを使用し
た場合８Ｘ６４にビットの構成とする。
レス１青報で表わされる６４にとし、Ｄ−ＲＡＭを使用
した場合１６ Ｘ ６４にビット、５−ＲＡＭを使用し
た場合８Ｘ６４にビットの構成とする。
なお、上述したように、Ｄ−ＲＡＭに対してはアドレス
情報を時分割して、つまり８ビット単位で与えることに
なる。
情報を時分割して、つまり８ビット単位で与えることに
なる。
本実施例の構成を示す第１図において、端子１０〜１２
は画像メモリ（図示せず）のバスに夫々接続されている
。このうち、端子１０はデータバスＭＤに、端子１１は
アドレスバスＭＡ、また端子１２はデータバスとアドレ
スバスに切換え可能なアドレス・データバスＭＡＤに接
続されている。
は画像メモリ（図示せず）のバスに夫々接続されている
。このうち、端子１０はデータバスＭＤに、端子１１は
アドレスバスＭＡ、また端子１２はデータバスとアドレ
スバスに切換え可能なアドレス・データバスＭＡＤに接
続されている。
上記データバスＭＤを介して画像メモリから供給−され
る８ビツトの画像データをラッチ１３．１４が保持する
。また、アドレス・データバスＭＡＤがデータバスとし
て機能している際、アドレス・データバスＭＡＤを介し
て画像メモリから供給される８ピツトのデータをラッチ
１５が保持する。
る８ビツトの画像データをラッチ１３．１４が保持する
。また、アドレス・データバスＭＡＤがデータバスとし
て機能している際、アドレス・データバスＭＡＤを介し
て画像メモリから供給される８ピツトのデータをラッチ
１５が保持する。
１６〜１８は３ステートバツフアであり、バッファ１６
．１７は相補的にアクティブ状態となり、アドレス・デ
ータバスＭＡＤを７’−タバス、アドレスバスのいずれ
か一方に切換えている。
．１７は相補的にアクティブ状態となり、アドレス・デ
ータバスＭＡＤを７’−タバス、アドレスバスのいずれ
か一方に切換えている。
上記バッファ１６〜１８はモードレジスタ１９に格納さ
れ、画像メモリとしてＤ−Ｒ，ＡＭを使用するか、Ｓ−
几ＡＭを使用するかを示すモード信号Ｐ１に従って、ア
クティブ、又はハイインピーダンスに状態が制御される
。この実施例では、画像メモリとしてＤ−Ｒ，ＡＭを使
用するときモード信号ｐ１を“ビ、５−ＲＡＭを使用す
るとき“Ｏ″にしている。データ処理回路２０は、画像
メモリから読み出した画像データを１６ビツト単位でデ
コード処理し、ＣＲＩＴ等に表示するための表示データ
を生成する。アドレス発生部２１は画像メモリへのアド
レス情報やラッチ１３〜１５へのラッチパルスを作り出
す。
れ、画像メモリとしてＤ−Ｒ，ＡＭを使用するか、Ｓ−
几ＡＭを使用するかを示すモード信号Ｐ１に従って、ア
クティブ、又はハイインピーダンスに状態が制御される
。この実施例では、画像メモリとしてＤ−Ｒ，ＡＭを使
用するときモード信号ｐ１を“ビ、５−ＲＡＭを使用す
るとき“Ｏ″にしている。データ処理回路２０は、画像
メモリから読み出した画像データを１６ビツト単位でデ
コード処理し、ＣＲＩＴ等に表示するための表示データ
を生成する。アドレス発生部２１は画像メモリへのアド
レス情報やラッチ１３〜１５へのラッチパルスを作り出
す。
このアドレス発生部２１はその詳細を第２図に示すよう
に、１６ビツトのアドレスカウンタ２１０が画像メモリ
へのアドレス情報の基準を発生する。
に、１６ビツトのアドレスカウンタ２１０が画像メモリ
へのアドレス情報の基準を発生する。
このアドレスカウンタ２１０は、クロックＣＫＩを２分
周する分周回路２１１の出力パルスＬＰ２をクロックと
する。また、このカウンタ２１０の１６ビツト出力Ｑｏ
〜Ｑやは、アドレススイッチ２１２によって下位８ピツ
）Ｑｏ〜ｑ、上位８ビットＱｓ〜Ｑ□、が択一的に選択
出力され、この選択制御はアンドゲート２１３に入力す
るモード信号Ｐ１と、上記パルスＬＰ２をインバータ２
１４で反転した出力パルスＬＰＩとによって行なう。
周する分周回路２１１の出力パルスＬＰ２をクロックと
する。また、このカウンタ２１０の１６ビツト出力Ｑｏ
〜Ｑやは、アドレススイッチ２１２によって下位８ピツ
）Ｑｏ〜ｑ、上位８ビットＱｓ〜Ｑ□、が択一的に選択
出力され、この選択制御はアンドゲート２１３に入力す
るモード信号Ｐ１と、上記パルスＬＰ２をインバータ２
１４で反転した出力パルスＬＰＩとによって行なう。
次に、上述した構成の実施例のタイミングチャートを第
３図及び第４図に示し、実施例の動作を説明する。
３図及び第４図に示し、実施例の動作を説明する。
まず、画像メモリとしてＤ−ＲＡＭを使用する場合につ
いて、Ｄ−ＲＡＭ使用時のタイミングチャートを示す第
３図を用いて説明する。このとき、上述したようにＤ−
几ＡＭＫ対するアドレス情報は８ビット単位に、ローア
ドレスとコラムアドレスとして与え、データの読み出し
は１６ビツト単位で行なう。また、モードレジスタ１９
にはモード信号Ｐ１として１１″が格納式れている０ク
ロツクＣＫＩ （第３図ａ）を分周回路２１１で２分
周して得たパルスＬＰ２ （第３図Ｃ）は、インバータ
２１４で反転されパルスＬＰＩ（−第３図ｂ）となる。
いて、Ｄ−ＲＡＭ使用時のタイミングチャートを示す第
３図を用いて説明する。このとき、上述したようにＤ−
几ＡＭＫ対するアドレス情報は８ビット単位に、ローア
ドレスとコラムアドレスとして与え、データの読み出し
は１６ビツト単位で行なう。また、モードレジスタ１９
にはモード信号Ｐ１として１１″が格納式れている０ク
ロツクＣＫＩ （第３図ａ）を分周回路２１１で２分
周して得たパルスＬＰ２ （第３図Ｃ）は、インバータ
２１４で反転されパルスＬＰＩ（−第３図ｂ）となる。
上述したモード信号Ｐ１は”■“であるため、このパル
スＬＰ１はアンドゲート２１３を通過して（第３図ｄ）
、アドレススイッチ２１２のセレクト端子Ｓに印加する
。従りて、アドレススイッチ２１２は第３図ｅに示す上
記カウンタ２１０の下位ピット錫〜錫と上位ビットＱ、
〜Ｑｌ１１を、パルスＬＰＩの極性＠Ｏ”、”ビ に従
って時分割し、アドレス情報ＤＡＤ （第３図ｆ）とし
て出力する。なお、第３図中のアドレス値は１６進で表
現している。この８ビット単位に多重されたアドレス情
報ＤＡＤは、アドレスバスＭＡｏ−７ｆ通しローアドレ
ス、コラムアドレス入力後Ｄ−ＲＩＡＭのアドレス入力
に与えられる。コラムアドレス入力後、一定のアクセス
期間で、画像メモリのデータ出力りは第３図ｇに示すよ
うに確定する。
スＬＰ１はアンドゲート２１３を通過して（第３図ｄ）
、アドレススイッチ２１２のセレクト端子Ｓに印加する
。従りて、アドレススイッチ２１２は第３図ｅに示す上
記カウンタ２１０の下位ピット錫〜錫と上位ビットＱ、
〜Ｑｌ１１を、パルスＬＰＩの極性＠Ｏ”、”ビ に従
って時分割し、アドレス情報ＤＡＤ （第３図ｆ）とし
て出力する。なお、第３図中のアドレス値は１６進で表
現している。この８ビット単位に多重されたアドレス情
報ＤＡＤは、アドレスバスＭＡｏ−７ｆ通しローアドレ
ス、コラムアドレス入力後Ｄ−ＲＩＡＭのアドレス入力
に与えられる。コラムアドレス入力後、一定のアクセス
期間で、画像メモリのデータ出力りは第３図ｇに示すよ
うに確定する。
ｊ）−１−ＲＡＭ使用時には、モード信号Ｐ１が＠１″
でめる九め、上記３ステートバツフア１６はアクティブ
状態となり、バッファ１７．１８はノ・イインピーダン
ス状態となる。即ち、アドレ、ス・データバスＭＡＤｓ
−１ｓはデータバスに切換わり、データバスＭＤｏ−ｙ
と共に画像メモリの出力データＤが供給される。デー
タバスｍＤｏ−ｙ、アドレス・データバスＭＡＤｓ−Ｉ
ｌｌに供給された画像データＤは、夫々ラッチ１３．１
５に上記パルスＬＰ２の立ち上りのタイミングでラッチ
される。ラッチ１３．１５にラッチされた計１６ビツト
の画像データＤは、データ処理回路２０に入力（第３図
ｈ）し、デコード処理され表示データに変換される。
でめる九め、上記３ステートバツフア１６はアクティブ
状態となり、バッファ１７．１８はノ・イインピーダン
ス状態となる。即ち、アドレ、ス・データバスＭＡＤｓ
−１ｓはデータバスに切換わり、データバスＭＤｏ−ｙ
と共に画像メモリの出力データＤが供給される。デー
タバスｍＤｏ−ｙ、アドレス・データバスＭＡＤｓ−Ｉ
ｌｌに供給された画像データＤは、夫々ラッチ１３．１
５に上記パルスＬＰ２の立ち上りのタイミングでラッチ
される。ラッチ１３．１５にラッチされた計１６ビツト
の画像データＤは、データ処理回路２０に入力（第３図
ｈ）し、デコード処理され表示データに変換される。
以上述べたように、画はメモリとしてＤ −ＲＡｔ’１
を使用する場合には、アドレス・データバスＭＡＤ８−
１５ はデータバスとして使用される。そのため、アド
レス情報はパルスＬＰｌの一周イζに８ビット単位でロ
ーアドレス、コラムアドレスとしてアドレスパスＭＡＯ
−７を介して画像メモリに与えられる。また、データ情
報はデータバスＭ Ｄ ｏ −ｙ及びアドレス・データ
バスＭＡＤａ−１ｓを介して１６ビツト単位で、データ
処理回路２０に与えられる。
を使用する場合には、アドレス・データバスＭＡＤ８−
１５ はデータバスとして使用される。そのため、アド
レス情報はパルスＬＰｌの一周イζに８ビット単位でロ
ーアドレス、コラムアドレスとしてアドレスパスＭＡＯ
−７を介して画像メモリに与えられる。また、データ情
報はデータバスＭ Ｄ ｏ −ｙ及びアドレス・データ
バスＭＡＤａ−１ｓを介して１６ビツト単位で、データ
処理回路２０に与えられる。
次に、画像メモリとして５−ＲＡＭを使用する場合につ
いて、５−ＲＡＭ使用時のタイミングチャートを示す第
４図を用いて説明する。このとき、上述したように５−
ＲＡＭに対するアドレス情報は１６ビツト単位で一度に
与え、データの読み出しは８ビット単位で行なう。また
、モードレジスタ１９には毛−ド信号Ｐ１として＠θ″
が格納されている。
いて、５−ＲＡＭ使用時のタイミングチャートを示す第
４図を用いて説明する。このとき、上述したように５−
ＲＡＭに対するアドレス情報は１６ビツト単位で一度に
与え、データの読み出しは８ビット単位で行なう。また
、モードレジスタ１９には毛−ド信号Ｐ１として＠θ″
が格納されている。
モード信号Ｐ１は“θ″であるから、パルスＬＰ１（第
４図ｂ）はアンドゲート２１３でゲートされ（第４図ｄ
）、常に″θ′がアドレススイッチ２１２のセレクト端
子Ｓに印加する。従って、アドレススイッチ２１２は、
第４図ｅに示すカウンタ２１０の下位８ピツ）Ｑｏ〜ｑ
を常にアドレス情報ＤＡＤ（第４図ｆ）として出力する
。このアドレス情報ＤＡＤはアドレスバスＭＡＯ−７を
介して画像メモリに供給される。また、アドレス情報５
Ａｆ）（第４図ｇ）としては、カウンタ２１０の上位８
ピツ） Ｑａ −ＱｔｇのうちＭＯＢであるＱｌｆｆを
パルスＬＰＩで置き換えた８ビツトの情報が用いられる
。従って、アドレス情報ＳＡＤはパルスＬＰＩの一周期
期間に、ＭＳＢであるパルスＬＰｔが加″、′ビに変わ
るため、２種類与えられる。
４図ｂ）はアンドゲート２１３でゲートされ（第４図ｄ
）、常に″θ′がアドレススイッチ２１２のセレクト端
子Ｓに印加する。従って、アドレススイッチ２１２は、
第４図ｅに示すカウンタ２１０の下位８ピツ）Ｑｏ〜ｑ
を常にアドレス情報ＤＡＤ（第４図ｆ）として出力する
。このアドレス情報ＤＡＤはアドレスバスＭＡＯ−７を
介して画像メモリに供給される。また、アドレス情報５
Ａｆ）（第４図ｇ）としては、カウンタ２１０の上位８
ピツ） Ｑａ −ＱｔｇのうちＭＯＢであるＱｌｆｆを
パルスＬＰＩで置き換えた８ビツトの情報が用いられる
。従って、アドレス情報ＳＡＤはパルスＬＰＩの一周期
期間に、ＭＳＢであるパルスＬＰｔが加″、′ビに変わ
るため、２種類与えられる。
ここで、５−ＲＡＭ使用時にはモード信号Ｐ１が＠０１
であるため、３ステートバツフア１６はハイインピーダ
ンス状態、バッファ１７．１８はアクティブ状態となる
。即ち、アドレス・データバスＭＡＤａ−工ｓはアドレ
スバスに切換わり、アドレス情報ＳＡＤを画像メモリに
供給する。従って、画像メモリのアドレス情報はアドレ
スバスＭ Ａ ｏ −ｒ 。
であるため、３ステートバツフア１６はハイインピーダ
ンス状態、バッファ１７．１８はアクティブ状態となる
。即ち、アドレス・データバスＭＡＤａ−工ｓはアドレ
スバスに切換わり、アドレス情報ＳＡＤを画像メモリに
供給する。従って、画像メモリのアドレス情報はアドレ
スバスＭ Ａ ｏ −ｒ 。
アドレスφデータバスＭＡＤｓ−１ｓを介して１６ビツ
ト単位で一度に、しかも、パルスＬＰ１の一周期期間に
２回与えられる。そのため、画像メモリのデータ出力Ｄ
Ｄは第４図りに示すように、パルスＬＰ２の一周期期間
に２回出力される。この画像メモリからのデータは、デ
ータバスＭ １）ｏ −ｒを介して８ビット単位でラッ
チ１３．１４にラッチされる。
ト単位で一度に、しかも、パルスＬＰ１の一周期期間に
２回与えられる。そのため、画像メモリのデータ出力Ｄ
Ｄは第４図りに示すように、パルスＬＰ２の一周期期間
に２回出力される。この画像メモリからのデータは、デ
ータバスＭ １）ｏ −ｒを介して８ビット単位でラッ
チ１３．１４にラッチされる。
ところで、ラッチ１４のクロック端子ＣＫにはパルスＬ
ＩＪが入力されているので、ラッチ１４にはパルスＬＰ
Ｉが“Ｏ″の時にデータバスＭＤＯ−７に供給された画
像データＤＤ、例えばＤＤＯＯ，ＤＤＩＯが、パルスＬ
ＰＩの立ち上りのタイミングでラッチされる。この２ツ
チ１４の出力はアクティブ状態となっている３ステート
バツフア１８を介して、ラッチ１５にパルスＬＰ２の立
ち上りのタイミングでラッチされる。これと同時に、ラ
ッチ１３にはラッチパルスＬＰ２が１０ｍの時、つまり
ラッチパルスＬＰｒが″１′の時にデータバスＭＤｏ−
７に供給された画像データＤＤ２例えばＤＤｏｌ、 Ｄ
Ｄｌ、が、ラッチされる。即ち、ラッチ１３．１４には
パルスＩ、Ｐ２の立ち上りに同期して、計１６ビツトの
画像データＤがラッチされ、データ処理回路２０に入力
（第４図ｉ）し、デコード処理され表示データに変換さ
れる。
ＩＪが入力されているので、ラッチ１４にはパルスＬＰ
Ｉが“Ｏ″の時にデータバスＭＤＯ−７に供給された画
像データＤＤ、例えばＤＤＯＯ，ＤＤＩＯが、パルスＬ
ＰＩの立ち上りのタイミングでラッチされる。この２ツ
チ１４の出力はアクティブ状態となっている３ステート
バツフア１８を介して、ラッチ１５にパルスＬＰ２の立
ち上りのタイミングでラッチされる。これと同時に、ラ
ッチ１３にはラッチパルスＬＰ２が１０ｍの時、つまり
ラッチパルスＬＰｒが″１′の時にデータバスＭＤｏ−
７に供給された画像データＤＤ２例えばＤＤｏｌ、 Ｄ
Ｄｌ、が、ラッチされる。即ち、ラッチ１３．１４には
パルスＩ、Ｐ２の立ち上りに同期して、計１６ビツトの
画像データＤがラッチされ、データ処理回路２０に入力
（第４図ｉ）し、デコード処理され表示データに変換さ
れる。
このことは、Ｄ−ＲＡＭ使用時のデータ処理回路２０へ
の画像データの与え方と全く同一である。
の画像データの与え方と全く同一である。
従って、データ処理回路２０はＤ−ＲＡＭ使用時、５−
ＲＡＭ使用時にかかわらず同じ構成でよく、画像データ
の変換部を必要としない。
ＲＡＭ使用時にかかわらず同じ構成でよく、画像データ
の変換部を必要としない。
以上述べたように、画像メモリとして５−ＲＡＭを使用
する場合には、アドレス・データバスＭＡＤ８−１５
はアドレスバスとして使用される。そのため、アドレス
情報はアドレスバスＭＡｏ−ｙ、アドレス・データバス
ＭＡＤｓ−１ｓを介して、パルスＬＰ１の一周期期間に
１６ビツト単位で２回与えられる。
する場合には、アドレス・データバスＭＡＤ８−１５
はアドレスバスとして使用される。そのため、アドレス
情報はアドレスバスＭＡｏ−ｙ、アドレス・データバス
ＭＡＤｓ−１ｓを介して、パルスＬＰ１の一周期期間に
１６ビツト単位で２回与えられる。
また、データ情報はデータバスＭ Ｄ ｏ −ｒを介し
て８ビット単位でラッチ１３．１４にラッチされる。
て８ビット単位でラッチ１３．１４にラッチされる。
更にラッチ１４にラッチされたデータ情報は、ラッチ１
５にラッチ１３と同じタイミングでラッチされ、データ
処理回路２０にはｉ）−ＲＡＭ使用時と同じ１６ビツト
のデータ構成で、かつ同じタイミングでデータ情報が与
えられる。
５にラッチ１３と同じタイミングでラッチされ、データ
処理回路２０にはｉ）−ＲＡＭ使用時と同じ１６ビツト
のデータ構成で、かつ同じタイミングでデータ情報が与
えられる。
以上説明したように、この実施例では、画像メモリヘノ
ハスヲテータパスＭＤ、アドレスバスＭＡ及びモード信
号ＰＬによってデータバスとアドレスパスに切換えて筐
用できるアドレス・データバスＭＡＤという構成にする
ことにより、モードレジスタにモード信号Ｐ１を設定す
るだけで、画像メモリとしてＤ−ＲＡＭ、５−ＲＡＭの
両方を使用できる汎用性の高い画像メモリ制御装置を得
ることができる。
ハスヲテータパスＭＤ、アドレスバスＭＡ及びモード信
号ＰＬによってデータバスとアドレスパスに切換えて筐
用できるアドレス・データバスＭＡＤという構成にする
ことにより、モードレジスタにモード信号Ｐ１を設定す
るだけで、画像メモリとしてＤ−ＲＡＭ、５−ＲＡＭの
両方を使用できる汎用性の高い画像メモリ制御装置を得
ることができる。
従って、画像メモリ制御装置の適用されるシステムに応
じて、画像メモリとしてＤ−ＲＡＭ、５−ＲＡＭが自由
に選択できる利点を有する。
じて、画像メモリとしてＤ−ＲＡＭ、５−ＲＡＭが自由
に選択できる利点を有する。
また、Ｄ−ＲＡＭ使用時と、Ｓ −ＲＡＭ使用時におい
て、画像メモリから供給される画像データをラッチし、
データ処理回路に与えるデータ構成が同一であるため、
データ処理回路を同一にすることが可能となり、ハード
構成が簡略化できる利点を有する。
て、画像メモリから供給される画像データをラッチし、
データ処理回路に与えるデータ構成が同一であるため、
データ処理回路を同一にすることが可能となり、ハード
構成が簡略化できる利点を有する。
なお、この実施例ではアドレス情報のインターフェース
が異なるメモリとしてＤ−ＲＡＭ、Ｓ−几ＡＭを例に挙
げて説明したが、本発明はこれに限定されるものではな
い。
が異なるメモリとしてＤ−ＲＡＭ、Ｓ−几ＡＭを例に挙
げて説明したが、本発明はこれに限定されるものではな
い。
本発明によれば、画像メモリへのパスを、データバス、
アドレスバス及びモード設定によりデータバスとアドレ
スバスに切換え可能なアドレス・データバスで構成して
いるので、モード設定を行なうだけで画像メモリとして
夫々アドレス情報のインターフェースが異なるメモリを
使用でき、汎用性が極めて高くなる。
アドレスバス及びモード設定によりデータバスとアドレ
スバスに切換え可能なアドレス・データバスで構成して
いるので、モード設定を行なうだけで画像メモリとして
夫々アドレス情報のインターフェースが異なるメモリを
使用でき、汎用性が極めて高くなる。
第１図は本発明の画像メモリ制御装置に係る一実施例を
示す回路図、第２図は第１図に示す実施例の一部の詳細
を示す回路図ｔｉｉｇ３図及び第４図は実施例の動作を
説明するタイミングチャートである。 １０〜１２・・・端子 １３〜１５・・・ ラッチ １６〜１８・・・ ３ステートバツフア１９ ・・・
モードレジスタ ２０ ・・・ データ処理回路 ２１ ・・・ アドレス発生部 １１ＦＺ 口 ｆＪ３ 凹 第 ４ 臼
示す回路図、第２図は第１図に示す実施例の一部の詳細
を示す回路図ｔｉｉｇ３図及び第４図は実施例の動作を
説明するタイミングチャートである。 １０〜１２・・・端子 １３〜１５・・・ ラッチ １６〜１８・・・ ３ステートバツフア１９ ・・・
モードレジスタ ２０ ・・・ データ処理回路 ２１ ・・・ アドレス発生部 １１ＦＺ 口 ｆＪ３ 凹 第 ４ 臼
Claims (1)
- 【特許請求の範囲】 画像表示領域の表示位置に対応したアドレスに画像デー
タが格納されている画像メモリから、該画像データを読
み出して表示装置に表示する画像メモリ制御装置におい
て、 前記画像メモリに対するアドレス情報の供給形態を示す
モードが設定されるモード設定手段と、前記画像メモリ
から読み出された画像データを、前記表示装置の画像表
示領域上に表示すべき表示データに変換するデータ処理
手段と、 このデータ処理手段に前記画像メモリから読み出した画
像データを供給するデータバス手段と、前記画像メモリ
に対し、画像表示領域の表示位置に対応した画像データ
を読み出すためのアドレス情報を発生するアドレス発生
手段と、 このアドレス発生手段が発生するアドレス情報を前記画
像メモリに供給するアドレスバス手段と、前記モード設
定手段に設定されたモードに応じて、前記アドレス発生
手段からのアドレス情報を前記アドレスバスとともに前
記画像メモリに供給するか、前記画像メモリからの画像
データを前記データバスとともに前記データ処理手段に
供給するかが、択一的に規定されるアドレス・データバ
ス手段とを具備したことを特徴とする画像メモリ制御装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061863A JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
| DE19863610301 DE3610301A1 (de) | 1985-03-28 | 1986-03-26 | Speichersteuervorrichtung |
| US06/844,624 US4796221A (en) | 1985-03-28 | 1986-03-27 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061863A JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223785A true JPS61223785A (ja) | 1986-10-04 |
| JPH0443593B2 JPH0443593B2 (ja) | 1992-07-17 |
Family
ID=13183378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061863A Granted JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796221A (ja) |
| JP (1) | JPS61223785A (ja) |
| DE (1) | DE3610301A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202962A (en) * | 1987-03-31 | 1993-04-13 | Hitachi, Ltd. | Graphic processor suitable for graphic data transfer and conversion processes |
| JPS643739A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Information processor |
| US5274784A (en) * | 1989-01-13 | 1993-12-28 | International Business Machines Corporation | Data transfer using bus address lines |
| JP2905640B2 (ja) * | 1992-03-30 | 1999-06-14 | シャープ株式会社 | メモリインタフェイス装置 |
| US5918242A (en) * | 1994-03-14 | 1999-06-29 | International Business Machines Corporation | General-purpose customizable memory controller |
| US5634105A (en) * | 1994-07-21 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device to interface control signals for a DRAM to a SRAM |
| US5638520A (en) * | 1995-03-31 | 1997-06-10 | Motorola, Inc. | Method and apparatus for distributing bus loading in a data processing system |
| KR19980033054A (ko) * | 1996-10-23 | 1998-07-25 | 윌리엄비.켐플러 | 프로그램 가능 메모리 액세스 |
| DE19941348A1 (de) | 1999-08-31 | 2001-03-08 | Micronas Gmbh | Speicherzugriffseinheit für den wahlweisen Zugriff auf eine statische Speichereinheit oder eine dynamische Speichereinheit sowie zugehörige Zugriffsverfahren |
| JP2003007065A (ja) * | 2001-06-21 | 2003-01-10 | Nec Microsystems Ltd | データ記憶回路、データ処理装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US31200A (en) * | 1861-01-22 | I H S White | Newspaper-file | |
| US4144562A (en) * | 1977-06-23 | 1979-03-13 | Ncr Corporation | System and method for increasing microprocessor output data rate |
| JPS54144827A (en) * | 1978-05-04 | 1979-11-12 | Hitachi Ltd | Address signal supply system for memory circuit |
| US4462073A (en) * | 1978-11-08 | 1984-07-24 | Data General Corporation | Apparatus for fetching and decoding instructions |
| JPS584470A (ja) * | 1981-07-01 | 1983-01-11 | Hitachi Ltd | メモリ制御装置 |
| JPS58139241A (ja) * | 1982-02-10 | 1983-08-18 | Toshiba Corp | 画像メモリアクセス方式 |
| JPS58176745A (ja) * | 1982-04-09 | 1983-10-17 | Hitachi Ltd | 情報出力システム |
| US4595996A (en) * | 1983-04-25 | 1986-06-17 | Sperry Corporation | Programmable video display character control circuit using multi-purpose RAM for display attributes, character generator, and refresh memory |
| US4663732A (en) * | 1984-02-22 | 1987-05-05 | Kla Instruments Corporation | Apparatus for storing and retrieving data in predetermined multi-bit quantities containing fewer bits of data than word length quantities |
-
1985
- 1985-03-28 JP JP60061863A patent/JPS61223785A/ja active Granted
-
1986
- 1986-03-26 DE DE19863610301 patent/DE3610301A1/de active Granted
- 1986-03-27 US US06/844,624 patent/US4796221A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443593B2 (ja) | 1992-07-17 |
| DE3610301A1 (de) | 1986-10-02 |
| DE3610301C2 (ja) | 1990-12-06 |
| US4796221A (en) | 1989-01-03 |
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