JPS61223785A - 画像メモリ制御装置 - Google Patents
画像メモリ制御装置Info
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- JPS61223785A JPS61223785A JP60061863A JP6186385A JPS61223785A JP S61223785 A JPS61223785 A JP S61223785A JP 60061863 A JP60061863 A JP 60061863A JP 6186385 A JP6186385 A JP 6186385A JP S61223785 A JPS61223785 A JP S61223785A
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- image memory
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- image
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画像メモリ制御装置に係り、特に種々の画像
メモリに対応できる画像メモリ制御装置に関する。
メモリに対応できる画像メモリ制御装置に関する。
画像メモリに格納した画像データを、CRT等の2スタ
一スキヤン方式の表示装置に静止画像として表示するシ
ステム、例えば文字放送システム。
一スキヤン方式の表示装置に静止画像として表示するシ
ステム、例えば文字放送システム。
ビデオテックスシステムがある。これらのシステムでは
、画面上に表示すべき画像データを、C几°11出して
は表示するため、水平・垂直同期信号の発生や、画像メ
モリのアドレス発生制御を行なう必要がある。これを行
なう装置が画像メモリ制御装置である。
、画面上に表示すべき画像データを、C几°11出して
は表示するため、水平・垂直同期信号の発生や、画像メ
モリのアドレス発生制御を行なう必要がある。これを行
なう装置が画像メモリ制御装置である。
上記画像メモリとしては、一般にダイナミックRAM
(以下D−RAMという)とスタティックRAM(以下
5−RAMという)が使用されている。D−RAMは価
格が安く、かつ大容量のものが可能である反面、アクセ
スタイムが遅くまた複数の電源を必要とする。また、1
ビツト構成のものが主流であるため、並列単位で使用す
る場合、部品点数が増加する欠点がある。一方、S−几
AMはアクセスタイムが速く、単一の電源ですむ反面、
消費電力が大きく価格も高い。しかし、並列単位構成の
ものが主流であるため、並列単位で使用する場合、部品
点数が少なくなる利点がある。
(以下D−RAMという)とスタティックRAM(以下
5−RAMという)が使用されている。D−RAMは価
格が安く、かつ大容量のものが可能である反面、アクセ
スタイムが遅くまた複数の電源を必要とする。また、1
ビツト構成のものが主流であるため、並列単位で使用す
る場合、部品点数が増加する欠点がある。一方、S−几
AMはアクセスタイムが速く、単一の電源ですむ反面、
消費電力が大きく価格も高い。しかし、並列単位構成の
ものが主流であるため、並列単位で使用する場合、部品
点数が少なくなる利点がある。
以上のように、大容量でかつ並列単位構成の画像メモリ
には、5−RAM、D−RAMのいずれを用いても利害
得失があるため、システムに応じてその選択がなされて
いた。従って、画像メモリにいずれのRAMを使用して
も対応できる画像メモリ制御装置は、汎用性の極めて高
いものとなる。
には、5−RAM、D−RAMのいずれを用いても利害
得失があるため、システムに応じてその選択がなされて
いた。従って、画像メモリにいずれのRAMを使用して
も対応できる画像メモリ制御装置は、汎用性の極めて高
いものとなる。
ところで、D−R,AM、5−RAMにおいては、アド
レス情報のインターフェースが異なる。上述したように
D−RAMは大容量のものが多く、そのためアドレスラ
インの本数が多くなりビン数が増大する。そこで、ピン
数を減少させるためアドレスラインを2つに分けて、こ
の2つに分かれたアドレスラインへアドレス情報を時分
割して入力するようにしている。
レス情報のインターフェースが異なる。上述したように
D−RAMは大容量のものが多く、そのためアドレスラ
インの本数が多くなりビン数が増大する。そこで、ピン
数を減少させるためアドレスラインを2つに分けて、こ
の2つに分かれたアドレスラインへアドレス情報を時分
割して入力するようにしている。
例えば、64にワード(1ワード=16ビツト)のメモ
リを考えた場合、アドレス情報は16ビツト必要である
が、D−几AMを使用する場合には16ビツトのアドレ
ス情報を8ビツトずつに分割し、夫々ローアドレス、コ
ラムアドレスとして時分割に入力している。一方、5−
RAMを使用する場合には、16ビツトのアドレス情報
を、そのまま直接入力する。
リを考えた場合、アドレス情報は16ビツト必要である
が、D−几AMを使用する場合には16ビツトのアドレ
ス情報を8ビツトずつに分割し、夫々ローアドレス、コ
ラムアドレスとして時分割に入力している。一方、5−
RAMを使用する場合には、16ビツトのアドレス情報
を、そのまま直接入力する。
以上の説明のように、D−RAM、S−R,A、Vtの
両メモリのアドレス情報のインターフェースは異なるの
で、従来の画像メモリ制御装置では、画像メモリとして
使用できるメモリはD −RA M 。
両メモリのアドレス情報のインターフェースは異なるの
で、従来の画像メモリ制御装置では、画像メモリとして
使用できるメモリはD −RA M 。
5−RAMのいずれか一方に制限されてしまう欠点を有
していた。
していた。
本発明の目的は、D−RAM、5−RAMのように、ア
ドレス情報のインターフェースが異なるいずれのメモリ
も画像メモリとして使用することのできる、汎用性の高
い画像メモリ制御装置を提供することにある。
ドレス情報のインターフェースが異なるいずれのメモリ
も画像メモリとして使用することのできる、汎用性の高
い画像メモリ制御装置を提供することにある。
この発明では例えば第1図に示すように、画像メモリへ
(7) /<スヲ、テータバスMD、アドレスバスMA
及びモードレジスタ19に設定されたモード信号P1に
応じてデータバスとアドレスバスに切換え可能なアドレ
ス・データバスMAi)で構成し、アドレス情報を上記
モード信号P1に応じてアドレス発生部21が直接又は
時分割して夫々アドレスバスMA、アドレス・f −タ
ハスM A D 又はアドレスバスMAのみへ供給する
ことにより、アドレス情報のインターフェースが異なる
いずれの画像メモリにも対応できるようにしている。
(7) /<スヲ、テータバスMD、アドレスバスMA
及びモードレジスタ19に設定されたモード信号P1に
応じてデータバスとアドレスバスに切換え可能なアドレ
ス・データバスMAi)で構成し、アドレス情報を上記
モード信号P1に応じてアドレス発生部21が直接又は
時分割して夫々アドレスバスMA、アドレス・f −タ
ハスM A D 又はアドレスバスMAのみへ供給する
ことにより、アドレス情報のインターフェースが異なる
いずれの画像メモリにも対応できるようにしている。
以下、図面を参照して、本発明の画像メモリ制御装置に
係る一実施例について説明する。
係る一実施例について説明する。
ここで、画像メモリのアドレス空間は16ビツトのアド
レス1青報で表わされる64にとし、D−RAMを使用
した場合16 X 64にビット、5−RAMを使用し
た場合8X64にビットの構成とする。
レス1青報で表わされる64にとし、D−RAMを使用
した場合16 X 64にビット、5−RAMを使用し
た場合8X64にビットの構成とする。
なお、上述したように、D−RAMに対してはアドレス
情報を時分割して、つまり8ビット単位で与えることに
なる。
情報を時分割して、つまり8ビット単位で与えることに
なる。
本実施例の構成を示す第1図において、端子10〜12
は画像メモリ(図示せず)のバスに夫々接続されている
。このうち、端子10はデータバスMDに、端子11は
アドレスバスMA、また端子12はデータバスとアドレ
スバスに切換え可能なアドレス・データバスMADに接
続されている。
は画像メモリ(図示せず)のバスに夫々接続されている
。このうち、端子10はデータバスMDに、端子11は
アドレスバスMA、また端子12はデータバスとアドレ
スバスに切換え可能なアドレス・データバスMADに接
続されている。
上記データバスMDを介して画像メモリから供給−され
る8ビツトの画像データをラッチ13.14が保持する
。また、アドレス・データバスMADがデータバスとし
て機能している際、アドレス・データバスMADを介し
て画像メモリから供給される8ピツトのデータをラッチ
15が保持する。
る8ビツトの画像データをラッチ13.14が保持する
。また、アドレス・データバスMADがデータバスとし
て機能している際、アドレス・データバスMADを介し
て画像メモリから供給される8ピツトのデータをラッチ
15が保持する。
16〜18は3ステートバツフアであり、バッファ16
.17は相補的にアクティブ状態となり、アドレス・デ
ータバスMADを7’−タバス、アドレスバスのいずれ
か一方に切換えている。
.17は相補的にアクティブ状態となり、アドレス・デ
ータバスMADを7’−タバス、アドレスバスのいずれ
か一方に切換えている。
上記バッファ16〜18はモードレジスタ19に格納さ
れ、画像メモリとしてD−R,AMを使用するか、S−
几AMを使用するかを示すモード信号P1に従って、ア
クティブ、又はハイインピーダンスに状態が制御される
。この実施例では、画像メモリとしてD−R,AMを使
用するときモード信号p1を“ビ、5−RAMを使用す
るとき“O″にしている。データ処理回路20は、画像
メモリから読み出した画像データを16ビツト単位でデ
コード処理し、CRIT等に表示するための表示データ
を生成する。アドレス発生部21は画像メモリへのアド
レス情報やラッチ13〜15へのラッチパルスを作り出
す。
れ、画像メモリとしてD−R,AMを使用するか、S−
几AMを使用するかを示すモード信号P1に従って、ア
クティブ、又はハイインピーダンスに状態が制御される
。この実施例では、画像メモリとしてD−R,AMを使
用するときモード信号p1を“ビ、5−RAMを使用す
るとき“O″にしている。データ処理回路20は、画像
メモリから読み出した画像データを16ビツト単位でデ
コード処理し、CRIT等に表示するための表示データ
を生成する。アドレス発生部21は画像メモリへのアド
レス情報やラッチ13〜15へのラッチパルスを作り出
す。
このアドレス発生部21はその詳細を第2図に示すよう
に、16ビツトのアドレスカウンタ210が画像メモリ
へのアドレス情報の基準を発生する。
に、16ビツトのアドレスカウンタ210が画像メモリ
へのアドレス情報の基準を発生する。
このアドレスカウンタ210は、クロックCKIを2分
周する分周回路211の出力パルスLP2をクロックと
する。また、このカウンタ210の16ビツト出力Qo
〜Qやは、アドレススイッチ212によって下位8ピツ
)Qo〜q、上位8ビットQs〜Q□、が択一的に選択
出力され、この選択制御はアンドゲート213に入力す
るモード信号P1と、上記パルスLP2をインバータ2
14で反転した出力パルスLPIとによって行なう。
周する分周回路211の出力パルスLP2をクロックと
する。また、このカウンタ210の16ビツト出力Qo
〜Qやは、アドレススイッチ212によって下位8ピツ
)Qo〜q、上位8ビットQs〜Q□、が択一的に選択
出力され、この選択制御はアンドゲート213に入力す
るモード信号P1と、上記パルスLP2をインバータ2
14で反転した出力パルスLPIとによって行なう。
次に、上述した構成の実施例のタイミングチャートを第
3図及び第4図に示し、実施例の動作を説明する。
3図及び第4図に示し、実施例の動作を説明する。
まず、画像メモリとしてD−RAMを使用する場合につ
いて、D−RAM使用時のタイミングチャートを示す第
3図を用いて説明する。このとき、上述したようにD−
几AMK対するアドレス情報は8ビット単位に、ローア
ドレスとコラムアドレスとして与え、データの読み出し
は16ビツト単位で行なう。また、モードレジスタ19
にはモード信号P1として11″が格納式れている0ク
ロツクCKI (第3図a)を分周回路211で2分
周して得たパルスLP2 (第3図C)は、インバータ
214で反転されパルスLPI(−第3図b)となる。
いて、D−RAM使用時のタイミングチャートを示す第
3図を用いて説明する。このとき、上述したようにD−
几AMK対するアドレス情報は8ビット単位に、ローア
ドレスとコラムアドレスとして与え、データの読み出し
は16ビツト単位で行なう。また、モードレジスタ19
にはモード信号P1として11″が格納式れている0ク
ロツクCKI (第3図a)を分周回路211で2分
周して得たパルスLP2 (第3図C)は、インバータ
214で反転されパルスLPI(−第3図b)となる。
上述したモード信号P1は”■“であるため、このパル
スLP1はアンドゲート213を通過して(第3図d)
、アドレススイッチ212のセレクト端子Sに印加する
。従りて、アドレススイッチ212は第3図eに示す上
記カウンタ210の下位ピット錫〜錫と上位ビットQ、
〜Ql11を、パルスLPIの極性@O”、”ビ に従
って時分割し、アドレス情報DAD (第3図f)とし
て出力する。なお、第3図中のアドレス値は16進で表
現している。この8ビット単位に多重されたアドレス情
報DADは、アドレスバスMAo−7f通しローアドレ
ス、コラムアドレス入力後D−RIAMのアドレス入力
に与えられる。コラムアドレス入力後、一定のアクセス
期間で、画像メモリのデータ出力りは第3図gに示すよ
うに確定する。
スLP1はアンドゲート213を通過して(第3図d)
、アドレススイッチ212のセレクト端子Sに印加する
。従りて、アドレススイッチ212は第3図eに示す上
記カウンタ210の下位ピット錫〜錫と上位ビットQ、
〜Ql11を、パルスLPIの極性@O”、”ビ に従
って時分割し、アドレス情報DAD (第3図f)とし
て出力する。なお、第3図中のアドレス値は16進で表
現している。この8ビット単位に多重されたアドレス情
報DADは、アドレスバスMAo−7f通しローアドレ
ス、コラムアドレス入力後D−RIAMのアドレス入力
に与えられる。コラムアドレス入力後、一定のアクセス
期間で、画像メモリのデータ出力りは第3図gに示すよ
うに確定する。
j)−1−RAM使用時には、モード信号P1が@1″
でめる九め、上記3ステートバツフア16はアクティブ
状態となり、バッファ17.18はノ・イインピーダン
ス状態となる。即ち、アドレ、ス・データバスMADs
−1sはデータバスに切換わり、データバスMDo−y
と共に画像メモリの出力データDが供給される。デー
タバスmDo−y、アドレス・データバスMADs−I
llに供給された画像データDは、夫々ラッチ13.1
5に上記パルスLP2の立ち上りのタイミングでラッチ
される。ラッチ13.15にラッチされた計16ビツト
の画像データDは、データ処理回路20に入力(第3図
h)し、デコード処理され表示データに変換される。
でめる九め、上記3ステートバツフア16はアクティブ
状態となり、バッファ17.18はノ・イインピーダン
ス状態となる。即ち、アドレ、ス・データバスMADs
−1sはデータバスに切換わり、データバスMDo−y
と共に画像メモリの出力データDが供給される。デー
タバスmDo−y、アドレス・データバスMADs−I
llに供給された画像データDは、夫々ラッチ13.1
5に上記パルスLP2の立ち上りのタイミングでラッチ
される。ラッチ13.15にラッチされた計16ビツト
の画像データDは、データ処理回路20に入力(第3図
h)し、デコード処理され表示データに変換される。
以上述べたように、画はメモリとしてD −RAt’1
を使用する場合には、アドレス・データバスMAD8−
15 はデータバスとして使用される。そのため、アド
レス情報はパルスLPlの一周イζに8ビット単位でロ
ーアドレス、コラムアドレスとしてアドレスパスMAO
−7を介して画像メモリに与えられる。また、データ情
報はデータバスM D o −y及びアドレス・データ
バスMADa−1sを介して16ビツト単位で、データ
処理回路20に与えられる。
を使用する場合には、アドレス・データバスMAD8−
15 はデータバスとして使用される。そのため、アド
レス情報はパルスLPlの一周イζに8ビット単位でロ
ーアドレス、コラムアドレスとしてアドレスパスMAO
−7を介して画像メモリに与えられる。また、データ情
報はデータバスM D o −y及びアドレス・データ
バスMADa−1sを介して16ビツト単位で、データ
処理回路20に与えられる。
次に、画像メモリとして5−RAMを使用する場合につ
いて、5−RAM使用時のタイミングチャートを示す第
4図を用いて説明する。このとき、上述したように5−
RAMに対するアドレス情報は16ビツト単位で一度に
与え、データの読み出しは8ビット単位で行なう。また
、モードレジスタ19には毛−ド信号P1として@θ″
が格納されている。
いて、5−RAM使用時のタイミングチャートを示す第
4図を用いて説明する。このとき、上述したように5−
RAMに対するアドレス情報は16ビツト単位で一度に
与え、データの読み出しは8ビット単位で行なう。また
、モードレジスタ19には毛−ド信号P1として@θ″
が格納されている。
モード信号P1は“θ″であるから、パルスLP1(第
4図b)はアンドゲート213でゲートされ(第4図d
)、常に″θ′がアドレススイッチ212のセレクト端
子Sに印加する。従って、アドレススイッチ212は、
第4図eに示すカウンタ210の下位8ピツ)Qo〜q
を常にアドレス情報DAD(第4図f)として出力する
。このアドレス情報DADはアドレスバスMAO−7を
介して画像メモリに供給される。また、アドレス情報5
Af)(第4図g)としては、カウンタ210の上位8
ピツ) Qa −QtgのうちMOBであるQlffを
パルスLPIで置き換えた8ビツトの情報が用いられる
。従って、アドレス情報SADはパルスLPIの一周期
期間に、MSBであるパルスLPtが加″、′ビに変わ
るため、2種類与えられる。
4図b)はアンドゲート213でゲートされ(第4図d
)、常に″θ′がアドレススイッチ212のセレクト端
子Sに印加する。従って、アドレススイッチ212は、
第4図eに示すカウンタ210の下位8ピツ)Qo〜q
を常にアドレス情報DAD(第4図f)として出力する
。このアドレス情報DADはアドレスバスMAO−7を
介して画像メモリに供給される。また、アドレス情報5
Af)(第4図g)としては、カウンタ210の上位8
ピツ) Qa −QtgのうちMOBであるQlffを
パルスLPIで置き換えた8ビツトの情報が用いられる
。従って、アドレス情報SADはパルスLPIの一周期
期間に、MSBであるパルスLPtが加″、′ビに変わ
るため、2種類与えられる。
ここで、5−RAM使用時にはモード信号P1が@01
であるため、3ステートバツフア16はハイインピーダ
ンス状態、バッファ17.18はアクティブ状態となる
。即ち、アドレス・データバスMADa−工sはアドレ
スバスに切換わり、アドレス情報SADを画像メモリに
供給する。従って、画像メモリのアドレス情報はアドレ
スバスM A o −r 。
であるため、3ステートバツフア16はハイインピーダ
ンス状態、バッファ17.18はアクティブ状態となる
。即ち、アドレス・データバスMADa−工sはアドレ
スバスに切換わり、アドレス情報SADを画像メモリに
供給する。従って、画像メモリのアドレス情報はアドレ
スバスM A o −r 。
アドレスφデータバスMADs−1sを介して16ビツ
ト単位で一度に、しかも、パルスLP1の一周期期間に
2回与えられる。そのため、画像メモリのデータ出力D
Dは第4図りに示すように、パルスLP2の一周期期間
に2回出力される。この画像メモリからのデータは、デ
ータバスM 1)o −rを介して8ビット単位でラッ
チ13.14にラッチされる。
ト単位で一度に、しかも、パルスLP1の一周期期間に
2回与えられる。そのため、画像メモリのデータ出力D
Dは第4図りに示すように、パルスLP2の一周期期間
に2回出力される。この画像メモリからのデータは、デ
ータバスM 1)o −rを介して8ビット単位でラッ
チ13.14にラッチされる。
ところで、ラッチ14のクロック端子CKにはパルスL
IJが入力されているので、ラッチ14にはパルスLP
Iが“O″の時にデータバスMDO−7に供給された画
像データDD、例えばDDOO,DDIOが、パルスL
PIの立ち上りのタイミングでラッチされる。この2ツ
チ14の出力はアクティブ状態となっている3ステート
バツフア18を介して、ラッチ15にパルスLP2の立
ち上りのタイミングでラッチされる。これと同時に、ラ
ッチ13にはラッチパルスLP2が10mの時、つまり
ラッチパルスLPrが″1′の時にデータバスMDo−
7に供給された画像データDD2例えばDDol、 D
Dl、が、ラッチされる。即ち、ラッチ13.14には
パルスI、P2の立ち上りに同期して、計16ビツトの
画像データDがラッチされ、データ処理回路20に入力
(第4図i)し、デコード処理され表示データに変換さ
れる。
IJが入力されているので、ラッチ14にはパルスLP
Iが“O″の時にデータバスMDO−7に供給された画
像データDD、例えばDDOO,DDIOが、パルスL
PIの立ち上りのタイミングでラッチされる。この2ツ
チ14の出力はアクティブ状態となっている3ステート
バツフア18を介して、ラッチ15にパルスLP2の立
ち上りのタイミングでラッチされる。これと同時に、ラ
ッチ13にはラッチパルスLP2が10mの時、つまり
ラッチパルスLPrが″1′の時にデータバスMDo−
7に供給された画像データDD2例えばDDol、 D
Dl、が、ラッチされる。即ち、ラッチ13.14には
パルスI、P2の立ち上りに同期して、計16ビツトの
画像データDがラッチされ、データ処理回路20に入力
(第4図i)し、デコード処理され表示データに変換さ
れる。
このことは、D−RAM使用時のデータ処理回路20へ
の画像データの与え方と全く同一である。
の画像データの与え方と全く同一である。
従って、データ処理回路20はD−RAM使用時、5−
RAM使用時にかかわらず同じ構成でよく、画像データ
の変換部を必要としない。
RAM使用時にかかわらず同じ構成でよく、画像データ
の変換部を必要としない。
以上述べたように、画像メモリとして5−RAMを使用
する場合には、アドレス・データバスMAD8−15
はアドレスバスとして使用される。そのため、アドレス
情報はアドレスバスMAo−y、アドレス・データバス
MADs−1sを介して、パルスLP1の一周期期間に
16ビツト単位で2回与えられる。
する場合には、アドレス・データバスMAD8−15
はアドレスバスとして使用される。そのため、アドレス
情報はアドレスバスMAo−y、アドレス・データバス
MADs−1sを介して、パルスLP1の一周期期間に
16ビツト単位で2回与えられる。
また、データ情報はデータバスM D o −rを介し
て8ビット単位でラッチ13.14にラッチされる。
て8ビット単位でラッチ13.14にラッチされる。
更にラッチ14にラッチされたデータ情報は、ラッチ1
5にラッチ13と同じタイミングでラッチされ、データ
処理回路20にはi)−RAM使用時と同じ16ビツト
のデータ構成で、かつ同じタイミングでデータ情報が与
えられる。
5にラッチ13と同じタイミングでラッチされ、データ
処理回路20にはi)−RAM使用時と同じ16ビツト
のデータ構成で、かつ同じタイミングでデータ情報が与
えられる。
以上説明したように、この実施例では、画像メモリヘノ
ハスヲテータパスMD、アドレスバスMA及びモード信
号PLによってデータバスとアドレスパスに切換えて筐
用できるアドレス・データバスMADという構成にする
ことにより、モードレジスタにモード信号P1を設定す
るだけで、画像メモリとしてD−RAM、5−RAMの
両方を使用できる汎用性の高い画像メモリ制御装置を得
ることができる。
ハスヲテータパスMD、アドレスバスMA及びモード信
号PLによってデータバスとアドレスパスに切換えて筐
用できるアドレス・データバスMADという構成にする
ことにより、モードレジスタにモード信号P1を設定す
るだけで、画像メモリとしてD−RAM、5−RAMの
両方を使用できる汎用性の高い画像メモリ制御装置を得
ることができる。
従って、画像メモリ制御装置の適用されるシステムに応
じて、画像メモリとしてD−RAM、5−RAMが自由
に選択できる利点を有する。
じて、画像メモリとしてD−RAM、5−RAMが自由
に選択できる利点を有する。
また、D−RAM使用時と、S −RAM使用時におい
て、画像メモリから供給される画像データをラッチし、
データ処理回路に与えるデータ構成が同一であるため、
データ処理回路を同一にすることが可能となり、ハード
構成が簡略化できる利点を有する。
て、画像メモリから供給される画像データをラッチし、
データ処理回路に与えるデータ構成が同一であるため、
データ処理回路を同一にすることが可能となり、ハード
構成が簡略化できる利点を有する。
なお、この実施例ではアドレス情報のインターフェース
が異なるメモリとしてD−RAM、S−几AMを例に挙
げて説明したが、本発明はこれに限定されるものではな
い。
が異なるメモリとしてD−RAM、S−几AMを例に挙
げて説明したが、本発明はこれに限定されるものではな
い。
本発明によれば、画像メモリへのパスを、データバス、
アドレスバス及びモード設定によりデータバスとアドレ
スバスに切換え可能なアドレス・データバスで構成して
いるので、モード設定を行なうだけで画像メモリとして
夫々アドレス情報のインターフェースが異なるメモリを
使用でき、汎用性が極めて高くなる。
アドレスバス及びモード設定によりデータバスとアドレ
スバスに切換え可能なアドレス・データバスで構成して
いるので、モード設定を行なうだけで画像メモリとして
夫々アドレス情報のインターフェースが異なるメモリを
使用でき、汎用性が極めて高くなる。
第1図は本発明の画像メモリ制御装置に係る一実施例を
示す回路図、第2図は第1図に示す実施例の一部の詳細
を示す回路図tiig3図及び第4図は実施例の動作を
説明するタイミングチャートである。 10〜12・・・端子 13〜15・・・ ラッチ 16〜18・・・ 3ステートバツフア19 ・・・
モードレジスタ 20 ・・・ データ処理回路 21 ・・・ アドレス発生部 11FZ 口 fJ3 凹 第 4 臼
示す回路図、第2図は第1図に示す実施例の一部の詳細
を示す回路図tiig3図及び第4図は実施例の動作を
説明するタイミングチャートである。 10〜12・・・端子 13〜15・・・ ラッチ 16〜18・・・ 3ステートバツフア19 ・・・
モードレジスタ 20 ・・・ データ処理回路 21 ・・・ アドレス発生部 11FZ 口 fJ3 凹 第 4 臼
Claims (1)
- 【特許請求の範囲】 画像表示領域の表示位置に対応したアドレスに画像デー
タが格納されている画像メモリから、該画像データを読
み出して表示装置に表示する画像メモリ制御装置におい
て、 前記画像メモリに対するアドレス情報の供給形態を示す
モードが設定されるモード設定手段と、前記画像メモリ
から読み出された画像データを、前記表示装置の画像表
示領域上に表示すべき表示データに変換するデータ処理
手段と、 このデータ処理手段に前記画像メモリから読み出した画
像データを供給するデータバス手段と、前記画像メモリ
に対し、画像表示領域の表示位置に対応した画像データ
を読み出すためのアドレス情報を発生するアドレス発生
手段と、 このアドレス発生手段が発生するアドレス情報を前記画
像メモリに供給するアドレスバス手段と、前記モード設
定手段に設定されたモードに応じて、前記アドレス発生
手段からのアドレス情報を前記アドレスバスとともに前
記画像メモリに供給するか、前記画像メモリからの画像
データを前記データバスとともに前記データ処理手段に
供給するかが、択一的に規定されるアドレス・データバ
ス手段とを具備したことを特徴とする画像メモリ制御装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60061863A JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
DE19863610301 DE3610301A1 (de) | 1985-03-28 | 1986-03-26 | Speichersteuervorrichtung |
US06/844,624 US4796221A (en) | 1985-03-28 | 1986-03-27 | Memory control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60061863A JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61223785A true JPS61223785A (ja) | 1986-10-04 |
JPH0443593B2 JPH0443593B2 (ja) | 1992-07-17 |
Family
ID=13183378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60061863A Granted JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4796221A (ja) |
JP (1) | JPS61223785A (ja) |
DE (1) | DE3610301A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS643739A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Information processor |
US5274784A (en) * | 1989-01-13 | 1993-12-28 | International Business Machines Corporation | Data transfer using bus address lines |
JP2905640B2 (ja) * | 1992-03-30 | 1999-06-14 | シャープ株式会社 | メモリインタフェイス装置 |
US5918242A (en) * | 1994-03-14 | 1999-06-29 | International Business Machines Corporation | General-purpose customizable memory controller |
US5634105A (en) * | 1994-07-21 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device to interface control signals for a DRAM to a SRAM |
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KR19980033054A (ko) * | 1996-10-23 | 1998-07-25 | 윌리엄비.켐플러 | 프로그램 가능 메모리 액세스 |
DE19941348A1 (de) | 1999-08-31 | 2001-03-08 | Micronas Gmbh | Speicherzugriffseinheit für den wahlweisen Zugriff auf eine statische Speichereinheit oder eine dynamische Speichereinheit sowie zugehörige Zugriffsverfahren |
JP2003007065A (ja) * | 2001-06-21 | 2003-01-10 | Nec Microsystems Ltd | データ記憶回路、データ処理装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS54144827A (en) * | 1978-05-04 | 1979-11-12 | Hitachi Ltd | Address signal supply system for memory circuit |
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-
1985
- 1985-03-28 JP JP60061863A patent/JPS61223785A/ja active Granted
-
1986
- 1986-03-26 DE DE19863610301 patent/DE3610301A1/de active Granted
- 1986-03-27 US US06/844,624 patent/US4796221A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0443593B2 (ja) | 1992-07-17 |
DE3610301A1 (de) | 1986-10-02 |
DE3610301C2 (ja) | 1990-12-06 |
US4796221A (en) | 1989-01-03 |
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