JP3152551B2 - マイクロコンピュータ - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
- Read Only Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は、EPROM内蔵マイク
ロコンピュータに関し、特に、EPROMの消費電力を
低減するのに好適なマイクロコンピュータに関する。
ロコンピュータに関し、特に、EPROMの消費電力を
低減するのに好適なマイクロコンピュータに関する。
【0002】
【従来の技術】図9は従来のEPROM内蔵マイクロコ
ンピュータを示す図である。図9において、(1)はE
PROMであり、メモリセルとして機能するフローティ
ングゲートを有するMOSFETをワード線及びビット
線の間にマトリクス配置して成り、プログラムデータの
書き込み及び読み出しを可能とするものである。(2)
はCPUであり、マイクロコンピュータ内部の周辺回路
を制御するものである。特に、CPU(2)は、EPR
OM(1)の出力指令信号*OE、動作指令信号*C
E、及びアドレスデータADD等を発生する。尚、出力
指令信号*OE及び動作指令信号*CEはローアクティ
ブであり、アドレスデータADDが確定している期間は
殆どローレベルに立下る。従って、EPROM(1)
は、出力指令信号*OE及び動作指令信号*CEがロー
レベルに変化すると、アドレスデータADDに対応する
アドレスからプログラムデータDATAを読み出し可能
となる。そして、CPU(2)は、プログラムデータD
ATAを解読し、所定の論理演算を実行する様になって
いる。
ンピュータを示す図である。図9において、(1)はE
PROMであり、メモリセルとして機能するフローティ
ングゲートを有するMOSFETをワード線及びビット
線の間にマトリクス配置して成り、プログラムデータの
書き込み及び読み出しを可能とするものである。(2)
はCPUであり、マイクロコンピュータ内部の周辺回路
を制御するものである。特に、CPU(2)は、EPR
OM(1)の出力指令信号*OE、動作指令信号*C
E、及びアドレスデータADD等を発生する。尚、出力
指令信号*OE及び動作指令信号*CEはローアクティ
ブであり、アドレスデータADDが確定している期間は
殆どローレベルに立下る。従って、EPROM(1)
は、出力指令信号*OE及び動作指令信号*CEがロー
レベルに変化すると、アドレスデータADDに対応する
アドレスからプログラムデータDATAを読み出し可能
となる。そして、CPU(2)は、プログラムデータD
ATAを解読し、所定の論理演算を実行する様になって
いる。
【0003】
【発明が解決しようとする課題】さて、プログラムデー
タDATAはアドレスデータADDが確定している期間
の一部を使って読み出し可能である。従って、EPRO
M(1)は、プログラムデータDATAを読み出してか
らアドレスデータADDを変更する迄の間、動作しなく
て良く、無駄な電力を消費してしまう問題があった。こ
の問題は、マイクロコンピュータの動作速度に関係なく
発生する。
タDATAはアドレスデータADDが確定している期間
の一部を使って読み出し可能である。従って、EPRO
M(1)は、プログラムデータDATAを読み出してか
らアドレスデータADDを変更する迄の間、動作しなく
て良く、無駄な電力を消費してしまう問題があった。こ
の問題は、マイクロコンピュータの動作速度に関係なく
発生する。
【0004】そこで、本発明は、動作指令信号*CEの
発生時間を制限できるマイクロコンピュータを提供する
ことを目的とする。
発生時間を制限できるマイクロコンピュータを提供する
ことを目的とする。
【0005】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、少なくともプログラムデータの読み出しを可能と
する不揮発性メモリと、前記不揮発性メモリの読出指令
信号、動作指令信号、及びアドレスデータを発生する中
央処理部と、前記動作指令信号に基づいて、前記不揮発
性メモリから読み出されるプログラムデータが確定した
ことを検出する検出部と、前記検出部の検出信号に基づ
いて、前記動作指令信号の発生時間を制御する制御部
と、を備え、前記検出信号が発生した後に前記動作指令
信号をディセーブルとし、前記不揮発性メモリの動作を
禁止する点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、少なくともプログラムデータの読み出しを可能と
する不揮発性メモリと、前記不揮発性メモリの読出指令
信号、動作指令信号、及びアドレスデータを発生する中
央処理部と、前記動作指令信号に基づいて、前記不揮発
性メモリから読み出されるプログラムデータが確定した
ことを検出する検出部と、前記検出部の検出信号に基づ
いて、前記動作指令信号の発生時間を制御する制御部
と、を備え、前記検出信号が発生した後に前記動作指令
信号をディセーブルとし、前記不揮発性メモリの動作を
禁止する点である。
【0006】
【作用】本発明によれば、不揮発性メモリを動作させる
動作指令信号の発生時間を、中央処理部が動作指令信号
を発生してから検出回路が検出信号を発生する迄の時間
に制限でき、不揮発性メモリの消費電力を低減できる。
動作指令信号の発生時間を、中央処理部が動作指令信号
を発生してから検出回路が検出信号を発生する迄の時間
に制限でき、不揮発性メモリの消費電力を低減できる。
【0007】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図1は本発明のマイクロコンピュータを示す図であ
る。尚、図1及び図9の同じ部分には同じ番号及び記号
を付し、その説明を省略するものとする。図1におい
て、(3)は検出回路であり、EPROM(1)内部の
メモリセルとして機能するフローティングゲートを有す
るMOSFETを利用し、該EPROM(1)の読出内
容が確定した時点で検出信号DETを発生するものであ
る。(4)は制御回路であり、動作指令信号*CEの立
下りに同期して立下ると共に検出信号DETの立上りに
同期して立上る動作指令信号*CE’、及び、該動作指
令信号*CE’と逆相のラッチ指令信号LCHを導出す
るものである。即ち、制御回路(4)は、動作指令信号
*CE’の発生時間を、CPU(2)が動作指令信号*
CEを発生してから検出回路(3)が検出信号DETを
発生する迄の時間に抑え、EPROM(1)の消費電力
を低減する目的の基に存在する。(5)はラッチ回路で
あり、ラッチ指令信号LCHの立下りに同期して、EP
ROM(1)のプログラムデータDATAを保持するも
のである。
る。図1は本発明のマイクロコンピュータを示す図であ
る。尚、図1及び図9の同じ部分には同じ番号及び記号
を付し、その説明を省略するものとする。図1におい
て、(3)は検出回路であり、EPROM(1)内部の
メモリセルとして機能するフローティングゲートを有す
るMOSFETを利用し、該EPROM(1)の読出内
容が確定した時点で検出信号DETを発生するものであ
る。(4)は制御回路であり、動作指令信号*CEの立
下りに同期して立下ると共に検出信号DETの立上りに
同期して立上る動作指令信号*CE’、及び、該動作指
令信号*CE’と逆相のラッチ指令信号LCHを導出す
るものである。即ち、制御回路(4)は、動作指令信号
*CE’の発生時間を、CPU(2)が動作指令信号*
CEを発生してから検出回路(3)が検出信号DETを
発生する迄の時間に抑え、EPROM(1)の消費電力
を低減する目的の基に存在する。(5)はラッチ回路で
あり、ラッチ指令信号LCHの立下りに同期して、EP
ROM(1)のプログラムデータDATAを保持するも
のである。
【0008】以下、図1の動作を図2のタイムチャート
を基に説明する。尚、EPROM(1)を読み出し状態
とする為、出力指令信号*OEは常にローレベルの状態
である。先ず、アドレスデータADDが変化し、該アド
レスデータADDが確定した時点で動作指令信号*CE
が立下ると、ラッチ指令信号LCHが立上ると共に動作
指令信号*CE’が立下る。その後、動作指令信号*C
E’の立下りから時間Tceが経過し、EPROM(1)
の読出内容DATAが確定すると、検出信号DETが立
上り、ラッチ指令信号LCHが立下ると共に動作指令信
号*CE’が立上る。その後、検出信号DETは動作指
令信号*CE’の立上りに同期して立下る。従って、動
作指令信号*CE’は、EPROM(1)が読出状態に
なってプログラムデータDATAが確定する時間だけ発
生し、該プログラムデータDATAは、動作指令信号*
CE’の発生期間に存在するラッチ指令信号LCHの立
下りに同期してラッチ回路(5)に保持される。ラッチ
回路(5)のラッチデータLDATAは、CPU(2)
で解読され、この時の解読情報に応じて論理演算が実行
される。以上より、動作指令信号*CE’の発生時間を
必要にして十分な時間に抑えることができ、EPROM
(1)の消費電力を低減できる。
を基に説明する。尚、EPROM(1)を読み出し状態
とする為、出力指令信号*OEは常にローレベルの状態
である。先ず、アドレスデータADDが変化し、該アド
レスデータADDが確定した時点で動作指令信号*CE
が立下ると、ラッチ指令信号LCHが立上ると共に動作
指令信号*CE’が立下る。その後、動作指令信号*C
E’の立下りから時間Tceが経過し、EPROM(1)
の読出内容DATAが確定すると、検出信号DETが立
上り、ラッチ指令信号LCHが立下ると共に動作指令信
号*CE’が立上る。その後、検出信号DETは動作指
令信号*CE’の立上りに同期して立下る。従って、動
作指令信号*CE’は、EPROM(1)が読出状態に
なってプログラムデータDATAが確定する時間だけ発
生し、該プログラムデータDATAは、動作指令信号*
CE’の発生期間に存在するラッチ指令信号LCHの立
下りに同期してラッチ回路(5)に保持される。ラッチ
回路(5)のラッチデータLDATAは、CPU(2)
で解読され、この時の解読情報に応じて論理演算が実行
される。以上より、動作指令信号*CE’の発生時間を
必要にして十分な時間に抑えることができ、EPROM
(1)の消費電力を低減できる。
【0009】図3は制御回路(4)の具体回路を示して
いる。図3において、(6)はNORゲートであり、一
方の入力端子は動作指令信号*CEと接続され、他方の
入力端子は後述するD型フリップフロップのQ(出力)
端子と接続されている。即ち、NORゲート(6)は、
動作指令信号*CE及び出力信号aの論理和演算を行
い、反転出力信号bを発生する。(7)はD型フリップ
フロップであり、R(リセット)端子は動作指令信号*
CEと接続され、D(データ)端子は反転出力信号bと
接続され、C(クロック)端子は検出信号DETと接続
されている。即ち、D型フリップフロップ(7)は、動
作指令信号*CEがハイレベルの時にリセットされ、
又、検出信号DETが立上った時に反転出力信号bを取
り込み出力信号aを発生する。(8)(9)(10)は
カスケード接続されたインバータであり、反転出力信号
bを2段のインバータ(8)(9)を介してラッチ指令
信号LCHとし、反転出力信号bを3段のインバータ
(8)(9)(10)を介して動作指令信号*CE’と
するものである。
いる。図3において、(6)はNORゲートであり、一
方の入力端子は動作指令信号*CEと接続され、他方の
入力端子は後述するD型フリップフロップのQ(出力)
端子と接続されている。即ち、NORゲート(6)は、
動作指令信号*CE及び出力信号aの論理和演算を行
い、反転出力信号bを発生する。(7)はD型フリップ
フロップであり、R(リセット)端子は動作指令信号*
CEと接続され、D(データ)端子は反転出力信号bと
接続され、C(クロック)端子は検出信号DETと接続
されている。即ち、D型フリップフロップ(7)は、動
作指令信号*CEがハイレベルの時にリセットされ、
又、検出信号DETが立上った時に反転出力信号bを取
り込み出力信号aを発生する。(8)(9)(10)は
カスケード接続されたインバータであり、反転出力信号
bを2段のインバータ(8)(9)を介してラッチ指令
信号LCHとし、反転出力信号bを3段のインバータ
(8)(9)(10)を介して動作指令信号*CE’と
するものである。
【0010】以下、図3の動作を図4のタイムチャート
を基に説明する。先ず、CPU(2)から発生する動作
指令信号*CEがハイレベルの時、EPROM(1)が
動作を停止している為、検出信号DETはローレベルで
ある。又、D型フリップフロップ(7)がリセットされ
ている為、出力信号aは、検出信号DETに関係なくロ
ーレベルである。又、反転出力信号bは、D型フリップ
フロップ(7)の状態に関係なくローレベルである。従
って、ラッチ指令信号LCHはローレベル、動作指令信
号*CE’はハイレベルである。この初期状態におい
て、動作指令信号*CEが立下ると、反転出力信号bが
立上り、ラッチ指令信号LCHが立上ると共に動作指令
信号*CE’が立下る。そして、EPROM(1)が読
出状態になってプログラムデータDATAが確定し、検
出信号DETが立上ると、出力信号aが立上る為に反転
出力信号bが立下り、ラッチ指令信号LCHが立下ると
共に動作指令信号*CE’が立上る。検出信号DETは
動作指令信号*CE’の立上りに同期して立下る。その
後、動作指令信号*CEが立上ると、出力信号aが立下
り、制御回路(4)は初期状態と同じ状態となる。以上
より、EPROM(1)が読出状態になってプログラム
データDATAが確定する迄の時間だけ、動作指令信号
*CE’をローレベルとでき、その後の動作指令信号*
CEのローレベルを無視できる。従って、EPROM
(1)の消費電力を低減できる。
を基に説明する。先ず、CPU(2)から発生する動作
指令信号*CEがハイレベルの時、EPROM(1)が
動作を停止している為、検出信号DETはローレベルで
ある。又、D型フリップフロップ(7)がリセットされ
ている為、出力信号aは、検出信号DETに関係なくロ
ーレベルである。又、反転出力信号bは、D型フリップ
フロップ(7)の状態に関係なくローレベルである。従
って、ラッチ指令信号LCHはローレベル、動作指令信
号*CE’はハイレベルである。この初期状態におい
て、動作指令信号*CEが立下ると、反転出力信号bが
立上り、ラッチ指令信号LCHが立上ると共に動作指令
信号*CE’が立下る。そして、EPROM(1)が読
出状態になってプログラムデータDATAが確定し、検
出信号DETが立上ると、出力信号aが立上る為に反転
出力信号bが立下り、ラッチ指令信号LCHが立下ると
共に動作指令信号*CE’が立上る。検出信号DETは
動作指令信号*CE’の立上りに同期して立下る。その
後、動作指令信号*CEが立上ると、出力信号aが立下
り、制御回路(4)は初期状態と同じ状態となる。以上
より、EPROM(1)が読出状態になってプログラム
データDATAが確定する迄の時間だけ、動作指令信号
*CE’をローレベルとでき、その後の動作指令信号*
CEのローレベルを無視できる。従って、EPROM
(1)の消費電力を低減できる。
【0011】図5は検出回路(3)の具体回路を示して
いる。尚、検出回路(3)はEPROM(1)内部に存
在し、又、EPROM(1)及び検出回路(3)はフロ
ーティングゲートを有する複数のMOSFETから成
る。図5において、(11)は複数のMOSFETであ
り、ゲートがワード線WLと接続されると共にドレイン
がビット線BLと接続され、マトリクス状に接続されて
いる。該MOSFET(11)は、ユーザの要求に応じ
て、プログラムデータDATAを任意に書き込み可能な
メモリセルとして機能する。因みに、該MOSFET
(11)は、プログラムデータDATAを書き込んだ状
態で該当するワード線WLを選択すると、オンする。同
様に、(12)(13)も複数のMOSFETであり、
ゲートがワード線WLと接続されると共にドレインがビ
ット線BL’及びBL”と接続されている。該MOSF
ET(12)(13)は、データを書き込んであるダミ
ーセルとして機能する。(14)は第1抵抗であり、電
源Vdd及びビット線BLの間に接続されている。該第1
抵抗(14)の非電源側の電圧V1は、プログラムデー
タDATAを書き込み済のMOSFET(11)に該当
するワード線WLを選択した時、第1抵抗(14)及び
ビット線BLの配線容量で定まる時定数に従って、電源
Vddから徐々に立下りその後安定する。(15)は第2
抵抗であり、電源Vdd及びビット線BL’の間に接続さ
れている。該第2抵抗(15)の非電源側の電圧V2
は、任意のワード線WLを選択した時、第2抵抗(1
5)及びビット線BL’の配線容量で定まる時定数に従
って、電源Vddから徐々に立下りその後安定する。(1
6)は第3抵抗であり、電源Vdd及びビット線BL”の
間に接続されている。該第3抵抗(16)の非電源側の
基準電圧Vrefは、任意のワード線WLを選択した時、
第3抵抗(16)及びビット線BL”の配線容量で定ま
る時定数に従って、電源Vddから徐々に立下りその後安
定する。尚、第1、第2、第3抵抗(14)(15)
(16)の抵抗値R1、R2、R3はR1>R2>R3
の関係を有し、Vref>V2>V1となる。(17)は
コンパレータであり、任意のワード線WLを選択した
時、電圧V1及び基準電圧Vrefを比較し、CP1を発
生するものである。(18)はコンパレータであり、任
意のワード線WLを選択した時、電圧V2及び基準電圧
Vrefを比較し、CP2を発生するものである。(1
9)はインバータであり、CP2を反転して検出信号D
ETを発生するものである。
いる。尚、検出回路(3)はEPROM(1)内部に存
在し、又、EPROM(1)及び検出回路(3)はフロ
ーティングゲートを有する複数のMOSFETから成
る。図5において、(11)は複数のMOSFETであ
り、ゲートがワード線WLと接続されると共にドレイン
がビット線BLと接続され、マトリクス状に接続されて
いる。該MOSFET(11)は、ユーザの要求に応じ
て、プログラムデータDATAを任意に書き込み可能な
メモリセルとして機能する。因みに、該MOSFET
(11)は、プログラムデータDATAを書き込んだ状
態で該当するワード線WLを選択すると、オンする。同
様に、(12)(13)も複数のMOSFETであり、
ゲートがワード線WLと接続されると共にドレインがビ
ット線BL’及びBL”と接続されている。該MOSF
ET(12)(13)は、データを書き込んであるダミ
ーセルとして機能する。(14)は第1抵抗であり、電
源Vdd及びビット線BLの間に接続されている。該第1
抵抗(14)の非電源側の電圧V1は、プログラムデー
タDATAを書き込み済のMOSFET(11)に該当
するワード線WLを選択した時、第1抵抗(14)及び
ビット線BLの配線容量で定まる時定数に従って、電源
Vddから徐々に立下りその後安定する。(15)は第2
抵抗であり、電源Vdd及びビット線BL’の間に接続さ
れている。該第2抵抗(15)の非電源側の電圧V2
は、任意のワード線WLを選択した時、第2抵抗(1
5)及びビット線BL’の配線容量で定まる時定数に従
って、電源Vddから徐々に立下りその後安定する。(1
6)は第3抵抗であり、電源Vdd及びビット線BL”の
間に接続されている。該第3抵抗(16)の非電源側の
基準電圧Vrefは、任意のワード線WLを選択した時、
第3抵抗(16)及びビット線BL”の配線容量で定ま
る時定数に従って、電源Vddから徐々に立下りその後安
定する。尚、第1、第2、第3抵抗(14)(15)
(16)の抵抗値R1、R2、R3はR1>R2>R3
の関係を有し、Vref>V2>V1となる。(17)は
コンパレータであり、任意のワード線WLを選択した
時、電圧V1及び基準電圧Vrefを比較し、CP1を発
生するものである。(18)はコンパレータであり、任
意のワード線WLを選択した時、電圧V2及び基準電圧
Vrefを比較し、CP2を発生するものである。(1
9)はインバータであり、CP2を反転して検出信号D
ETを発生するものである。
【0012】以下、図5の動作を図6のタイムチャート
を基に説明する。図5において、動作指令信号*CE’
が立下ると、任意のワード線WLが選択される。例え
ば、プログラムデータDATAを書き込み済のMOSF
ET(11)に該当するワード線WLが選択されている
場合を想定する。すると、電圧V1、V2、Vrefが個
々の時定数に従って電源Vddから徐々に立下る。そし
て、電圧V1及び基準電圧Vrefの差がΔVまで開く
と、コンパレータ(17)の出力CP1が立下り、EP
ROM(1)の読出内容DATAが確定する。その後、
電圧V2及び基準電圧Vrefの差がΔVまで開くと、コ
ンパレータ(18)の出力CP2が立下り、検出信号D
ETは立上る。その後、動作指令信号*CE’が立上る
と、電圧V1、V2、Vrefが電源Vddまで瞬時に立上
り、又、EPROM(1)が読出動作を停止してCP1
及びCP2が立上り、検出信号DETは立下る。以上よ
り、EPROM(1)の読出内容DATAが確定した
後、検出信号DETを発生できることになる。
を基に説明する。図5において、動作指令信号*CE’
が立下ると、任意のワード線WLが選択される。例え
ば、プログラムデータDATAを書き込み済のMOSF
ET(11)に該当するワード線WLが選択されている
場合を想定する。すると、電圧V1、V2、Vrefが個
々の時定数に従って電源Vddから徐々に立下る。そし
て、電圧V1及び基準電圧Vrefの差がΔVまで開く
と、コンパレータ(17)の出力CP1が立下り、EP
ROM(1)の読出内容DATAが確定する。その後、
電圧V2及び基準電圧Vrefの差がΔVまで開くと、コ
ンパレータ(18)の出力CP2が立下り、検出信号D
ETは立上る。その後、動作指令信号*CE’が立上る
と、電圧V1、V2、Vrefが電源Vddまで瞬時に立上
り、又、EPROM(1)が読出動作を停止してCP1
及びCP2が立上り、検出信号DETは立下る。以上よ
り、EPROM(1)の読出内容DATAが確定した
後、検出信号DETを発生できることになる。
【0013】図7は検出回路(3)の他の具体回路を示
している。図7において、(20)は複数のMOSFE
Tであり、ゲートがワード線WLと接続されると共にド
レインがビット線BLと接続され、マトリクス状に接続
されている。該MOSFET(20)は、ユーザの要求
に応じて、プログラムデータDATAを任意に書き込み
可能なメモリセルとして機能する。同様に、(21)
(22)も複数のMOSFETであり、ゲートがワード
線WLと接続されると共にドレインがビット線BL1’
及びBL1”と接続されている。該MOSFET(2
1)(22)は、データを書き込んであるダミーセルと
して機能する。(23)は第1抵抗であり、電源Vdd及
びビット線BLの間に接続されている。該第1抵抗(2
3)の非電源側の電圧V1は、プログラムデータDAT
Aを書き込み済のMOSFET(11)に該当するワー
ド線WLを選択した時、第1抵抗(23)及びビット線
BLの配線容量で定まる時定数に従って、電源Vddから
徐々に立下りその後安定する。(24)は第2抵抗であ
り、電源Vdd及びビット線BL1’の間に接続されてい
る。該第2抵抗(24)の非電源側の電圧V2は、任意
のワード線WLを選択した時、第2抵抗(24)及びビ
ット線BL1’の配線容量で定まる時定数に従って、電
源Vddから徐々に立下りその後安定する。(25)は第
3抵抗であり、電源Vdd及びビット線BL1”の間に接
続されている。該第3抵抗(25)の非電源側の基準電
圧Vrefは、任意のワード線WLを選択した時、第3抵
抗(25)及びビット線BL1”の配線容量で定まる時
定数に従って、電源Vddから徐々に立下りその後安定す
る。尚、第1、第2、第3抵抗(23)(24)(2
5)の抵抗値R1、R2、R3はR1=R2>R3の関
係を有し、Vref>V1=V2となる。(26)はコン
パレータであり、任意のワード線WLを選択した時、電
圧V1及び基準電圧Vrefを比較し、CP1を発生する
ものである。(27)はコンパレータであり、任意のワ
ード線WLを選択した時、電圧V1及び基準電圧Vref
を比較し、CP2を発生するものである。該CP2はC
P1と同時に変化し、後段の動作指令信号となる。
している。図7において、(20)は複数のMOSFE
Tであり、ゲートがワード線WLと接続されると共にド
レインがビット線BLと接続され、マトリクス状に接続
されている。該MOSFET(20)は、ユーザの要求
に応じて、プログラムデータDATAを任意に書き込み
可能なメモリセルとして機能する。同様に、(21)
(22)も複数のMOSFETであり、ゲートがワード
線WLと接続されると共にドレインがビット線BL1’
及びBL1”と接続されている。該MOSFET(2
1)(22)は、データを書き込んであるダミーセルと
して機能する。(23)は第1抵抗であり、電源Vdd及
びビット線BLの間に接続されている。該第1抵抗(2
3)の非電源側の電圧V1は、プログラムデータDAT
Aを書き込み済のMOSFET(11)に該当するワー
ド線WLを選択した時、第1抵抗(23)及びビット線
BLの配線容量で定まる時定数に従って、電源Vddから
徐々に立下りその後安定する。(24)は第2抵抗であ
り、電源Vdd及びビット線BL1’の間に接続されてい
る。該第2抵抗(24)の非電源側の電圧V2は、任意
のワード線WLを選択した時、第2抵抗(24)及びビ
ット線BL1’の配線容量で定まる時定数に従って、電
源Vddから徐々に立下りその後安定する。(25)は第
3抵抗であり、電源Vdd及びビット線BL1”の間に接
続されている。該第3抵抗(25)の非電源側の基準電
圧Vrefは、任意のワード線WLを選択した時、第3抵
抗(25)及びビット線BL1”の配線容量で定まる時
定数に従って、電源Vddから徐々に立下りその後安定す
る。尚、第1、第2、第3抵抗(23)(24)(2
5)の抵抗値R1、R2、R3はR1=R2>R3の関
係を有し、Vref>V1=V2となる。(26)はコン
パレータであり、任意のワード線WLを選択した時、電
圧V1及び基準電圧Vrefを比較し、CP1を発生する
ものである。(27)はコンパレータであり、任意のワ
ード線WLを選択した時、電圧V1及び基準電圧Vref
を比較し、CP2を発生するものである。該CP2はC
P1と同時に変化し、後段の動作指令信号となる。
【0014】(28)(29)は複数のMOSFETで
あり、ゲートがワード線WL’と接続されると共にドレ
インがビット線BL2’及びBL2”と接続されてい
る。該MOSFET(28)(29)は、データを書き
込んであるダミーセルとして機能する。(30)は第4
抵抗であり、電源Vdd及びビット線BL2’の間に接続
されている。該第4抵抗(30)の非電源側の電圧V
1’は、ワード線WL’を選択した時、第4抵抗(3
0)及びビット線BL2’の配線容量で定まる時定数に
従って、電源Vddから徐々に立下りその後安定する。
(31)は第5抵抗であり、電源Vdd及びビット線BL
2”の間に接続されている。該第5抵抗(31)の非電
源側の電圧Vref’は、任意のワード線WL’を選択し
た時、第5抵抗(31)及びビット線BL2”の配線容
量で定まる時定数に従って、電源Vddから徐々に立下り
その後安定する。尚、第4及び第5抵抗(30)(3
1)の抵抗値R4及びR5はR4=R1、R5=R3の
関係を有し、V1’=V1、Vref’=Vrefとなる。
(32)はコンパレータであり、任意のワード線WL’
を選択した時、電圧V1及び基準電圧Vrefを比較し、
CP3を発生するものである。(33)はインバータで
あり、CP3を反転して検出信号DETを発生するもの
である。
あり、ゲートがワード線WL’と接続されると共にドレ
インがビット線BL2’及びBL2”と接続されてい
る。該MOSFET(28)(29)は、データを書き
込んであるダミーセルとして機能する。(30)は第4
抵抗であり、電源Vdd及びビット線BL2’の間に接続
されている。該第4抵抗(30)の非電源側の電圧V
1’は、ワード線WL’を選択した時、第4抵抗(3
0)及びビット線BL2’の配線容量で定まる時定数に
従って、電源Vddから徐々に立下りその後安定する。
(31)は第5抵抗であり、電源Vdd及びビット線BL
2”の間に接続されている。該第5抵抗(31)の非電
源側の電圧Vref’は、任意のワード線WL’を選択し
た時、第5抵抗(31)及びビット線BL2”の配線容
量で定まる時定数に従って、電源Vddから徐々に立下り
その後安定する。尚、第4及び第5抵抗(30)(3
1)の抵抗値R4及びR5はR4=R1、R5=R3の
関係を有し、V1’=V1、Vref’=Vrefとなる。
(32)はコンパレータであり、任意のワード線WL’
を選択した時、電圧V1及び基準電圧Vrefを比較し、
CP3を発生するものである。(33)はインバータで
あり、CP3を反転して検出信号DETを発生するもの
である。
【0015】以下、図7の動作を図8のタイムチャート
を基に説明する。図7において、動作指令信号*CE’
が立下ると、任意のワード線WLが選択される。例え
ば、プログラムデータDATAを書き込み済のMOSF
ET(11)に該当するワード線WLが選択されている
場合を想定する。すると、電圧V1及びVrefが個々の
時定数に従って電源Vddから徐々に立下る。そして、電
圧V1及び基準電圧Vrefの差がΔVまで開くと、コン
パレータ(26)の出力CP1が立下り、EPROM
(1)の読出内容DATAが確定する。同時に、コンパ
レータ(27)の出力CP2も立下り、任意のワード線
WL’が選択される。そして、電圧V1及び基準電圧V
refの差がΔVまで開くと、コンパレータ(32)の出
力CP3が立下り、検出信号DETは立上る。その後、
動作指令信号*CE’が立上ると、電圧V1及びVref
が電源Vddまで瞬時に立上り、又、EPROM(1)が
読出動作を停止してCP1、CP2、CP3が立上り、
検出信号DETは立下る。以上より、EPROM(1)
の読出内容DATAが確定した後、検出信号DETを発
生できることになる。
を基に説明する。図7において、動作指令信号*CE’
が立下ると、任意のワード線WLが選択される。例え
ば、プログラムデータDATAを書き込み済のMOSF
ET(11)に該当するワード線WLが選択されている
場合を想定する。すると、電圧V1及びVrefが個々の
時定数に従って電源Vddから徐々に立下る。そして、電
圧V1及び基準電圧Vrefの差がΔVまで開くと、コン
パレータ(26)の出力CP1が立下り、EPROM
(1)の読出内容DATAが確定する。同時に、コンパ
レータ(27)の出力CP2も立下り、任意のワード線
WL’が選択される。そして、電圧V1及び基準電圧V
refの差がΔVまで開くと、コンパレータ(32)の出
力CP3が立下り、検出信号DETは立上る。その後、
動作指令信号*CE’が立上ると、電圧V1及びVref
が電源Vddまで瞬時に立上り、又、EPROM(1)が
読出動作を停止してCP1、CP2、CP3が立上り、
検出信号DETは立下る。以上より、EPROM(1)
の読出内容DATAが確定した後、検出信号DETを発
生できることになる。
【0016】以上より、EPROM(1)を動作させる
動作指令信号*CE’の発生時間を、CPU(2)が動
作指令信号*CEを発生してから検出回路(3)が検出
信号DETを発生する迄の時間に制限でき、EPROM
(1)の消費電力を低減できる。
動作指令信号*CE’の発生時間を、CPU(2)が動
作指令信号*CEを発生してから検出回路(3)が検出
信号DETを発生する迄の時間に制限でき、EPROM
(1)の消費電力を低減できる。
【0017】
【発明の効果】本発明によれば、不揮発性メモリを動作
させる動作指令信号の発生時間を、中央処理部が動作指
令信号を発生してから検出回路が検出信号を発生する迄
の時間に制限でき、不揮発性メモリの消費電力を低減で
きる利点が得られる。
させる動作指令信号の発生時間を、中央処理部が動作指
令信号を発生してから検出回路が検出信号を発生する迄
の時間に制限でき、不揮発性メモリの消費電力を低減で
きる利点が得られる。
【図1】本発明のマイクロコンピュータを示す図であ
る。
る。
【図2】図1の動作を示すタイムチャートである。
【図3】制御回路の具体回路を示す図である。
【図4】制御回路の動作を示すタイムチャートである。
【図5】検出回路の具体回路を示す図である。
【図6】図5の動作を示すタイムチャートである。
【図7】検出回路の他の具体回路を示す図である。
【図8】図7の動作を示すタイムチャートである。
【図9】従来のマイクロコンピュータを示す図である。
(1) EPROM (2) CPU (3) 検出回路 (4) 制御回路
Claims (2)
- 【請求項1】 少なくともプログラムデータの読み出し
を可能とする不揮発性メモリと、 前記不揮発性メモリの読出指令信号、動作指令信号、及
びアドレスデータを発生する中央処理部と、前記動作指令信号に基づいて開始される前記不揮発性メ
モリの読み出し動作により読み出されたプログラムデー
タが確定したことを検出する検出部と、 前記検出部の検出信号に基づいて、前記動作指令信号の
発生時間を制御する制御部と、を備え、 前記検出信号が発生した後に前記動作指令信号をディセ
ーブルとし、前記不揮発性メモリの動作を禁止すること
を特徴とするマイクロコンピュータ。 - 【請求項2】 前記制御部は、前記中央処理部から発生
する動作指令信号に同期して前記不揮発性メモリに導出
する動作指令信号をイネーブルとする手段、及び、前記
検出部から発生する検出信号に同期して前記不揮発性メ
モリに導出する動作指令信号をディセーブルとする手段
を備えたことを特徴とする請求項1記載のマイクロコン
ピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26623593A JP3152551B2 (ja) | 1993-10-25 | 1993-10-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26623593A JP3152551B2 (ja) | 1993-10-25 | 1993-10-25 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07122079A JPH07122079A (ja) | 1995-05-12 |
JP3152551B2 true JP3152551B2 (ja) | 2001-04-03 |
Family
ID=17428153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26623593A Expired - Fee Related JP3152551B2 (ja) | 1993-10-25 | 1993-10-25 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3152551B2 (ja) |
-
1993
- 1993-10-25 JP JP26623593A patent/JP3152551B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07122079A (ja) | 1995-05-12 |
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