JP3152551B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ内蔵マイク
ロコンピュータに関し、特に、ＥＰＲＯＭの消費電力を
低減するのに好適なマイクロコンピュータに関する。
ロコンピュータに関し、特に、ＥＰＲＯＭの消費電力を
低減するのに好適なマイクロコンピュータに関する。
【０００２】
【従来の技術】図９は従来のＥＰＲＯＭ内蔵マイクロコ
ンピュータを示す図である。図９において、（１）はＥ
ＰＲＯＭであり、メモリセルとして機能するフローティ
ングゲートを有するＭＯＳＦＥＴをワード線及びビット
線の間にマトリクス配置して成り、プログラムデータの
書き込み及び読み出しを可能とするものである。（２）
はＣＰＵであり、マイクロコンピュータ内部の周辺回路
を制御するものである。特に、ＣＰＵ（２）は、ＥＰＲ
ＯＭ（１）の出力指令信号＊ＯＥ、動作指令信号＊Ｃ
Ｅ、及びアドレスデータＡＤＤ等を発生する。尚、出力
指令信号＊ＯＥ及び動作指令信号＊ＣＥはローアクティ
ブであり、アドレスデータＡＤＤが確定している期間は
殆どローレベルに立下る。従って、ＥＰＲＯＭ（１）
は、出力指令信号＊ＯＥ及び動作指令信号＊ＣＥがロー
レベルに変化すると、アドレスデータＡＤＤに対応する
アドレスからプログラムデータＤＡＴＡを読み出し可能
となる。そして、ＣＰＵ（２）は、プログラムデータＤ
ＡＴＡを解読し、所定の論理演算を実行する様になって
いる。
ンピュータを示す図である。図９において、（１）はＥ
ＰＲＯＭであり、メモリセルとして機能するフローティ
ングゲートを有するＭＯＳＦＥＴをワード線及びビット
線の間にマトリクス配置して成り、プログラムデータの
書き込み及び読み出しを可能とするものである。（２）
はＣＰＵであり、マイクロコンピュータ内部の周辺回路
を制御するものである。特に、ＣＰＵ（２）は、ＥＰＲ
ＯＭ（１）の出力指令信号＊ＯＥ、動作指令信号＊Ｃ
Ｅ、及びアドレスデータＡＤＤ等を発生する。尚、出力
指令信号＊ＯＥ及び動作指令信号＊ＣＥはローアクティ
ブであり、アドレスデータＡＤＤが確定している期間は
殆どローレベルに立下る。従って、ＥＰＲＯＭ（１）
は、出力指令信号＊ＯＥ及び動作指令信号＊ＣＥがロー
レベルに変化すると、アドレスデータＡＤＤに対応する
アドレスからプログラムデータＤＡＴＡを読み出し可能
となる。そして、ＣＰＵ（２）は、プログラムデータＤ
ＡＴＡを解読し、所定の論理演算を実行する様になって
いる。
【０００３】
【発明が解決しようとする課題】さて、プログラムデー
タＤＡＴＡはアドレスデータＡＤＤが確定している期間
の一部を使って読み出し可能である。従って、ＥＰＲＯ
Ｍ（１）は、プログラムデータＤＡＴＡを読み出してか
らアドレスデータＡＤＤを変更する迄の間、動作しなく
て良く、無駄な電力を消費してしまう問題があった。こ
の問題は、マイクロコンピュータの動作速度に関係なく
発生する。
タＤＡＴＡはアドレスデータＡＤＤが確定している期間
の一部を使って読み出し可能である。従って、ＥＰＲＯ
Ｍ（１）は、プログラムデータＤＡＴＡを読み出してか
らアドレスデータＡＤＤを変更する迄の間、動作しなく
て良く、無駄な電力を消費してしまう問題があった。こ
の問題は、マイクロコンピュータの動作速度に関係なく
発生する。
【０００４】そこで、本発明は、動作指令信号＊ＣＥの
発生時間を制限できるマイクロコンピュータを提供する
ことを目的とする。
発生時間を制限できるマイクロコンピュータを提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、少なくともプログラムデータの読み出しを可能と
する不揮発性メモリと、前記不揮発性メモリの読出指令
信号、動作指令信号、及びアドレスデータを発生する中
央処理部と、前記動作指令信号に基づいて、前記不揮発
性メモリから読み出されるプログラムデータが確定した
ことを検出する検出部と、前記検出部の検出信号に基づ
いて、前記動作指令信号の発生時間を制御する制御部
と、を備え、前記検出信号が発生した後に前記動作指令
信号をディセーブルとし、前記不揮発性メモリの動作を
禁止する点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、少なくともプログラムデータの読み出しを可能と
する不揮発性メモリと、前記不揮発性メモリの読出指令
信号、動作指令信号、及びアドレスデータを発生する中
央処理部と、前記動作指令信号に基づいて、前記不揮発
性メモリから読み出されるプログラムデータが確定した
ことを検出する検出部と、前記検出部の検出信号に基づ
いて、前記動作指令信号の発生時間を制御する制御部
と、を備え、前記検出信号が発生した後に前記動作指令
信号をディセーブルとし、前記不揮発性メモリの動作を
禁止する点である。
【０００６】
【作用】本発明によれば、不揮発性メモリを動作させる
動作指令信号の発生時間を、中央処理部が動作指令信号
を発生してから検出回路が検出信号を発生する迄の時間
に制限でき、不揮発性メモリの消費電力を低減できる。
動作指令信号の発生時間を、中央処理部が動作指令信号
を発生してから検出回路が検出信号を発生する迄の時間
に制限でき、不揮発性メモリの消費電力を低減できる。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータを示す図であ
る。尚、図１及び図９の同じ部分には同じ番号及び記号
を付し、その説明を省略するものとする。図１におい
て、（３）は検出回路であり、ＥＰＲＯＭ（１）内部の
メモリセルとして機能するフローティングゲートを有す
るＭＯＳＦＥＴを利用し、該ＥＰＲＯＭ（１）の読出内
容が確定した時点で検出信号ＤＥＴを発生するものであ
る。（４）は制御回路であり、動作指令信号＊ＣＥの立
下りに同期して立下ると共に検出信号ＤＥＴの立上りに
同期して立上る動作指令信号＊ＣＥ’、及び、該動作指
令信号＊ＣＥ’と逆相のラッチ指令信号ＬＣＨを導出す
るものである。即ち、制御回路（４）は、動作指令信号
＊ＣＥ’の発生時間を、ＣＰＵ（２）が動作指令信号＊
ＣＥを発生してから検出回路（３）が検出信号ＤＥＴを
発生する迄の時間に抑え、ＥＰＲＯＭ（１）の消費電力
を低減する目的の基に存在する。（５）はラッチ回路で
あり、ラッチ指令信号ＬＣＨの立下りに同期して、ＥＰ
ＲＯＭ（１）のプログラムデータＤＡＴＡを保持するも
のである。
る。図１は本発明のマイクロコンピュータを示す図であ
る。尚、図１及び図９の同じ部分には同じ番号及び記号
を付し、その説明を省略するものとする。図１におい
て、（３）は検出回路であり、ＥＰＲＯＭ（１）内部の
メモリセルとして機能するフローティングゲートを有す
るＭＯＳＦＥＴを利用し、該ＥＰＲＯＭ（１）の読出内
容が確定した時点で検出信号ＤＥＴを発生するものであ
る。（４）は制御回路であり、動作指令信号＊ＣＥの立
下りに同期して立下ると共に検出信号ＤＥＴの立上りに
同期して立上る動作指令信号＊ＣＥ’、及び、該動作指
令信号＊ＣＥ’と逆相のラッチ指令信号ＬＣＨを導出す
るものである。即ち、制御回路（４）は、動作指令信号
＊ＣＥ’の発生時間を、ＣＰＵ（２）が動作指令信号＊
ＣＥを発生してから検出回路（３）が検出信号ＤＥＴを
発生する迄の時間に抑え、ＥＰＲＯＭ（１）の消費電力
を低減する目的の基に存在する。（５）はラッチ回路で
あり、ラッチ指令信号ＬＣＨの立下りに同期して、ＥＰ
ＲＯＭ（１）のプログラムデータＤＡＴＡを保持するも
のである。
【０００８】以下、図１の動作を図２のタイムチャート
を基に説明する。尚、ＥＰＲＯＭ（１）を読み出し状態
とする為、出力指令信号＊ＯＥは常にローレベルの状態
である。先ず、アドレスデータＡＤＤが変化し、該アド
レスデータＡＤＤが確定した時点で動作指令信号＊ＣＥ
が立下ると、ラッチ指令信号ＬＣＨが立上ると共に動作
指令信号＊ＣＥ’が立下る。その後、動作指令信号＊Ｃ
Ｅ’の立下りから時間Ｔceが経過し、ＥＰＲＯＭ（１）
の読出内容ＤＡＴＡが確定すると、検出信号ＤＥＴが立
上り、ラッチ指令信号ＬＣＨが立下ると共に動作指令信
号＊ＣＥ’が立上る。その後、検出信号ＤＥＴは動作指
令信号＊ＣＥ’の立上りに同期して立下る。従って、動
作指令信号＊ＣＥ’は、ＥＰＲＯＭ（１）が読出状態に
なってプログラムデータＤＡＴＡが確定する時間だけ発
生し、該プログラムデータＤＡＴＡは、動作指令信号＊
ＣＥ’の発生期間に存在するラッチ指令信号ＬＣＨの立
下りに同期してラッチ回路（５）に保持される。ラッチ
回路（５）のラッチデータＬＤＡＴＡは、ＣＰＵ（２）
で解読され、この時の解読情報に応じて論理演算が実行
される。以上より、動作指令信号＊ＣＥ’の発生時間を
必要にして十分な時間に抑えることができ、ＥＰＲＯＭ
（１）の消費電力を低減できる。
を基に説明する。尚、ＥＰＲＯＭ（１）を読み出し状態
とする為、出力指令信号＊ＯＥは常にローレベルの状態
である。先ず、アドレスデータＡＤＤが変化し、該アド
レスデータＡＤＤが確定した時点で動作指令信号＊ＣＥ
が立下ると、ラッチ指令信号ＬＣＨが立上ると共に動作
指令信号＊ＣＥ’が立下る。その後、動作指令信号＊Ｃ
Ｅ’の立下りから時間Ｔceが経過し、ＥＰＲＯＭ（１）
の読出内容ＤＡＴＡが確定すると、検出信号ＤＥＴが立
上り、ラッチ指令信号ＬＣＨが立下ると共に動作指令信
号＊ＣＥ’が立上る。その後、検出信号ＤＥＴは動作指
令信号＊ＣＥ’の立上りに同期して立下る。従って、動
作指令信号＊ＣＥ’は、ＥＰＲＯＭ（１）が読出状態に
なってプログラムデータＤＡＴＡが確定する時間だけ発
生し、該プログラムデータＤＡＴＡは、動作指令信号＊
ＣＥ’の発生期間に存在するラッチ指令信号ＬＣＨの立
下りに同期してラッチ回路（５）に保持される。ラッチ
回路（５）のラッチデータＬＤＡＴＡは、ＣＰＵ（２）
で解読され、この時の解読情報に応じて論理演算が実行
される。以上より、動作指令信号＊ＣＥ’の発生時間を
必要にして十分な時間に抑えることができ、ＥＰＲＯＭ
（１）の消費電力を低減できる。
【０００９】図３は制御回路（４）の具体回路を示して
いる。図３において、（６）はＮＯＲゲートであり、一
方の入力端子は動作指令信号＊ＣＥと接続され、他方の
入力端子は後述するＤ型フリップフロップのＱ（出力）
端子と接続されている。即ち、ＮＯＲゲート（６）は、
動作指令信号＊ＣＥ及び出力信号ａの論理和演算を行
い、反転出力信号ｂを発生する。（７）はＤ型フリップ
フロップであり、Ｒ（リセット）端子は動作指令信号＊
ＣＥと接続され、Ｄ（データ）端子は反転出力信号ｂと
接続され、Ｃ（クロック）端子は検出信号ＤＥＴと接続
されている。即ち、Ｄ型フリップフロップ（７）は、動
作指令信号＊ＣＥがハイレベルの時にリセットされ、
又、検出信号ＤＥＴが立上った時に反転出力信号ｂを取
り込み出力信号ａを発生する。（８）（９）（１０）は
カスケード接続されたインバータであり、反転出力信号
ｂを２段のインバータ（８）（９）を介してラッチ指令
信号ＬＣＨとし、反転出力信号ｂを３段のインバータ
（８）（９）（１０）を介して動作指令信号＊ＣＥ’と
するものである。
いる。図３において、（６）はＮＯＲゲートであり、一
方の入力端子は動作指令信号＊ＣＥと接続され、他方の
入力端子は後述するＤ型フリップフロップのＱ（出力）
端子と接続されている。即ち、ＮＯＲゲート（６）は、
動作指令信号＊ＣＥ及び出力信号ａの論理和演算を行
い、反転出力信号ｂを発生する。（７）はＤ型フリップ
フロップであり、Ｒ（リセット）端子は動作指令信号＊
ＣＥと接続され、Ｄ（データ）端子は反転出力信号ｂと
接続され、Ｃ（クロック）端子は検出信号ＤＥＴと接続
されている。即ち、Ｄ型フリップフロップ（７）は、動
作指令信号＊ＣＥがハイレベルの時にリセットされ、
又、検出信号ＤＥＴが立上った時に反転出力信号ｂを取
り込み出力信号ａを発生する。（８）（９）（１０）は
カスケード接続されたインバータであり、反転出力信号
ｂを２段のインバータ（８）（９）を介してラッチ指令
信号ＬＣＨとし、反転出力信号ｂを３段のインバータ
（８）（９）（１０）を介して動作指令信号＊ＣＥ’と
するものである。
【００１０】以下、図３の動作を図４のタイムチャート
を基に説明する。先ず、ＣＰＵ（２）から発生する動作
指令信号＊ＣＥがハイレベルの時、ＥＰＲＯＭ（１）が
動作を停止している為、検出信号ＤＥＴはローレベルで
ある。又、Ｄ型フリップフロップ（７）がリセットされ
ている為、出力信号ａは、検出信号ＤＥＴに関係なくロ
ーレベルである。又、反転出力信号ｂは、Ｄ型フリップ
フロップ（７）の状態に関係なくローレベルである。従
って、ラッチ指令信号ＬＣＨはローレベル、動作指令信
号＊ＣＥ’はハイレベルである。この初期状態におい
て、動作指令信号＊ＣＥが立下ると、反転出力信号ｂが
立上り、ラッチ指令信号ＬＣＨが立上ると共に動作指令
信号＊ＣＥ’が立下る。そして、ＥＰＲＯＭ（１）が読
出状態になってプログラムデータＤＡＴＡが確定し、検
出信号ＤＥＴが立上ると、出力信号ａが立上る為に反転
出力信号ｂが立下り、ラッチ指令信号ＬＣＨが立下ると
共に動作指令信号＊ＣＥ’が立上る。検出信号ＤＥＴは
動作指令信号＊ＣＥ’の立上りに同期して立下る。その
後、動作指令信号＊ＣＥが立上ると、出力信号ａが立下
り、制御回路（４）は初期状態と同じ状態となる。以上
より、ＥＰＲＯＭ（１）が読出状態になってプログラム
データＤＡＴＡが確定する迄の時間だけ、動作指令信号
＊ＣＥ’をローレベルとでき、その後の動作指令信号＊
ＣＥのローレベルを無視できる。従って、ＥＰＲＯＭ
（１）の消費電力を低減できる。
を基に説明する。先ず、ＣＰＵ（２）から発生する動作
指令信号＊ＣＥがハイレベルの時、ＥＰＲＯＭ（１）が
動作を停止している為、検出信号ＤＥＴはローレベルで
ある。又、Ｄ型フリップフロップ（７）がリセットされ
ている為、出力信号ａは、検出信号ＤＥＴに関係なくロ
ーレベルである。又、反転出力信号ｂは、Ｄ型フリップ
フロップ（７）の状態に関係なくローレベルである。従
って、ラッチ指令信号ＬＣＨはローレベル、動作指令信
号＊ＣＥ’はハイレベルである。この初期状態におい
て、動作指令信号＊ＣＥが立下ると、反転出力信号ｂが
立上り、ラッチ指令信号ＬＣＨが立上ると共に動作指令
信号＊ＣＥ’が立下る。そして、ＥＰＲＯＭ（１）が読
出状態になってプログラムデータＤＡＴＡが確定し、検
出信号ＤＥＴが立上ると、出力信号ａが立上る為に反転
出力信号ｂが立下り、ラッチ指令信号ＬＣＨが立下ると
共に動作指令信号＊ＣＥ’が立上る。検出信号ＤＥＴは
動作指令信号＊ＣＥ’の立上りに同期して立下る。その
後、動作指令信号＊ＣＥが立上ると、出力信号ａが立下
り、制御回路（４）は初期状態と同じ状態となる。以上
より、ＥＰＲＯＭ（１）が読出状態になってプログラム
データＤＡＴＡが確定する迄の時間だけ、動作指令信号
＊ＣＥ’をローレベルとでき、その後の動作指令信号＊
ＣＥのローレベルを無視できる。従って、ＥＰＲＯＭ
（１）の消費電力を低減できる。
【００１１】図５は検出回路（３）の具体回路を示して
いる。尚、検出回路（３）はＥＰＲＯＭ（１）内部に存
在し、又、ＥＰＲＯＭ（１）及び検出回路（３）はフロ
ーティングゲートを有する複数のＭＯＳＦＥＴから成
る。図５において、（１１）は複数のＭＯＳＦＥＴであ
り、ゲートがワード線ＷＬと接続されると共にドレイン
がビット線ＢＬと接続され、マトリクス状に接続されて
いる。該ＭＯＳＦＥＴ（１１）は、ユーザの要求に応じ
て、プログラムデータＤＡＴＡを任意に書き込み可能な
メモリセルとして機能する。因みに、該ＭＯＳＦＥＴ
（１１）は、プログラムデータＤＡＴＡを書き込んだ状
態で該当するワード線ＷＬを選択すると、オンする。同
様に、（１２）（１３）も複数のＭＯＳＦＥＴであり、
ゲートがワード線ＷＬと接続されると共にドレインがビ
ット線ＢＬ’及びＢＬ”と接続されている。該ＭＯＳＦ
ＥＴ（１２）（１３）は、データを書き込んであるダミ
ーセルとして機能する。（１４）は第１抵抗であり、電
源Ｖdd及びビット線ＢＬの間に接続されている。該第１
抵抗（１４）の非電源側の電圧Ｖ１は、プログラムデー
タＤＡＴＡを書き込み済のＭＯＳＦＥＴ（１１）に該当
するワード線ＷＬを選択した時、第１抵抗（１４）及び
ビット線ＢＬの配線容量で定まる時定数に従って、電源
Ｖddから徐々に立下りその後安定する。（１５）は第２
抵抗であり、電源Ｖdd及びビット線ＢＬ’の間に接続さ
れている。該第２抵抗（１５）の非電源側の電圧Ｖ２
は、任意のワード線ＷＬを選択した時、第２抵抗（１
５）及びビット線ＢＬ’の配線容量で定まる時定数に従
って、電源Ｖddから徐々に立下りその後安定する。（１
６）は第３抵抗であり、電源Ｖdd及びビット線ＢＬ”の
間に接続されている。該第３抵抗（１６）の非電源側の
基準電圧Ｖrefは、任意のワード線ＷＬを選択した時、
第３抵抗（１６）及びビット線ＢＬ”の配線容量で定ま
る時定数に従って、電源Ｖddから徐々に立下りその後安
定する。尚、第１、第２、第３抵抗（１４）（１５）
（１６）の抵抗値Ｒ１、Ｒ２、Ｒ３はＲ１＞Ｒ２＞Ｒ３
の関係を有し、Ｖref＞Ｖ２＞Ｖ１となる。（１７）は
コンパレータであり、任意のワード線ＷＬを選択した
時、電圧Ｖ１及び基準電圧Ｖrefを比較し、ＣＰ１を発
生するものである。（１８）はコンパレータであり、任
意のワード線ＷＬを選択した時、電圧Ｖ２及び基準電圧
Ｖrefを比較し、ＣＰ２を発生するものである。（１
９）はインバータであり、ＣＰ２を反転して検出信号Ｄ
ＥＴを発生するものである。
いる。尚、検出回路（３）はＥＰＲＯＭ（１）内部に存
在し、又、ＥＰＲＯＭ（１）及び検出回路（３）はフロ
ーティングゲートを有する複数のＭＯＳＦＥＴから成
る。図５において、（１１）は複数のＭＯＳＦＥＴであ
り、ゲートがワード線ＷＬと接続されると共にドレイン
がビット線ＢＬと接続され、マトリクス状に接続されて
いる。該ＭＯＳＦＥＴ（１１）は、ユーザの要求に応じ
て、プログラムデータＤＡＴＡを任意に書き込み可能な
メモリセルとして機能する。因みに、該ＭＯＳＦＥＴ
（１１）は、プログラムデータＤＡＴＡを書き込んだ状
態で該当するワード線ＷＬを選択すると、オンする。同
様に、（１２）（１３）も複数のＭＯＳＦＥＴであり、
ゲートがワード線ＷＬと接続されると共にドレインがビ
ット線ＢＬ’及びＢＬ”と接続されている。該ＭＯＳＦ
ＥＴ（１２）（１３）は、データを書き込んであるダミ
ーセルとして機能する。（１４）は第１抵抗であり、電
源Ｖdd及びビット線ＢＬの間に接続されている。該第１
抵抗（１４）の非電源側の電圧Ｖ１は、プログラムデー
タＤＡＴＡを書き込み済のＭＯＳＦＥＴ（１１）に該当
するワード線ＷＬを選択した時、第１抵抗（１４）及び
ビット線ＢＬの配線容量で定まる時定数に従って、電源
Ｖddから徐々に立下りその後安定する。（１５）は第２
抵抗であり、電源Ｖdd及びビット線ＢＬ’の間に接続さ
れている。該第２抵抗（１５）の非電源側の電圧Ｖ２
は、任意のワード線ＷＬを選択した時、第２抵抗（１
５）及びビット線ＢＬ’の配線容量で定まる時定数に従
って、電源Ｖddから徐々に立下りその後安定する。（１
６）は第３抵抗であり、電源Ｖdd及びビット線ＢＬ”の
間に接続されている。該第３抵抗（１６）の非電源側の
基準電圧Ｖrefは、任意のワード線ＷＬを選択した時、
第３抵抗（１６）及びビット線ＢＬ”の配線容量で定ま
る時定数に従って、電源Ｖddから徐々に立下りその後安
定する。尚、第１、第２、第３抵抗（１４）（１５）
（１６）の抵抗値Ｒ１、Ｒ２、Ｒ３はＲ１＞Ｒ２＞Ｒ３
の関係を有し、Ｖref＞Ｖ２＞Ｖ１となる。（１７）は
コンパレータであり、任意のワード線ＷＬを選択した
時、電圧Ｖ１及び基準電圧Ｖrefを比較し、ＣＰ１を発
生するものである。（１８）はコンパレータであり、任
意のワード線ＷＬを選択した時、電圧Ｖ２及び基準電圧
Ｖrefを比較し、ＣＰ２を発生するものである。（１
９）はインバータであり、ＣＰ２を反転して検出信号Ｄ
ＥＴを発生するものである。
【００１２】以下、図５の動作を図６のタイムチャート
を基に説明する。図５において、動作指令信号＊ＣＥ’
が立下ると、任意のワード線ＷＬが選択される。例え
ば、プログラムデータＤＡＴＡを書き込み済のＭＯＳＦ
ＥＴ（１１）に該当するワード線ＷＬが選択されている
場合を想定する。すると、電圧Ｖ１、Ｖ２、Ｖrefが個
々の時定数に従って電源Ｖddから徐々に立下る。そし
て、電圧Ｖ１及び基準電圧Ｖrefの差がΔＶまで開く
と、コンパレータ（１７）の出力ＣＰ１が立下り、ＥＰ
ＲＯＭ（１）の読出内容ＤＡＴＡが確定する。その後、
電圧Ｖ２及び基準電圧Ｖrefの差がΔＶまで開くと、コ
ンパレータ（１８）の出力ＣＰ２が立下り、検出信号Ｄ
ＥＴは立上る。その後、動作指令信号＊ＣＥ’が立上る
と、電圧Ｖ１、Ｖ２、Ｖrefが電源Ｖddまで瞬時に立上
り、又、ＥＰＲＯＭ（１）が読出動作を停止してＣＰ１
及びＣＰ２が立上り、検出信号ＤＥＴは立下る。以上よ
り、ＥＰＲＯＭ（１）の読出内容ＤＡＴＡが確定した
後、検出信号ＤＥＴを発生できることになる。
を基に説明する。図５において、動作指令信号＊ＣＥ’
が立下ると、任意のワード線ＷＬが選択される。例え
ば、プログラムデータＤＡＴＡを書き込み済のＭＯＳＦ
ＥＴ（１１）に該当するワード線ＷＬが選択されている
場合を想定する。すると、電圧Ｖ１、Ｖ２、Ｖrefが個
々の時定数に従って電源Ｖddから徐々に立下る。そし
て、電圧Ｖ１及び基準電圧Ｖrefの差がΔＶまで開く
と、コンパレータ（１７）の出力ＣＰ１が立下り、ＥＰ
ＲＯＭ（１）の読出内容ＤＡＴＡが確定する。その後、
電圧Ｖ２及び基準電圧Ｖrefの差がΔＶまで開くと、コ
ンパレータ（１８）の出力ＣＰ２が立下り、検出信号Ｄ
ＥＴは立上る。その後、動作指令信号＊ＣＥ’が立上る
と、電圧Ｖ１、Ｖ２、Ｖrefが電源Ｖddまで瞬時に立上
り、又、ＥＰＲＯＭ（１）が読出動作を停止してＣＰ１
及びＣＰ２が立上り、検出信号ＤＥＴは立下る。以上よ
り、ＥＰＲＯＭ（１）の読出内容ＤＡＴＡが確定した
後、検出信号ＤＥＴを発生できることになる。
【００１３】図７は検出回路（３）の他の具体回路を示
している。図７において、（２０）は複数のＭＯＳＦＥ
Ｔであり、ゲートがワード線ＷＬと接続されると共にド
レインがビット線ＢＬと接続され、マトリクス状に接続
されている。該ＭＯＳＦＥＴ（２０）は、ユーザの要求
に応じて、プログラムデータＤＡＴＡを任意に書き込み
可能なメモリセルとして機能する。同様に、（２１）
（２２）も複数のＭＯＳＦＥＴであり、ゲートがワード
線ＷＬと接続されると共にドレインがビット線ＢＬ１’
及びＢＬ１”と接続されている。該ＭＯＳＦＥＴ（２
１）（２２）は、データを書き込んであるダミーセルと
して機能する。（２３）は第１抵抗であり、電源Ｖdd及
びビット線ＢＬの間に接続されている。該第１抵抗（２
３）の非電源側の電圧Ｖ１は、プログラムデータＤＡＴ
Ａを書き込み済のＭＯＳＦＥＴ（１１）に該当するワー
ド線ＷＬを選択した時、第１抵抗（２３）及びビット線
ＢＬの配線容量で定まる時定数に従って、電源Ｖddから
徐々に立下りその後安定する。（２４）は第２抵抗であ
り、電源Ｖdd及びビット線ＢＬ１’の間に接続されてい
る。該第２抵抗（２４）の非電源側の電圧Ｖ２は、任意
のワード線ＷＬを選択した時、第２抵抗（２４）及びビ
ット線ＢＬ１’の配線容量で定まる時定数に従って、電
源Ｖddから徐々に立下りその後安定する。（２５）は第
３抵抗であり、電源Ｖdd及びビット線ＢＬ１”の間に接
続されている。該第３抵抗（２５）の非電源側の基準電
圧Ｖrefは、任意のワード線ＷＬを選択した時、第３抵
抗（２５）及びビット線ＢＬ１”の配線容量で定まる時
定数に従って、電源Ｖddから徐々に立下りその後安定す
る。尚、第１、第２、第３抵抗（２３）（２４）（２
５）の抵抗値Ｒ１、Ｒ２、Ｒ３はＲ１＝Ｒ２＞Ｒ３の関
係を有し、Ｖref＞Ｖ１＝Ｖ２となる。（２６）はコン
パレータであり、任意のワード線ＷＬを選択した時、電
圧Ｖ１及び基準電圧Ｖrefを比較し、ＣＰ１を発生する
ものである。（２７）はコンパレータであり、任意のワ
ード線ＷＬを選択した時、電圧Ｖ１及び基準電圧Ｖref
を比較し、ＣＰ２を発生するものである。該ＣＰ２はＣ
Ｐ１と同時に変化し、後段の動作指令信号となる。
している。図７において、（２０）は複数のＭＯＳＦＥ
Ｔであり、ゲートがワード線ＷＬと接続されると共にド
レインがビット線ＢＬと接続され、マトリクス状に接続
されている。該ＭＯＳＦＥＴ（２０）は、ユーザの要求
に応じて、プログラムデータＤＡＴＡを任意に書き込み
可能なメモリセルとして機能する。同様に、（２１）
（２２）も複数のＭＯＳＦＥＴであり、ゲートがワード
線ＷＬと接続されると共にドレインがビット線ＢＬ１’
及びＢＬ１”と接続されている。該ＭＯＳＦＥＴ（２
１）（２２）は、データを書き込んであるダミーセルと
して機能する。（２３）は第１抵抗であり、電源Ｖdd及
びビット線ＢＬの間に接続されている。該第１抵抗（２
３）の非電源側の電圧Ｖ１は、プログラムデータＤＡＴ
Ａを書き込み済のＭＯＳＦＥＴ（１１）に該当するワー
ド線ＷＬを選択した時、第１抵抗（２３）及びビット線
ＢＬの配線容量で定まる時定数に従って、電源Ｖddから
徐々に立下りその後安定する。（２４）は第２抵抗であ
り、電源Ｖdd及びビット線ＢＬ１’の間に接続されてい
る。該第２抵抗（２４）の非電源側の電圧Ｖ２は、任意
のワード線ＷＬを選択した時、第２抵抗（２４）及びビ
ット線ＢＬ１’の配線容量で定まる時定数に従って、電
源Ｖddから徐々に立下りその後安定する。（２５）は第
３抵抗であり、電源Ｖdd及びビット線ＢＬ１”の間に接
続されている。該第３抵抗（２５）の非電源側の基準電
圧Ｖrefは、任意のワード線ＷＬを選択した時、第３抵
抗（２５）及びビット線ＢＬ１”の配線容量で定まる時
定数に従って、電源Ｖddから徐々に立下りその後安定す
る。尚、第１、第２、第３抵抗（２３）（２４）（２
５）の抵抗値Ｒ１、Ｒ２、Ｒ３はＲ１＝Ｒ２＞Ｒ３の関
係を有し、Ｖref＞Ｖ１＝Ｖ２となる。（２６）はコン
パレータであり、任意のワード線ＷＬを選択した時、電
圧Ｖ１及び基準電圧Ｖrefを比較し、ＣＰ１を発生する
ものである。（２７）はコンパレータであり、任意のワ
ード線ＷＬを選択した時、電圧Ｖ１及び基準電圧Ｖref
を比較し、ＣＰ２を発生するものである。該ＣＰ２はＣ
Ｐ１と同時に変化し、後段の動作指令信号となる。
【００１４】（２８）（２９）は複数のＭＯＳＦＥＴで
あり、ゲートがワード線ＷＬ’と接続されると共にドレ
インがビット線ＢＬ２’及びＢＬ２”と接続されてい
る。該ＭＯＳＦＥＴ（２８）（２９）は、データを書き
込んであるダミーセルとして機能する。（３０）は第４
抵抗であり、電源Ｖdd及びビット線ＢＬ２’の間に接続
されている。該第４抵抗（３０）の非電源側の電圧Ｖ
１’は、ワード線ＷＬ’を選択した時、第４抵抗（３
０）及びビット線ＢＬ２’の配線容量で定まる時定数に
従って、電源Ｖddから徐々に立下りその後安定する。
（３１）は第５抵抗であり、電源Ｖdd及びビット線ＢＬ
２”の間に接続されている。該第５抵抗（３１）の非電
源側の電圧Ｖref’は、任意のワード線ＷＬ’を選択し
た時、第５抵抗（３１）及びビット線ＢＬ２”の配線容
量で定まる時定数に従って、電源Ｖddから徐々に立下り
その後安定する。尚、第４及び第５抵抗（３０）（３
１）の抵抗値Ｒ４及びＲ５はＲ４＝Ｒ１、Ｒ５＝Ｒ３の
関係を有し、Ｖ１’＝Ｖ１、Ｖref’＝Ｖrefとなる。
（３２）はコンパレータであり、任意のワード線ＷＬ’
を選択した時、電圧Ｖ１及び基準電圧Ｖrefを比較し、
ＣＰ３を発生するものである。（３３）はインバータで
あり、ＣＰ３を反転して検出信号ＤＥＴを発生するもの
である。
あり、ゲートがワード線ＷＬ’と接続されると共にドレ
インがビット線ＢＬ２’及びＢＬ２”と接続されてい
る。該ＭＯＳＦＥＴ（２８）（２９）は、データを書き
込んであるダミーセルとして機能する。（３０）は第４
抵抗であり、電源Ｖdd及びビット線ＢＬ２’の間に接続
されている。該第４抵抗（３０）の非電源側の電圧Ｖ
１’は、ワード線ＷＬ’を選択した時、第４抵抗（３
０）及びビット線ＢＬ２’の配線容量で定まる時定数に
従って、電源Ｖddから徐々に立下りその後安定する。
（３１）は第５抵抗であり、電源Ｖdd及びビット線ＢＬ
２”の間に接続されている。該第５抵抗（３１）の非電
源側の電圧Ｖref’は、任意のワード線ＷＬ’を選択し
た時、第５抵抗（３１）及びビット線ＢＬ２”の配線容
量で定まる時定数に従って、電源Ｖddから徐々に立下り
その後安定する。尚、第４及び第５抵抗（３０）（３
１）の抵抗値Ｒ４及びＲ５はＲ４＝Ｒ１、Ｒ５＝Ｒ３の
関係を有し、Ｖ１’＝Ｖ１、Ｖref’＝Ｖrefとなる。
（３２）はコンパレータであり、任意のワード線ＷＬ’
を選択した時、電圧Ｖ１及び基準電圧Ｖrefを比較し、
ＣＰ３を発生するものである。（３３）はインバータで
あり、ＣＰ３を反転して検出信号ＤＥＴを発生するもの
である。
【００１５】以下、図７の動作を図８のタイムチャート
を基に説明する。図７において、動作指令信号＊ＣＥ’
が立下ると、任意のワード線ＷＬが選択される。例え
ば、プログラムデータＤＡＴＡを書き込み済のＭＯＳＦ
ＥＴ（１１）に該当するワード線ＷＬが選択されている
場合を想定する。すると、電圧Ｖ１及びＶrefが個々の
時定数に従って電源Ｖddから徐々に立下る。そして、電
圧Ｖ１及び基準電圧Ｖrefの差がΔＶまで開くと、コン
パレータ（２６）の出力ＣＰ１が立下り、ＥＰＲＯＭ
（１）の読出内容ＤＡＴＡが確定する。同時に、コンパ
レータ（２７）の出力ＣＰ２も立下り、任意のワード線
ＷＬ’が選択される。そして、電圧Ｖ１及び基準電圧Ｖ
refの差がΔＶまで開くと、コンパレータ（３２）の出
力ＣＰ３が立下り、検出信号ＤＥＴは立上る。その後、
動作指令信号＊ＣＥ’が立上ると、電圧Ｖ１及びＶref
が電源Ｖddまで瞬時に立上り、又、ＥＰＲＯＭ（１）が
読出動作を停止してＣＰ１、ＣＰ２、ＣＰ３が立上り、
検出信号ＤＥＴは立下る。以上より、ＥＰＲＯＭ（１）
の読出内容ＤＡＴＡが確定した後、検出信号ＤＥＴを発
生できることになる。
を基に説明する。図７において、動作指令信号＊ＣＥ’
が立下ると、任意のワード線ＷＬが選択される。例え
ば、プログラムデータＤＡＴＡを書き込み済のＭＯＳＦ
ＥＴ（１１）に該当するワード線ＷＬが選択されている
場合を想定する。すると、電圧Ｖ１及びＶrefが個々の
時定数に従って電源Ｖddから徐々に立下る。そして、電
圧Ｖ１及び基準電圧Ｖrefの差がΔＶまで開くと、コン
パレータ（２６）の出力ＣＰ１が立下り、ＥＰＲＯＭ
（１）の読出内容ＤＡＴＡが確定する。同時に、コンパ
レータ（２７）の出力ＣＰ２も立下り、任意のワード線
ＷＬ’が選択される。そして、電圧Ｖ１及び基準電圧Ｖ
refの差がΔＶまで開くと、コンパレータ（３２）の出
力ＣＰ３が立下り、検出信号ＤＥＴは立上る。その後、
動作指令信号＊ＣＥ’が立上ると、電圧Ｖ１及びＶref
が電源Ｖddまで瞬時に立上り、又、ＥＰＲＯＭ（１）が
読出動作を停止してＣＰ１、ＣＰ２、ＣＰ３が立上り、
検出信号ＤＥＴは立下る。以上より、ＥＰＲＯＭ（１）
の読出内容ＤＡＴＡが確定した後、検出信号ＤＥＴを発
生できることになる。
【００１６】以上より、ＥＰＲＯＭ（１）を動作させる
動作指令信号＊ＣＥ’の発生時間を、ＣＰＵ（２）が動
作指令信号＊ＣＥを発生してから検出回路（３）が検出
信号ＤＥＴを発生する迄の時間に制限でき、ＥＰＲＯＭ
（１）の消費電力を低減できる。
動作指令信号＊ＣＥ’の発生時間を、ＣＰＵ（２）が動
作指令信号＊ＣＥを発生してから検出回路（３）が検出
信号ＤＥＴを発生する迄の時間に制限でき、ＥＰＲＯＭ
（１）の消費電力を低減できる。
【００１７】
【発明の効果】本発明によれば、不揮発性メモリを動作
させる動作指令信号の発生時間を、中央処理部が動作指
令信号を発生してから検出回路が検出信号を発生する迄
の時間に制限でき、不揮発性メモリの消費電力を低減で
きる利点が得られる。
させる動作指令信号の発生時間を、中央処理部が動作指
令信号を発生してから検出回路が検出信号を発生する迄
の時間に制限でき、不揮発性メモリの消費電力を低減で
きる利点が得られる。
【図１】本発明のマイクロコンピュータを示す図であ
る。
る。
【図２】図１の動作を示すタイムチャートである。
【図３】制御回路の具体回路を示す図である。
【図４】制御回路の動作を示すタイムチャートである。
【図５】検出回路の具体回路を示す図である。
【図６】図５の動作を示すタイムチャートである。
【図７】検出回路の他の具体回路を示す図である。
【図８】図７の動作を示すタイムチャートである。
【図９】従来のマイクロコンピュータを示す図である。
（１） ＥＰＲＯＭ （２） ＣＰＵ （３） 検出回路 （４） 制御回路
Claims (2)
- 【請求項１】 少なくともプログラムデータの読み出し
を可能とする不揮発性メモリと、 前記不揮発性メモリの読出指令信号、動作指令信号、及
びアドレスデータを発生する中央処理部と、前記動作指令信号に基づいて開始される前記不揮発性メ
モリの読み出し動作により読み出されたプログラムデー
タが確定したことを検出する検出部と、 前記検出部の検出信号に基づいて、前記動作指令信号の
発生時間を制御する制御部と、を備え、 前記検出信号が発生した後に前記動作指令信号をディセ
ーブルとし、前記不揮発性メモリの動作を禁止すること
を特徴とするマイクロコンピュータ。 - 【請求項２】 前記制御部は、前記中央処理部から発生
する動作指令信号に同期して前記不揮発性メモリに導出
する動作指令信号をイネーブルとする手段、及び、前記
検出部から発生する検出信号に同期して前記不揮発性メ
モリに導出する動作指令信号をディセーブルとする手段
を備えたことを特徴とする請求項１記載のマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26623593A JP3152551B2 (ja) | 1993-10-25 | 1993-10-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26623593A JP3152551B2 (ja) | 1993-10-25 | 1993-10-25 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122079A JPH07122079A (ja) | 1995-05-12 |
| JP3152551B2 true JP3152551B2 (ja) | 2001-04-03 |
Family
ID=17428153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26623593A Expired - Fee Related JP3152551B2 (ja) | 1993-10-25 | 1993-10-25 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152551B2 (ja) |
-
1993
- 1993-10-25 JP JP26623593A patent/JP3152551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122079A (ja) | 1995-05-12 |
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Legal Events
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