JPH08167699A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08167699A JPH08167699A JP6310844A JP31084494A JPH08167699A JP H08167699 A JPH08167699 A JP H08167699A JP 6310844 A JP6310844 A JP 6310844A JP 31084494 A JP31084494 A JP 31084494A JP H08167699 A JPH08167699 A JP H08167699A
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Abstract
(57)【要約】 （修正有）
【目的】トレンチ型キャパシタを有するＤＲＡＭセルを
製造する際、トレンチ型キャパシタのキャパシタ絶縁膜
とゲート絶縁膜とを同一工程で同一絶縁膜により形成
し、キャパシタプレートとゲート配線とを同一工程で同
一導電膜により形成し、製造工程の簡素化、製造コスト
の低減化を図る。 【構成】半導体基板にトレンチを形成する工程と、トレ
ンチの内面にキャパシタのストレージノード５を形成す
る工程と、ストレージノード形成後に半導体基板上全面
に第１絶縁膜６を形成する工程と、ストレージノードの
領域上以外の第１絶縁膜を除去する工程と、この後に半
導体基板上全面に第２絶縁膜７を形成する工程と、第２
絶縁膜上に第１導電膜１４を形成する工程と、第１導電
膜をパターニングしてキャパシタのプレートおよびＭＯ
Ｓトランジスタのゲート配線１３を形成する工程とを具
備することを特徴とする。
製造する際、トレンチ型キャパシタのキャパシタ絶縁膜
とゲート絶縁膜とを同一工程で同一絶縁膜により形成
し、キャパシタプレートとゲート配線とを同一工程で同
一導電膜により形成し、製造工程の簡素化、製造コスト
の低減化を図る。 【構成】半導体基板にトレンチを形成する工程と、トレ
ンチの内面にキャパシタのストレージノード５を形成す
る工程と、ストレージノード形成後に半導体基板上全面
に第１絶縁膜６を形成する工程と、ストレージノードの
領域上以外の第１絶縁膜を除去する工程と、この後に半
導体基板上全面に第２絶縁膜７を形成する工程と、第２
絶縁膜上に第１導電膜１４を形成する工程と、第１導電
膜をパターニングしてキャパシタのプレートおよびＭＯ
Ｓトランジスタのゲート配線１３を形成する工程とを具
備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にトレンチ型キャパシタを有するＤ
ＲＡＭ（ダイナミック・ランダムアクセスメモリ）セル
の形成方法に関する。
製造方法に係り、特にトレンチ型キャパシタを有するＤ
ＲＡＭ（ダイナミック・ランダムアクセスメモリ）セル
の形成方法に関する。
【０００２】
【従来の技術】図７乃至図１０は、トレンチ型キャパシ
タを有するＤＲＡＭセルの従来の製造工程を示してい
る。まず、図７に示すように、半導体基板１上に素子分
離領域２を形成した後、膜厚１５０ｎｍの第１シリコン
窒化膜３と膜厚７００ｎｍの第１シリコン酸化膜４を形
成し、リソグラフィおよび異方性エッチングにより、ト
レンチキャパシタ形成予定領域上を開口したトレンチマ
スクを形成し、異方性エッチングを用いて半導体基板に
トレンチを形成する。
タを有するＤＲＡＭセルの従来の製造工程を示してい
る。まず、図７に示すように、半導体基板１上に素子分
離領域２を形成した後、膜厚１５０ｎｍの第１シリコン
窒化膜３と膜厚７００ｎｍの第１シリコン酸化膜４を形
成し、リソグラフィおよび異方性エッチングにより、ト
レンチキャパシタ形成予定領域上を開口したトレンチマ
スクを形成し、異方性エッチングを用いて半導体基板に
トレンチを形成する。
【０００３】次に、不純物がドープされたポリシリコン
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ周
辺にキャパシタのストレージノード５を形成する。この
後、前記トレンチマスク（第１シリコン窒化膜３と第１
シリコン酸化膜４）を除去する。
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ周
辺にキャパシタのストレージノード５を形成する。この
後、前記トレンチマスク（第１シリコン窒化膜３と第１
シリコン酸化膜４）を除去する。
【０００４】次に、図８に示すように、上記キャパシタ
のストレージノード５と後述するキャパシタプレート８
とを絶縁し、かつ、耐圧を向上させるために、膜厚８ｎ
ｍの第２シリコン窒化膜６と膜厚９ｎｍの第２シリコン
酸化膜７を形成する。この後、上記第２シリコン酸化膜
６上にキャパシタプレートとなる膜厚３００ｎｍの第１
ポリシリコン８を形成し、リソグラフィおよび異方性エ
ッチングにより上記第１ポリシリコン８の一部（トラン
スファゲート用ＭＯＳトランジスタ形成予定領域）を除
去する。
のストレージノード５と後述するキャパシタプレート８
とを絶縁し、かつ、耐圧を向上させるために、膜厚８ｎ
ｍの第２シリコン窒化膜６と膜厚９ｎｍの第２シリコン
酸化膜７を形成する。この後、上記第２シリコン酸化膜
６上にキャパシタプレートとなる膜厚３００ｎｍの第１
ポリシリコン８を形成し、リソグラフィおよび異方性エ
ッチングにより上記第１ポリシリコン８の一部（トラン
スファゲート用ＭＯＳトランジスタ形成予定領域）を除
去する。
【０００５】次に、図９に示すように、トレンチ内部を
除く半導体基板１上の前記第２シリコン窒化膜６と第２
シリコン酸化膜７をウェットエッチングおよび等方性エ
ッチングにより除去する。この後、ゲート絶縁膜として
膜厚５０ｎｍの第３シリコン酸化膜９を形成し、さら
に、その上に第２ポリシリコン１０を形成し、上記第２
ポリシリコン１０をトレンチ内部の隙間に残し、トラン
ジスタ形成予定領域上の前記第３シリコン酸化膜９を除
去するすように、異方性エッチングおよびウェットエッ
チングを行う。
除く半導体基板１上の前記第２シリコン窒化膜６と第２
シリコン酸化膜７をウェットエッチングおよび等方性エ
ッチングにより除去する。この後、ゲート絶縁膜として
膜厚５０ｎｍの第３シリコン酸化膜９を形成し、さら
に、その上に第２ポリシリコン１０を形成し、上記第２
ポリシリコン１０をトレンチ内部の隙間に残し、トラン
ジスタ形成予定領域上の前記第３シリコン酸化膜９を除
去するすように、異方性エッチングおよびウェットエッ
チングを行う。
【０００６】次に、図１０に示すように、前記トレンチ
内部の第２ポリシリコン１０と後述するゲート配線１２
とを絶縁するために、膜厚１５ｎｍの第４シリコン酸化
膜１１を形成する。この後、基板上の全面に膜厚３００
ｎｍの第３ポリシリコン１２を形成し、リソグラフィお
よび異方性エッチングにより上記第３ポリシリコン１２
をパターニングし、ゲート配線１２を形成する。
内部の第２ポリシリコン１０と後述するゲート配線１２
とを絶縁するために、膜厚１５ｎｍの第４シリコン酸化
膜１１を形成する。この後、基板上の全面に膜厚３００
ｎｍの第３ポリシリコン１２を形成し、リソグラフィお
よび異方性エッチングにより上記第３ポリシリコン１２
をパターニングし、ゲート配線１２を形成する。
【０００７】さらに、前記ストレージノード５と上記ゲ
ート配線１２との間を接続するために前記ストレージノ
ード５と上記ゲート配線１２との間に前記ストレージノ
ード５と同一キャリアを有する拡散層１６を形成すると
共に隣接するＤＲＡＭセルのゲート配線１２相互間にも
前記ストレージノード５と同一キャリアを有する拡散層
１６を形成する。この後、上記ゲート配線１２と後述す
るビット線２０とを電気的に絶縁するために、基板上の
全面に第５シリコン酸化膜１７および第３シリコン窒化
膜１８を形成した後、層間絶縁膜として第６シリコン酸
化膜１９を形成し、セルフ・アレイン・コンタクト（Ｓ
ＡＣ）によるビット線２０を形成してＤＲＡＭセルを完
成させる。
ート配線１２との間を接続するために前記ストレージノ
ード５と上記ゲート配線１２との間に前記ストレージノ
ード５と同一キャリアを有する拡散層１６を形成すると
共に隣接するＤＲＡＭセルのゲート配線１２相互間にも
前記ストレージノード５と同一キャリアを有する拡散層
１６を形成する。この後、上記ゲート配線１２と後述す
るビット線２０とを電気的に絶縁するために、基板上の
全面に第５シリコン酸化膜１７および第３シリコン窒化
膜１８を形成した後、層間絶縁膜として第６シリコン酸
化膜１９を形成し、セルフ・アレイン・コンタクト（Ｓ
ＡＣ）によるビット線２０を形成してＤＲＡＭセルを完
成させる。
【０００８】上記したようなＤＲＡＭセルの製造工程で
は、トレンチ型キャパシタのキャパシタ絶縁膜を形成す
るために第２シリコン窒化膜６と第２シリコン酸化膜７
を形成しており、ゲート絶縁膜を形成するために第４シ
リコン酸化膜１１を形成している。また、キャパシタプ
レートとゲート配線を形成するためにそれぞれ対応して
第１ポリシリコン８と第３ポリシリコン１２を形成して
加工している。
は、トレンチ型キャパシタのキャパシタ絶縁膜を形成す
るために第２シリコン窒化膜６と第２シリコン酸化膜７
を形成しており、ゲート絶縁膜を形成するために第４シ
リコン酸化膜１１を形成している。また、キャパシタプ
レートとゲート配線を形成するためにそれぞれ対応して
第１ポリシリコン８と第３ポリシリコン１２を形成して
加工している。
【０００９】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭセルの製造方法は、トレンチ型キャパシタのキ
ャパシタ絶縁膜とゲート絶縁膜とを別工程で別々の絶縁
膜により形成し、キャパシタプレートとゲート配線とを
別工程で別々の導電膜を形成して加工しているので、製
造工程が複雑になり、製造コストが高くなるという問題
があった。
ＤＲＡＭセルの製造方法は、トレンチ型キャパシタのキ
ャパシタ絶縁膜とゲート絶縁膜とを別工程で別々の絶縁
膜により形成し、キャパシタプレートとゲート配線とを
別工程で別々の導電膜を形成して加工しているので、製
造工程が複雑になり、製造コストが高くなるという問題
があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、トレンチ型キャパシタを有するＤＲＡＭセル
を製造する際、トレンチ型キャパシタのキャパシタ絶縁
膜とゲート絶縁膜とを同一工程で形成でき、キャパシタ
プレートとゲート配線とを同一工程で同一導電膜により
形成でき、製造工程の簡素化、製造コストの低減化を図
り得る半導体装置の製造方法を提供することを目的とす
る。
たもので、トレンチ型キャパシタを有するＤＲＡＭセル
を製造する際、トレンチ型キャパシタのキャパシタ絶縁
膜とゲート絶縁膜とを同一工程で形成でき、キャパシタ
プレートとゲート配線とを同一工程で同一導電膜により
形成でき、製造工程の簡素化、製造コストの低減化を図
り得る半導体装置の製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にトレンチを形成する工程と、上
記トレンチの内面にキャパシタのストレージノードを形
成する工程と、上記ストレージノード形成後に前記半導
体基板上全面に第１絶縁膜を形成する工程と、前記スト
レージノードの領域上以外の上記第１絶縁膜を除去する
工程と、この後に前記半導体基板上全面に第２絶縁膜を
形成する工程と、上記第２絶縁膜上に第１導電膜を形成
する工程と、上記第１導電膜をパターニングして前記キ
ャパシタのプレートおよびＭＯＳトランジスタのゲート
配線を形成する工程とを具備することを特徴とする。
造方法は、半導体基板にトレンチを形成する工程と、上
記トレンチの内面にキャパシタのストレージノードを形
成する工程と、上記ストレージノード形成後に前記半導
体基板上全面に第１絶縁膜を形成する工程と、前記スト
レージノードの領域上以外の上記第１絶縁膜を除去する
工程と、この後に前記半導体基板上全面に第２絶縁膜を
形成する工程と、上記第２絶縁膜上に第１導電膜を形成
する工程と、上記第１導電膜をパターニングして前記キ
ャパシタのプレートおよびＭＯＳトランジスタのゲート
配線を形成する工程とを具備することを特徴とする。
【００１２】
【作用】トレンチ型キャパシタのストレージノードとプ
レートとを絶縁するための第２シリコン窒化膜を形成
し、ストレージノード領域上以外の第２シリコン窒化膜
を除去した後、第２シリコン酸化膜を形成するので、第
２シリコン酸化膜は基板とゲート配線とを絶縁する役割
を兼ねるようになる。
レートとを絶縁するための第２シリコン窒化膜を形成
し、ストレージノード領域上以外の第２シリコン窒化膜
を除去した後、第２シリコン酸化膜を形成するので、第
２シリコン酸化膜は基板とゲート配線とを絶縁する役割
を兼ねるようになる。
【００１３】上記したようにキャパシタ絶縁膜用の第２
シリコン酸化膜とゲート絶縁膜とを同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第１ポ
リシリコンにより形成するので、製造工程の簡素化、製
造コストの低減化を図ることができる。
シリコン酸化膜とゲート絶縁膜とを同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第１ポ
リシリコンにより形成するので、製造工程の簡素化、製
造コストの低減化を図ることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１乃至図５は、本発明の一実施例に係る
ＤＲＡＭセルの製造工程における基板断面を示してお
り、完成後のＤＲＡＭセルの平面パターンの一例を図６
に示している。
に説明する。図１乃至図５は、本発明の一実施例に係る
ＤＲＡＭセルの製造工程における基板断面を示してお
り、完成後のＤＲＡＭセルの平面パターンの一例を図６
に示している。
【００１５】まず、図１に示すように、半導体基板（例
えばシリコン基板）１上に素子分離領域２を形成した
後、膜厚１５０ｎｍの第１シリコン窒化膜と膜厚７００
ｎｍの第１シリコン酸化膜を形成し、リソグラフィおよ
び異方性エッチングにより、トレンチキャパシタ形成予
定領域上を開口したトレンチマスクを形成し、異方性エ
ッチングを用いて半導体基板にトレンチを形成する。
えばシリコン基板）１上に素子分離領域２を形成した
後、膜厚１５０ｎｍの第１シリコン窒化膜と膜厚７００
ｎｍの第１シリコン酸化膜を形成し、リソグラフィおよ
び異方性エッチングにより、トレンチキャパシタ形成予
定領域上を開口したトレンチマスクを形成し、異方性エ
ッチングを用いて半導体基板にトレンチを形成する。
【００１６】次に、不純物がドープされたポリシリコン
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ内
面にキャパシタのストレージノード５を形成する。この
後、前記トレンチマスク（第１シリコン窒化膜と第１シ
リコン酸化膜）を除去する。
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ内
面にキャパシタのストレージノード５を形成する。この
後、前記トレンチマスク（第１シリコン窒化膜と第１シ
リコン酸化膜）を除去する。
【００１７】次に、上記キャパシタのストレージノード
５と後述するキャパシタプレート１４とを絶縁し、か
つ、耐圧を向上させるために、膜厚８ｎｍの第２シリコ
ン窒化膜６を形成する。この後、トレンチ内部を除き、
上記第２シリコン窒化膜６を等方性エッチングにより除
去する。この後、基板上の全面に、前記キャパシタのス
トレージノード５とプレートとを絶縁し、かつ、基板１
と後述するゲート配線１３とを絶縁するために、膜厚９
ｎｍの第２シリコン酸化膜７を形成する。
５と後述するキャパシタプレート１４とを絶縁し、か
つ、耐圧を向上させるために、膜厚８ｎｍの第２シリコ
ン窒化膜６を形成する。この後、トレンチ内部を除き、
上記第２シリコン窒化膜６を等方性エッチングにより除
去する。この後、基板上の全面に、前記キャパシタのス
トレージノード５とプレートとを絶縁し、かつ、基板１
と後述するゲート配線１３とを絶縁するために、膜厚９
ｎｍの第２シリコン酸化膜７を形成する。
【００１８】次に、図２に示すように、基板上の全面に
第３シリコン酸化膜１３を形成し、この第３シリコン酸
化膜１３を基板上の素子活性化領域の中央部にワード線
方向に線状に残すように、即ち、ゲート配線形成予定領
域に隣接する領域の片側に第３シリコン酸化膜１３から
なる段差を形成するように、リソグラフィおよび異方性
エッチングを用いて加工する。
第３シリコン酸化膜１３を形成し、この第３シリコン酸
化膜１３を基板上の素子活性化領域の中央部にワード線
方向に線状に残すように、即ち、ゲート配線形成予定領
域に隣接する領域の片側に第３シリコン酸化膜１３から
なる段差を形成するように、リソグラフィおよび異方性
エッチングを用いて加工する。
【００１９】次に、基板上の全面に、キャパシタのプレ
ートおよびゲート配線となる膜厚３００ｎｍの第１ポリ
シリコン１４を形成する。この後、隣接するＤＲＡＭセ
ルのトレンチ相互間の素子分離領域２上からトレンチ中
央部上までの領域をフォトレジスト１５で覆う。
ートおよびゲート配線となる膜厚３００ｎｍの第１ポリ
シリコン１４を形成する。この後、隣接するＤＲＡＭセ
ルのトレンチ相互間の素子分離領域２上からトレンチ中
央部上までの領域をフォトレジスト１５で覆う。
【００２０】次に、図３に示すように、第３シリコン酸
化膜１３のワード線方向に沿う側壁部とトレンチ内部を
含むキャパシタプレート形成領域に第１ポリシリコン１
４を残すように、前記第１ポリシリコン１４に対して異
方性エッチングを行う。上記第３シリコン酸化膜１３の
ワード線方向に沿う側壁部に残した一対の第１ポリシリ
コン１４は隣接するＤＲＡＭセルの各ゲート配線にな
る。このゲート配線１４のピッチは、第３シリコン酸化
膜１３の幅で決まるほぼ一定の値が得られる。
化膜１３のワード線方向に沿う側壁部とトレンチ内部を
含むキャパシタプレート形成領域に第１ポリシリコン１
４を残すように、前記第１ポリシリコン１４に対して異
方性エッチングを行う。上記第３シリコン酸化膜１３の
ワード線方向に沿う側壁部に残した一対の第１ポリシリ
コン１４は隣接するＤＲＡＭセルの各ゲート配線にな
る。このゲート配線１４のピッチは、第３シリコン酸化
膜１３の幅で決まるほぼ一定の値が得られる。
【００２１】次に、図４に示すように、基板上の全面に
膜厚５０ｎｍの第４シリコン酸化膜９を形成し、さら
に、第２ポリシリコン１０を形成し、上記第２ポリシリ
コン１０をトレンチ内部の隙間に残し、トランジスタ形
成予定領域上の前記第４シリコン酸化膜９を除去するよ
うに、異方性エッチングおよびウェットエッチングを行
う。
膜厚５０ｎｍの第４シリコン酸化膜９を形成し、さら
に、第２ポリシリコン１０を形成し、上記第２ポリシリ
コン１０をトレンチ内部の隙間に残し、トランジスタ形
成予定領域上の前記第４シリコン酸化膜９を除去するよ
うに、異方性エッチングおよびウェットエッチングを行
う。
【００２２】次に、前記ストレージノード５とゲート配
線１４とを接続するために上記ストレージノード５とゲ
ート配線１４との間に上記ストレージノード５と同一キ
ャリアを有する拡散層１６を形成した後に、前記第３シ
リコン酸化膜１３を異方性エッチングにより除去する。
線１４とを接続するために上記ストレージノード５とゲ
ート配線１４との間に上記ストレージノード５と同一キ
ャリアを有する拡散層１６を形成した後に、前記第３シ
リコン酸化膜１３を異方性エッチングにより除去する。
【００２３】次に、図５に示すように、隣接するＤＲＡ
Ｍセルのゲート配線１２相互間に前記ストレージノード
５と同一キャリアを有する拡散層１６を形成する。この
後、通常の製造工程によりＤＲＡＭセルを完成させる。
即ち、前記ゲート配線１４と後述するビット線２０とを
電気的に絶縁するために、基板上の全面に第５シリコン
酸化膜１７および第３シリコン窒化膜１８を形成した
後、層間絶縁膜として第６シリコン酸化膜１９を形成
し、セルフ・アレイン・コンタクト（ＳＡＣ）によるビ
ット線２０を形成してＤＲＡＭセルを完成させる。
Ｍセルのゲート配線１２相互間に前記ストレージノード
５と同一キャリアを有する拡散層１６を形成する。この
後、通常の製造工程によりＤＲＡＭセルを完成させる。
即ち、前記ゲート配線１４と後述するビット線２０とを
電気的に絶縁するために、基板上の全面に第５シリコン
酸化膜１７および第３シリコン窒化膜１８を形成した
後、層間絶縁膜として第６シリコン酸化膜１９を形成
し、セルフ・アレイン・コンタクト（ＳＡＣ）によるビ
ット線２０を形成してＤＲＡＭセルを完成させる。
【００２４】上記したように形成されたトレンチ型キャ
パシタを有するＤＲＡＭセルの形成方法によれば、キャ
パシタのストレージノード５とプレート１４とを絶縁す
るための第２シリコン窒化膜６を形成し、ストレージノ
ード５領域上以外の第２シリコン窒化膜６を除去した
後、第２シリコン酸化膜７を形成するので、第２シリコ
ン酸化膜７は基板１とゲート配線１４とを絶縁する役割
を兼ねるようになる。
パシタを有するＤＲＡＭセルの形成方法によれば、キャ
パシタのストレージノード５とプレート１４とを絶縁す
るための第２シリコン窒化膜６を形成し、ストレージノ
ード５領域上以外の第２シリコン窒化膜６を除去した
後、第２シリコン酸化膜７を形成するので、第２シリコ
ン酸化膜７は基板１とゲート配線１４とを絶縁する役割
を兼ねるようになる。
【００２５】上記したようにゲート絶縁膜をキャパシタ
絶縁膜用の第２シリコン酸化膜７と同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第１ポ
リシリコン１４により形成するので、製造工程の簡素
化、製造コストの低減化を図ることができる。
絶縁膜用の第２シリコン酸化膜７と同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第１ポ
リシリコン１４により形成するので、製造工程の簡素
化、製造コストの低減化を図ることができる。
【００２６】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、トレンチ型キャパシタを有するＤＲＡ
Ｍセルを製造する際、トレンチ型キャパシタのキャパシ
タ絶縁膜とゲート絶縁膜とを同一工程で形成でき、キャ
パシタプレートとゲート配線とを同一工程で同一導電膜
により形成でき、製造工程の簡素化、製造コストの低減
化を図ることができる。
造方法によれば、トレンチ型キャパシタを有するＤＲＡ
Ｍセルを製造する際、トレンチ型キャパシタのキャパシ
タ絶縁膜とゲート絶縁膜とを同一工程で形成でき、キャ
パシタプレートとゲート配線とを同一工程で同一導電膜
により形成でき、製造工程の簡素化、製造コストの低減
化を図ることができる。
【図１】本発明の第１実施例に係る半導体装置の製造工
程の一部を示す断面図。
程の一部を示す断面図。
【図２】図１の工程後の工程を示す断面図。
【図３】図２の工程後の工程を示す断面図。
【図４】図３の工程後の工程を示す断面図。
【図５】図４の工程後の工程を示す断面図。
【図６】図５に対応する平面パターンを示す図。
【図７】従来の半導体装置の製造工程の一部を示す断面
図。
図。
【図８】図７の工程後の工程を示す断面図。
【図９】図８の工程後の工程を示す断面図。
【図１０】図９の工程後の工程を示す断面図。
１…半導体基板、２…素子分離領域、３…第１シリコン
窒化膜（トレンチマスク）、４…第１シリコン酸化膜
（トレンチマスク）、５…ストレージノード、６…第２
シリコン窒化膜（キャパシタ絶縁膜）、７…第２シリコ
ン酸化膜（キャパシタ絶縁膜、ゲート絶縁膜）、９…第
４シリコン酸化膜、１０…第２ポリシリコン、１３…第
３シリコン酸化膜、１４…第１ポリシリコン（キャパシ
タプレート、ゲート配線）、１６…拡散層、１７…第５
シリコン酸化膜、１８…第３シリコン窒化膜、１９…第
６シリコン酸化膜、２０…ビット線。
窒化膜（トレンチマスク）、４…第１シリコン酸化膜
（トレンチマスク）、５…ストレージノード、６…第２
シリコン窒化膜（キャパシタ絶縁膜）、７…第２シリコ
ン酸化膜（キャパシタ絶縁膜、ゲート絶縁膜）、９…第
４シリコン酸化膜、１０…第２ポリシリコン、１３…第
３シリコン酸化膜、１４…第１ポリシリコン（キャパシ
タプレート、ゲート配線）、１６…拡散層、１７…第５
シリコン酸化膜、１８…第３シリコン窒化膜、１９…第
６シリコン酸化膜、２０…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｇ ３０１ Ｙ
Claims (2)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、上記トレンチの内面にキャパシタのストレージノー
ドを形成する工程と、上記ストレージノード形成後に前
記半導体基板上全面に第１絶縁膜を形成する工程と、前
記ストレージノードの領域上以外の上記第１絶縁膜を除
去する工程と、この後に前記半導体基板上全面に第２絶
縁膜を形成する工程と、上記第２絶縁膜上に第１導電膜
を形成する工程と、上記第１導電膜をパターニングして
前記キャパシタのプレートおよびＭＯＳトランジスタの
ゲート配線を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記ゲート配線を形成する工程は、前記半導体
基板のゲート配線形成予定領域に隣接する領域の片側に
第３絶縁膜からなる段差を形成する工程と、上記段差を
含む前記半導体基板上に前記第１導電膜を形成する工程
と、上記第１導電膜を前記第３絶縁膜の側壁部および前
記キャパシタプレート形成領域部のみ残すようにエッチ
ングする工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310844A JPH08167699A (ja) | 1994-12-14 | 1994-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310844A JPH08167699A (ja) | 1994-12-14 | 1994-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167699A true JPH08167699A (ja) | 1996-06-25 |
Family
ID=18010075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310844A Pending JPH08167699A (ja) | 1994-12-14 | 1994-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400327B1 (ko) * | 2001-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1994
- 1994-12-14 JP JP6310844A patent/JPH08167699A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400327B1 (ko) * | 2001-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
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