JPH08167699A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08167699A JPH08167699A JP6310844A JP31084494A JPH08167699A JP H08167699 A JPH08167699 A JP H08167699A JP 6310844 A JP6310844 A JP 6310844A JP 31084494 A JP31084494 A JP 31084494A JP H08167699 A JPH08167699 A JP H08167699A
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- Japan
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- forming
- insulating film
- capacitor
- trench
- film
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Abstract
(57)【要約】 (修正有)
【目的】トレンチ型キャパシタを有するDRAMセルを
製造する際、トレンチ型キャパシタのキャパシタ絶縁膜
とゲート絶縁膜とを同一工程で同一絶縁膜により形成
し、キャパシタプレートとゲート配線とを同一工程で同
一導電膜により形成し、製造工程の簡素化、製造コスト
の低減化を図る。 【構成】半導体基板にトレンチを形成する工程と、トレ
ンチの内面にキャパシタのストレージノード5を形成す
る工程と、ストレージノード形成後に半導体基板上全面
に第1絶縁膜6を形成する工程と、ストレージノードの
領域上以外の第1絶縁膜を除去する工程と、この後に半
導体基板上全面に第2絶縁膜7を形成する工程と、第2
絶縁膜上に第1導電膜14を形成する工程と、第1導電
膜をパターニングしてキャパシタのプレートおよびMO
Sトランジスタのゲート配線13を形成する工程とを具
備することを特徴とする。
製造する際、トレンチ型キャパシタのキャパシタ絶縁膜
とゲート絶縁膜とを同一工程で同一絶縁膜により形成
し、キャパシタプレートとゲート配線とを同一工程で同
一導電膜により形成し、製造工程の簡素化、製造コスト
の低減化を図る。 【構成】半導体基板にトレンチを形成する工程と、トレ
ンチの内面にキャパシタのストレージノード5を形成す
る工程と、ストレージノード形成後に半導体基板上全面
に第1絶縁膜6を形成する工程と、ストレージノードの
領域上以外の第1絶縁膜を除去する工程と、この後に半
導体基板上全面に第2絶縁膜7を形成する工程と、第2
絶縁膜上に第1導電膜14を形成する工程と、第1導電
膜をパターニングしてキャパシタのプレートおよびMO
Sトランジスタのゲート配線13を形成する工程とを具
備することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にトレンチ型キャパシタを有するD
RAM(ダイナミック・ランダムアクセスメモリ)セル
の形成方法に関する。
製造方法に係り、特にトレンチ型キャパシタを有するD
RAM(ダイナミック・ランダムアクセスメモリ)セル
の形成方法に関する。
【0002】
【従来の技術】図7乃至図10は、トレンチ型キャパシ
タを有するDRAMセルの従来の製造工程を示してい
る。まず、図7に示すように、半導体基板1上に素子分
離領域2を形成した後、膜厚150nmの第1シリコン
窒化膜3と膜厚700nmの第1シリコン酸化膜4を形
成し、リソグラフィおよび異方性エッチングにより、ト
レンチキャパシタ形成予定領域上を開口したトレンチマ
スクを形成し、異方性エッチングを用いて半導体基板に
トレンチを形成する。
タを有するDRAMセルの従来の製造工程を示してい
る。まず、図7に示すように、半導体基板1上に素子分
離領域2を形成した後、膜厚150nmの第1シリコン
窒化膜3と膜厚700nmの第1シリコン酸化膜4を形
成し、リソグラフィおよび異方性エッチングにより、ト
レンチキャパシタ形成予定領域上を開口したトレンチマ
スクを形成し、異方性エッチングを用いて半導体基板に
トレンチを形成する。
【0003】次に、不純物がドープされたポリシリコン
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ周
辺にキャパシタのストレージノード5を形成する。この
後、前記トレンチマスク(第1シリコン窒化膜3と第1
シリコン酸化膜4)を除去する。
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ周
辺にキャパシタのストレージノード5を形成する。この
後、前記トレンチマスク(第1シリコン窒化膜3と第1
シリコン酸化膜4)を除去する。
【0004】次に、図8に示すように、上記キャパシタ
のストレージノード5と後述するキャパシタプレート8
とを絶縁し、かつ、耐圧を向上させるために、膜厚8n
mの第2シリコン窒化膜6と膜厚9nmの第2シリコン
酸化膜7を形成する。この後、上記第2シリコン酸化膜
6上にキャパシタプレートとなる膜厚300nmの第1
ポリシリコン8を形成し、リソグラフィおよび異方性エ
ッチングにより上記第1ポリシリコン8の一部(トラン
スファゲート用MOSトランジスタ形成予定領域)を除
去する。
のストレージノード5と後述するキャパシタプレート8
とを絶縁し、かつ、耐圧を向上させるために、膜厚8n
mの第2シリコン窒化膜6と膜厚9nmの第2シリコン
酸化膜7を形成する。この後、上記第2シリコン酸化膜
6上にキャパシタプレートとなる膜厚300nmの第1
ポリシリコン8を形成し、リソグラフィおよび異方性エ
ッチングにより上記第1ポリシリコン8の一部(トラン
スファゲート用MOSトランジスタ形成予定領域)を除
去する。
【0005】次に、図9に示すように、トレンチ内部を
除く半導体基板1上の前記第2シリコン窒化膜6と第2
シリコン酸化膜7をウェットエッチングおよび等方性エ
ッチングにより除去する。この後、ゲート絶縁膜として
膜厚50nmの第3シリコン酸化膜9を形成し、さら
に、その上に第2ポリシリコン10を形成し、上記第2
ポリシリコン10をトレンチ内部の隙間に残し、トラン
ジスタ形成予定領域上の前記第3シリコン酸化膜9を除
去するすように、異方性エッチングおよびウェットエッ
チングを行う。
除く半導体基板1上の前記第2シリコン窒化膜6と第2
シリコン酸化膜7をウェットエッチングおよび等方性エ
ッチングにより除去する。この後、ゲート絶縁膜として
膜厚50nmの第3シリコン酸化膜9を形成し、さら
に、その上に第2ポリシリコン10を形成し、上記第2
ポリシリコン10をトレンチ内部の隙間に残し、トラン
ジスタ形成予定領域上の前記第3シリコン酸化膜9を除
去するすように、異方性エッチングおよびウェットエッ
チングを行う。
【0006】次に、図10に示すように、前記トレンチ
内部の第2ポリシリコン10と後述するゲート配線12
とを絶縁するために、膜厚15nmの第4シリコン酸化
膜11を形成する。この後、基板上の全面に膜厚300
nmの第3ポリシリコン12を形成し、リソグラフィお
よび異方性エッチングにより上記第3ポリシリコン12
をパターニングし、ゲート配線12を形成する。
内部の第2ポリシリコン10と後述するゲート配線12
とを絶縁するために、膜厚15nmの第4シリコン酸化
膜11を形成する。この後、基板上の全面に膜厚300
nmの第3ポリシリコン12を形成し、リソグラフィお
よび異方性エッチングにより上記第3ポリシリコン12
をパターニングし、ゲート配線12を形成する。
【0007】さらに、前記ストレージノード5と上記ゲ
ート配線12との間を接続するために前記ストレージノ
ード5と上記ゲート配線12との間に前記ストレージノ
ード5と同一キャリアを有する拡散層16を形成すると
共に隣接するDRAMセルのゲート配線12相互間にも
前記ストレージノード5と同一キャリアを有する拡散層
16を形成する。この後、上記ゲート配線12と後述す
るビット線20とを電気的に絶縁するために、基板上の
全面に第5シリコン酸化膜17および第3シリコン窒化
膜18を形成した後、層間絶縁膜として第6シリコン酸
化膜19を形成し、セルフ・アレイン・コンタクト(S
AC)によるビット線20を形成してDRAMセルを完
成させる。
ート配線12との間を接続するために前記ストレージノ
ード5と上記ゲート配線12との間に前記ストレージノ
ード5と同一キャリアを有する拡散層16を形成すると
共に隣接するDRAMセルのゲート配線12相互間にも
前記ストレージノード5と同一キャリアを有する拡散層
16を形成する。この後、上記ゲート配線12と後述す
るビット線20とを電気的に絶縁するために、基板上の
全面に第5シリコン酸化膜17および第3シリコン窒化
膜18を形成した後、層間絶縁膜として第6シリコン酸
化膜19を形成し、セルフ・アレイン・コンタクト(S
AC)によるビット線20を形成してDRAMセルを完
成させる。
【0008】上記したようなDRAMセルの製造工程で
は、トレンチ型キャパシタのキャパシタ絶縁膜を形成す
るために第2シリコン窒化膜6と第2シリコン酸化膜7
を形成しており、ゲート絶縁膜を形成するために第4シ
リコン酸化膜11を形成している。また、キャパシタプ
レートとゲート配線を形成するためにそれぞれ対応して
第1ポリシリコン8と第3ポリシリコン12を形成して
加工している。
は、トレンチ型キャパシタのキャパシタ絶縁膜を形成す
るために第2シリコン窒化膜6と第2シリコン酸化膜7
を形成しており、ゲート絶縁膜を形成するために第4シ
リコン酸化膜11を形成している。また、キャパシタプ
レートとゲート配線を形成するためにそれぞれ対応して
第1ポリシリコン8と第3ポリシリコン12を形成して
加工している。
【0009】
【発明が解決しようとする課題】上記したように従来の
DRAMセルの製造方法は、トレンチ型キャパシタのキ
ャパシタ絶縁膜とゲート絶縁膜とを別工程で別々の絶縁
膜により形成し、キャパシタプレートとゲート配線とを
別工程で別々の導電膜を形成して加工しているので、製
造工程が複雑になり、製造コストが高くなるという問題
があった。
DRAMセルの製造方法は、トレンチ型キャパシタのキ
ャパシタ絶縁膜とゲート絶縁膜とを別工程で別々の絶縁
膜により形成し、キャパシタプレートとゲート配線とを
別工程で別々の導電膜を形成して加工しているので、製
造工程が複雑になり、製造コストが高くなるという問題
があった。
【0010】本発明は上記の問題点を解決すべくなされ
たもので、トレンチ型キャパシタを有するDRAMセル
を製造する際、トレンチ型キャパシタのキャパシタ絶縁
膜とゲート絶縁膜とを同一工程で形成でき、キャパシタ
プレートとゲート配線とを同一工程で同一導電膜により
形成でき、製造工程の簡素化、製造コストの低減化を図
り得る半導体装置の製造方法を提供することを目的とす
る。
たもので、トレンチ型キャパシタを有するDRAMセル
を製造する際、トレンチ型キャパシタのキャパシタ絶縁
膜とゲート絶縁膜とを同一工程で形成でき、キャパシタ
プレートとゲート配線とを同一工程で同一導電膜により
形成でき、製造工程の簡素化、製造コストの低減化を図
り得る半導体装置の製造方法を提供することを目的とす
る。
【0011】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にトレンチを形成する工程と、上
記トレンチの内面にキャパシタのストレージノードを形
成する工程と、上記ストレージノード形成後に前記半導
体基板上全面に第1絶縁膜を形成する工程と、前記スト
レージノードの領域上以外の上記第1絶縁膜を除去する
工程と、この後に前記半導体基板上全面に第2絶縁膜を
形成する工程と、上記第2絶縁膜上に第1導電膜を形成
する工程と、上記第1導電膜をパターニングして前記キ
ャパシタのプレートおよびMOSトランジスタのゲート
配線を形成する工程とを具備することを特徴とする。
造方法は、半導体基板にトレンチを形成する工程と、上
記トレンチの内面にキャパシタのストレージノードを形
成する工程と、上記ストレージノード形成後に前記半導
体基板上全面に第1絶縁膜を形成する工程と、前記スト
レージノードの領域上以外の上記第1絶縁膜を除去する
工程と、この後に前記半導体基板上全面に第2絶縁膜を
形成する工程と、上記第2絶縁膜上に第1導電膜を形成
する工程と、上記第1導電膜をパターニングして前記キ
ャパシタのプレートおよびMOSトランジスタのゲート
配線を形成する工程とを具備することを特徴とする。
【0012】
【作用】トレンチ型キャパシタのストレージノードとプ
レートとを絶縁するための第2シリコン窒化膜を形成
し、ストレージノード領域上以外の第2シリコン窒化膜
を除去した後、第2シリコン酸化膜を形成するので、第
2シリコン酸化膜は基板とゲート配線とを絶縁する役割
を兼ねるようになる。
レートとを絶縁するための第2シリコン窒化膜を形成
し、ストレージノード領域上以外の第2シリコン窒化膜
を除去した後、第2シリコン酸化膜を形成するので、第
2シリコン酸化膜は基板とゲート配線とを絶縁する役割
を兼ねるようになる。
【0013】上記したようにキャパシタ絶縁膜用の第2
シリコン酸化膜とゲート絶縁膜とを同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第1ポ
リシリコンにより形成するので、製造工程の簡素化、製
造コストの低減化を図ることができる。
シリコン酸化膜とゲート絶縁膜とを同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第1ポ
リシリコンにより形成するので、製造工程の簡素化、製
造コストの低減化を図ることができる。
【0014】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1乃至図5は、本発明の一実施例に係る
DRAMセルの製造工程における基板断面を示してお
り、完成後のDRAMセルの平面パターンの一例を図6
に示している。
に説明する。図1乃至図5は、本発明の一実施例に係る
DRAMセルの製造工程における基板断面を示してお
り、完成後のDRAMセルの平面パターンの一例を図6
に示している。
【0015】まず、図1に示すように、半導体基板(例
えばシリコン基板)1上に素子分離領域2を形成した
後、膜厚150nmの第1シリコン窒化膜と膜厚700
nmの第1シリコン酸化膜を形成し、リソグラフィおよ
び異方性エッチングにより、トレンチキャパシタ形成予
定領域上を開口したトレンチマスクを形成し、異方性エ
ッチングを用いて半導体基板にトレンチを形成する。
えばシリコン基板)1上に素子分離領域2を形成した
後、膜厚150nmの第1シリコン窒化膜と膜厚700
nmの第1シリコン酸化膜を形成し、リソグラフィおよ
び異方性エッチングにより、トレンチキャパシタ形成予
定領域上を開口したトレンチマスクを形成し、異方性エ
ッチングを用いて半導体基板にトレンチを形成する。
【0016】次に、不純物がドープされたポリシリコン
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ内
面にキャパシタのストレージノード5を形成する。この
後、前記トレンチマスク(第1シリコン窒化膜と第1シ
リコン酸化膜)を除去する。
膜をトレンチ内部に形成し、熱拡散を用いてトレンチ内
面にキャパシタのストレージノード5を形成する。この
後、前記トレンチマスク(第1シリコン窒化膜と第1シ
リコン酸化膜)を除去する。
【0017】次に、上記キャパシタのストレージノード
5と後述するキャパシタプレート14とを絶縁し、か
つ、耐圧を向上させるために、膜厚8nmの第2シリコ
ン窒化膜6を形成する。この後、トレンチ内部を除き、
上記第2シリコン窒化膜6を等方性エッチングにより除
去する。この後、基板上の全面に、前記キャパシタのス
トレージノード5とプレートとを絶縁し、かつ、基板1
と後述するゲート配線13とを絶縁するために、膜厚9
nmの第2シリコン酸化膜7を形成する。
5と後述するキャパシタプレート14とを絶縁し、か
つ、耐圧を向上させるために、膜厚8nmの第2シリコ
ン窒化膜6を形成する。この後、トレンチ内部を除き、
上記第2シリコン窒化膜6を等方性エッチングにより除
去する。この後、基板上の全面に、前記キャパシタのス
トレージノード5とプレートとを絶縁し、かつ、基板1
と後述するゲート配線13とを絶縁するために、膜厚9
nmの第2シリコン酸化膜7を形成する。
【0018】次に、図2に示すように、基板上の全面に
第3シリコン酸化膜13を形成し、この第3シリコン酸
化膜13を基板上の素子活性化領域の中央部にワード線
方向に線状に残すように、即ち、ゲート配線形成予定領
域に隣接する領域の片側に第3シリコン酸化膜13から
なる段差を形成するように、リソグラフィおよび異方性
エッチングを用いて加工する。
第3シリコン酸化膜13を形成し、この第3シリコン酸
化膜13を基板上の素子活性化領域の中央部にワード線
方向に線状に残すように、即ち、ゲート配線形成予定領
域に隣接する領域の片側に第3シリコン酸化膜13から
なる段差を形成するように、リソグラフィおよび異方性
エッチングを用いて加工する。
【0019】次に、基板上の全面に、キャパシタのプレ
ートおよびゲート配線となる膜厚300nmの第1ポリ
シリコン14を形成する。この後、隣接するDRAMセ
ルのトレンチ相互間の素子分離領域2上からトレンチ中
央部上までの領域をフォトレジスト15で覆う。
ートおよびゲート配線となる膜厚300nmの第1ポリ
シリコン14を形成する。この後、隣接するDRAMセ
ルのトレンチ相互間の素子分離領域2上からトレンチ中
央部上までの領域をフォトレジスト15で覆う。
【0020】次に、図3に示すように、第3シリコン酸
化膜13のワード線方向に沿う側壁部とトレンチ内部を
含むキャパシタプレート形成領域に第1ポリシリコン1
4を残すように、前記第1ポリシリコン14に対して異
方性エッチングを行う。上記第3シリコン酸化膜13の
ワード線方向に沿う側壁部に残した一対の第1ポリシリ
コン14は隣接するDRAMセルの各ゲート配線にな
る。このゲート配線14のピッチは、第3シリコン酸化
膜13の幅で決まるほぼ一定の値が得られる。
化膜13のワード線方向に沿う側壁部とトレンチ内部を
含むキャパシタプレート形成領域に第1ポリシリコン1
4を残すように、前記第1ポリシリコン14に対して異
方性エッチングを行う。上記第3シリコン酸化膜13の
ワード線方向に沿う側壁部に残した一対の第1ポリシリ
コン14は隣接するDRAMセルの各ゲート配線にな
る。このゲート配線14のピッチは、第3シリコン酸化
膜13の幅で決まるほぼ一定の値が得られる。
【0021】次に、図4に示すように、基板上の全面に
膜厚50nmの第4シリコン酸化膜9を形成し、さら
に、第2ポリシリコン10を形成し、上記第2ポリシリ
コン10をトレンチ内部の隙間に残し、トランジスタ形
成予定領域上の前記第4シリコン酸化膜9を除去するよ
うに、異方性エッチングおよびウェットエッチングを行
う。
膜厚50nmの第4シリコン酸化膜9を形成し、さら
に、第2ポリシリコン10を形成し、上記第2ポリシリ
コン10をトレンチ内部の隙間に残し、トランジスタ形
成予定領域上の前記第4シリコン酸化膜9を除去するよ
うに、異方性エッチングおよびウェットエッチングを行
う。
【0022】次に、前記ストレージノード5とゲート配
線14とを接続するために上記ストレージノード5とゲ
ート配線14との間に上記ストレージノード5と同一キ
ャリアを有する拡散層16を形成した後に、前記第3シ
リコン酸化膜13を異方性エッチングにより除去する。
線14とを接続するために上記ストレージノード5とゲ
ート配線14との間に上記ストレージノード5と同一キ
ャリアを有する拡散層16を形成した後に、前記第3シ
リコン酸化膜13を異方性エッチングにより除去する。
【0023】次に、図5に示すように、隣接するDRA
Mセルのゲート配線12相互間に前記ストレージノード
5と同一キャリアを有する拡散層16を形成する。この
後、通常の製造工程によりDRAMセルを完成させる。
即ち、前記ゲート配線14と後述するビット線20とを
電気的に絶縁するために、基板上の全面に第5シリコン
酸化膜17および第3シリコン窒化膜18を形成した
後、層間絶縁膜として第6シリコン酸化膜19を形成
し、セルフ・アレイン・コンタクト(SAC)によるビ
ット線20を形成してDRAMセルを完成させる。
Mセルのゲート配線12相互間に前記ストレージノード
5と同一キャリアを有する拡散層16を形成する。この
後、通常の製造工程によりDRAMセルを完成させる。
即ち、前記ゲート配線14と後述するビット線20とを
電気的に絶縁するために、基板上の全面に第5シリコン
酸化膜17および第3シリコン窒化膜18を形成した
後、層間絶縁膜として第6シリコン酸化膜19を形成
し、セルフ・アレイン・コンタクト(SAC)によるビ
ット線20を形成してDRAMセルを完成させる。
【0024】上記したように形成されたトレンチ型キャ
パシタを有するDRAMセルの形成方法によれば、キャ
パシタのストレージノード5とプレート14とを絶縁す
るための第2シリコン窒化膜6を形成し、ストレージノ
ード5領域上以外の第2シリコン窒化膜6を除去した
後、第2シリコン酸化膜7を形成するので、第2シリコ
ン酸化膜7は基板1とゲート配線14とを絶縁する役割
を兼ねるようになる。
パシタを有するDRAMセルの形成方法によれば、キャ
パシタのストレージノード5とプレート14とを絶縁す
るための第2シリコン窒化膜6を形成し、ストレージノ
ード5領域上以外の第2シリコン窒化膜6を除去した
後、第2シリコン酸化膜7を形成するので、第2シリコ
ン酸化膜7は基板1とゲート配線14とを絶縁する役割
を兼ねるようになる。
【0025】上記したようにゲート絶縁膜をキャパシタ
絶縁膜用の第2シリコン酸化膜7と同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第1ポ
リシリコン14により形成するので、製造工程の簡素
化、製造コストの低減化を図ることができる。
絶縁膜用の第2シリコン酸化膜7と同一工程で形成し、
また、プレートとゲート配線とを同一工程で同じ第1ポ
リシリコン14により形成するので、製造工程の簡素
化、製造コストの低減化を図ることができる。
【0026】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、トレンチ型キャパシタを有するDRA
Mセルを製造する際、トレンチ型キャパシタのキャパシ
タ絶縁膜とゲート絶縁膜とを同一工程で形成でき、キャ
パシタプレートとゲート配線とを同一工程で同一導電膜
により形成でき、製造工程の簡素化、製造コストの低減
化を図ることができる。
造方法によれば、トレンチ型キャパシタを有するDRA
Mセルを製造する際、トレンチ型キャパシタのキャパシ
タ絶縁膜とゲート絶縁膜とを同一工程で形成でき、キャ
パシタプレートとゲート配線とを同一工程で同一導電膜
により形成でき、製造工程の簡素化、製造コストの低減
化を図ることができる。
【図1】本発明の第1実施例に係る半導体装置の製造工
程の一部を示す断面図。
程の一部を示す断面図。
【図2】図1の工程後の工程を示す断面図。
【図3】図2の工程後の工程を示す断面図。
【図4】図3の工程後の工程を示す断面図。
【図5】図4の工程後の工程を示す断面図。
【図6】図5に対応する平面パターンを示す図。
【図7】従来の半導体装置の製造工程の一部を示す断面
図。
図。
【図8】図7の工程後の工程を示す断面図。
【図9】図8の工程後の工程を示す断面図。
【図10】図9の工程後の工程を示す断面図。
1…半導体基板、2…素子分離領域、3…第1シリコン
窒化膜(トレンチマスク)、4…第1シリコン酸化膜
(トレンチマスク)、5…ストレージノード、6…第2
シリコン窒化膜(キャパシタ絶縁膜)、7…第2シリコ
ン酸化膜(キャパシタ絶縁膜、ゲート絶縁膜)、9…第
4シリコン酸化膜、10…第2ポリシリコン、13…第
3シリコン酸化膜、14…第1ポリシリコン(キャパシ
タプレート、ゲート配線)、16…拡散層、17…第5
シリコン酸化膜、18…第3シリコン窒化膜、19…第
6シリコン酸化膜、20…ビット線。
窒化膜(トレンチマスク)、4…第1シリコン酸化膜
(トレンチマスク)、5…ストレージノード、6…第2
シリコン窒化膜(キャパシタ絶縁膜)、7…第2シリコ
ン酸化膜(キャパシタ絶縁膜、ゲート絶縁膜)、9…第
4シリコン酸化膜、10…第2ポリシリコン、13…第
3シリコン酸化膜、14…第1ポリシリコン(キャパシ
タプレート、ゲート配線)、16…拡散層、17…第5
シリコン酸化膜、18…第3シリコン窒化膜、19…第
6シリコン酸化膜、20…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 29/78 21/336 H01L 29/78 301 G 301 Y
Claims (2)
- 【請求項1】 半導体基板にトレンチを形成する工程
と、上記トレンチの内面にキャパシタのストレージノー
ドを形成する工程と、上記ストレージノード形成後に前
記半導体基板上全面に第1絶縁膜を形成する工程と、前
記ストレージノードの領域上以外の上記第1絶縁膜を除
去する工程と、この後に前記半導体基板上全面に第2絶
縁膜を形成する工程と、上記第2絶縁膜上に第1導電膜
を形成する工程と、上記第1導電膜をパターニングして
前記キャパシタのプレートおよびMOSトランジスタの
ゲート配線を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、前記ゲート配線を形成する工程は、前記半導体
基板のゲート配線形成予定領域に隣接する領域の片側に
第3絶縁膜からなる段差を形成する工程と、上記段差を
含む前記半導体基板上に前記第1導電膜を形成する工程
と、上記第1導電膜を前記第3絶縁膜の側壁部および前
記キャパシタプレート形成領域部のみ残すようにエッチ
ングする工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6310844A JPH08167699A (ja) | 1994-12-14 | 1994-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6310844A JPH08167699A (ja) | 1994-12-14 | 1994-12-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08167699A true JPH08167699A (ja) | 1996-06-25 |
Family
ID=18010075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6310844A Pending JPH08167699A (ja) | 1994-12-14 | 1994-12-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08167699A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400327B1 (ko) * | 2001-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1994
- 1994-12-14 JP JP6310844A patent/JPH08167699A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400327B1 (ko) * | 2001-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
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