JP3570280B2 - 半導体素子の突起電極構造およびその形成方法 - Google Patents
半導体素子の突起電極構造およびその形成方法 Download PDFInfo
- Publication number
- JP3570280B2 JP3570280B2 JP07400699A JP7400699A JP3570280B2 JP 3570280 B2 JP3570280 B2 JP 3570280B2 JP 07400699 A JP07400699 A JP 07400699A JP 7400699 A JP7400699 A JP 7400699A JP 3570280 B2 JP3570280 B2 JP 3570280B2
- Authority
- JP
- Japan
- Prior art keywords
- plating
- electrode
- metal
- metal plating
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemically Coating (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置に係り、特にチップオンガラス(COG)などの実装に用いる半導体素子の突起電極構造およびその形成方法に関するものである。
【0002】
【従来の技術】
従来、半導体素子の実装方法としては、以下に示すようなものがあった。図2は従来の半導体素子の実装状態を示す図である。半導体素子21の電極22に形成したAuの突起電極23をガラス基板24などの上の基板電極パッド25に圧着し接着樹脂26などで固定することで半導体素子21とガラス基板24上の電極パッド25間を接続するものである。以上に述べた例に用いられるAuの突起電極23は一般的にスタッドバンプ法あるいは電解メッキ法により形成される。スタッドバンプ法はAuワイヤーを半導体素子の電極パッド上に付着させながらボールを形成し接合する。次にボールから数十μmの位置でワイヤーを切って突起を形成するものである。また図3にかかる従来の電解メッキ法を用いたAu突起電極形成工程の一例を示す。図3(a)に示すように半導体素子31にAl電極32を形成し周囲を絶縁膜33で被覆する。同図(b)に示すように突起金属の密着性の確保、金属の拡散防止およびメッキ用電極のために気相法によりTi、W、Au薄膜層34を半導体素子上に形成する。ついで同図(c)に示すように感光性レジスト膜35を形成し、フォトリソグラフィにより突起電極を形成する個所を露出する。さらに同図(d)に示すように電解メッキによりAuの突起電極36を形成する。最後に同図(e)に示すように感光性レジストを剥離し、不要個所のTi、W、Au薄膜層をエッチングにより除去しAuの突起電極を形成する。しかしながらこのようにして形成されるAuの突起電極は電解メッキを用いるためにフォトリソグラフィ工程およびメッキ用電極の形成、エッチング工程が必要である。またAu自体の価格も高価なためコストダウンの点で不利である。この問題を解消するために、電解メッキを用いない無電解メッキ法が提案されている。図4は上記無電解メッキ法による突起電極形成の一例である。図4(a)に示すように半導体素子41にAl電極42を形成し周囲を絶縁膜43で被覆する。同図(b)に示すように無電解メッキ形成のための前処理としてジンケート処理を行いAl表面をZn44で置換する。ついで同図(c)に示すように無電解Niメッキ液に浸漬しNi突起電極45を形成する。さらに同図(d)に示すように無電解Auメッキ液に浸漬しNiメッキ上にAu薄膜46を形成する。
【0003】
【発明が解決しようとする課題】
図4の方法であればメッキ用の電極が不要であり、フォトリソグラフィ工程も不要になりコストダウンが可能となる。しかし、上記した従来技術には以下に示すような欠点がある。通常の突起電極は5〜10%のメッキ厚ばらつきをもっており、チップオンガラス(COG)等への実装の際、すべての突起電極に過大な圧力を加えて突起電極の一部部分もしくは全体を塑性変形させて接続しなければならない。この場合Auの突起電極はAuの硬度が低いため(50〜70HV)容易に可塑変形する。しかしNiの突起電極は非常に硬度が高いため(500〜700HV)塑性変形がAuと比べると容易ではない。そのため実装の際、半導体素子あるいは基板の膜にダメージを与えるという問題があった。また無電解Niメッキの厚膜突起を無電解Auメッキの厚膜突起に置き換えるには、現在実用化されている無電解Auメッキのメッキスピードが非常に遅いため突起電極厚膜形成には向かないという問題があった。
【0004】
そこで、本発明の目的とするところは、上記の課題を解決し、低コストでチップオンガラス(COG)などの実装に用いる際、加圧による半導体素子あるいは基板の膜にダメージを与えない半導体素子の突起電極構造およびその形成方法の提供を目的とするところである。
【0005】
【課題を解決するための手段】
本発明は上記のような課題を解決するためのもので、以下の手段からなる。
【0006】
電極の周囲に絶縁膜が形成された半導体素子の電極上に金属メッキ法により形成される突起電極において、該突起電極が(a)該電極上の第1の該金属メッキ層からなり、(b)さらに該金属メッキ上に弾性のあるボールに金属を被覆した導電性ボールと該金属メッキの共存する第2の層からなり、(c)さらに該導電性ボールと金属メッキの共存する層上に該金属メッキの第3の層からなり、(d)さらに接続する基板の電極部分と密着性の良い金属メッキが該金属メッキ上に第4の層からなることを特徴とする。すなわち(a)の金属メッキを行うことで突起電極と半導体素子の電極との密着性が確保され、(b)の導電性ボールと金属メッキが共存する層を形成することで実装時の圧着の際の均一な応力の吸収が可能になる。(c)で再び(a)と同様の金属メッキを行うことで導電性ボールと金属メッキが共存する層表面の凹凸を平坦化し、さらに(d)で形成する金属メッキとの密着性が確保される。ここで実装する基板の電極部分との密着性がよい金属メッキを(a)および(c)で積層する金属メッキとして使用した場合は(d)の工程を省略してもかまわない。(b)の導電性ボールメッキ層を積層する厚さは上記方法にて作製した突起電極の高さバラツキにより、突起電極の高さバラツキよりも厚く形成することが望ましい。また(a)および(c)の金属メッキ層は接触金属との密着性が得られる厚さがあればよいが、1μmから5μmが望ましい。さらに該突起電極の該メッキ金属中に該導電性ボールと該メッキ金属の共存する層が少なくとも該導電性ボールの直径よりも厚く形成され、さらに突起電極の膜厚バラツキ量よりも厚く形成されることを特徴とする。すなわち突起電極の膜厚にバラツキがあっても、弾性のある導電性ボールにより加圧接続したときの応力による変形が可能であり、小さな過重でも良好に電極の接続が得られるため、半導体素子と基板側の電極パッドへのダメージを低減すことができる。さらに該導電性ボールと金属メッキが共存する層を該導電性ボールの直径よりも厚く積層することで、加圧接続したときの応力を突起電極表面で均一に受けることが可能であり一部分だけ応力が集中することがない。さらに突起電極の膜厚バラツキ量よりも厚く形成することで膜厚バラツキを吸収する変形が可能である。また導電性のボールを使用することでボールが密に配列してもボール間は導通されるために電気的な劣化がない。さらに該導電性ボールが無電解メッキ法によりNi、Au、Cuなどの金属が被覆された樹脂からなることを特徴とする。すなわち高分子系の樹脂粒子に金属を被覆するため、熱膨張、圧着接合時の寸法変化に対して弾性変形範囲が広く接続部材として適している。被覆する金属は限定しないが、突起電極形成のメッキ金属と同種の金属を用いたほうが密着性の点で望ましい。またボールは球形または擬似球形であることが望ましい。さらに該突起電極の金属メッキが無電解メッキ法により形成されたNiからなり、さらに該Niメッキ上に無電解メッキ法で形成されたAuの薄膜メッキが積層されることを特徴とする。すなわち無電解メッキ法を用いることでメッキ用の電極が不要であり、フォトリソグラフィ工程も不要になりコストダウンが可能となる。また無電解メッキでは導電性ボールを分散した際にボールにメッキが析出しづらい条件を使用することが望ましい。また突起電極の金属材料として無電解Niメッキを用いることで、ピンホールの発生が少なく耐食性が良くなる。さらに膜厚のコントロール性が良く均一な表面が得られる。またNiメッキ厚膜上にAuメッキ薄膜を積層することで実装する基板側の接続部分との密着性確保が容易であり、Auを薄膜とすることで無電解Auメッキ時間を短縮することができる。さらに電極の周囲に絶縁膜が形成された半導体素子の電極上に金属メッキ法により形成される突起電極において、該電極上に(a)第1の該金属メッキを積層する工程、(b)第1の該金属メッキ上に該導電性ボールを分散し該金属メッキと該導電性ボールを共析させて該導電性ボールと該金属メッキが共存する第2の層を形成する工程、(c)第2の該導電性ボールと該金属メッキが共存する層上に該金属メッキの第3の層を積層する工程、(d)接続する基板の電極部分と密着性の良い金属を第3の該金属メッキ上に第4の層として形成する工程を特徴とする。また該金属メッキが無電解メッキ法により形成されたことを特徴とする。すなわち(a)、(b)、(c)および(d)の工程をすべて無電解メッキ法を用いて形成することでメッキ用の電極が不要であり、フォトリソグラフィ工程も不要になりコストダウンが可能となる。
【0007】
本発明者らは、上記構造の半導体素子の突起電極形成方法を発明し、低コストで加圧によるダメージのないチップオンガラス(COG)などの実装に用いる半導体素子の突起電極構造およびその形成方法の提供に成功した。
【0008】
【発明の実施の形態】
以下、本発明に実施の形態について図面に基づき実施例を挙げて説明する。
【0009】
(実施例1)
図1は本発明の実施例を説明するための半導体素子の突起電極構造およびその形成方法の作製工程である。まず同図(a)に示すように半導体素子10上にAlを気相法により形成しフォトリソグラフィを用い幅100μm、長さ100μm、厚み1μmのAl電極11を形成する。設計するチップにより電極部大きさは自由に変更できる。その上に気相法によりSiO2またはSiON膜等の絶縁膜12を2000オングストローム程度成長させ、フォトリソグラフィを用いてエッチングしAl電極の周囲に絶縁膜12を形成する。次に同図(b)に示すように無電解メッキ形勢のための前処理としてジンケート処理を行いAl電極表面11をZnで置換する。その後無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、第1のNiメッキ層13を厚さ5μm析出する。ついで同図(c)に示すように弾性のある導電性ボール(スチレン系粒子:平均粒子直径1μm、被覆メッキ:Ni)を分散した無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L、界面活性剤:90℃)に浸漬し、メッキ浴をプロペラ等で攪拌し導電性ボールを均一に共析させ、導電性ボール14を均一に取り込んだ第2のNiおよび導電性ボール共析メッキ層15を5μmの厚さに形成する。さらに同図(d)に示すように無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、第3のNiメッキ層16を厚さ5μm析出する。最後に同図(e)に示すように無電解Auメッキ液(ジシアノ金酸カリウム6g/L、シアン化カリウム13g/L、水酸化カリウム11g/L、水素化ホウ素カリウム22g/L:温度75℃)に浸漬し第3のNiメッキ上にAu薄膜17を1μm形成する。以上の方法により突起電極形成を行った。さらにこの方法を用いて突起電極を形成した半導体チップ(突起電極200個/1半導体チップ)の突起電極膜厚バラツキは5μmであり、この半導体チップ(100チップ)をチップオンガラス(COG)の実装を行ったところ、圧着による基板へのダメージ、接続不良は認められなかった。以上の方法により低コストで加圧によるダメージのないチップオンガラス(COG)などの実装に用いる半導体素子の突起電極構造およびその形成方法の提供に成功した。
【0010】
(実施例2)
実施例1と同様の形態の半導体素子のAl電極上に無電解メッキ形成のための前処理としてジンケート処理を行い、Al電極表面をZnで置換する。その後無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、第1のNiメッキ層を厚さ2μm析出する。ついで弾性のある導電性ボール(スチレン系粒子:平均粒子直径1μm、被覆メッキ:Ni)を分散した無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L、界面活性剤:90℃)に浸漬し、メッキ浴をプロペラ等で攪拌し導電粒子を均一に共析させ、導電性ボールを均一に取り込んだ第2のNiおよび導電性ボール共析メッキ層を10μmの厚さに形成する。さらに無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、第3のNiメッキ層16を厚さ2μm析出する。最後に無電解Auメッキ液(ジシアノ金酸カリウム6g/L、シアン化カリウム13g/L、水酸化カリウム11g/L、水素化ホウ素カリウム22g/L:温度75℃)に浸漬し第3のNiメッキ上にAu薄膜を1μm形成する。以上の方法により突起電極形成を行った。さらにこの方法を用いて突起電極を形成した半導体チップ(突起電極200個/1半導体チップ)の突起電極膜厚バラツキは5μmであり、この半導体チップ(100チップ)をチップオンガラス(COG)の実装を行ったところ、圧着による基板へのダメージ、接続不良は認められなかった。以上の方法により低コストで加圧によるダメージのないチップオンガラス(COG)などの実装に用いる半導体素子の突起電極構造およびその形成方法の提供に成功した。
【0011】
(比較例1)
実施例1と同様の形態の半導体素子のAl電極上に無電解メッキ形成のための前処理としてジンケート処理を行い、その後無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、Niメッキ層を厚さ15μm析出する。無電解Auメッキ液(ジシアノ金酸カリウム6g/L、シアン化カリウム13g/L、水酸化カリウム11g/L、水素化ホウ素カリウム22g/L:温度75℃)に浸漬しNiメッキ上にAu薄膜を1μm形成する。以上の方法により突起電極形成を行った。さらにこの方法を用いて突起電極を形成した半導体チップ(突起電極200個/1半導体チップ)の突起電極膜厚バラツキは5μmであり、この半導体チップ(100チップ)をチップオンガラス(COG)の実装を行ったところ、圧着による基板へのダメージ、接続不良が認められた。
【0012】
(比較例2)
実施例1と同様の形態の半導体素子のAl電極上に無電解メッキ形成のための前処理としてジンケート処理を行い、Al電極表面をZnで置換する。その後無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、第1のNiメッキ層を厚さ8μm析出する。ついで弾性のある導電性ボール(スチレン系粒子:平均粒子直径1μm、被覆メッキ:Ni)を分散した無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L、界面活性剤:90℃)に浸漬し、メッキ浴をプロペラ等で攪拌し導電粒子を均一に共析させ、導電性ボールを均一に取り込んだ第2のNiおよび導電性ボール共析メッキ層を2μmの厚さに形成する。さらに無電解Niメッキ液(硫酸ニッケル21g/L、乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナトリウム21g/L:90℃)に浸漬し、第3のNiメッキ層16を厚さ5μm析出する。最後に無電解Auメッキ液(ジシアノ金酸カリウム6g/L、シアン化カリウム13g/L、水酸化カリウム11g/L、水素化ホウ素カリウム22g/L:温度75℃)に浸漬し第3のNiメッキ上にAu薄膜を1μm形成する。以上の方法により突起電極形成を行った。さらにこの方法を用いて突起電極を形成した半導体チップ(突起電極200個/1半導体チップ)の突起電極膜厚バラツキは5μmであり、この半導体チップ(100チップ)をチップオンガラス(COG)の実装を行ったところ、圧着による基板へのダメージ、接続不良が認められた。
【0013】
【発明の効果】
以上のように、本発明の半導体素子の突起電極構造および形成方法によれば、突起電極を弾性のある導電性ボールと金属メッキが共存する層で形成するため、突起電極に高さバラツキがあっても実装時に加圧接続した場合、応力による変形が可能である。また無電解メッキ法用いて突起電極を形成することで電解メッキ用の電極形成とフォトリソグラフィ工程をなくすこと可能である。これにより低コストで加圧によるダメージのないチップオンガラス(COG)などの実装に用いる半導体素子の突起電極構造およいびその形成方法の提供が可能になった。
【図面の簡単な説明】
【図1】本発明の半導体素子の突起電極構造およびそれを形成する方法を説明するための図。
【図2】従来の半導体素子の実装状態を説明するための図。
【図3】従来の半導体素子の突起電極構造およびそれを形成する方法を説明するための図。
【図4】従来の半導体素子の突起電極構造およびそれを形成する方法を説明するための図。
【符号の説明】
10半導体素子
11電極
12絶縁膜
13金属メッキ層
14導電性ボール
15導電性ボールと金属メッキの共析メッキ層
16金属メッキ層
17実装側基板の電極と密着性を確保する金属メッキ層
21半導体素子
22電極
23Au突起電極
24ガラス基板
25電極パッド
31半導体素子
32Al電極
33絶縁膜
34Ti、W、Au薄膜層
35感光性レジスト
36Au突起電極
41半導体素子
42Al電極
43絶縁膜
44Zn薄膜
45Ni突起電極
46Au薄膜
Claims (6)
- 電極の周囲に絶縁膜が形成された半導体素子の電極上に金属メッキ法により形成される突起電極において、該突起電極が
(a)該電極上の第1の該金属メッキ層からなり、
(b)さらに該金属メッキ上に弾性のあるボールに金属を被覆した導電性ボールと該金属メッキの共存する第2の層からなり、
(c)さらに該導電性ボールと金属メッキの共存する層上に該金属メッキの第3の層からなり、
(d)さらに接続する基板の電極部分と密着性の良い金属メッキが該金属メッキ上に第4の層からなる
ことを特徴とする半導体素子の突起電極構造。 - 該突起電極の該メッキ金属中に該導電性ボールと該メッキ金属の共存する層が少なくとも該導電性ボールの直径よりも厚く形成され、さらに突起電極の膜厚バラツキ量よりも厚く形成されることを特徴とする請求項1記載の半導体素子の突起電極構造。
- 該導電性ボールが無電解メッキ法によりNi、Au、Cuなどの金属が被覆された樹脂からなることを特徴とする請求項1および請求項2記載の半導体素子の突起電極構造。
- 該突起電極の金属メッキが無電解メッキ法により形成されたNiからなり、さらに該Niメッキ上に無電解メッキ法で形成されたAuの薄膜メッキが積層されることを特徴とする請求項1、請求項2および請求項3記載の半導体素子の突起電極構造。
- 電極の周囲に絶縁膜が形成された半導体素子の電極上に金属メッキ法により形成される突起電極の形成方法において、該電極上に
(a)第1の該金属メッキを積層する工程、
(b)第1の該金属メッキ上に該導電性ボールを分散し該金属メッキと該導電性ボールを共析させて該導電性ボールと該金属メッキが共存する第2の層を形成する工程、
(c)第2の該導電性ボールと該金属メッキが共存する層上に該金属メッキの第3の層を積層する工程、
(d)接続する基板の電極部分と密着性の良い金属を第3の該金属メッキ上に第4の層として形成する工程
を特徴とする半導体素子の突起電極形成方法。 - 該金属メッキが無電解メッキ法により形成されたことを特徴とする請求項5記載の半導体素子の突起電極形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07400699A JP3570280B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体素子の突起電極構造およびその形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07400699A JP3570280B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体素子の突起電極構造およびその形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269259A JP2000269259A (ja) | 2000-09-29 |
JP3570280B2 true JP3570280B2 (ja) | 2004-09-29 |
Family
ID=13534571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07400699A Expired - Fee Related JP3570280B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体素子の突起電極構造およびその形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3570280B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3679001B2 (ja) * | 2000-12-22 | 2005-08-03 | シャープ株式会社 | 半導体装置およびその製造方法 |
KR20030094692A (ko) * | 2002-06-07 | 2003-12-18 | 삼성테크윈 주식회사 | 무전해 솔더범프 형성방법 |
US7662708B2 (en) * | 2005-07-27 | 2010-02-16 | Palo Alto Research Center Incorporated | Self-assembled interconnection particles |
-
1999
- 1999-03-18 JP JP07400699A patent/JP3570280B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000269259A (ja) | 2000-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6028011A (en) | Method of forming electric pad of semiconductor device and method of forming solder bump | |
KR100371567B1 (ko) | Ag 선도금을 이용한 반도체 패키지용 리드프레임 | |
US7180006B2 (en) | Tape substrate and method for fabricating the same | |
US9040832B2 (en) | Wiring substrate and method of manufacturing the same | |
US5597470A (en) | Method for making a flexible lead for a microelectronic device | |
JP3760075B2 (ja) | 半導体パッケージ用リードフレーム | |
JP2008047655A (ja) | 配線基板およびその製造方法 | |
JP2001093928A (ja) | 半導体装置及びその製造方法 | |
JP6009300B2 (ja) | 配線基板及びその製造方法 | |
TW200905014A (en) | Method for production of metal-coated polyimide resin substrate having excellent thermal aging resistance property | |
TW201019445A (en) | Lead frame board, method of forming the same, and semiconductor device | |
JP2003338516A (ja) | 半導体装置およびその製造方法 | |
JP2009530815A (ja) | GaAs集積回路装置およびその取付け方法 | |
JP3758610B2 (ja) | 電子部品実装用フィルムキャリアテープ | |
JP3570280B2 (ja) | 半導体素子の突起電極構造およびその形成方法 | |
JPH04133330A (ja) | 半導体装置およびその接続方法 | |
JPH08264541A (ja) | 半導体装置 | |
JP2000012605A (ja) | 半導体チップの電極部の形成方法 | |
JPH04144190A (ja) | 配線基板およびその製造方法 | |
JP2000299339A (ja) | 半導体装置の製造方法 | |
JP4038985B2 (ja) | 半導体装置用テープキャリア | |
JPH05335314A (ja) | 電極の製造方法 | |
JPH04318935A (ja) | 電極およびその製造方法およびその接続方法 | |
JP2001352005A (ja) | 配線基板および半導体装置 | |
JP3801334B2 (ja) | 半導体素子搭載用基板とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040430 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040614 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |