JPH04318935A - 電極およびその製造方法およびその接続方法 - Google Patents

電極およびその製造方法およびその接続方法

Info

Publication number
JPH04318935A
JPH04318935A JP3085259A JP8525991A JPH04318935A JP H04318935 A JPH04318935 A JP H04318935A JP 3085259 A JP3085259 A JP 3085259A JP 8525991 A JP8525991 A JP 8525991A JP H04318935 A JPH04318935 A JP H04318935A
Authority
JP
Japan
Prior art keywords
electrode
copper
laminated
layer
nickel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3085259A
Other languages
English (en)
Inventor
Yasushi Karasawa
康史 柄沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP3085259A priority Critical patent/JPH04318935A/ja
Publication of JPH04318935A publication Critical patent/JPH04318935A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電子素子を回路基板へ
接続するために用いる突起形状の電極およびその電極の
製造方法および電極の接続方法に関する。
【0002】
【従来の技術】半導体または絶縁体を使った素子を外部
回路に接続する方法は、TAB(テープ・オートメイテ
ッド・ボンディング)に代表される薄膜実装法やパッケ
ージで広く使われているワイヤーボンディング法がある
。中でもTABは、小型軽量実装の流れに乗り利用分野
が拡大している。
【0003】このTABで必要となる半導体素子側への
バンプは、従来乾式めっき法と湿式めっき法とフォトリ
ソグラフィー法を使い製造されていた。そのため製造工
程が長くなり、コストや製造歩留まりに課題があった。 そこでこれらの課題を解決するため、特開昭63−30
5532のように無電解めっき法によりニッケルバンプ
を形成する方法が知られていた。さらに電子情報通信学
会論文誌、Vol.J72−C−II,No.2,pp
.118−126のように、ニッケルめっきバンプへ超
音波を用いてはんだを形成する方法も知られていた。
【0004】
【発明が解決しようとする課題】しかしながら従来の技
術は、ニッケル合金が高硬度で、はんだを厚く積層する
ことが困難なため高荷重でTAB接続したとき、シリコ
ンにひびが入るという課題を有する。
【0005】本発明はこのような課題を解決するもので
その目的は、ニッケル突起電極に低硬度の金属層を挟ん
で、シリコンへひびが入ることを防ぐ電極および製造方
法およびその電極の接続方法を提供するものである。
【0006】
【課題を解決するための手段】本発明の電極は、半導体
、絶縁体または導体もしくはそれらの組合せでつくられ
た電子素子上にアルミニウムの導電層を積層し、該導電
層上に電気的接続を可能とする接続金属層を積層した突
起形状の電極において、前記接続金属層がニッケル合金
と銅を順に積層した構造から成ることを特徴とする。
【0007】また本発明の電極は、接続金属層をニッケ
ル合金と銅と低融点金属を順に積層した構造から成るこ
とを特徴とする。
【0008】また本発明の電極の製造方法は、接続金属
層のニッケル合金は、無電解めっき法により形成するこ
とを特徴とし、銅は、8−キノリノールを含む無電解銅
めっき液に浸漬して形成することを特徴とする。低融点
金属は、無電解めっき法または溶融浸漬法により形成す
ることを特徴とする。
【0009】さらに本発明の電極の接続方法は、上記電
極を用いて回路基板へ接続することを特徴とする。
【0010】本発明の8−キノリノールは、アルミニウ
ムと分子錯体を形成して、耐アルカリ性を高める働きが
ある。そのためこの働きをする材料であれば、本発明に
用いることができる。
【0011】
【作用】本発明の銅は、ニッケル・リンに比べ硬度が低
いので、TAB接続する際シリコンへのダメージを低減
することができる。またニッケルめっき膜に欠陥がある
場合、無電解銅めっき液に8−キノリノールを加えるこ
とにより、アルミニウムが8−キノリノールとキレート
をつくり、強アルカリ性のめっき液へ半導体素子を浸漬
してもアルミニウムの腐食が防げ、銅の積層が可能とな
る。
【0012】
【実施例】本発明の効果を、以下の実施例に基づいて説
明する。
【0013】(実施例1)図1は、本実施例の電極の断
面図である。
【0014】この図のようにシリコン基板1へアルミニ
ウム層2を約1ミクロン蒸着法またはスッパッタ法また
はCVD法を用いて成膜する。次に絶縁膜3をスピンコ
ート法により約1ミクロン成膜し、フォトリソグラフィ
ー法によりアルミニウム層2の露出した100ミクロン
角の電極予定部分を形成した。次に公知のジンケート法
やパラジウム活性化法を用い次の組成のニッケル・リン
無電解めっき液により、アルミニウム層2へニッケル・
リン層4を約10ミクロン積層した。
【0015】 <めっき組成>     硫酸ニッケル・6水和物          
            30g/l    くえん酸
三ナトリウム・2水和物              
10g/l    次亜りん酸ナトリウム・2水和物 
             10g/l    硫酸ア
ンモニウム                    
        66g/l    チオ尿素    
                         
       0.5ppm<めっき条件>     pH                   
                       5 
   温度                    
                    80度(摂
氏)そして次に示す無電解銅めっき液に8−キノリノー
ルを100ppm添加しためっき液でニッケル・リン層
4上に銅層5を約2ミクロン積層し、電極を完成させた
【0016】 <めっき組成>     硫酸銅・5水和物             
                 5g/l    
エチレンジアミン四酢酸二ナトリウム        
    5g/l    ホルムアルデヒド液    
                        5
ml/l    シアン化カリウム         
                   10ppm<
めっき条件>     pH(水酸化ナトリウムによる)      
        12.5    温度       
                         
        60度(摂氏)(実施例2)実施例1
の銅層5まで形成した電極へ、はんだ層を溶融したはん
だ槽へ浸漬することより約10ミクロン積層して電極を
完成させた。
【0017】(実施例3)実施例1の銅層5まで形成し
た電極へ、はんだまたは錫層を公知の無電解めっき法に
より約5ミクロン積層して電極を完成させた。
【0018】(実施例4)実施例1のニッケル・リン層
4まで形成した電極を、8−キノリノールを100pp
m含む水溶液に浸漬した後、実施例1の無電解銅めっき
液を用いて銅層5を約2ミクロンめっきし電極を完成さ
せた。
【0019】(実施例5)実施例4の銅層5まで形成し
た電極へ、はんだ層を溶融したはんだ槽へ浸漬すること
により約10ミクロン積層して電極を完成させた。
【0020】(実施例6)実施例4の銅層5まで形成し
たバンプ電極へ、はんだまたは錫層を公知の無電解めっ
き液により約5ミクロン積層して電極を完成させた。
【0021】(比較例1)実施例1の無電解銅めっき液
の中に8−キノリノールを添加しないで、ニッケル・リ
ン層と銅層を順に積層し、電極を完成させた。
【0022】(比較例2)比較例1の銅層まで形成した
電極へ、はんだ層を溶融したはんだ槽へ浸漬法すること
により約10ミクロン積層して電極を完成させた。
【0023】(比較例3)比較例1の銅層まで形成した
電極へ、はんだまたは錫を公知の無電解めっき液により
約5ミクロン積層して電極を完成させた。
【0024】(比較例4)実施例1のニッケル・リン層
4まで積層して電極を完成させた。
【0025】以上実施例1から6と比較例1から4の電
極は、錫めっきしたテープへTAB接続し、電極とテー
プ間の接続強度とシリコンへのダメージをひび割れの有
無を評価した。表1にその結果を示す。
【0026】
【表1】
【0027】このように実施例1から6は比較例に比べ
、接続強度が高かった。さらに比較例4のように銅層が
ないとシリコンへのひび割れが認められた。
【0028】またこの電極を用いてフリップチップ接続
した結果、実施例の電極は良好な接続状態を達成できた
【0029】尚、本実施例に示したニッケル・リン層や
銅層の膜厚やめっき液の違いや8−キノリノール濃度が
条件以外でも効果に変わりがなかった。またニッケル・
リン以外にニッケル・ほう素、コバルト・リン、ニッケ
ル・コバルト・リン、パラジウム・リンなど無電解めっ
き法で形成できる膜であれば、効果に変わりがない。
【0030】
【発明の効果】本発明によれば、接続金属層にニッケル
・リンと銅またはニッケル・リンと銅と低融点金属を順
に積層した電極を用いることにより、TAB接続しても
ニッケル・リン以下の層にダメージを与えないという効
果を有する。
【0031】また無電解銅めっき液へ8−キノリノール
を添加することにより、アルミニウム層の腐食が防げ、
アルミニウムと突起電極間の接続強度の低下が防止でき
る。さらにこれらの電極を用いて接続した製品は、半導
体デバイスとしての信頼性を満足するという効果を有す
る。
【図面の簡単な説明】
【図1】本発明実施例の電極の断面図。
【符号の説明】
1      シリコン基板 2      アルミニウム層 3      絶縁膜 4      ニッケル・リン層 5      銅層

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】  半導体、絶縁体または導体もしくはそ
    れらの組合せでつくられた電子素子上にアルミニウムの
    導電層を積層し、該導電層上に電気的接続を可能とする
    接続金属層を積層した突起形状の電極において、前記接
    続金属層がニッケル合金と銅を順に積層した構造から成
    ることを特徴とする電極。
  2. 【請求項2】  半導体、絶縁体または導体もしくはそ
    れらの組合せでつくられた電子素子上にアルミニウムの
    導電層を積層し、該導電層上に電気的接続を可能とする
    接続金属層を積層した突起形状の電極において、前記接
    続金属層がニッケル合金と銅と低融点金属を順に積層し
    た構造から成ることを特徴とする電極。
  3. 【請求項3】  請求項1または請求項2記載の電極の
    ニッケル合金を無電解めっき法により形成することを特
    徴とする電極の製造方法。
  4. 【請求項4】  請求項1または請求項2記載の電極の
    銅を8−キノリノールを含む無電解銅めっき液に浸漬し
    て形成することを特徴とする電極の製造方法。
  5. 【請求項5】  請求項1または請求項2記載の電極の
    銅を積層する前に8−キノリノールを含む水溶液に浸漬
    することを特徴とする電極の製造方法。
  6. 【請求項6】  請求項1または請求項2記載の電極の
    低融点金属を無電解めっき法により形成することを特徴
    とする電極の製造方法。
  7. 【請求項7】  請求項1または請求項2記載の電極の
    低融点金属を溶融浸漬法により形成することを特徴とす
    る電極の製造方法。
  8. 【請求項8】  請求項1または請求項2記載の電極を
    用いて回路基板へ接続することを特徴とする電極の接続
    方法。
JP3085259A 1991-04-17 1991-04-17 電極およびその製造方法およびその接続方法 Pending JPH04318935A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3085259A JPH04318935A (ja) 1991-04-17 1991-04-17 電極およびその製造方法およびその接続方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3085259A JPH04318935A (ja) 1991-04-17 1991-04-17 電極およびその製造方法およびその接続方法

Publications (1)

Publication Number Publication Date
JPH04318935A true JPH04318935A (ja) 1992-11-10

Family

ID=13853577

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3085259A Pending JPH04318935A (ja) 1991-04-17 1991-04-17 電極およびその製造方法およびその接続方法

Country Status (1)

Country Link
JP (1) JPH04318935A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392498B1 (ko) * 1999-08-30 2003-07-22 한국과학기술원 무전해도금법을 이용한 전도성 폴리머 플립칩 접속용 범프 형성방법
US7528487B2 (en) 2003-12-05 2009-05-05 Seiko Epson Corporation Semiconductor device having insulating material dispersed with conductive particles which establish electrical connection by penetrating to both copper conductive layer and land of wiring board
JP2018204066A (ja) * 2017-06-02 2018-12-27 公益財団法人福岡県産業・科学技術振興財団 電極形成方法及び半導体素子電極構造

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392498B1 (ko) * 1999-08-30 2003-07-22 한국과학기술원 무전해도금법을 이용한 전도성 폴리머 플립칩 접속용 범프 형성방법
US7528487B2 (en) 2003-12-05 2009-05-05 Seiko Epson Corporation Semiconductor device having insulating material dispersed with conductive particles which establish electrical connection by penetrating to both copper conductive layer and land of wiring board
JP2018204066A (ja) * 2017-06-02 2018-12-27 公益財団法人福岡県産業・科学技術振興財団 電極形成方法及び半導体素子電極構造

Similar Documents

Publication Publication Date Title
US5583073A (en) Method for producing electroless barrier layer and solder bump on chip
US4935312A (en) Film carrier having tin and indium plated layers
KR910006949B1 (ko) 범프 및 그 형성방법
US3729820A (en) Method for manufacturing a package of a semiconductor element
KR20010083160A (ko) 전기 접속용 도전 패드를 형성하기 위한 방법 및 형성된도전 패드
US6686660B2 (en) Semiconductor device
JP3345529B2 (ja) ワイヤボンディング用端子とその製造方法並びにそのワイヤボンディング端子を用いた半導体搭載用基板の製造方法
KR100362866B1 (ko) 반도체장치의 제조방법
USH498H (en) Electronic component including soldered electrical leads
JP2004047510A (ja) 電極構造体およびその形成方法
JPH04318935A (ja) 電極およびその製造方法およびその接続方法
JP3274381B2 (ja) 半導体装置の突起電極形成方法
JP2000038682A (ja) ニッケルめっき方法及び半導体装置
KR100619345B1 (ko) 반도체 패키지용 인쇄회로기판의 도금층 형성방법 및이로부터 제조된 인쇄회로기판
JP3679001B2 (ja) 半導体装置およびその製造方法
JPH04144190A (ja) 配線基板およびその製造方法
JP3244102B2 (ja) Icパッケージ
JP4038985B2 (ja) 半導体装置用テープキャリア
JPH05335315A (ja) 電極の製造方法
JP3570280B2 (ja) 半導体素子の突起電極構造およびその形成方法
JP3453054B2 (ja) 半導体素子の電極構造および電極形成方法
JPH05335314A (ja) 電極の製造方法
JPH02296336A (ja) 半導体回路バンプの製造方法
JP3801334B2 (ja) 半導体素子搭載用基板とその製造方法
JPH0582524A (ja) 電極の製造方法およびその接続方法