JP2991994B2 - 半導体回路システム，半導体集積回路の検査方法及びその検査系列の生成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相異なるしきい値
を有するＭＯＳトランジスタを搭載した半導体集積回路
を含むＭＴ−ＣＭＯＳ半導体回路システム，半導体集積
回路の検査方法及びその検査系列の生成方法に関する。

【０００２】

【従来の技術】近年、半導体装置の小型化や高集積化の
ために、半導体集積回路の低電力化が要請されている。
この低電力化のためには、電源電圧の低減が効果的な手
段である。しかしながら、電源電圧を下げるとトランジ
スタの動作速度が遅くなるという問題がある。そこで、
ＣＭＯＳ半導体装置で構成される半導体集積回路の１つ
として、搭載されるＭＯＳトランジスタを低しきい値電
圧を有するＭＯＳトランジスタ（低しきい値ＭＯＳトラ
ンジスタ）と、高いしきい値電圧を有するＭＯＳトラン
ジスタ（高しきい値ＭＯＳトランジスタ）とを配置した
ＭＴ−ＣＭＯＳ（マルチスレッシュホルド（Multi-Thre
shold ）ＣＭＯＳ）半導体集積回路が提案されている。

【０００３】従来提案されているＭＴ−ＣＭＯＳ半導体
集積回路の例として、例えば電子情報通信学会：信学技
報 ICD93-107 (1993-10)に示される技術がある。以下、
図１３を参照しながら、従来のＭＴ−ＣＭＯＳ半導体集
積回路について説明する。

【０００４】図１３は、このＭＴ−ＣＭＯＳ半導体集積
回路の構成を概略的にかつ一部を抜き出して示す電気回
路図である。同図に示すように、作動用電圧ＶDDを供給
する電源端子１００と、接地電位ＶGNを供給する接地端
子１０１との間には、多数の低しきい値トランジスタ
（以下、ＬＶth−Ｔr と略記する）が配置された論理ゲ
ート９９が介設されている。そして、電源端子１００と
論理ゲート９９との間にはｐチャネル高しきい値トラン
ジスタ９１（以下、ＨＶth−Ｔr と略記する）が、論理
ゲート９９と接地端子１０１との間にはｎチャネルＨＶ
th−Ｔr ９２がそれぞれ介設されている。すなわち、論
理ゲート９９内の各トランジスタ９３〜９６は低しきい
値を有しているので、動作速度が速く高速演算が可能で
ある。反面、リーク電流が大きいので、無駄な消費電力
が増大する虞れがある。そこで、論理ゲート９９と電源
端子１００，接地端子１０１との間にＨＶth−Ｔr ９
１，９２を介設している。

【０００５】以下、同図の回路における動作を具体的に
説明する。論理ゲート９９とｐチャネルＨＶth−Ｔr ９
１との間のノード９７の電位は仮想電源電位ＶDDＶであ
り、論理ゲート９９とｎチャネルＨＶth−Ｔr ９２との
間のノード９８の電位は、仮想接地電位ＶGNＶである。
論理ゲート９９の動作時にはＨＶth−Ｔr ９１，９２を
ＯＮとすることで、仮想電源端子となるノード９７と、
仮想接地端子となるノード９８とに電荷が供給され、Ｌ
Ｖth−Ｔr ９３〜９６で構成された論理ゲート９９は、
高速に動作するようになる。逆に、スタンバイ時にはＨ
Ｖth−Ｔr ９１をＯＦＦとすることで電源端子１００か
ら論理ゲート９９への電圧の供給が断たれるとともに、
ＨＶth−Ｔr ９２がＯＦＦとなることで論理ゲート９９
から接地端子１０１へのリーク電流は抑制される。した
がって、電源端子１００から接地端子１０１へのリーク
は非常に小さく押えられる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＭＴ−ＣＭＯＳ半導体集積回路においては、各トランジ
スタの故障が生じた場合には、以下のような不具合が生
じる虞れがあった。例えば、ＨＶth−Ｔr ９１，９２が
故障のためにＯＦＦ状態にならない場合を想定する。そ
の場合、論理ゲート９９の作動指令があるときには、Ｈ
Ｖth−Ｔr ９１，９２はＯＮ状態であるので、論理ゲー
ト９９は正常に動作する。一方、論理ゲート９９のスタ
ンバイ指令があるときには、ＨＶth−Ｔr ９１，９２が
ＯＮのままである。すなわち、ＨＶth−Ｔr ９１，９２
が故障のためにＯＦＦにならない場合でも、論理ゲート
９９内の各素子は正しく動作するので、論理ゲート９９
の動作に悪影響を及ぼすことはない。ところが、スタン
バイ時にＨＶth−Ｔr ９１，９２がＯＦＦにならない
と、論理ゲート９９を介して電源端子１００から接地端
子１０１に流れるリーク電流が増大する。このように、
スタンバイ時におけるリーク電流が増大するのでは、Ｈ
Ｖth−Ｔr を設けた意味がなくなり、高速動作が可能で
消費電力が小さいというＭＴ−ＣＭＯＳ半導体集積回路
の有利性が発揮できないことになる。

【０００７】しかるに、従来のＭＴ−ＣＭＯＳ半導体集
積回路においては、このようなＨＶth−Ｔr ９１，９２
がスタンバイ指令に応じてＯＦＦにならない故障を検知
することができないので、リークオフ電流の増大を有効
に防止することができなかった。

【０００８】以上のような問題は、ＨＶth−Ｔr の動作
だけでなく、電源端子−論理ゲート間の配線，素子等の
部材と、論理ゲート−接地端子間の配線，素子等の部材
との間でショートを生じている場合にも同様に生じる。

【０００９】本発明の第１の目的は、従来のＭＴ−ＣＭ
ＯＳ半導体集積回路においては、ＭＴ−ＣＭＯＳ半導体
集積回路の論理回路内の故障と、論理回路外の故障つま
りＨＶth−Ｔr の動作不良や配線のショートによる故障
とを区別して検出しうる手段がなかったために上述のよ
うな問題が内在していた点に着目し、論理回路内の故障
と論理回路外の故障とを区別して検出する手段を講ずる
ことにより、高速動作が可能で消費電力が小さいという
機能を確実に発揮しうるＭＴ−ＣＭＯＳ半導体集積回路
を含む半導体回路システム及び半導体集積回路の検査方
法を提供することにある。

【００１０】また、現在の信号線の論理的な故障を検査
する系列を自動的に生成するシステムは、通常のＣＭＯ
Ｓ半導体集積回路中の論理ゲートの出力信号線または入
力信号線だけの故障を対象としている。したがって、現
在の検査系列の生成システムを使用して論理回路の正常
・非正常を検査しようとしても、ＨＶth−Ｔr が動作す
べき状態と動作すべきでない状態とを区別することがで
きないので、現在の検査系列の生成システムをそのまま
使用しても論理回路内の検査系列を自動的に生成するこ
とができない。

【００１１】本発明の第２の目的は、現在使用されてい
るＣＭＯＳ半導体集積回路の検査の方式を利用しなが
ら、論理回路内の検査系列を自動的に生成しうるＭＴ−
ＣＭＯＳ半導体集積回路の検査系列生成方法を提供する
ことにある。

【００１２】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の講じた手段は、検査信号の種類に応
じてＨＶth−Ｔr のオン・オフを制御する機能を設ける
ことにある。具体的には、請求項１〜８に記載されてい
る半導体回路システムに関する手段と、請求項請求項９
〜１１に記載される半導体集積回路の検査方法に関する
手段とを講じている。

【００１３】請求項１に係る半導体回路システムは、半
導体集積回路の内部又は外部に、上記半導体集積回路の
正常・非正常を検査するよう指令する検査指令手段を有
する半導体回路システムであって、上記半導体集積回路
は、高電位側電圧を供給するための第１の端子と、低電
位側電圧を供給するための第２の端子と、上記第１の端
子と上記第２の端子との間に介設され、複数の低しきい
値トランジスタを配置して構成された少なくとも１つの
論理回路と、上記第１の端子及び上記第２の端子のうち
少なくともいずれか一方と上記論理回路との間に介設さ
れ、オン・オフの切換わりにより上記論理回路を動作状
態とスタンバイ状態とに切換えるための高しきい値トラ
ンジスタと、上記第１の端子，第２の端子，論理回路及
び高しきい値トランジスタ間を接続する論理回路外配線
と、上記検査指令手段からの検査指令を受けたときに、
検査指令の種類に応じて上記高しきい値トランジスタの
オン・オフを制御する状態制御部とを備えている。

【００１４】これにより、ＭＴ−ＣＭＯＳ半導体回路シ
ステム内における高しきい値トランジスタがオン・オフ
したときの電流や論理回路の動作状態を調べることが可
能となり、論理回路内の故障と、論理回路外の故障つま
り論理回路外配線のショートや高しきい値トランジスタ
の動作不良による故障とを区別して検査することが可能
になる。

【００１５】請求項２に係る半導体回路システムは、請
求項１において、上記状態制御部により、上記検査指令
手段から上記論理回路外配線及び上記高しきい値トラン
ジスタの検査指令を受けたときには、上記高しきい値ト
ランジスタをオフ状態にするように制御するようにした
ものである。

【００１６】これにより、上記論理回路外配線及び高し
きい値トランジスタの検査時に、上記第１の端子と上記
第２の端子間のパスにおける電流を調べると、論理回路
外配線のショートや高しきい値トランジスタの動作不良
によって無駄な電力が消費されていないかどうかの判断
が可能となる。したがって、無駄な電力が消費されてい
る半導体集積回路を除外することで、低しきい値トラン
ジスタで構成される論理回路内の動作の高速性を確保し
ながら、オフ状態におけるリーク電流が大きいという低
しきい値トランジスタの欠点を確実にカバーすることが
できる。すなわち、低しきい値トランジスタと高しきい
値トランジスタとを配設したＭＴ−ＣＭＯＳ半導体集積
回路の機能を確保することができる。

【００１７】請求項３に係る半導体回路システムは、請
求項２において、上記論理回路を複数個設け、上記第１
の端子及び第２の端子を上記すべての論理回路に対して
共通化しておき、上記状態制御部により上記すべての論
理回路に接続される上記高しきい値トランジスタをオフ
状態にするように制御するものである。

【００１８】請求項４に係る半導体回路システムは、請
求項２において、上記論理回路を複数個設け、上記第１
の端子及び第２の端子を上記すべての論理回路のうちの
１つ又は複数の論理回路ごとに共通化しておき、上記状
態制御部により、上記検査指令手段から上記論理回路外
配線及び上記高しきい値トランジスタの検査指令を受け
たときには、上記共通の第１の端子−第２の端子間の論
理回路に接続される上記高しきい値トランジスタをオフ
状態にするように制御するものである。

【００１９】請求項３又は４により、第１及び第２の端
子と論理回路との配置関係が電圧の種類や論理回路の種
類等によって変化する場合にも、上記請求項１の作用が
確実に得られることになる。

【００２０】請求項５に係る半導体回路システムは、請
求項１において、上記高しきい値トランジスタを、上記
第１の端子と上記論理回路の間及び上記第２の端子と上
記論理回路との間にそれぞれ介設したものである。

【００２１】これにより、検査時には高電位側電圧と低
電位側電圧との双方から論理回路が切断されているかど
うかを調べることが可能となる。したがって、無駄な消
費電力の発生をより確実に回避することができる。

【００２２】請求項６に係る半導体回路システムは、請
求項２，３，４又は５において、上記第１の端子−第２
の端子間に流れる電流を検知するための電流検知手段
と、上記電流検知手段の検出値について合否判定のため
の設定値を予め記憶しておく記憶手段と、上記電流検知
手段及び上記記憶手段に接続され、上記検査時に、上記
電流検知手段の検出値が上記設定値以上のときには不合
格と判定する一方、上記電流検知手段の検出値が上記設
定値未満のときには合格と判定する判定手段と、該判定
手段の判定結果を表示する表示手段とをさらに備えてい
る。

【００２３】これにより、ＭＴ−ＣＭＯＳ型半導体集積
回路中の高しきい値トランジスタの動作不良や又は論理
回路外配線のショートを容易かつ迅速に検出できる検査
装置が得られる。

【００２４】請求項７に係る半導体回路システムは、請
求項１において、上記状態制御部により、上記検査指令
手段から上記論理回路内の検査指令を受けたときには、
上記論理回路のうち検査対象となっている論理回路に接
続される上記高しきい値トランジスタをオン状態にする
ようにしたものである。

【００２５】これにより、高しきい値トランジスタをオ
ン状態にした状態で、論理回路の動作が適正か否かを検
査することが可能になる。

【００２６】請求項８に係る半導体回路システムは、請
求項７において、上記論理回路に検査信号を入力する手
段と、上記検査信号に対して上記論理回路が正常な場合
に出力される論理値の期待値を予め記憶する期待値記憶
手段と、上記期待値記憶手段に接続され、上記論理回路
からの出力信号の論理値と上記期待値とを比較して、上
記検査時に、上記出力信号の論理値と上記期待値とが一
致するときには合格と判定する一方、上記出力信号の論
理値と上記期待値とが一致しないときには不合格と判定
する判定手段と、該判定手段の判定結果を表示する表示
手段とをさらに備えている。

【００２７】これにより、ＭＴ−ＣＭＯＳ型半導体集積
回路中の論理回路内の動作不良を容易かつ迅速に検査で
きる検査装置が得られる。

【００２８】請求項９に係る半導体集積回路の検査方法
は、高電位側電圧を供給するための第１の端子と、低電
位側電圧を供給するための第２の端子と、上記第１の端
子と第２の端子との間に介設され、複数の低しきい値ト
ランジスタを配置して構成された少なくとも１つの論理
回路と、上記第１の端子及び上記第２の端子のうち少な
くともいずれか一方と上記論理回路との間に介設され、
オン・オフの切換わりにより上記論理回路を動作状態と
スタンバイ状態とに切換えるための高しきい値トランジ
スタと、上記第１の端子，第２の端子，論理回路及び高
しきい値トランジスタ間を接続する論理回路外配線とを
備えた半導体集積回路の検査方法であって、上記高しき
い値トランジスタをオフ状態にする第１のステップと、
上記第１の端子−第２の端子間に流れる電流を検出する
第２のステップと、上記電流の検出値が設定値以上のと
きには不合格と判定する一方、上記電流の検出値が設定
値未満のときには合格と判定する第３のステップとを備
えている。

【００２９】この方法により、ＭＴ−ＣＭＯＳ半導体集
積回路内の論理回路のスタンバイ時に、高しきい値トラ
ンジスタの動作不良又は論理回路外配線のショートによ
って無駄な電流が生じる半導体集積回路を確実に不合格
として排除することができる。すなわち、特性の良好な
ＭＴ−ＣＭＯＳ半導体集積回路のみを選別することがで
きる。

【００３０】請求項１０に係る半導体集積回路の検査方
法は、請求項９において、上記論理回路を複数個設け、
上記第１の端子及び第２の端子を上記すべての論理回路
に対して共通化しておき、上記第２のステップでは、上
記すべての論理回路に接続される上記高しきい値トラン
ジスタをオフ状態にする方法である。

【００３１】請求項１１に係る半導体集積回路の検査方
法は、請求項９において、上記論理回路を複数個設け、
上記第１の端子及び第２の端子を、上記すべての論理回
路のうちの１つ又は複数の論理回路ごとに共通化してお
き、上記第２のステップでは、上記共通の第１の端子−
第２の端子間の論理回路に接続される上記高しきい値ト
ランジスタをオフ状態にする方法である。

【００３２】請求項１０又は１１の方法により、ＭＴ−
ＣＭＯＳ半導体集積回路において、第１及び第２の端子
と論理回路との配置関係が電圧の種類や論理回路の種類
等によって変化する場合にも、故障のある半導体集積回
路を確実に検出して排除することが可能となる。

【００３３】また、上記第２の目的を達成するために、
本発明の講じた手段は、従来の検査系列に加えて電源電
圧を供給する配線の状態に関する記述を追加することに
ある。具体的には、請求項１２〜１４に記載される半導
体集積回路の検査系列の生成方法に関する手段を講じて
いる。

【００３４】請求項１２に係る半導体集積回路の検査系
列の生成方法は、高電位側電圧を供給するための第１の
端子と、低電位側電圧を供給するための第２の端子と、
上記第１の端子と第２の端子との間に介設され、複数の
低しきい値トランジスタを含む多数の素子を配置して構
成された少なくとも１つの論理回路と、上記第１の端子
及び上記第２の端子のうち少なくともいずれか一方と上
記論理回路との間に介設され、オン・オフの切換わりに
より上記論理回路を動作状態とスタンバイ状態とに切換
えるための高しきい値トランジスタと、上記第１の端
子，第２の端子，論理回路及び高しきい値トランジスタ
間を接続する論理回路外配線と、上記高しきい値トラン
ジスタのオン・オフを制御する制御信号を出力する状態
制御部とを有する半導体集積回路の検査系列を生成する
方法であって、上記少なくとも１つの論理回路のうち検
査対象となっている論理回路内の上記各素子間の接続状
態に関する部分回路記述を作成する第１のステップと、
上記第１のステップで作成された部分回路記述に基づ
き、上記検査対象となっている論理回路内における動作
の適正状態を判定するための入出力関係の記述からなる
検査系列を作成する第２のステップと、上記検査系列
に、上記状態制御部から出力される制御信号が、上記検
査対象となっている論理回路に接続される上記高しきい
値トランジスタをオン状態にするモードとなるような新
たな系列を作成して上記第２のステップで作成した検査
系列に付加する第３のステップとを備えている。

【００３５】この方法により、従来のＣＭＯＳ半導体集
積回路の検査の方式で生成される検査系列に新たな系列
を追加するだけで、ＭＴ−ＣＭＯＳ半導体集積回路内の
論理回路の動作をチェックするための検査に使用できる
検査系列を生成することが可能となる。

【００３６】請求項１３に係る半導体集積回路の検査系
列の生成方法は、請求項１２において、上記高しきい値
トランジスタが上記第１の端子及び上記第２の端子のう
ち少なくともいずれか一方と上記論理回路との間に複数
個互いに並列に介設されており、上記並列に接続された
複数の高しきい値トランジスタのうち一部が検査専用の
高しきい値トランジスタとして構成されている場合に
は、上記第３のステップでは、上記状態制御部から出力
される制御信号が、上記並列に接続された複数の高しき
い値トランジスタのうち検査専用の高しきい値トランジ
スタのみをオン状態にするモードとなるような新たな系
列を作成する方法である。

【００３７】請求項１４に係る半導体集積回路の検査系
列の生成方法は、請求項１２において、上記検査対象と
なっている論理回路に接続される上記高しきい値トラン
ジスタは、上記論理回路の検査時に外部から入力される
制御信号に応じてオン状態になるように構成されてお
り、上記第３のステップでは、上記外部から入力される
制御信号が、上記検査対象となっている論理回路を動作
可能状態にするモードとなるような新たな系列を作成し
て、上記第２のステップで作成された検査系列に付加す
る方法である。

【００３８】この方法により、外部から入力される制御
信号によって直接制御される構成を有するＭＴ−ＣＭＯ
Ｓ半導体集積回路についても、論理回路の動作をチェッ
クするための検査系列を生成することができる。

【００３９】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態について説明
する。図１は、第１の実施形態におけるＭＴ−ＣＭＯＳ
半導体回路システムの電気回路図である。

【００４０】図１に示す半導体集積回路８には、ＭＴ−
ＣＭＯＳ半導体装置で構成された複数の論理ブロック７
ａ〜７ｘが配設されている。この論理ブロック７ａ〜７
ｘ内には、作動用電位ＶDDを供給するための電源端子１
０と接地電位ＶGNを供給するための接地端子１１と間
に、低しきい値トランジスタ（ＬＶth−Ｔr ）を多数配
置して構成される論理回路５ａ〜５ｘが介設されてい
る。そして、各論理回路５ａ〜５ｘと電源端子１０との
間にはｐチャネル型高しきい値トランジスタであるｐＨ
Ｖth−Ｔr １ａ〜１ｘが、各論理回路５ａ〜５ｘと接地
端子１１との間にはｎチャネル型高しきい値トランジス
タであるｎＨＶth−Ｔr ２ａ〜２ｘがそれぞれ介設され
ている。各ｐＨＶth−Ｔr １ａ〜１ｘと各論理回路５ａ
〜５ｘとの間の第１ノード３ａ〜３ｘの電位は仮想電源
電位ＶDDＶであり、各ｎＨＶth−Ｔr２ａ〜２ｘと各論
理回路５ａ〜５ｘとの間の第２ノード４ａ〜４ｘの電位
は仮想接地電位ＶGNＶである。また、半導体集積回路８
には、論理回路５ａ〜５ｘ外の部材つまり各ＨＶth−Ｔ
r や配線を検査するための検査信号Ｓdtを受けると、検
査の対象とする論理ブロック７ａ〜７ｘ内の各論理回路
５ａ〜５ｘを電源端子１０及び接地端子１１から切断し
てスタンバイ状態にするテスト制御部６ａを内蔵する状
態制御部６が設けられている。なお、この状態制御部６
内には、半導体集積回路８の内部から入力される通常制
御信号に応じて論理ブロック７ａ内のＬＶth−Ｔr の動
作を制御する通常制御部６ｂが配設されている。すなわ
ち、本実施形態では、各論理ブロック７ａ〜７ｘに対し
て共通の電源端子１０と接地端子１１とが設けられてお
り、状態制御部６内のテスト制御部６ａにより、検査時
には各論理ブロック７ａ〜７ｘ内のすべてのｐＨＶth−
Ｔr １ａ〜１ｘ，及びｎＨＶth−Ｔr ２ａ〜２ｘを同時
にオフ状態にするよう制御する構成となっている。な
お、通常制御部６ｂにより、通常制御信号に応じて、各
論理ブロック７ａ〜７ｘの作動時には各ＨＶth−Ｔｒが
オンになり、スタンバイ時には各ＨＶth−Ｔｒがオフに
なるように制御される。

【００４１】以上のように構成された半導体集積回路８
の検査方法について、図２及び図３を参照しながら説明
する。

【００４２】図２は、本発明の各実施形態で使用する半
導体集積回路の検査装置であるテスター１３の構成を概
略的に示すブロック図である。同図に示すように、テス
ター１３は、上記半導体集積回路８の一部の両端に接触
させるためのプローブ１４ａ，１４ｂと、各プローブ１
４ａ，１４ｂに接続される電流計１５と、予め設定値が
記憶されている記憶装置１６と、合否を判定するための
判定回路１７と、判定回路１７の合否に関する信号を受
けて合否を表示するための表示装置１８とを備えてい
る。そして、半導体集積回路８の検査時には、各プロー
ブ１４ａ，１４ｂを端子１０と端子１１との間のいずれ
かの部位に当てることにより、各ＨＶth−Ｔr の故障等
を検査できるように構成されている。

【００４３】図３は本実施形態に係る検査の手順を示す
フローチャートである。まず、ステップＳＴ１１におい
て、検査信号ＳdtがＯＮになると、テスト制御部６ａに
より、各論理ブロック７ａ〜７ｘ内のｐＨＶth−Ｔr １
ａ〜１ｘ及びｎＨＶth−Ｔr２ａ〜２ｘがオフ状態にな
るように制御される。つまり、各ｐＨＶth−Ｔr １ａ〜
１ｘ及びｎＨＶth−Ｔr ２ａ〜２ｘが正常にオフ状態に
なっていれば、各論理回路５ａ〜５ｘは電源端子１０及
び接地端子１１から切断されたスタンバイ状態になって
いるはずである。

【００４４】次に、ステップＳＴ１２において、パス内
の電流の測定を行なう。これは、電源端子１０側で行な
っても接地端子１１側で行なってもよい。

【００４５】次に、ステップＳＴ１３において、検査信
号ＳdtがＯＦＦ状態の時における電流（リーク電流値）
の検出値Ｉdtが予め決められている設定値Ｉs よりも小
さいか否かを判別し、Ｉdt＜Ｉs であれば合格と判定
し、Ｉdt≧Ｉs であれば不合格と判定する。ただし、設
定値Ｉs は、具体的には以下のように設定されている。

【００４６】すなわち、正常時に流れる電流をＩとした
ときに、設定値Ｉs を Ｉs ＝Ｉ＋Ｋ1 （ただし、Ｋ1 は製造工程における特性のばらつきを見
込んだ定数）と設定しておく。そして、この設定値Ｉs
を予め記憶装置１６内に記憶しておく。

【００４７】上述のように、本実施形態によれば、ＭＴ
−ＣＭＯＳ半導体集積回路中の論理ブロックが検査時に
スタンバイ状態へ移行したかどうかの判定、つまりＭＴ
−ＣＭＯＳ半導体集積回路の高しきい値トランジスタの
動作不良や配線のショート等」に起因する不良品を有効
に検出することができる。ただし、この検査によって検
出される配線のショートは、論理回路７ａ〜７ｘの外の
配線のショートをいい、たとえば同じ論理回路（たとえ
ば７ａ）に接続されているｐＨＶth−Ｔr （たとえば１
ａ）のソース側端子とｎＨＶ−Ｔｒ（たとえば２ａ）の
ソース側端子との間のショートや、ＨＶth−Ｔｒがいず
れか一方のみに配設されている場合における各ＨＶth−
Ｔr 内のソース・ドレイン間のショートである。

【００４８】そして、このような製造工程における不良
品を排除することで、特性の良好なＭＴ−ＣＭＯＳ半導
体集積回路のみを選別して市場に供することができる。

【００４９】なお、本実施形態では、ＭＴ−ＣＭＯＳ半
導体装置で構成された論理ブロックを複数個含むＭＴ−
ＣＭＯＳ半導体集積回路について説明したが、ＭＴ−Ｃ
ＭＯＳ半導体装置で構成された論理ブロックを単に１つ
だけ含むＭＴ−ＣＭＯＳ半導体集積回路についても同様
に適用できることはいうまでもない。

【００５０】また、本実施形態では、状態制御部６を各
論理ブロック７ａ〜７ｘの外部に設けたが、各論理ブロ
ック７ａ〜７ｘ内にそれぞれ状態制御部を設けてもよ
い。

【００５１】また、本実施形態では状態制御部６のテス
ト制御部６ａへの入力である検査信号Ｓdtを半導体集積
回路８の外部から直接供給するように構成したが、各論
理ブロック７ａ〜７ｘの内部で生成するように構成して
も、同様の効果が得られる。さらに、本実施形態では通
常制御信号を半導体集積回路８の内部で生成するように
しているが、通常制御信号を半導体集積回路８の外部つ
まり半導体チップの外部から入力するようにしてもよ
い。

【００５２】（第２の実施形態）次に、第２の実施形態
について、図４及び図５を参照しながら説明する。図４
は第２の実施形態に係るＭＴ−ＣＭＯＳ半導体集積回路
２１の構成を概略的に示す電気回路図であり、図５は半
導体集積回路の検査の手順を示すフローチャートであ
る。

【００５３】図４に示す半導体集積回路２１は、ＭＴ−
ＣＭＯＳ半導体装置で構成された複数の論理ブロック７
ａ〜７ｘと、検査時に複数の検査信号Ｓdt1 〜Ｓdti を
受けて、論理ブロック７ａ〜７ｘの中で検査の対象とす
る１つ又は複数の論理ブロック（以下、論理ブロック部
分集合という）内のｐＨＶth−Ｔｒ及びｎＨＶth−Ｔｒ
をオフ状態にするよう制御する状態制御部２２を備えて
いる。ただし、状態制御部２２内には、検査信号Ｓdt1
〜Ｓdti を受けるデコーダ２２ａと、通常制御信号を受
けるデコーダ２２ｂと、各デコーダ２２ａ，２２ｂの出
力を選択するためのセレクタ２２ｃとが内蔵されてい
て、このデコーダ２２ａにより、各検査信号Ｓdt1 〜Ｓ
dti の組合せに応じて論理ブロック７ａ〜７ｘの中で検
査の対象とする論理ブロック部分集合内のｐＨＶth−Ｔ
ｒ及びｎＨＶth−Ｔｒをオフ状態にする信号を出力する
ように構成されている。そして、セレクタ２２ｃによ
り、検査モードか通常制御モードかを示すモード切り換
え信号に応じて、検査信号又は通常制御信号のいずれか
を選択して出力するように構成されている。

【００５４】また、各論理ブロック７ａ〜７ｘごとに、
電源端子１０ａ〜１０ｘと、接地端子１１ａ〜１１ｘと
を備えている。ただし、各論理ブロック７ａ〜７ｘ内の
構成は上述の第１の実施形態と同じである。

【００５５】次に、検査装置の構成は、基本的には上記
第１の実施形態における図２に示す構成と同じである。
ただし、外部ピンなどに上記図２に示す２つのプローブ
１４ａ，１４ｂを接触させて電流値を検出する。そし
て、設定値Ｉs は Ｉs ＝Ｉ＋Ｋk （ただし、Ｋk は各論理ブロックにおける製造工程にお
ける特性のばらつきを考慮した定数）と設定されてい
る。また、各接地端子１１ａ〜１１ｘの電位はいずれも
０であるとしている。

【００５６】次に、検査手順について、図５のフローチ
ャートを参照しながら説明する。

【００５７】まず、ステップＳＴ２１において、検査を
行なう論理ブロック部分集合を指定する検査信号の組合
せを状態制御部２２のデコーダ２２ａに入力する。本実
施形態では論理ブロック７ａを指定したものとする。こ
れにより、検査対象となる論理ブロック部分集合７ａ
は、ｐＨＶth−Ｔr １ａ又はｎＨＶth−Ｔr ２ａが正常
に作動すれば、電源端子１０ａ又は接地端子１１ａと接
続を断たれてスタンバイ状態になる。

【００５８】次に、ステップＳＴ２２において、論理ブ
ロック部分集合７ａにおける電流値Ｉdta の測定を行な
う。ただし、電流値の測定を行なう部位は、電源端子１
０ａ側又は接地端子１１ａ側のいずれでもよい。

【００５９】次に、ステップＳＴ２３において、ステッ
プＳＴ２２で検出された電流値Ｉdta が設定値Ｉs より
も小さいか否かを判定する。そして、Ｉdta ＜Ｉs であ
れば合格と判定する一方、Ｉdta ≧Ｉs であれば不合格
と判定する。

【００６０】なお、検査を行う論理部分集合として他の
論理ブロックたとえば論理ブロック７ｘが指定された場
合には、上述と同様の電流値の測定を行い、論理ブロッ
ク部分集合７ｘのｐＨＶth−Ｔr １ｘ又はｎＨＶth−Ｔ
r ２ｘが正常に動作しているか否かを検査する。すなわ
ち、電流値Ｉdtx の測定を行い、検出された電流値Ｉdt
x が設定値Ｉs よりも小さいか否かを判定する。そし
て、Ｉdtx ＜Ｉs であれば合格と判定する一方、Ｉdtx
≧Ｉs であれば不合格と判定する。

【００６１】本実施形態においても、上記第１の実施形
態と同様に、ＭＴ−ＣＭＯＳ半導体集積回路の正常，非
正常の判定を確実に行なうことができる。特に、論理ブ
ロック部分集合ごとに電源電圧が異なるような場合に
も、合否判定を確実に行なうことができる利点がある。

【００６２】なお、本実施形態では、各ＭＴ−ＣＭＯＳ
半導体装置で構成された論理ブロック７ａ〜７ｘに１つ
ずつ電源端子１０と接地端子１１とを設けたが、１つの
論理ブロック例えば７ａに複数の電源端子と接地端子と
を設けてもよく、あるいは同じ論理ブロック部分集合に
属する複数の論理ブロックに共通の電源端子と接地端子
とを設けても、本実施形態と同様の効果が得られる。

【００６３】また、本実施形態では、状態制御部２２を
論理ブロック７ａ〜７ｘの外に構成したが、各論理ブロ
ックの中に構成してもよい。

【００６４】さらに、本実施形態では状態制御部２２の
デコーダ２２ａに検査信号Ｓdt1 〜Ｓdti を半導体集積
回路８の外部から供給するように構成したが、半導体集
積回路８の内部の論理ブロック７ａ〜７ｘ内で生成する
よう構成してもよい。また、本実施形態では通常制御信
号を半導体集積回路８の外部から供給するようにしてい
るが、通常制御信号を半導体集積回路８の外部つまり半
導体チップの内部で生成するようにしてもよい。

【００６５】（第３の実施形態）次に、半導体集積回路
の検査系列の生成方法に関する第３の実施形態について
説明する。図６は、本実施形態に係るＭＴ−ＣＭＯＳ半
導体集積回路４１の構成を示す電気回路図である。

【００６６】図６に示すように、半導体集積回路４１の
構成は、基本的には上述の第１の実施形態における図１
に示す半導体集積回路８の構成と同じである。本実施形
態では、論理回路の検査時に状態制御信号ＭＯＤＥが１
になると、検査対象となる論理ブロック７ａ〜７ｘ内の
論理回路５ａ〜５ｘからなる論理回路群４３全体を電源
端子１０及び接地端子１１と接続するように制御するテ
スト制御部４２ａを内蔵した状態制御部４２を備えてい
る。ここで、本実施形態においては、状態制御信号ＭＯ
ＤＥが１の時に論理回路群４３の作動のＯＮを意味する
ものとする。なお、状態制御部４２内には、通常制御信
号に応じて論理回路群４３の通常の動作を制御する通常
制御部４２ｂが配設されていることは、上記各実施形態
と同様である。

【００６７】図７は、論理回路群４３の構成の例を示す
ブロック回路図である。同図に示すように、入力ピンＡ
〜Ｄと出力ピンＯＵＴとの間には、回路要素として、フ
リップフロップＤＦＦと、２つのＡＮＤ回路と、ＯＲ回
路と、インバータＩＮＶとが配置されている。そして、
各回路要素の識別名や入力ピン名，出力ピン名及び配線
ネット名を図７に示すごとく命名する。

【００６８】また、図８は、状態制御部４２の構成を示
すブロック回路図である。状態制御部４２は、通常制御
信号と状態制御信号ＭＯＤＥとを入力信号として、その
論理和を生成するＯＲ回路により構成されている。そし
て、状態制御部４２から出力されるＨＶth−Ｔr 制御信
号が１のときに各ＨＶth−Ｔr がＯＮになるように制御
される。すなわち、本実施形態では、図６に示すテスト
制御部４２ａの機能と通常制御部４２ｂとの機能がＯＲ
回路に組み込まれている。

【００６９】なお、上述の第１の実施形態におけるテス
ト制御部６ａと通常制御部６ｂ（図１参照）の機能を図
８に示すような構成で１つのＯＲ回路により実現するこ
ともできる。

【００７０】以上のように構成された半導体集積回路の
検査系列の生成方法について、図９のフローチャートに
沿って説明する。

【００７１】ステップＳＴ３１で、検査対象である論理
回路群４３の回路記述として、下記表１に示すネットリ
ストを作成する。

【００７２】

【表１】

【００７３】ここで、ｓａｍｐｌｅ１はこの論理回路の
名前を示し、ｉｎｐｕｔは外部入力ピンＡ，Ｂ，Ｃ，Ｄ
を、ｏｕｔｐｕｔは外部出力ピンＯＵＴを、ｗｉｒｅ宣
言は、ｎｅｔ１〜ｎｅｔ４が各セル間の配線ネットであ
ることを示す。また、ＤＦＦ，ＡＮＤ，ＯＲ，ＩＮＶは
ライブラリに登録されているセル名であり、ｉｏ〜ｉ４
は各セルを識別するためのインスタンス名である。ｎｅ
ｔ１〜ｎｅｔ４は、各セル間の配線ネットを表す。上記
表１において、例えばＡＮＤに関する記述は、「ライブ
ラリに登録されている論理積素子ＡＮＤである素子ｉ１
の入力ピンＡは配線ネットｎｅｔ４に接続され、入力ピ
ンＢは外部入力ピンＤに接続され、出力ピンＹは配線ネ
ットｎｅｔ２にそれぞれ接続されている」ことを示す。

【００７４】このように、従来のＣＭＯＳ半導体装置で
構成される半導体集積回路の回路記述には、各素子間の
信号の伝搬の情報は記述されているが、各素子に供給さ
れる電源に関する記述はない。電源と論理回路との接続
を断つ高しきい値トランジスタが配置されていないの
で、電源の供給が前提となっているからである。本実施
形態においても、検査時には、検査対象である低しきい
値トランジスタのみで構成される論理回路群４３中の各
論理回路５ａ〜５ｘに電源が供給されていると仮定する
と、論理回路群４３は従来のＣＭＯＳの回路と同様にみ
なすことができ、以上のようなネットリストとして記述
することができる。

【００７５】次に、ステップＳＴ３２において、ステッ
プＳＴ３１で作成したネットリストについて、従来のＣ
ＭＯＳ半導体集積回路と同様の手段を用いて検査系列の
生成を行なう。下記表２は、上記表１に示す回路記述を
前提として、従来のＣＭＯＳ半導体集積回路の検査の方
式を利用して生成されたフリップフロップＤＦＦのＱ出
力の０縮退故障を検出するための検査系列を示す。

【００７６】

【表２】

【００７７】ただし、上記表２において、０，１は入力
信号を示し、Ｈは期待値が１であることを示し、Ｘはド
ントケアを示す。

【００７８】次に、ステップＳＴ３３において、ステッ
プＳＴ３２において生成した上記表２に示す検査系列に
状態制御部を制御するための系列を追加する。下記表３
は、上記表２に示す検査系列に状態制御信号ＭＯＤＥに
関する新たな系列を加えた検査系列を示す。

【００７９】

【表３】

【００８０】上記表３において、状態制御信号ＭＯＤＥ
が１のときに各ＨＶth−Ｔr がＯＮになるように制御す
るための信号が出力され、論理回路群４３の検査、この
例ではフリップフロップＤＦＦのＱ出力の縮退故障に関
する検査が行なわれる。

【００８１】このように、従来の方式を利用することで
ＭＴ−ＣＭＯＳ半導体集積回路の検査系列を生成するこ
とができる。

【００８２】図１４は、論理回路群４３の検査に使用さ
れる検査装置の構成を概略的に示すブロック図である。
テスター７０内には、入力系列を記憶するための入力系
列記憶装置７１と、当該入力系列に対応する出力の期待
値を記憶するための期待値記憶装置７２とが備えられて
いる。そして、系列入力装置７３により、上記入力系列
記憶装置７１の記憶内容にしたがった系列（たとえば上
記表３の系列）で信号を、入力側プローブ７６ａを介し
て、半導体集積回路装置の論理回路群４３の外部入力ピ
ンＡ，Ｂ，Ｃ，Ｄ（図６参照）から入力する。さらに、
判定回路７５により、外部出力ピンＯＵＴから出力側プ
ローブ７６ｂを介して出力される出力信号の論理値と期
待値記憶装置７２に記憶されている期待値（論理値）と
を比較して、両者が一致すれば合格と判定し、両者が一
致していなければ不合格と判定する。この判定結果は、
表示装置７５に表示される。

【００８３】なお、本実施形態では、複数のＭＴ−ＣＭ
ＯＳ半導体装置で構成された論理ブロックを含む半導体
集積回路について説明したが、１つのＭＴ−ＣＭＯＳ半
導体装置で構成された論理ブロックを含む半導体集積回
路についても同様に実施可能である。

【００８４】また、本実施形態では、状態制御部を論理
ブロックの外部に設けたが、各論理ブロックの中に構成
しても、同様の効果が得られる。

【００８５】さらに、本実施形態では状態制御部の入力
である状態制御信号を半導体集積回路の外部から供給す
るように構成したが、内部の論理回路で生成するよう構
成しても、検査対象となる論理回路群が動作状態になる
よう設定する系列をステップＳＴ３３で追加することで
同様の効果が得られる。

【００８６】（第４の実施形態）次に、状態制御部が順
序回路で構成され、かつ状態制御部の出力信号が複数あ
る場合に関する第４の実施形態について説明する。図１
０は、本実施形態に係る状態制御部５０の構成を示す論
理回路図である。このような状態制御部５０は、例えば
図４に示すような構成を有するＭＴ−ＣＭＯＳ半導体集
積回路に適用できる。すなわち、各論理ブロックのＨＶ
th−Ｔr に制御信号を送るような構成となっている場合
である。ただし、説明を容易にするために、本実施形態
では、論理ブロックｉ，ｊ内に、図７に示す構成を有す
る論理回路群４３が設けられている場合を想定してい
る。

【００８７】図１０に示すように、状態制御部５０内に
は、フリップフロップ５１と、インバータ５２と、ＯＲ
回路５３とが設けられている。そして、状態制御信号Ｍ
ＯＤＥ１及びＣＬＫを用いて状態制御部内のフリップフ
ロップ５１のＱ出力を１に制御することで、論理ブロッ
クｉに対するＨＶth−Ｔr 制御信号が１になると共にイ
ンバータ５２の出力が０になる。さらに、状態制御信号
ＭＯＤＥ２が１になると、ＯＲ回路５３の出力が１にな
る。このようにして、論理回路群が配設されているすべ
ての論理ブロックｉ，ｊ内のＨＶth−Ｔr がＯＮになる
ように制御される。なお、図示されていないが、通常制
御信号はフリップフロップ５１，インバータ５２及びＯ
Ｒ回路５３を経ることなく状態制御部５０内を通過し
て、論理回路群４３に入力されるように構成されてい
る。

【００８８】下記表４は、本実施形態のＭＴ−ＣＭＯＳ
半導体集積回路に対する検査系列の例を示す。

【００８９】

【表４】

【００９０】すなわち、上記第３の実施形態における図
９に示すフローチャートと同様の手順で、ネットリスト
を作成し（ステップＳＴ３１）、ネットリストについて
の検査系列を生成する（ステップＳＴ３２）。ステップ
ＳＴ３２において従来の方式を利用して生成される検査
系列が上記表４中の下２段のＡ，Ｂ，Ｄ，ＯＵＴまでの
部分である（上述の表１参照）。そして、ステップＳＴ
３３において、状態制御信号ＭＯＤＥ１，ＭＯＤＥ２及
びＣＬＫの系列を加えることで、論理回路群が配設され
ているすべての論理ブロックのＨＶth−Ｔr をＯＮ状態
に制御することができ、論理回路群の動作の検査を行な
うことができる。なお、検査装置としては、図１４に示
すようなテスター７０を用いることができる。

【００９１】このように、状態制御部が順序回路で構成
されていたり、状態制御部の出力信号が複数ある場合に
も、検査対象である論理回路群が配設されているすべて
の論理ブロックに電源を供給する出力が得られるような
状態を状態制御部に設けることで、従来の方式を利用す
ることができる。

【００９２】なお、本実施形態では、論理ブロックｉ，
ｊはいずれも単一としたが、複数の論理ブロックからな
る論理ブロック群ｉ，ｊごとにＨＶth−Ｔr 制御信号を
出力するように構成されているものについても、本実施
形態における検査系列の生成方法を適用できる。

【００９３】また、本実施形態では、状態制御部を論理
ブロックの外部に設けたが、各論理ブロックの中に構成
しても、同様の効果が得られる。

【００９４】さらに、本実施形態では状態制御部の入力
である状態制御信号を半導体集積回路の外部から供給す
るように構成したが、内部の論理ブロックで生成するよ
う構成しても、その状態制御部を検査対象となる論理回
路群が動作状態になるよう設定する系列を追加すること
で同様の効果が得られる。

【００９５】（第５の実施形態）次に、半導体集積回路
内に状態制御部を配置せずに、ＨＶth−Ｔr 制御信号が
外部から直接与えられる例に係る第５の実施形態につい
て説明する。図１１は、第５の実施形態に係る状態制御
部及び半導体集積回路内の信号入力部の構成を示すブロ
ック図である。

【００９６】図１１に示すように、本実施形態では、状
態制御部６０が外部の機器（例えばテスターなど）に設
けられていて、半導体集積回路内には外部からの状態制
御信号を受ける入力ピン６１のみが配設されている。そ
して、状態制御部から状態制御信号ＭＯＤＥが入力され
ると、この状態制御信号ＭＯＤＥがそのままＨＶth−Ｔ
r 制御信号として出力される。

【００９７】下記表５は、本実施形態に係る検査系列を
示す。

【００９８】

【表５】

【００９９】上記表５からわかるように、本実施形態で
は、上記第３の実施形態における図９と同様の手順で検
査系列が生成される。また、本実施形態においても、図
１４に示すようなテスター７０を用いることができる。

【０１００】このように、状態制御部に論理要素が配設
されずに外部から状態制御信号が与えられる場合にも、
従来の方式で生成された検査系列に、ＨＶth−Ｔr を制
御するための状態制御信号ＭＯＤＥを追加するだけで、
ＭＴ−ＣＭＯＳ半導体集積回路の検査系列を生成するこ
とができる。

【０１０１】なお、本実施形態では、複数のＭＴ−ＣＭ
ＯＳ半導体装置で構成された論理ブロックを含む半導体
集積回路について説明したが、１つのＭＴ−ＣＭＯＳ半
導体装置で構成された論理ブロックを含む半導体集積回
路についても同様に実施可能である。

【０１０２】また、上記第１〜第４の実施形態において
も、状態制御部を半導体チップ（半導体集積回路）の外
部に設けてもよい。

【０１０３】（第６の実施形態）次に、各論理回路ブロ
ックの各論理回路と電源端子及び接地端子との間に、検
査専用の高しきい値トランジスタと通常制御用の高しき
い値トランジスタとをそれぞれ介設した半導体集積回路
の検査系列の生成方法に関する第６の実施形態について
説明する。

【０１０４】図１２は、本実施形態に係るＭＴ−ＣＭＯ
Ｓ半導体集積回路４１の構成を示す電気回路図である。

【０１０５】図１２に示すように、半導体集積回路４１
の構成は、基本的には上述の第３の実施形態における図
６に示す半導体集積回路４１の構成と同じである。ただ
し、本実施形態では、各論理ブロック７ａ〜７ｘごと
に、検査専用のｐＨＶth−Ｔr１ａ〜１ｘ及びｎＨＶth
−Ｔr ２ａ〜２ｘとは別に、通常制御専用のｐＨＶth−
Ｔr １ａ’〜１ｘ’及びｎＨＶth−Ｔr ２ａ’〜２ｘ’
が設けられていて、両者は、各論理回路５ａ〜５ｘの仮
想電源端子３ａ〜３ｘと電源端子１０との間、及び仮想
接地端子４ａと接地端子１１との間にそれぞれ互いに並
列に介設されている。そして、状態制御部４２内のテス
ト制御部４２ａにより、検査信号ＭＯＤＥに応じてｐＨ
Ｖth−Ｔr １ａ〜１ｘ及びｎＨＶth−Ｔr ２ａ〜２ｘの
オン・オフを制御する一方、状態制御部４２内の通常制
御部４２ｂにより、通常制御信号に応じてｐＨＶth−Ｔ
r １ａ’〜１ｘ’及びｎＨＶth−Ｔr ２ａ’〜２ｘ’の
オン・オフを制御するように構成されている。

【０１０６】なお、各論理回路５ａ〜５ｘで構成される
論理回路群４３の構成はたとえば図７に示されるもので
よく、検査信号ＭＯＤＥが１のときにｐＨＶth−Ｔr １
ａ〜１ｘ及びｎＨＶth−Ｔr ２ａ〜２ｘをオンにして、
論理回路群４３内の故障の有無を検査することや、検査
系列の生成方法は、上記第３の実施形態と同様に行うこ
とができる。また、本実施形態においても、図１４に示
すようなテスター７０を用いることができる。

【０１０７】本実施形態によっても、上記第３の実施形
態と同様の効果を発揮することができる。

【０１０８】なお、上記第３〜第５の実施形態において
も、本実施形態と同様に、検査専用の高しきい値トラン
ジスタと通常制御専用の高しきい値トランジスタとを、
電源端子及び接地端子と各論理回路との間に互いに並列
に配設することができる。

【０１０９】

【発明の効果】請求項１〜８によれば、ＭＴ−ＣＭＯＳ
半導体集積回路を含む半導体回路システムとして、高電
位側電源又は低電位側電源のうち少なくともいずれか一
方と論理回路との間に高しきい値トランジスタを介設
し、状態制御部により、検査指令の種類に応じて高しき
い値トランジスタのオン・オフを制御するようにしたの
で、ＭＴ−ＣＭＯＳ半導体集積回路内における論理回路
内の故障と、論理回路外の故障つまり配線のショートや
高しきい値トランジスタの動作不良による故障とを区別
して検査することが可能になり、特性の良好なＭＴ−Ｃ
ＭＯＳ半導体集積回路の提供を図ることができる。

【０１１０】特に、請求項６によれば、上述の構成に加
え、第１の端子から第２の端子に至るパスの一部におけ
る電流を検知する手段と、合否判定のための設定値を予
め記憶しておく手段と、電流の検出値が設定値以上か否
かに応じて合否を判定する手段と、判定結果を表示する
表示手段とをさらに設けたので、特性の良好なＭＴ−Ｃ
ＭＯＳ半導体集積回路を迅速に選別しうる機能を持たせ
ることができる。

【０１１１】また、請求項７又は８によれば、論理回路
の検査を行う指令を受けたときには高しきい値トランジ
スタをオン状態にするように制御するので、ＭＴ−ＣＭ
ＯＳ半導体集積回路に配置される論理回路の動作の正常
・非正常を検査することができる。

【０１１２】請求項９〜１１によれば、ＭＴ−ＣＭＯＳ
半導体集積回路の検査方法として、高しきい値トランジ
スタをオフ状態にした状態で、第１の端子から第２の端
子に至るパスの一部における電流を検出して、電流の検
出値が設定値以上のときには不合格と判定する一方、電
流の検出値が設定値未満のときには合格と判定するよう
にしたので、スタンバイ時に無駄な電流が生じるものを
確実に排除しながら特性の良好なＭＴ−ＣＭＯＳ半導体
集積回路を得ることができる。

【０１１３】請求項１２〜１４によれば、ＭＴ−ＣＭＯ
Ｓ半導体集積回路の検査系列の生成方法として、検査対
象となる論理回路の上記各素子間の接続状態に関する部
分回路記述を作成した後、入出力関係の記述からなる検
査系列を作成し、この検査系列に、検査対象となってい
る論理回路に接続される高しきい値トランジスタをオン
状態にする新たな系列を追加するようにしたので、従来
のＣＭＯＳ半導体集積回路の検査方式をそのまま利用し
てＭＴ−ＣＭＯＳ半導体集積回路の検査系列を生成する
ことができ、よって、新たなソフトの開発に必要な経費
を節減することができる。

【図面の簡単な説明】

【図１】第１の実施形態におけるＭＴ−ＣＭＯＳ半導体
集積回路の電気回路図である。

【図２】第１の実施形態における検査装置の構成を概略
的に示すブロック図である。

【図３】第１の実施形態における検査の手順を示すフロ
ーチャート図である。

【図４】第２の実施形態におけるＭＴ−ＣＭＯＳ半導体
集積回路の電気回路図である。

【図５】第２の実施形態における検査の手順を示すフロ
ーチャート図である。

【図６】第３の実施形態におけるＭＴ−ＣＭＯＳ半導体
集積回路の電気回路図である。

【図７】第３の実施形態におけるＭＴ−ＣＭＯＳ半導体
集積回路中の論理回路群の構成を示すブロック図であ
る。

【図８】第３の実施形態におけるＭＴ−ＣＭＯＳ半導体
集積回路中の状態制御部の構成を示すブロック図であ
る。

【図９】第３の実施形態における検査の手順を示すフロ
ーチャート図である。

【図１０】第４の実施形態におけるＭＴ−ＣＭＯＳ半導
体集積回路中の状態制御部の構成を示すブロック図であ
る。

【図１１】第５の実施形態におけるＭＴ−ＣＭＯＳ半導
体集積回路中の状態制御部の構成を示すブロック図であ
る。

【図１２】第６の実施形態におけるＭＴ−ＣＭＯＳ半導
体集積回路の電気回路図である。

【図１３】従来のＭＴ−ＣＭＯＳ半導体装置の基本的な
構成を示す電気回路図である。

【図１４】第３の実施形態における検査装置の構成を概
略的に示すブロック図である。

【符号の説明】

１ ｐＨＶth−Ｔr （ｐチャネル高しきい値トランジ
スタ） ２ ｎＨＶth−Ｔr （ｎチャネル高しきい値トランジ
スタ） ３ 仮想電源端子 ４ 仮想接地端子 ５ 論理回路 ６ 状態制御部 ７ 論理ブロック ８ 半導体集積回路 １０ 電源端子 １１ 接地端子 １３ テスター １４ プローブ １５ 電流計 １６ 記憶装置 １７ 判定回路 １８ 表示装置 ２１ 半導体集積回路 ２２ 状態制御部 ４１ 半導体集積回路 ４２ 状態制御部 ４３ 論理回路群

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 - 31/3193

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路の内部又は外部に、上記
   半導体集積回路の正常・非正常を検査するよう指令する
   検査指令手段を有する半導体回路システムであって、 上記半導体集積回路は、 高電位側電圧を供給するための第１の端子と、 低電位側電圧を供給するための第２の端子と、 上記第１の端子と上記第２の端子との間に介設され、複
   数の低しきい値トランジスタを配置して構成された少な
   くとも１つの論理回路と、 上記第１の端子及び上記第２の端子のうち少なくともい
   ずれか一方と上記論理回路との間に介設され、オン・オ
   フの切換わりにより上記論理回路を動作状態とスタンバ
   イ状態とに切換えるための高しきい値トランジスタと、 上記第１の端子，第２の端子，論理回路及び高しきい値
   トランジスタ間を接続する論理回路外配線と、 上記検査指令手段からの検査指令を受けたときに、検査
   指令の種類に応じて上記高しきい値トランジスタのオン
   ・オフを制御する状態制御部とを備えていることを特徴
   とする半導体回路システム。
2. 【請求項２】 請求項１記載の半導体回路システムにお
   いて、 上記状態制御部は、上記検査指令手段から上記論理回路
   外配線及び上記高しきい値トランジスタの検査指令を受
   けたときには、上記高しきい値トランジスタをオフ状態
   にするように制御することを特徴とする半導体回路シス
   テム。
3. 【請求項３】 請求項２記載の半導体回路システムにお
   いて、 上記論理回路は複数個設けられており、 上記第１の端子及び第２の端子は、上記すべての論理回
   路に対して共通化されており、 上記状態制御部は、上記すべての論理回路に接続される
   上記高しきい値トランジスタをオフ状態にするように制
   御することを特徴とする半導体回路システム。
4. 【請求項４】 請求項２記載の半導体回路システムにお
   いて、 上記論理回路は複数個設けられており、 上記第１の端子及び第２の端子は、上記すべての論理回
   路のうちの１つ又は複数の論理回路ごとに共通化されて
   おり、 上記状態制御部は、上記検査指令手段から上記論理回路
   外配線及び上記高しきい値トランジスタの検査指令を受
   けたときには、上記共通の第１の端子−第２の端子間の
   論理回路に接続される上記高しきい値トランジスタをオ
   フ状態にするように制御することを特徴とする半導体回
   路システム。
5. 【請求項５】 請求項２記載の半導体回路システムにお
   いて、 上記高しきい値トランジスタは、上記第１の端子と上記
   論理回路の間及び上記第２の端子と上記論理回路との間
   にそれぞれ介設されていることを特徴とする半導体回路
   システム。
6. 【請求項６】 請求項２，３，４又は５記載の半導体回
   路システムにおいて、 上記第１の端子−第２の端子間に流れる電流を検知する
   ための電流検知手段と、 上記電流検知手段の検出値について合否判定のための設
   定値を予め記憶しておく記憶手段と、 上記電流検知手段及び上記記憶手段に接続され、上記検
   査時に、上記電流検知手段の検出値が上記設定値以上の
   ときには不合格と判定する一方、上記電流検知手段の検
   出値が上記設定値未満のときには合格と判定する判定手
   段と、 該判定手段の判定結果を表示する表示手段とをさらに備
   えていることを特徴とする半導体回路システム。
7. 【請求項７】 請求項１記載の半導体回路システムにお
   いて、 上記状態制御部は、上記検査指令手段から上記論理回路
   内の検査指令を受けたときには、上記論理回路のうち検
   査対象となっている論理回路に接続される上記高しきい
   値トランジスタをオン状態にすることを特徴とする半導
   体回路システム。
8. 【請求項８】 請求項７記載の半導体回路システムにお
   いて、 上記論理回路に検査信号を入力する手段と、 上記検査信号に対して上記論理回路が正常な場合に出力
   される論理値の期待値を予め記憶する期待値記憶手段
   と、 上記期待値記憶手段に接続され、上記論理回路からの出
   力信号の論理値と上記期待値とを比較して、上記検査時
   に、上記出力信号の論理値と上記期待値とが一致すると
   きには合格と判定する一方、上記出力信号の論理値と上
   記期待値とが一致しないときには不合格と判定する判定
   手段と、 該判定手段の判定結果を表示する表示手段とをさらに備
   えていることを特徴とする半導体回路システム。
9. 【請求項９】 高電位側電圧を供給するための第１の端
   子と、低電位側電圧を供給するための第２の端子と、上
   記第１の端子と第２の端子との間に介設され、複数の低
   しきい値トランジスタを配置して構成された少なくとも
   １つの論理回路と、上記第１の端子及び上記第２の端子
   のうち少なくともいずれか一方と上記論理回路との間に
   介設され、オン・オフの切換わりにより上記論理回路を
   動作状態とスタンバイ状態とに切換えるための高しきい
   値トランジスタと、上記第１の端子，第２の端子，論理
   回路及び高しきい値トランジスタ間を接続する論理回路
   外配線とを備えた半導体集積回路の検査方法であって、 上記高しきい値トランジスタをオフ状態にする第１のス
   テップと、 上記第１の端子−第２の端子間に流れる電流を検出する
   第２のステップと、 上記電流の検出値が設定値以上のときには不合格と判定
   する一方、上記電流の検出値が設定値未満のときには合
   格と判定する第３のステップとを備えていることを特徴
   とする半導体集積回路の検査方法。
10. 【請求項１０】 請求項９記載の半導体集積回路の検査
    方法において、 上記論理回路は複数個設けられており、 上記第１の端子及び第２の端子は、上記すべての論理回
    路に対して共通化されており、 上記第２のステップでは、上記すべての論理回路に接続
    される上記高しきい値トランジスタをオフ状態にするこ
    とを特徴とする半導体集積回路の検査方法。
11. 【請求項１１】 請求項９記載の半導体集積回路の検査
    方法において、 上記論理回路は複数個設けられており、 上記第１の端子及び第２の端子は、上記すべての論理回
    路のうちの１つ又は複数の論理回路ごとに共通化されて
    おり、 上記第２のステップでは、上記共通の第１の端子−第２
    の端子間の論理回路に接続される上記高しきい値トラン
    ジスタをオフ状態にすることを特徴とする半導体集積回
    路の検査方法。
12. 【請求項１２】 高電位側電圧を供給するための第１の
    端子と、低電位側電圧を供給するための第２の端子と、
    上記第１の端子と第２の端子との間に介設され、複数の
    低しきい値トランジスタを含む多数の素子を配置して構
    成された少なくとも１つの論理回路と、上記第１の端子
    及び上記第２の端子のうち少なくともいずれか一方と上
    記論理回路との間に介設され、オン・オフの切換わりに
    より上記論理回路を動作状態とスタンバイ状態とに切換
    えるための高しきい値トランジスタと、上記第１の端
    子，第２の端子，論理回路及び高しきい値トランジスタ
    間を接続する論理回路外配線と、上記高しきい値トラン
    ジスタのオン・オフを制御する制御信号を出力する状態
    制御部とを有する半導体集積回路の検査系列を生成する
    方法であって、 上記少なくとも１つの論理回路のうち検査対象となって
    いる論理回路内の上記各素子間の接続状態に関する部分
    回路記述を作成する第１のステップと、 上記第１のステップで作成された部分回路記述に基づ
    き、上記検査対象となっている論理回路内における動作
    の適正状態を判定するための入出力関係の記述からなる
    検査系列を作成する第２のステップと、 上記検査系列に、上記状態制御部から出力される制御信
    号が、上記検査対象となっている論理回路に接続される
    上記高しきい値トランジスタをオン状態にするモードと
    なるような新たな系列を作成して上記第２のステップで
    作成した検査系列に付加する第３のステップとを備えて
    いることを特徴とする半導体集積回路の検査系列の生成
    方法。
13. 【請求項１３】 請求項１２記載の半導体集積回路の検
    査系列の生成方法において、 上記高しきい値トランジスタは、上記第１の端子及び上
    記第２の端子のうち少なくともいずれか一方と上記論理
    回路との間に複数個互いに並列に介設されており、 上記並列に接続された複数の高しきい値トランジスタの
    うち一部が検査専用の高しきい値トランジスタとして構
    成されており、 上記第３のステップでは、上記状態制御部から出力され
    る制御信号が、上記並列に接続された複数の高しきい値
    トランジスタのうち検査専用の高しきい値トランジスタ
    のみをオン状態にするモードとなるような新たな系列を
    作成することを特徴とする半導体集積回路の検査系列の
    生成方法。
14. 【請求項１４】 請求項１２記載の半導体集積回路の検
    査系列の生成方法において、 上記検査対象となっている論理回路に接続される上記高
    しきい値トランジスタは、上記論理回路の検査時に外部
    から入力される制御信号に応じてオン状態になるように
    構成されており、 上記第３のステップでは、上記外部から入力される制御
    信号が、上記検査対象となっている論理回路を動作可能
    状態にするモードとなるような新たな系列を作成して、
    上記第２のステップで作成された検査系列に付加するこ
    とを特徴とする半導体集積回路の検査系列の生成方法。