JP2991994B2 - 半導体回路システム,半導体集積回路の検査方法及びその検査系列の生成方法 - Google Patents
半導体回路システム,半導体集積回路の検査方法及びその検査系列の生成方法Info
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Description
を有するMOSトランジスタを搭載した半導体集積回路
を含むMT−CMOS半導体回路システム,半導体集積
回路の検査方法及びその検査系列の生成方法に関する。
ために、半導体集積回路の低電力化が要請されている。
この低電力化のためには、電源電圧の低減が効果的な手
段である。しかしながら、電源電圧を下げるとトランジ
スタの動作速度が遅くなるという問題がある。そこで、
CMOS半導体装置で構成される半導体集積回路の1つ
として、搭載されるMOSトランジスタを低しきい値電
圧を有するMOSトランジスタ(低しきい値MOSトラ
ンジスタ)と、高いしきい値電圧を有するMOSトラン
ジスタ(高しきい値MOSトランジスタ)とを配置した
MT−CMOS(マルチスレッシュホルド(Multi-Thre
shold )CMOS)半導体集積回路が提案されている。
集積回路の例として、例えば電子情報通信学会:信学技
報 ICD93-107 (1993-10)に示される技術がある。以下、
図13を参照しながら、従来のMT−CMOS半導体集
積回路について説明する。
回路の構成を概略的にかつ一部を抜き出して示す電気回
路図である。同図に示すように、作動用電圧VDDを供給
する電源端子100と、接地電位VGNを供給する接地端
子101との間には、多数の低しきい値トランジスタ
(以下、LVth−Tr と略記する)が配置された論理ゲ
ート99が介設されている。そして、電源端子100と
論理ゲート99との間にはpチャネル高しきい値トラン
ジスタ91(以下、HVth−Tr と略記する)が、論理
ゲート99と接地端子101との間にはnチャネルHV
th−Tr 92がそれぞれ介設されている。すなわち、論
理ゲート99内の各トランジスタ93〜96は低しきい
値を有しているので、動作速度が速く高速演算が可能で
ある。反面、リーク電流が大きいので、無駄な消費電力
が増大する虞れがある。そこで、論理ゲート99と電源
端子100,接地端子101との間にHVth−Tr 9
1,92を介設している。
説明する。論理ゲート99とpチャネルHVth−Tr 9
1との間のノード97の電位は仮想電源電位VDDVであ
り、論理ゲート99とnチャネルHVth−Tr 92との
間のノード98の電位は、仮想接地電位VGNVである。
論理ゲート99の動作時にはHVth−Tr 91,92を
ONとすることで、仮想電源端子となるノード97と、
仮想接地端子となるノード98とに電荷が供給され、L
Vth−Tr 93〜96で構成された論理ゲート99は、
高速に動作するようになる。逆に、スタンバイ時にはH
Vth−Tr 91をOFFとすることで電源端子100か
ら論理ゲート99への電圧の供給が断たれるとともに、
HVth−Tr 92がOFFとなることで論理ゲート99
から接地端子101へのリーク電流は抑制される。した
がって、電源端子100から接地端子101へのリーク
は非常に小さく押えられる。
MT−CMOS半導体集積回路においては、各トランジ
スタの故障が生じた場合には、以下のような不具合が生
じる虞れがあった。例えば、HVth−Tr 91,92が
故障のためにOFF状態にならない場合を想定する。そ
の場合、論理ゲート99の作動指令があるときには、H
Vth−Tr 91,92はON状態であるので、論理ゲー
ト99は正常に動作する。一方、論理ゲート99のスタ
ンバイ指令があるときには、HVth−Tr 91,92が
ONのままである。すなわち、HVth−Tr 91,92
が故障のためにOFFにならない場合でも、論理ゲート
99内の各素子は正しく動作するので、論理ゲート99
の動作に悪影響を及ぼすことはない。ところが、スタン
バイ時にHVth−Tr 91,92がOFFにならない
と、論理ゲート99を介して電源端子100から接地端
子101に流れるリーク電流が増大する。このように、
スタンバイ時におけるリーク電流が増大するのでは、H
Vth−Tr を設けた意味がなくなり、高速動作が可能で
消費電力が小さいというMT−CMOS半導体集積回路
の有利性が発揮できないことになる。
積回路においては、このようなHVth−Tr 91,92
がスタンバイ指令に応じてOFFにならない故障を検知
することができないので、リークオフ電流の増大を有効
に防止することができなかった。
だけでなく、電源端子−論理ゲート間の配線,素子等の
部材と、論理ゲート−接地端子間の配線,素子等の部材
との間でショートを生じている場合にも同様に生じる。
OS半導体集積回路においては、MT−CMOS半導体
集積回路の論理回路内の故障と、論理回路外の故障つま
りHVth−Tr の動作不良や配線のショートによる故障
とを区別して検出しうる手段がなかったために上述のよ
うな問題が内在していた点に着目し、論理回路内の故障
と論理回路外の故障とを区別して検出する手段を講ずる
ことにより、高速動作が可能で消費電力が小さいという
機能を確実に発揮しうるMT−CMOS半導体集積回路
を含む半導体回路システム及び半導体集積回路の検査方
法を提供することにある。
する系列を自動的に生成するシステムは、通常のCMO
S半導体集積回路中の論理ゲートの出力信号線または入
力信号線だけの故障を対象としている。したがって、現
在の検査系列の生成システムを使用して論理回路の正常
・非正常を検査しようとしても、HVth−Tr が動作す
べき状態と動作すべきでない状態とを区別することがで
きないので、現在の検査系列の生成システムをそのまま
使用しても論理回路内の検査系列を自動的に生成するこ
とができない。
るCMOS半導体集積回路の検査の方式を利用しなが
ら、論理回路内の検査系列を自動的に生成しうるMT−
CMOS半導体集積回路の検査系列生成方法を提供する
ことにある。
るために、本発明の講じた手段は、検査信号の種類に応
じてHVth−Tr のオン・オフを制御する機能を設ける
ことにある。具体的には、請求項1〜8に記載されてい
る半導体回路システムに関する手段と、請求項請求項9
〜11に記載される半導体集積回路の検査方法に関する
手段とを講じている。
導体集積回路の内部又は外部に、上記半導体集積回路の
正常・非正常を検査するよう指令する検査指令手段を有
する半導体回路システムであって、上記半導体集積回路
は、高電位側電圧を供給するための第1の端子と、低電
位側電圧を供給するための第2の端子と、上記第1の端
子と上記第2の端子との間に介設され、複数の低しきい
値トランジスタを配置して構成された少なくとも1つの
論理回路と、上記第1の端子及び上記第2の端子のうち
少なくともいずれか一方と上記論理回路との間に介設さ
れ、オン・オフの切換わりにより上記論理回路を動作状
態とスタンバイ状態とに切換えるための高しきい値トラ
ンジスタと、上記第1の端子,第2の端子,論理回路及
び高しきい値トランジスタ間を接続する論理回路外配線
と、上記検査指令手段からの検査指令を受けたときに、
検査指令の種類に応じて上記高しきい値トランジスタの
オン・オフを制御する状態制御部とを備えている。
ステム内における高しきい値トランジスタがオン・オフ
したときの電流や論理回路の動作状態を調べることが可
能となり、論理回路内の故障と、論理回路外の故障つま
り論理回路外配線のショートや高しきい値トランジスタ
の動作不良による故障とを区別して検査することが可能
になる。
求項1において、上記状態制御部により、上記検査指令
手段から上記論理回路外配線及び上記高しきい値トラン
ジスタの検査指令を受けたときには、上記高しきい値ト
ランジスタをオフ状態にするように制御するようにした
ものである。
きい値トランジスタの検査時に、上記第1の端子と上記
第2の端子間のパスにおける電流を調べると、論理回路
外配線のショートや高しきい値トランジスタの動作不良
によって無駄な電力が消費されていないかどうかの判断
が可能となる。したがって、無駄な電力が消費されてい
る半導体集積回路を除外することで、低しきい値トラン
ジスタで構成される論理回路内の動作の高速性を確保し
ながら、オフ状態におけるリーク電流が大きいという低
しきい値トランジスタの欠点を確実にカバーすることが
できる。すなわち、低しきい値トランジスタと高しきい
値トランジスタとを配設したMT−CMOS半導体集積
回路の機能を確保することができる。
求項2において、上記論理回路を複数個設け、上記第1
の端子及び第2の端子を上記すべての論理回路に対して
共通化しておき、上記状態制御部により上記すべての論
理回路に接続される上記高しきい値トランジスタをオフ
状態にするように制御するものである。
求項2において、上記論理回路を複数個設け、上記第1
の端子及び第2の端子を上記すべての論理回路のうちの
1つ又は複数の論理回路ごとに共通化しておき、上記状
態制御部により、上記検査指令手段から上記論理回路外
配線及び上記高しきい値トランジスタの検査指令を受け
たときには、上記共通の第1の端子−第2の端子間の論
理回路に接続される上記高しきい値トランジスタをオフ
状態にするように制御するものである。
子と論理回路との配置関係が電圧の種類や論理回路の種
類等によって変化する場合にも、上記請求項1の作用が
確実に得られることになる。
求項1において、上記高しきい値トランジスタを、上記
第1の端子と上記論理回路の間及び上記第2の端子と上
記論理回路との間にそれぞれ介設したものである。
電位側電圧との双方から論理回路が切断されているかど
うかを調べることが可能となる。したがって、無駄な消
費電力の発生をより確実に回避することができる。
求項2,3,4又は5において、上記第1の端子−第2
の端子間に流れる電流を検知するための電流検知手段
と、上記電流検知手段の検出値について合否判定のため
の設定値を予め記憶しておく記憶手段と、上記電流検知
手段及び上記記憶手段に接続され、上記検査時に、上記
電流検知手段の検出値が上記設定値以上のときには不合
格と判定する一方、上記電流検知手段の検出値が上記設
定値未満のときには合格と判定する判定手段と、該判定
手段の判定結果を表示する表示手段とをさらに備えてい
る。
回路中の高しきい値トランジスタの動作不良や又は論理
回路外配線のショートを容易かつ迅速に検出できる検査
装置が得られる。
求項1において、上記状態制御部により、上記検査指令
手段から上記論理回路内の検査指令を受けたときには、
上記論理回路のうち検査対象となっている論理回路に接
続される上記高しきい値トランジスタをオン状態にする
ようにしたものである。
ン状態にした状態で、論理回路の動作が適正か否かを検
査することが可能になる。
求項7において、上記論理回路に検査信号を入力する手
段と、上記検査信号に対して上記論理回路が正常な場合
に出力される論理値の期待値を予め記憶する期待値記憶
手段と、上記期待値記憶手段に接続され、上記論理回路
からの出力信号の論理値と上記期待値とを比較して、上
記検査時に、上記出力信号の論理値と上記期待値とが一
致するときには合格と判定する一方、上記出力信号の論
理値と上記期待値とが一致しないときには不合格と判定
する判定手段と、該判定手段の判定結果を表示する表示
手段とをさらに備えている。
回路中の論理回路内の動作不良を容易かつ迅速に検査で
きる検査装置が得られる。
は、高電位側電圧を供給するための第1の端子と、低電
位側電圧を供給するための第2の端子と、上記第1の端
子と第2の端子との間に介設され、複数の低しきい値ト
ランジスタを配置して構成された少なくとも1つの論理
回路と、上記第1の端子及び上記第2の端子のうち少な
くともいずれか一方と上記論理回路との間に介設され、
オン・オフの切換わりにより上記論理回路を動作状態と
スタンバイ状態とに切換えるための高しきい値トランジ
スタと、上記第1の端子,第2の端子,論理回路及び高
しきい値トランジスタ間を接続する論理回路外配線とを
備えた半導体集積回路の検査方法であって、上記高しき
い値トランジスタをオフ状態にする第1のステップと、
上記第1の端子−第2の端子間に流れる電流を検出する
第2のステップと、上記電流の検出値が設定値以上のと
きには不合格と判定する一方、上記電流の検出値が設定
値未満のときには合格と判定する第3のステップとを備
えている。
積回路内の論理回路のスタンバイ時に、高しきい値トラ
ンジスタの動作不良又は論理回路外配線のショートによ
って無駄な電流が生じる半導体集積回路を確実に不合格
として排除することができる。すなわち、特性の良好な
MT−CMOS半導体集積回路のみを選別することがで
きる。
法は、請求項9において、上記論理回路を複数個設け、
上記第1の端子及び第2の端子を上記すべての論理回路
に対して共通化しておき、上記第2のステップでは、上
記すべての論理回路に接続される上記高しきい値トラン
ジスタをオフ状態にする方法である。
法は、請求項9において、上記論理回路を複数個設け、
上記第1の端子及び第2の端子を、上記すべての論理回
路のうちの1つ又は複数の論理回路ごとに共通化してお
き、上記第2のステップでは、上記共通の第1の端子−
第2の端子間の論理回路に接続される上記高しきい値ト
ランジスタをオフ状態にする方法である。
CMOS半導体集積回路において、第1及び第2の端子
と論理回路との配置関係が電圧の種類や論理回路の種類
等によって変化する場合にも、故障のある半導体集積回
路を確実に検出して排除することが可能となる。
本発明の講じた手段は、従来の検査系列に加えて電源電
圧を供給する配線の状態に関する記述を追加することに
ある。具体的には、請求項12〜14に記載される半導
体集積回路の検査系列の生成方法に関する手段を講じて
いる。
列の生成方法は、高電位側電圧を供給するための第1の
端子と、低電位側電圧を供給するための第2の端子と、
上記第1の端子と第2の端子との間に介設され、複数の
低しきい値トランジスタを含む多数の素子を配置して構
成された少なくとも1つの論理回路と、上記第1の端子
及び上記第2の端子のうち少なくともいずれか一方と上
記論理回路との間に介設され、オン・オフの切換わりに
より上記論理回路を動作状態とスタンバイ状態とに切換
えるための高しきい値トランジスタと、上記第1の端
子,第2の端子,論理回路及び高しきい値トランジスタ
間を接続する論理回路外配線と、上記高しきい値トラン
ジスタのオン・オフを制御する制御信号を出力する状態
制御部とを有する半導体集積回路の検査系列を生成する
方法であって、上記少なくとも1つの論理回路のうち検
査対象となっている論理回路内の上記各素子間の接続状
態に関する部分回路記述を作成する第1のステップと、
上記第1のステップで作成された部分回路記述に基づ
き、上記検査対象となっている論理回路内における動作
の適正状態を判定するための入出力関係の記述からなる
検査系列を作成する第2のステップと、上記検査系列
に、上記状態制御部から出力される制御信号が、上記検
査対象となっている論理回路に接続される上記高しきい
値トランジスタをオン状態にするモードとなるような新
たな系列を作成して上記第2のステップで作成した検査
系列に付加する第3のステップとを備えている。
積回路の検査の方式で生成される検査系列に新たな系列
を追加するだけで、MT−CMOS半導体集積回路内の
論理回路の動作をチェックするための検査に使用できる
検査系列を生成することが可能となる。
列の生成方法は、請求項12において、上記高しきい値
トランジスタが上記第1の端子及び上記第2の端子のう
ち少なくともいずれか一方と上記論理回路との間に複数
個互いに並列に介設されており、上記並列に接続された
複数の高しきい値トランジスタのうち一部が検査専用の
高しきい値トランジスタとして構成されている場合に
は、上記第3のステップでは、上記状態制御部から出力
される制御信号が、上記並列に接続された複数の高しき
い値トランジスタのうち検査専用の高しきい値トランジ
スタのみをオン状態にするモードとなるような新たな系
列を作成する方法である。
列の生成方法は、請求項12において、上記検査対象と
なっている論理回路に接続される上記高しきい値トラン
ジスタは、上記論理回路の検査時に外部から入力される
制御信号に応じてオン状態になるように構成されてお
り、上記第3のステップでは、上記外部から入力される
制御信号が、上記検査対象となっている論理回路を動作
可能状態にするモードとなるような新たな系列を作成し
て、上記第2のステップで作成された検査系列に付加す
る方法である。
信号によって直接制御される構成を有するMT−CMO
S半導体集積回路についても、論理回路の動作をチェッ
クするための検査系列を生成することができる。
する。図1は、第1の実施形態におけるMT−CMOS
半導体回路システムの電気回路図である。
CMOS半導体装置で構成された複数の論理ブロック7
a〜7xが配設されている。この論理ブロック7a〜7
x内には、作動用電位VDDを供給するための電源端子1
0と接地電位VGNを供給するための接地端子11と間
に、低しきい値トランジスタ(LVth−Tr )を多数配
置して構成される論理回路5a〜5xが介設されてい
る。そして、各論理回路5a〜5xと電源端子10との
間にはpチャネル型高しきい値トランジスタであるpH
Vth−Tr 1a〜1xが、各論理回路5a〜5xと接地
端子11との間にはnチャネル型高しきい値トランジス
タであるnHVth−Tr 2a〜2xがそれぞれ介設され
ている。各pHVth−Tr 1a〜1xと各論理回路5a
〜5xとの間の第1ノード3a〜3xの電位は仮想電源
電位VDDVであり、各nHVth−Tr2a〜2xと各論
理回路5a〜5xとの間の第2ノード4a〜4xの電位
は仮想接地電位VGNVである。また、半導体集積回路8
には、論理回路5a〜5x外の部材つまり各HVth−T
r や配線を検査するための検査信号Sdtを受けると、検
査の対象とする論理ブロック7a〜7x内の各論理回路
5a〜5xを電源端子10及び接地端子11から切断し
てスタンバイ状態にするテスト制御部6aを内蔵する状
態制御部6が設けられている。なお、この状態制御部6
内には、半導体集積回路8の内部から入力される通常制
御信号に応じて論理ブロック7a内のLVth−Tr の動
作を制御する通常制御部6bが配設されている。すなわ
ち、本実施形態では、各論理ブロック7a〜7xに対し
て共通の電源端子10と接地端子11とが設けられてお
り、状態制御部6内のテスト制御部6aにより、検査時
には各論理ブロック7a〜7x内のすべてのpHVth−
Tr 1a〜1x,及びnHVth−Tr 2a〜2xを同時
にオフ状態にするよう制御する構成となっている。な
お、通常制御部6bにより、通常制御信号に応じて、各
論理ブロック7a〜7xの作動時には各HVth−Trが
オンになり、スタンバイ時には各HVth−Trがオフに
なるように制御される。
の検査方法について、図2及び図3を参照しながら説明
する。
導体集積回路の検査装置であるテスター13の構成を概
略的に示すブロック図である。同図に示すように、テス
ター13は、上記半導体集積回路8の一部の両端に接触
させるためのプローブ14a,14bと、各プローブ1
4a,14bに接続される電流計15と、予め設定値が
記憶されている記憶装置16と、合否を判定するための
判定回路17と、判定回路17の合否に関する信号を受
けて合否を表示するための表示装置18とを備えてい
る。そして、半導体集積回路8の検査時には、各プロー
ブ14a,14bを端子10と端子11との間のいずれ
かの部位に当てることにより、各HVth−Tr の故障等
を検査できるように構成されている。
フローチャートである。まず、ステップST11におい
て、検査信号SdtがONになると、テスト制御部6aに
より、各論理ブロック7a〜7x内のpHVth−Tr 1
a〜1x及びnHVth−Tr2a〜2xがオフ状態にな
るように制御される。つまり、各pHVth−Tr 1a〜
1x及びnHVth−Tr 2a〜2xが正常にオフ状態に
なっていれば、各論理回路5a〜5xは電源端子10及
び接地端子11から切断されたスタンバイ状態になって
いるはずである。
の電流の測定を行なう。これは、電源端子10側で行な
っても接地端子11側で行なってもよい。
号SdtがOFF状態の時における電流(リーク電流値)
の検出値Idtが予め決められている設定値Is よりも小
さいか否かを判別し、Idt<Is であれば合格と判定
し、Idt≧Is であれば不合格と判定する。ただし、設
定値Is は、具体的には以下のように設定されている。
ときに、設定値Is を Is =I+K1 (ただし、K1 は製造工程における特性のばらつきを見
込んだ定数)と設定しておく。そして、この設定値Is
を予め記憶装置16内に記憶しておく。
−CMOS半導体集積回路中の論理ブロックが検査時に
スタンバイ状態へ移行したかどうかの判定、つまりMT
−CMOS半導体集積回路の高しきい値トランジスタの
動作不良や配線のショート等」に起因する不良品を有効
に検出することができる。ただし、この検査によって検
出される配線のショートは、論理回路7a〜7xの外の
配線のショートをいい、たとえば同じ論理回路(たとえ
ば7a)に接続されているpHVth−Tr (たとえば1
a)のソース側端子とnHV−Tr(たとえば2a)の
ソース側端子との間のショートや、HVth−Trがいず
れか一方のみに配設されている場合における各HVth−
Tr 内のソース・ドレイン間のショートである。
品を排除することで、特性の良好なMT−CMOS半導
体集積回路のみを選別して市場に供することができる。
導体装置で構成された論理ブロックを複数個含むMT−
CMOS半導体集積回路について説明したが、MT−C
MOS半導体装置で構成された論理ブロックを単に1つ
だけ含むMT−CMOS半導体集積回路についても同様
に適用できることはいうまでもない。
論理ブロック7a〜7xの外部に設けたが、各論理ブロ
ック7a〜7x内にそれぞれ状態制御部を設けてもよ
い。
ト制御部6aへの入力である検査信号Sdtを半導体集積
回路8の外部から直接供給するように構成したが、各論
理ブロック7a〜7xの内部で生成するように構成して
も、同様の効果が得られる。さらに、本実施形態では通
常制御信号を半導体集積回路8の内部で生成するように
しているが、通常制御信号を半導体集積回路8の外部つ
まり半導体チップの外部から入力するようにしてもよ
い。
について、図4及び図5を参照しながら説明する。図4
は第2の実施形態に係るMT−CMOS半導体集積回路
21の構成を概略的に示す電気回路図であり、図5は半
導体集積回路の検査の手順を示すフローチャートであ
る。
CMOS半導体装置で構成された複数の論理ブロック7
a〜7xと、検査時に複数の検査信号Sdt1 〜Sdti を
受けて、論理ブロック7a〜7xの中で検査の対象とす
る1つ又は複数の論理ブロック(以下、論理ブロック部
分集合という)内のpHVth−Tr及びnHVth−Tr
をオフ状態にするよう制御する状態制御部22を備えて
いる。ただし、状態制御部22内には、検査信号Sdt1
〜Sdti を受けるデコーダ22aと、通常制御信号を受
けるデコーダ22bと、各デコーダ22a,22bの出
力を選択するためのセレクタ22cとが内蔵されてい
て、このデコーダ22aにより、各検査信号Sdt1 〜S
dti の組合せに応じて論理ブロック7a〜7xの中で検
査の対象とする論理ブロック部分集合内のpHVth−T
r及びnHVth−Trをオフ状態にする信号を出力する
ように構成されている。そして、セレクタ22cによ
り、検査モードか通常制御モードかを示すモード切り換
え信号に応じて、検査信号又は通常制御信号のいずれか
を選択して出力するように構成されている。
電源端子10a〜10xと、接地端子11a〜11xと
を備えている。ただし、各論理ブロック7a〜7x内の
構成は上述の第1の実施形態と同じである。
第1の実施形態における図2に示す構成と同じである。
ただし、外部ピンなどに上記図2に示す2つのプローブ
14a,14bを接触させて電流値を検出する。そし
て、設定値Is は Is =I+Kk (ただし、Kk は各論理ブロックにおける製造工程にお
ける特性のばらつきを考慮した定数)と設定されてい
る。また、各接地端子11a〜11xの電位はいずれも
0であるとしている。
ャートを参照しながら説明する。
行なう論理ブロック部分集合を指定する検査信号の組合
せを状態制御部22のデコーダ22aに入力する。本実
施形態では論理ブロック7aを指定したものとする。こ
れにより、検査対象となる論理ブロック部分集合7a
は、pHVth−Tr 1a又はnHVth−Tr 2aが正常
に作動すれば、電源端子10a又は接地端子11aと接
続を断たれてスタンバイ状態になる。
ロック部分集合7aにおける電流値Idta の測定を行な
う。ただし、電流値の測定を行なう部位は、電源端子1
0a側又は接地端子11a側のいずれでもよい。
プST22で検出された電流値Idta が設定値Is より
も小さいか否かを判定する。そして、Idta <Is であ
れば合格と判定する一方、Idta ≧Is であれば不合格
と判定する。
論理ブロックたとえば論理ブロック7xが指定された場
合には、上述と同様の電流値の測定を行い、論理ブロッ
ク部分集合7xのpHVth−Tr 1x又はnHVth−T
r 2xが正常に動作しているか否かを検査する。すなわ
ち、電流値Idtx の測定を行い、検出された電流値Idt
x が設定値Is よりも小さいか否かを判定する。そし
て、Idtx <Is であれば合格と判定する一方、Idtx
≧Is であれば不合格と判定する。
態と同様に、MT−CMOS半導体集積回路の正常,非
正常の判定を確実に行なうことができる。特に、論理ブ
ロック部分集合ごとに電源電圧が異なるような場合に
も、合否判定を確実に行なうことができる利点がある。
半導体装置で構成された論理ブロック7a〜7xに1つ
ずつ電源端子10と接地端子11とを設けたが、1つの
論理ブロック例えば7aに複数の電源端子と接地端子と
を設けてもよく、あるいは同じ論理ブロック部分集合に
属する複数の論理ブロックに共通の電源端子と接地端子
とを設けても、本実施形態と同様の効果が得られる。
論理ブロック7a〜7xの外に構成したが、各論理ブロ
ックの中に構成してもよい。
デコーダ22aに検査信号Sdt1 〜Sdti を半導体集積
回路8の外部から供給するように構成したが、半導体集
積回路8の内部の論理ブロック7a〜7x内で生成する
よう構成してもよい。また、本実施形態では通常制御信
号を半導体集積回路8の外部から供給するようにしてい
るが、通常制御信号を半導体集積回路8の外部つまり半
導体チップの内部で生成するようにしてもよい。
の検査系列の生成方法に関する第3の実施形態について
説明する。図6は、本実施形態に係るMT−CMOS半
導体集積回路41の構成を示す電気回路図である。
構成は、基本的には上述の第1の実施形態における図1
に示す半導体集積回路8の構成と同じである。本実施形
態では、論理回路の検査時に状態制御信号MODEが1
になると、検査対象となる論理ブロック7a〜7x内の
論理回路5a〜5xからなる論理回路群43全体を電源
端子10及び接地端子11と接続するように制御するテ
スト制御部42aを内蔵した状態制御部42を備えてい
る。ここで、本実施形態においては、状態制御信号MO
DEが1の時に論理回路群43の作動のONを意味する
ものとする。なお、状態制御部42内には、通常制御信
号に応じて論理回路群43の通常の動作を制御する通常
制御部42bが配設されていることは、上記各実施形態
と同様である。
ブロック回路図である。同図に示すように、入力ピンA
〜Dと出力ピンOUTとの間には、回路要素として、フ
リップフロップDFFと、2つのAND回路と、OR回
路と、インバータINVとが配置されている。そして、
各回路要素の識別名や入力ピン名,出力ピン名及び配線
ネット名を図7に示すごとく命名する。
すブロック回路図である。状態制御部42は、通常制御
信号と状態制御信号MODEとを入力信号として、その
論理和を生成するOR回路により構成されている。そし
て、状態制御部42から出力されるHVth−Tr 制御信
号が1のときに各HVth−Tr がONになるように制御
される。すなわち、本実施形態では、図6に示すテスト
制御部42aの機能と通常制御部42bとの機能がOR
回路に組み込まれている。
ト制御部6aと通常制御部6b(図1参照)の機能を図
8に示すような構成で1つのOR回路により実現するこ
ともできる。
検査系列の生成方法について、図9のフローチャートに
沿って説明する。
回路群43の回路記述として、下記表1に示すネットリ
ストを作成する。
名前を示し、inputは外部入力ピンA,B,C,D
を、outputは外部出力ピンOUTを、wire宣
言は、net1〜net4が各セル間の配線ネットであ
ることを示す。また、DFF,AND,OR,INVは
ライブラリに登録されているセル名であり、io〜i4
は各セルを識別するためのインスタンス名である。ne
t1〜net4は、各セル間の配線ネットを表す。上記
表1において、例えばANDに関する記述は、「ライブ
ラリに登録されている論理積素子ANDである素子i1
の入力ピンAは配線ネットnet4に接続され、入力ピ
ンBは外部入力ピンDに接続され、出力ピンYは配線ネ
ットnet2にそれぞれ接続されている」ことを示す。
構成される半導体集積回路の回路記述には、各素子間の
信号の伝搬の情報は記述されているが、各素子に供給さ
れる電源に関する記述はない。電源と論理回路との接続
を断つ高しきい値トランジスタが配置されていないの
で、電源の供給が前提となっているからである。本実施
形態においても、検査時には、検査対象である低しきい
値トランジスタのみで構成される論理回路群43中の各
論理回路5a〜5xに電源が供給されていると仮定する
と、論理回路群43は従来のCMOSの回路と同様にみ
なすことができ、以上のようなネットリストとして記述
することができる。
プST31で作成したネットリストについて、従来のC
MOS半導体集積回路と同様の手段を用いて検査系列の
生成を行なう。下記表2は、上記表1に示す回路記述を
前提として、従来のCMOS半導体集積回路の検査の方
式を利用して生成されたフリップフロップDFFのQ出
力の0縮退故障を検出するための検査系列を示す。
信号を示し、Hは期待値が1であることを示し、Xはド
ントケアを示す。
プST32において生成した上記表2に示す検査系列に
状態制御部を制御するための系列を追加する。下記表3
は、上記表2に示す検査系列に状態制御信号MODEに
関する新たな系列を加えた検査系列を示す。
が1のときに各HVth−Tr がONになるように制御す
るための信号が出力され、論理回路群43の検査、この
例ではフリップフロップDFFのQ出力の縮退故障に関
する検査が行なわれる。
MT−CMOS半導体集積回路の検査系列を生成するこ
とができる。
れる検査装置の構成を概略的に示すブロック図である。
テスター70内には、入力系列を記憶するための入力系
列記憶装置71と、当該入力系列に対応する出力の期待
値を記憶するための期待値記憶装置72とが備えられて
いる。そして、系列入力装置73により、上記入力系列
記憶装置71の記憶内容にしたがった系列(たとえば上
記表3の系列)で信号を、入力側プローブ76aを介し
て、半導体集積回路装置の論理回路群43の外部入力ピ
ンA,B,C,D(図6参照)から入力する。さらに、
判定回路75により、外部出力ピンOUTから出力側プ
ローブ76bを介して出力される出力信号の論理値と期
待値記憶装置72に記憶されている期待値(論理値)と
を比較して、両者が一致すれば合格と判定し、両者が一
致していなければ不合格と判定する。この判定結果は、
表示装置75に表示される。
OS半導体装置で構成された論理ブロックを含む半導体
集積回路について説明したが、1つのMT−CMOS半
導体装置で構成された論理ブロックを含む半導体集積回
路についても同様に実施可能である。
ブロックの外部に設けたが、各論理ブロックの中に構成
しても、同様の効果が得られる。
である状態制御信号を半導体集積回路の外部から供給す
るように構成したが、内部の論理回路で生成するよう構
成しても、検査対象となる論理回路群が動作状態になる
よう設定する系列をステップST33で追加することで
同様の効果が得られる。
序回路で構成され、かつ状態制御部の出力信号が複数あ
る場合に関する第4の実施形態について説明する。図1
0は、本実施形態に係る状態制御部50の構成を示す論
理回路図である。このような状態制御部50は、例えば
図4に示すような構成を有するMT−CMOS半導体集
積回路に適用できる。すなわち、各論理ブロックのHV
th−Tr に制御信号を送るような構成となっている場合
である。ただし、説明を容易にするために、本実施形態
では、論理ブロックi,j内に、図7に示す構成を有す
る論理回路群43が設けられている場合を想定してい
る。
は、フリップフロップ51と、インバータ52と、OR
回路53とが設けられている。そして、状態制御信号M
ODE1及びCLKを用いて状態制御部内のフリップフ
ロップ51のQ出力を1に制御することで、論理ブロッ
クiに対するHVth−Tr 制御信号が1になると共にイ
ンバータ52の出力が0になる。さらに、状態制御信号
MODE2が1になると、OR回路53の出力が1にな
る。このようにして、論理回路群が配設されているすべ
ての論理ブロックi,j内のHVth−Tr がONになる
ように制御される。なお、図示されていないが、通常制
御信号はフリップフロップ51,インバータ52及びO
R回路53を経ることなく状態制御部50内を通過し
て、論理回路群43に入力されるように構成されてい
る。
半導体集積回路に対する検査系列の例を示す。
9に示すフローチャートと同様の手順で、ネットリスト
を作成し(ステップST31)、ネットリストについて
の検査系列を生成する(ステップST32)。ステップ
ST32において従来の方式を利用して生成される検査
系列が上記表4中の下2段のA,B,D,OUTまでの
部分である(上述の表1参照)。そして、ステップST
33において、状態制御信号MODE1,MODE2及
びCLKの系列を加えることで、論理回路群が配設され
ているすべての論理ブロックのHVth−Tr をON状態
に制御することができ、論理回路群の動作の検査を行な
うことができる。なお、検査装置としては、図14に示
すようなテスター70を用いることができる。
されていたり、状態制御部の出力信号が複数ある場合に
も、検査対象である論理回路群が配設されているすべて
の論理ブロックに電源を供給する出力が得られるような
状態を状態制御部に設けることで、従来の方式を利用す
ることができる。
jはいずれも単一としたが、複数の論理ブロックからな
る論理ブロック群i,jごとにHVth−Tr 制御信号を
出力するように構成されているものについても、本実施
形態における検査系列の生成方法を適用できる。
ブロックの外部に設けたが、各論理ブロックの中に構成
しても、同様の効果が得られる。
である状態制御信号を半導体集積回路の外部から供給す
るように構成したが、内部の論理ブロックで生成するよ
う構成しても、その状態制御部を検査対象となる論理回
路群が動作状態になるよう設定する系列を追加すること
で同様の効果が得られる。
内に状態制御部を配置せずに、HVth−Tr 制御信号が
外部から直接与えられる例に係る第5の実施形態につい
て説明する。図11は、第5の実施形態に係る状態制御
部及び半導体集積回路内の信号入力部の構成を示すブロ
ック図である。
態制御部60が外部の機器(例えばテスターなど)に設
けられていて、半導体集積回路内には外部からの状態制
御信号を受ける入力ピン61のみが配設されている。そ
して、状態制御部から状態制御信号MODEが入力され
ると、この状態制御信号MODEがそのままHVth−T
r 制御信号として出力される。
示す。
は、上記第3の実施形態における図9と同様の手順で検
査系列が生成される。また、本実施形態においても、図
14に示すようなテスター70を用いることができる。
されずに外部から状態制御信号が与えられる場合にも、
従来の方式で生成された検査系列に、HVth−Tr を制
御するための状態制御信号MODEを追加するだけで、
MT−CMOS半導体集積回路の検査系列を生成するこ
とができる。
OS半導体装置で構成された論理ブロックを含む半導体
集積回路について説明したが、1つのMT−CMOS半
導体装置で構成された論理ブロックを含む半導体集積回
路についても同様に実施可能である。
も、状態制御部を半導体チップ(半導体集積回路)の外
部に設けてもよい。
ックの各論理回路と電源端子及び接地端子との間に、検
査専用の高しきい値トランジスタと通常制御用の高しき
い値トランジスタとをそれぞれ介設した半導体集積回路
の検査系列の生成方法に関する第6の実施形態について
説明する。
S半導体集積回路41の構成を示す電気回路図である。
の構成は、基本的には上述の第3の実施形態における図
6に示す半導体集積回路41の構成と同じである。ただ
し、本実施形態では、各論理ブロック7a〜7xごと
に、検査専用のpHVth−Tr1a〜1x及びnHVth
−Tr 2a〜2xとは別に、通常制御専用のpHVth−
Tr 1a’〜1x’及びnHVth−Tr 2a’〜2x’
が設けられていて、両者は、各論理回路5a〜5xの仮
想電源端子3a〜3xと電源端子10との間、及び仮想
接地端子4aと接地端子11との間にそれぞれ互いに並
列に介設されている。そして、状態制御部42内のテス
ト制御部42aにより、検査信号MODEに応じてpH
Vth−Tr 1a〜1x及びnHVth−Tr 2a〜2xの
オン・オフを制御する一方、状態制御部42内の通常制
御部42bにより、通常制御信号に応じてpHVth−T
r 1a’〜1x’及びnHVth−Tr 2a’〜2x’の
オン・オフを制御するように構成されている。
論理回路群43の構成はたとえば図7に示されるもので
よく、検査信号MODEが1のときにpHVth−Tr 1
a〜1x及びnHVth−Tr 2a〜2xをオンにして、
論理回路群43内の故障の有無を検査することや、検査
系列の生成方法は、上記第3の実施形態と同様に行うこ
とができる。また、本実施形態においても、図14に示
すようなテスター70を用いることができる。
態と同様の効果を発揮することができる。
も、本実施形態と同様に、検査専用の高しきい値トラン
ジスタと通常制御専用の高しきい値トランジスタとを、
電源端子及び接地端子と各論理回路との間に互いに並列
に配設することができる。
半導体集積回路を含む半導体回路システムとして、高電
位側電源又は低電位側電源のうち少なくともいずれか一
方と論理回路との間に高しきい値トランジスタを介設
し、状態制御部により、検査指令の種類に応じて高しき
い値トランジスタのオン・オフを制御するようにしたの
で、MT−CMOS半導体集積回路内における論理回路
内の故障と、論理回路外の故障つまり配線のショートや
高しきい値トランジスタの動作不良による故障とを区別
して検査することが可能になり、特性の良好なMT−C
MOS半導体集積回路の提供を図ることができる。
え、第1の端子から第2の端子に至るパスの一部におけ
る電流を検知する手段と、合否判定のための設定値を予
め記憶しておく手段と、電流の検出値が設定値以上か否
かに応じて合否を判定する手段と、判定結果を表示する
表示手段とをさらに設けたので、特性の良好なMT−C
MOS半導体集積回路を迅速に選別しうる機能を持たせ
ることができる。
の検査を行う指令を受けたときには高しきい値トランジ
スタをオン状態にするように制御するので、MT−CM
OS半導体集積回路に配置される論理回路の動作の正常
・非正常を検査することができる。
半導体集積回路の検査方法として、高しきい値トランジ
スタをオフ状態にした状態で、第1の端子から第2の端
子に至るパスの一部における電流を検出して、電流の検
出値が設定値以上のときには不合格と判定する一方、電
流の検出値が設定値未満のときには合格と判定するよう
にしたので、スタンバイ時に無駄な電流が生じるものを
確実に排除しながら特性の良好なMT−CMOS半導体
集積回路を得ることができる。
S半導体集積回路の検査系列の生成方法として、検査対
象となる論理回路の上記各素子間の接続状態に関する部
分回路記述を作成した後、入出力関係の記述からなる検
査系列を作成し、この検査系列に、検査対象となってい
る論理回路に接続される高しきい値トランジスタをオン
状態にする新たな系列を追加するようにしたので、従来
のCMOS半導体集積回路の検査方式をそのまま利用し
てMT−CMOS半導体集積回路の検査系列を生成する
ことができ、よって、新たなソフトの開発に必要な経費
を節減することができる。
集積回路の電気回路図である。
的に示すブロック図である。
ーチャート図である。
集積回路の電気回路図である。
ーチャート図である。
集積回路の電気回路図である。
集積回路中の論理回路群の構成を示すブロック図であ
る。
集積回路中の状態制御部の構成を示すブロック図であ
る。
ーチャート図である。
体集積回路中の状態制御部の構成を示すブロック図であ
る。
体集積回路中の状態制御部の構成を示すブロック図であ
る。
体集積回路の電気回路図である。
構成を示す電気回路図である。
略的に示すブロック図である。
スタ) 2 nHVth−Tr (nチャネル高しきい値トランジ
スタ) 3 仮想電源端子 4 仮想接地端子 5 論理回路 6 状態制御部 7 論理ブロック 8 半導体集積回路 10 電源端子 11 接地端子 13 テスター 14 プローブ 15 電流計 16 記憶装置 17 判定回路 18 表示装置 21 半導体集積回路 22 状態制御部 41 半導体集積回路 42 状態制御部 43 論理回路群
Claims (14)
- 【請求項1】 半導体集積回路の内部又は外部に、上記
半導体集積回路の正常・非正常を検査するよう指令する
検査指令手段を有する半導体回路システムであって、 上記半導体集積回路は、 高電位側電圧を供給するための第1の端子と、 低電位側電圧を供給するための第2の端子と、 上記第1の端子と上記第2の端子との間に介設され、複
数の低しきい値トランジスタを配置して構成された少な
くとも1つの論理回路と、 上記第1の端子及び上記第2の端子のうち少なくともい
ずれか一方と上記論理回路との間に介設され、オン・オ
フの切換わりにより上記論理回路を動作状態とスタンバ
イ状態とに切換えるための高しきい値トランジスタと、 上記第1の端子,第2の端子,論理回路及び高しきい値
トランジスタ間を接続する論理回路外配線と、 上記検査指令手段からの検査指令を受けたときに、検査
指令の種類に応じて上記高しきい値トランジスタのオン
・オフを制御する状態制御部とを備えていることを特徴
とする半導体回路システム。 - 【請求項2】 請求項1記載の半導体回路システムにお
いて、 上記状態制御部は、上記検査指令手段から上記論理回路
外配線及び上記高しきい値トランジスタの検査指令を受
けたときには、上記高しきい値トランジスタをオフ状態
にするように制御することを特徴とする半導体回路シス
テム。 - 【請求項3】 請求項2記載の半導体回路システムにお
いて、 上記論理回路は複数個設けられており、 上記第1の端子及び第2の端子は、上記すべての論理回
路に対して共通化されており、 上記状態制御部は、上記すべての論理回路に接続される
上記高しきい値トランジスタをオフ状態にするように制
御することを特徴とする半導体回路システム。 - 【請求項4】 請求項2記載の半導体回路システムにお
いて、 上記論理回路は複数個設けられており、 上記第1の端子及び第2の端子は、上記すべての論理回
路のうちの1つ又は複数の論理回路ごとに共通化されて
おり、 上記状態制御部は、上記検査指令手段から上記論理回路
外配線及び上記高しきい値トランジスタの検査指令を受
けたときには、上記共通の第1の端子−第2の端子間の
論理回路に接続される上記高しきい値トランジスタをオ
フ状態にするように制御することを特徴とする半導体回
路システム。 - 【請求項5】 請求項2記載の半導体回路システムにお
いて、 上記高しきい値トランジスタは、上記第1の端子と上記
論理回路の間及び上記第2の端子と上記論理回路との間
にそれぞれ介設されていることを特徴とする半導体回路
システム。 - 【請求項6】 請求項2,3,4又は5記載の半導体回
路システムにおいて、 上記第1の端子−第2の端子間に流れる電流を検知する
ための電流検知手段と、 上記電流検知手段の検出値について合否判定のための設
定値を予め記憶しておく記憶手段と、 上記電流検知手段及び上記記憶手段に接続され、上記検
査時に、上記電流検知手段の検出値が上記設定値以上の
ときには不合格と判定する一方、上記電流検知手段の検
出値が上記設定値未満のときには合格と判定する判定手
段と、 該判定手段の判定結果を表示する表示手段とをさらに備
えていることを特徴とする半導体回路システム。 - 【請求項7】 請求項1記載の半導体回路システムにお
いて、 上記状態制御部は、上記検査指令手段から上記論理回路
内の検査指令を受けたときには、上記論理回路のうち検
査対象となっている論理回路に接続される上記高しきい
値トランジスタをオン状態にすることを特徴とする半導
体回路システム。 - 【請求項8】 請求項7記載の半導体回路システムにお
いて、 上記論理回路に検査信号を入力する手段と、 上記検査信号に対して上記論理回路が正常な場合に出力
される論理値の期待値を予め記憶する期待値記憶手段
と、 上記期待値記憶手段に接続され、上記論理回路からの出
力信号の論理値と上記期待値とを比較して、上記検査時
に、上記出力信号の論理値と上記期待値とが一致すると
きには合格と判定する一方、上記出力信号の論理値と上
記期待値とが一致しないときには不合格と判定する判定
手段と、 該判定手段の判定結果を表示する表示手段とをさらに備
えていることを特徴とする半導体回路システム。 - 【請求項9】 高電位側電圧を供給するための第1の端
子と、低電位側電圧を供給するための第2の端子と、上
記第1の端子と第2の端子との間に介設され、複数の低
しきい値トランジスタを配置して構成された少なくとも
1つの論理回路と、上記第1の端子及び上記第2の端子
のうち少なくともいずれか一方と上記論理回路との間に
介設され、オン・オフの切換わりにより上記論理回路を
動作状態とスタンバイ状態とに切換えるための高しきい
値トランジスタと、上記第1の端子,第2の端子,論理
回路及び高しきい値トランジスタ間を接続する論理回路
外配線とを備えた半導体集積回路の検査方法であって、 上記高しきい値トランジスタをオフ状態にする第1のス
テップと、 上記第1の端子−第2の端子間に流れる電流を検出する
第2のステップと、 上記電流の検出値が設定値以上のときには不合格と判定
する一方、上記電流の検出値が設定値未満のときには合
格と判定する第3のステップとを備えていることを特徴
とする半導体集積回路の検査方法。 - 【請求項10】 請求項9記載の半導体集積回路の検査
方法において、 上記論理回路は複数個設けられており、 上記第1の端子及び第2の端子は、上記すべての論理回
路に対して共通化されており、 上記第2のステップでは、上記すべての論理回路に接続
される上記高しきい値トランジスタをオフ状態にするこ
とを特徴とする半導体集積回路の検査方法。 - 【請求項11】 請求項9記載の半導体集積回路の検査
方法において、 上記論理回路は複数個設けられており、 上記第1の端子及び第2の端子は、上記すべての論理回
路のうちの1つ又は複数の論理回路ごとに共通化されて
おり、 上記第2のステップでは、上記共通の第1の端子−第2
の端子間の論理回路に接続される上記高しきい値トラン
ジスタをオフ状態にすることを特徴とする半導体集積回
路の検査方法。 - 【請求項12】 高電位側電圧を供給するための第1の
端子と、低電位側電圧を供給するための第2の端子と、
上記第1の端子と第2の端子との間に介設され、複数の
低しきい値トランジスタを含む多数の素子を配置して構
成された少なくとも1つの論理回路と、上記第1の端子
及び上記第2の端子のうち少なくともいずれか一方と上
記論理回路との間に介設され、オン・オフの切換わりに
より上記論理回路を動作状態とスタンバイ状態とに切換
えるための高しきい値トランジスタと、上記第1の端
子,第2の端子,論理回路及び高しきい値トランジスタ
間を接続する論理回路外配線と、上記高しきい値トラン
ジスタのオン・オフを制御する制御信号を出力する状態
制御部とを有する半導体集積回路の検査系列を生成する
方法であって、 上記少なくとも1つの論理回路のうち検査対象となって
いる論理回路内の上記各素子間の接続状態に関する部分
回路記述を作成する第1のステップと、 上記第1のステップで作成された部分回路記述に基づ
き、上記検査対象となっている論理回路内における動作
の適正状態を判定するための入出力関係の記述からなる
検査系列を作成する第2のステップと、 上記検査系列に、上記状態制御部から出力される制御信
号が、上記検査対象となっている論理回路に接続される
上記高しきい値トランジスタをオン状態にするモードと
なるような新たな系列を作成して上記第2のステップで
作成した検査系列に付加する第3のステップとを備えて
いることを特徴とする半導体集積回路の検査系列の生成
方法。 - 【請求項13】 請求項12記載の半導体集積回路の検
査系列の生成方法において、 上記高しきい値トランジスタは、上記第1の端子及び上
記第2の端子のうち少なくともいずれか一方と上記論理
回路との間に複数個互いに並列に介設されており、 上記並列に接続された複数の高しきい値トランジスタの
うち一部が検査専用の高しきい値トランジスタとして構
成されており、 上記第3のステップでは、上記状態制御部から出力され
る制御信号が、上記並列に接続された複数の高しきい値
トランジスタのうち検査専用の高しきい値トランジスタ
のみをオン状態にするモードとなるような新たな系列を
作成することを特徴とする半導体集積回路の検査系列の
生成方法。 - 【請求項14】 請求項12記載の半導体集積回路の検
査系列の生成方法において、 上記検査対象となっている論理回路に接続される上記高
しきい値トランジスタは、上記論理回路の検査時に外部
から入力される制御信号に応じてオン状態になるように
構成されており、 上記第3のステップでは、上記外部から入力される制御
信号が、上記検査対象となっている論理回路を動作可能
状態にするモードとなるような新たな系列を作成して、
上記第2のステップで作成された検査系列に付加するこ
とを特徴とする半導体集積回路の検査系列の生成方法。
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