JPH0833328A

JPH0833328A - スイッチング電源

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Publication number: JPH0833328A
Application number: JP18181294A
Authority: JP
Inventors: Junichi Into; 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-07-11
Filing date: 1994-07-11
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】安価な制御回路を構成することができるとと
もに、安定した制御をすることができるスイッチング電
源を提供する。【構成】１次側巻線Ｎ１に入力される電圧Ｖｉｎと２
次側巻線Ｎ３の誘起電圧Ｖ１とに対する制御信号とし
て、パルス幅が最小単位幅の整数倍で増減するＰＷＭ１
信号とＰＷＭ４信号とがそれぞれ用いられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トランスの１次側巻線
へ入力される電圧と２次側巻線に誘起される電圧とをパ
ルス幅変調方式によってそれぞれ制御するスイッチング
電源に関する。

【０００２】

【従来の技術】従来、スイッチング電源として、トラン
スの１次側巻線へ入力される電圧と２次側巻線に誘起さ
れる電圧をアナログパルス幅変調方式によってそれぞれ
制御するものがある。

【０００３】また、１次側巻線の入力電圧に対する制御
をデジタル化する試みもあるが、２次側巻線の誘起電圧
に対する制御に関しては、その制御のデジィタル化に対
する困難さなどから、アナログ制御、または単純なオン
・オフ制御などの制御方法が用いられている。

【０００４】

【発明が解決しようとする課題】しかし、２次側巻線の
誘起電圧に対する制御に上述の制御方法を用いると、ノ
イズなどによって制御が不安定になる。また、アナログ
制御では、所定の電圧が得られないなど、信頼性が劣
り、アナログ制御回路の構成に要する費用が高くなる。
さらに、１次側と２次側との間の同期を取ることは難し
い。さらに、ＣＰＵなどと組み合わせて１次側および２
次側の誘起電圧に対する制御が可能なようにＣＰＵとア
ナログ制御回路とを１つのチップ上に組み込むと、選別
歩留まりが低下し、かつプロセスが複雑になるから、チ
ップの製造単価が非常に高くなる。

【０００５】本発明の目的は、安価な制御回路を構成す
ることができ、かつ安定した制御をすることができるス
イッチング電源を提供することにある。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
１次側巻線および少なくとも一つの２次側巻線を有する
トランスが設けられ、前記１次側巻線へ入力される電圧
と前記２次側巻線に誘起される電圧とをパルス幅変調方
式によってそれぞれ制御するスイッチング電源におい
て、前記１次側巻線に入力される電圧と前記２次側巻線
の誘起電圧とに対する制御信号として、パルス幅が最小
単位幅の整数倍で増減する信号をそれぞれ用いることを
特徴とする。

【０００７】請求項２記載の発明は、請求項１記載のス
イッチング電源において、前記１次側巻線に対する制御
信号と前記２次側巻線に対する制御信号とは互いに同期
していることを特徴とする。

【０００８】請求項３記載の発明は、請求項１または請
求項２記載のスイッチング電源において、前記２次側巻
線に対する制御信号のパルス幅は、前記１次側巻線に対
する制御信号のパルス幅が規定する期間内で最小単位幅
の整数倍で増減することを特徴とする。

【０００９】請求項４記載の発明は、請求項１または請
求項２記載のスイッチング電源において、前記２次側巻
線に対する制御信号のパルス幅は、前記１次側巻線に対
する制御信号のパルス幅が規定する期間内でかつ前記１
次側巻線に対する制御信号の立上がりを基準として最小
単位幅の整数倍で増減することを特徴とする。

【００１０】請求項５記載の発明は、請求項１または請
求項２記載のスイッチング電源において、前記２次側巻
線に対する制御信号のパルス幅は、外部から供給される
同期信号の立上がりを基準として最小単位幅の整数倍で
増減することを特徴とする。

【００１１】請求項６記載の発明は、請求項５記載のス
イッチング電源において、前記同期信号は前記１次側巻
線に対する制御信号に同期していることを特徴とする。

【００１２】請求項７記載の発明は、請求項５記載のス
イッチング電源において、前記同期信号を所定の期間中
無効信号として取り扱うことを特徴とする。

【００１３】請求項８記載の発明は、請求項３，４，６
または７記載のスイッチング電源において、前記１次側
巻線に対する制御信号のパルス幅の増減は前記１次側巻
線に対するスイッチング動作に応じて２次側巻線に誘起
される電圧またはその分圧のいずれか一方とそれに対す
る基準電圧との比較の結果に応じて決定され、前記２次
側巻線に対する制御信号のパルス幅の増減は前記２次側
巻線の誘起電圧またはその分圧のいずれか一方とそれに
対する基準電圧との比較の結果に応じて決定され、前記
１次側巻線のスイッチング動作による２次側巻線に対す
る制御は、前記１次側巻線のスイッチング動作がオン動
作するときにオフ動作となるオン・オフ制御であり、か
つ、スイッチング動作による前記２次側巻線の制御は、
前記１次側巻線のスイッチング動作がオン動作するとき
にオン動作となるオン・オン制御であることを特徴とす
る。

【００１４】

【作用】請求項１記載のスイッチング電源では、１次側
巻線に入力される電圧と２次側巻線の誘起電圧とに対す
る制御信号として、パルス幅が最小単位幅の整数倍で増
減する信号をそれぞれ用いる。

【００１５】請求項２記載のスイッチング電源では、１
次側巻線に対する制御信号と２次側巻線に対する制御信
号とが互いに同期している。

【００１６】請求項３記載のスイッチング電源では、２
次側巻線に対する制御信号のパルス幅が、１次側巻線に
対する制御信号のパルス幅が規定する期間内で最小単位
幅の整数倍で増減する。

【００１７】請求項４記載のスイッチング電源では、２
次側巻線に対する制御信号のパルス幅が、１次側巻線に
対する制御信号のパルス幅が規定する期間内でかつ１次
側巻線に対する制御信号の立上がりを基準として最小単
位幅の整数倍で増減する。

【００１８】請求項５記載のスイッチング電源では、２
次側巻線に対する制御信号のパルス幅が、外部から供給
される同期信号の立上がりを基準として最小単位幅の整
数倍で増減する。

【００１９】請求項６記載のスイッチング電源では、同
期信号が１次側巻線に対する制御信号に同期している。

【００２０】請求項７記載のスイッチング電源では、同
期信号を所定の期間中無効信号として取り扱う。

【００２１】請求項８記載のスイッチング電源では、１
次側巻線に対する制御信号のパルス幅の増減が１次側巻
線に対するスイッチング動作に応じて２次側巻線に誘起
される電圧またはその分圧のいずれか一方とそれに対す
る基準電圧との比較の結果に応じて決定され、２次側巻
線に対する制御信号のパルス幅の増減が２次側巻線の誘
起電圧またはその分圧のいずれか一方とそれに対する基
準電圧との比較の結果に応じて決定され、１次側巻線の
スイッチング動作による２次側巻線に対する制御が、１
次側巻線のスイッチング動作がオン動作するときにオフ
動作となるオン・オフ制御で行われ、かつ、スイッチン
グ動作による２次側巻線の制御が、１次側巻線のスイッ
チング動作がオン動作するときにオン動作となるオン・
オン制御で行われる。

【００２２】

【実施例】以下に、本発明の実施例について図を参照し
ながら説明する。（第１実施例）図１は本発明のスイッチング電源の第１
実施例の構成を示すブロック図である。

【００２３】本実施例のスイッチング電源は、図１に示
すように、コンバータトランス（以下、トランスとい
う）Ｔ１を備える。トランスＴ１には、１次側巻線Ｎ１
と、２つの２次側巻線Ｎ２，Ｎ３とが設けられている。

【００２４】１次側巻線Ｎ１の一端には電圧Ｖｉｎを供
給する直流電源ＤＣの＋端子が接続され、直流電源ＤＣ
の−端子は基準電位に接続されている。この電圧Ｖｉｎ
としては、例えば商用電源を全波整流し、かつコンデン
サＣ０で平滑することによって得られる電圧が考えられ
る。

【００２５】１次側巻線Ｎ１の他端には、スイッチング
素子であるＦＥＴＱ１のドレインおよびコンデンサＣ１
の一端が接続されている。ＦＥＴＱ１のソースおよびコ
ンデンサＣ１の他端は基準電位に接続されている。ＦＥ
ＴＱ１のゲートは駆動回路１０２の出力端に接続されて
いる。

【００２６】２次側巻線Ｎ２の一端にはダイオードＤ３
のアノードが接続され、その他端は共通基準電位（以
下、ＣＯＭ電位）に接続されている。２次側巻線Ｎ２に
は、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖ２が
誘起される。

【００２７】ダイオードＤ３のカソードには平滑用コン
デンサＣ３の＋端子が接続され、コンデンサＣ３の−端
子はＣＯＭ電位に接続されている。

【００２８】ダイオードＤ３のカソードには、コンデン
サＣ３と並列に配置されている分圧回路Ｗ１が接続され
ている。分圧回路Ｗ１は、電圧Ｖ２を分圧し、その分圧
した電圧値をフィードバック信号としてＰＷＭ制御回路
１０１に出力する。

【００２９】ＰＷＮ制御回路１０１は、入力端子ＦＢＩ
Ｎ１を介して分圧回路Ｗ１からのフィードバック信号を
取り込み、このフィードバック信号に基づきパルス幅が
制御されたパルス信号（以下、ＰＷＭ１信号という）を
生成する。ＰＷＭ１信号のパルス幅は前記フィードバッ
ク信号のレベルに応じて最小単位幅の整数倍に増減する
ように制御される。ＰＷＭ１信号は出力端子ＰＷＭ１Ｏ
ＵＴを介して駆動回路１０２および同期検出回路１０３
に出力される。なお、本実施例では、予備端子として入
力端子ＦＢＩＮ２および出力端子ＰＷＭ２ＯＵＴが設け
られているＰＷＭ制御回路１０１を用いている。

【００３０】駆動回路１０２は、ＰＷＭ１信号に基づき
ＦＥＴＱ１をオン・オフ動作すなわちスイッチング動作
させる。ＰＷＭ１信号のオンのパルス幅で規定される時
間がＦＥＴＱ１のオン時間になるようにスイッチング動
作が行われる。

【００３１】同期検出回路１０３は、ＰＷＭ制御回路１
０１からのＰＷＭ１信号の出力タイミングを検出し、そ
の検出結果を示す同期検出信号を生成する。

【００３２】２次側巻線Ｎ３の一端にはダイオードＤ１
のアノードが接続され、その他端はＣＯＭ電位に接続さ
れている。２次側巻線Ｎ３には、１次側巻線Ｎ１の巻線
数との比に応じた電圧Ｖ１が誘起される。

【００３３】ダイオードＤ１のカソードには、スイッチ
ング素子であるＭＯＳＦＥＴＱ２のドレインおよび抵抗
Ｒ１の一端が接続されている。ＭＯＳＦＥＴＱ２のソー
スには、フライホイールダイオードＤ２（以下、ダイオ
ードＤ２という）のカソードおよびチョークコイルＬ１
の一端が接続されている。ＭＯＳＦＥＴＱ２のゲートに
は、抵抗Ｒ１の他端および抵抗Ｒ２の一端が接続されて
いる。ダイオードＤ２のアノードはＣＯＭ電位に接続さ
れている。

【００３４】チョークコイルＬ１の他端には、平滑用コ
ンデンサＣ２の＋端子が接続されている。コンデンサＣ
２の−端子はＣＯＭ電位に接続されている。

【００３５】チョークコイルＬ１の他端には、出力コン
デンサＣ２と並列に配置されている抵抗Ｒ３の一端が接
続され、抵抗Ｒ３の他端には抵抗Ｒ４の一端が接続され
ている。抵抗Ｒ４の他端はＣＯＭ電位に接続されてい
る。

【００３６】抵抗Ｒ３と抵抗Ｒ４とは互いに共働して電
圧Ｖ１を分圧し、この分圧された電圧はＶｉｎ信号１０
ｂとしてＰＷＭ制御回路１０４に取り込まれる。ＰＷＭ
制御回路１０４は、同期検出回路１０３からの同期検出
信号に同期を取りながらＶｉｎ信号１０ｂに基づきパル
ス幅が制御されたパルス信号（以下、ＰＷＭ４信号とい
う）を生成する。すなわち、ＰＷＭ４信号はＰＷＭ１信
号に同期を取りながら生成され、ＰＷＭ４信号のパルス
幅は前記フィードバック信号のレベルに応じて最小単位
幅の整数倍に増減するように制御される。ＰＷＭ制御回
路１０４は同期検出回路１０３と共働してメイン同期サ
ブＰＷＭ制御回路を構成する。

【００３７】ＰＷＭ４信号は、ＭＯＳＦＥＴＱ２を駆動
するためのトランジスタＱ３のベースにＶ（ｃｔ１）信
号として与えられる。なお、トランジスタＱ３に対する
保護対策として、トランジスタＱ３のベース回路に抵抗
を挿入することを考えても良い。トランジスタＱ３のコ
レクタは抵抗Ｒ２の他端に接続され、そのエミッタはＣ
ＯＭ電位に接続されている。トランジスタＱ３は、Ｖ
（ｃｔ１）信号に基づきオン・オフ動作し、トランジス
タＱ３のオン・オフ動作に伴いＭＯＳＦＥＴＱ２がスイ
ッチング動作する。Ｖ（ｃｔ１）信号のオンのパルス幅
で規定される時間がトランジスタＱ３のオン動作時間に
なり、すなわちＭＯＳＦＥＴＱ２のオン動作時間にな
る。

【００３８】次に、本実施例のスイッチング電源におけ
る主動作について説明する。

【００３９】ＰＷＭ制御回路１０１からのＰＷＭ１信号
によってＦＥＴＱ１がスイッチング動作をし、ＦＥＴＱ
１のスイッチング動作によって２次側巻線Ｎ２には電圧
Ｖ２が誘起される。電圧Ｖ２は分圧回路Ｗ１によって分
圧され、この分圧電圧はＰＷＭ制御回路１０１のＦＢＩ
Ｎ１端子に与えられる。ＰＷＭ制御回路１０１はＰＷＭ
１信号の１パルス出力毎に分圧電圧のレベルを判定し、
その判定の結果に基づきＰＭＷ１信号のパルス幅をその
最小単位幅の整数倍で増減するように制御する。このＰ
ＷＭ１信号のパルス幅の制御によって後述するフィード
バック制御が実行され、安定した出力電圧Ｖ２が得られ
る。

【００４０】これに対し、ＰＷＭ制御回路１０４と同期
検出回路１０３とから構成されるメイン同期サブＰＷＭ
制御回路からのＰＷＭ４信号によってＦＥＴＱ２および
トランジスタＱ３がスイッチング動作をし、このスイッ
チング動作によって２次側巻線Ｎ３には電圧Ｖ１が誘起
される。電圧Ｖ１は抵抗Ｒ３，Ｒ４によって分圧され、
この分圧電圧はＶｉｎ信号１０ｂとしてＰＷＭ制御回路
１０４に与えられる。ＰＷＭ制御回路１０４はＰＷＭ４
信号の１パルス出力毎にＶｉｎ信号１０ｂのレベルを判
定し、その判定の結果に基づきＰＭＷ４信号のパルス幅
をその最小単位幅の整数倍で増減するように制御する。
このＰＷＭ４信号のパルス幅の制御によって後述するフ
ィードバック制御が実行され、安定した出力電圧Ｖ１が
得られる。

【００４１】次に、ＰＷＭ制御回路１０１の構成につい
て図を参照しながら説明する。図２ないし図４は図１の
スイッチング電源に用いられているＰＷＭ制御回路１０
１の構成を示すブロック図である。

【００４２】ＰＷＭ制御回路１０１は、図２ないし図４
に示すように、２つのアナログ型（チョッパ方式を含
む）コンパレータ５１ａ，５１ｂと、８つのラッチ１〜
８とを有する。

【００４３】コンパレータ５１ａはＦＢＩＮ１端子から
取り込まれたフィードバック信号のレベルと基準電源５
２ａからの電圧Ｖref1とを比較し、その比較の結果を示
す比較信号を生成する。同様に、コンパレータ５２ｂは
ＦＢＩＮ２端子から取り込まれたフィードバック信号の
レベルと基準電源５２ｂからの電圧Ｖref2とを比較し、
その比較の結果を示す比較信号を生成する。なお、上述
したように、本実施例では、ＦＢＩＮ２端子が予備の入
力端子として設けられ、ＦＢＩＮ２端子の設置に伴いコ
ンパレータ５１２ｂが予備のコンパレータとして予め設
けられている。よって、このコンパレータ５１ｂの入力
および出力側に接続されている後述の各機器は予備のＦ
ＢＩＮ２端子に対応する機器である。

【００４４】コンパレータ５１ａの出力はＤフィリップ
フロップ（以下、ＤＦＦという）２８ａのＤ端子に接続
されている。ＤＦＦ２８ａのＱバー端子はアンドゲート
３３ａの一方の入力端子に接続され、Ｑ端子はアンドゲ
ート３４ａの一方の入力端子に接続されている。ＤＦＦ
２８ａのクロック端子にはＣＬＫ１が取り込まれる。各
アンドゲート３３ａ，３４ａの他方の入力端子にはＰＭ
１ＯＮＳの信号線がそれぞれ接続されている。

【００４５】同様に、コンパレータ５１ｂの出力はＤＦ
Ｆ２８ｂのＤ端子に接続されている。ＤＦＦ２８ｂのＱ
バー端子はアンドゲート３３ｂの一方の入力端子に接続
され、Ｑ端子はアンドゲート３４ｂの一方の入力端子に
接続されている。ＤＦＦ２８ｂのクロック端子にはＣＬ
Ｋ２が取り込まれる。各アンドゲート３３ｂ，３４ｂの
他方の入力端子にはＰＭ２ＯＮＳの信号線がそれぞれ接
続されている。

【００４６】アンドゲート３３ａの出力端子はオアゲー
ト８２の入力端子の１つに接続されるとともに、検知回
路（図中では、検知と示す）６１のＵＰ１信号入力端子
に接続されている。アンドゲート３３ｂの出力端子はオ
アゲート８２の入力端子の他の１つに接続されるととも
に、検知回路（図中では、検知と示す）６２のＵＰ２信
号入力端子に接続されている。オアゲート８２の入力端
子のさらに他の１つには、アンドゲート７２ａの出力端
子に接続されている。アンドゲート７２ａの入力端子の
一方はＳＴ１の信号線に接続され、他方の入力端子には
ＰＭ１ＯＮＳＳの信号線が接続されている。

【００４７】アンドゲート３４ａの出力端子はオアゲー
ト８３の入力端子の１つに接続されるとともに、検知回
路６１のＤＷ１信号入力端子に接続されている。アンド
ゲート３４ｂの出力端子はオアゲート８３の入力端子の
他の１つに接続されるとともに、検知回路６２のＤＷ２
信号入力端子に接続されている。オアゲート８３の入力
端子のさらに他の１つには、アンドゲート７１ａの出力
端子に接続されている。アンドゲート７１ａの入力端子
の一方はＳＴ１Ｂの信号線に接続され、他方の入力端子
にはＰＭ１ＯＮＳＳの信号線が接続されている。

【００４８】オアゲート８２の出力端子はクロックドバ
ッファ（以下、Ｂ．Ｆという）２０の信号制御端子に接
続され、オアゲート８３の出力端子はＢ．Ｆ．１９の信
号制御端子に接続されている。

【００４９】各ラッチ１〜８には、ＣＰＵ（図示せず）
のデータバス７３にＢ．Ｆ．２５を介して接続されてい
るバスライン７５に接続されている入力端子が設けられ
ている。

【００５０】ラッチ１（ＰＷＭ１ＯＮＭＡＸ）の出力端
子はインバータ５４に接続されるとともに、Ｂ．Ｆ．１
１を介してバスライン６５に接続されている。インバー
タ５４の出力端子は、信号制御端子がＰＭ２ＯＦＳの信
号線に接続されているＢ．Ｆ．１７を介してバスライン
６４に接続されている。ラッチ１の制御端子には、ＭＡ
ＸＳＥＴ１の信号線が接続されている。

【００５１】ラッチ２（ＰＷＭ２ＯＮＭＡＸ）の出力端
子はインバータ５５に接続されるとともに、Ｂ．Ｆ．１
２を介してバスライン６５に接続されている。インバー
タ５５の出力端子は、信号制御端子がＰＭ１ＯＦＳの信
号線に接続されているＢ．Ｆ．１８を介してバスライン
６４に接続されている。ラッチ２の制御端子には、ＭＡ
ＸＳＥＴ２の信号線が接続されている。

【００５２】ラッチ３（ＰＷＭ１ＯＮ）の出力端子は検
知回路６１の入力端子に接続されるとともに、Ｂ．Ｆ．
１３を介してバスライン６５に接続されている。検知回
路６１はデジィタル値の１Ｈ検知回路からなり、その出
力端子はラッチ３のリセット端子に入力されている。ラ
ッチ３の制御端子には、オアゲート４５の出力端子に接
続されている。オアゲート４５の入力端子の一方にはＯ
Ｎ１ＳＥＴの信号線が接続され、その入力端子の他方に
はアンドゲート４３の出力端子が接続されている。アン
ドゲート４３の入力端子の一方にはＴＥＳＴの信号線が
接続され、その入力端子の他方にはＰＭ１ＯＮＳの信号
線が接続されている。

【００５３】ラッチ４（ＰＷＭ２ＯＮ）の出力端子は検
知回路６２の入力端子に接続されるとともに、Ｂ．Ｆ．
１４を介してバスライン６５に接続されている。検知回
路６２はデジィタル値の１Ｈ検知回路からなり、その出
力端子はラッチ４のリセット端子に入力されている。ラ
ッチ４の制御端子には、オアゲート４６の出力端子に接
続されている。オアゲート４６の入力端子の一方にはＯ
Ｎ２ＳＥＴの信号線が接続され、その入力端子の他方に
はアンドゲート４４の出力端子が接続されている。アン
ドゲート４４の入力端子の一方にはＴＥＳＴの信号線が
接続され、その入力端子の他方にはＰＭ２ＯＮＳの信号
線が接続されている。

【００５４】ラッチ５（ＰＷＭ１ＯＦＦ）の出力端子
は、Ｂ．Ｆ．１５を介してバスライン６５に接続されて
いる。ラッチ５の制御端子には、ＣＰＵＳＥＴ１の信号
線が接続されている。

【００５５】ラッチ６（ＰＷＭ２ＯＦＦ）の出力端子は
Ｂ．Ｆ．１６を介してバスライン６５に接続されてい
る。ラッチ６の制御端子には、ＣＰＵＳＥＴ２の信号線
が接続されている。ラッチ３（ＰＷＭ１ＯＮ）の出力
端子は検知回路６１の入力端子に接続されるとともに、
Ｂ．Ｆ．１３を介してバスライン６５に接続されてい
る。検知回路６１はデジィタル値の１Ｈ検知回路からな
り、その出力端子はラッチ３のリセット端子に入力され
ている。ラッチ３の制御端子には、オアゲート４５の出
力端子に接続されている。オアゲート４５の入力端子の
一方にはＯＮ１ＳＥＴの信号線が接続され、その入力端
子の他方にはアンドゲート４３の出力端子が接続されて
いる。アンドゲート４３の入力端子の一方にはＴＥＳＴ
の信号線が接続され、その入力端子の他方にはＰＭ１Ｏ
ＮＳの信号線が接続されている。

【００５６】ラッチ４（ＰＷＭ２ＯＮ）の出力端子は検
知回路６２の入力端子に接続されるとともに、Ｂ．Ｆ．
１４を介してバスライン６５に接続されている。検知回
路６２はデジィタル値の１Ｈ検知回路からなり、その出
力端子はラッチ４のリセット端子に入力されている。ラ
ッチ４の制御端子には、オアゲート４６の出力端子に接
続されている。オアゲート４６の入力端子の一方にはＯ
Ｎ２ＳＥＴの信号線が接続され、その入力端子の他方に
はアンドゲート４４の出力端子が接続されている。アン
ドゲート４４の入力端子の一方にはＴＥＳＴの信号線が
接続され、その入力端子の他方にはＰＭ２ＯＮＳの信号
線が接続されている。

【００５７】ラッチ５（ＰＷＭ１ＯＦＦ）の出力端子
は、Ｂ．Ｆ．１５を介してバスライン６５に接続されて
いる。ラッチ５の制御端子には、ＣＰＵＳＥＴ１の信号
線が接続されている。

【００５８】ラッチ６（ＰＷＭ２ＯＦＦ）の出力端子は
Ｂ．Ｆ．１６を介してバスライン６５に接続されてい
る。ラッチ６の制御端子には、ＣＰＵＳＥＴ２の信号線
が接続されている。

【００５９】ラッチ７の出力端子はＢ．Ｆ．１９を介し
てバスライン６４に接続され、ラッチ８の出力端子は
Ｂ．Ｆ．２０を介してバスライン６４に接続されてい
る。

【００６０】各バスライン６４，６５はアダー（加算
器）６３の対応する入力端子にそれぞれ接続されてい
る。アダー６３の出力端子はバスライン６６を介してＰ
ＷＭ１ラッチ９の入力端子、ＰＷＭ２ラッチ１０の入力
端子、ＡＤＲＯＵＴの信号線に接続されるとともに、バ
スライン６６およびＢ．Ｆ．７４を介してバスライン７
５に接続されている。アダー６３のクロック端子にはＴ
ＥＳＴの信号線が接続され、そのキャリ端子にはＣＲＹ
ＯＵＴの信号線が接続されている。

【００６１】ＰＷＭ１ラッチ９の出力端子は、バスライ
ン６７を介して、信号制御端子がＳＵＭ１Ｏの信号線に
接続されているＢ．Ｆ．２３に接続されている。ＰＷＭ
１ラッチ９の制御端子にはアンドゲート４０の出力端子
が接続され、アンドゲート４０の各入力端子はＴＥＳＴ
の信号線、ＣＨＧ１の信号線にそれぞれ接続されてい
る。

【００６２】同様に、ＰＷＭ２ラッチ１０の出力端子
は、バスライン６８を介して、信号制御端子がＳＵＭ２
Ｏの信号線に接続されているＢ．Ｆ．２４に接続されて
いる。ＰＷＭ２ラッチ１０の制御端子にはアンドゲート
３７の出力端子が接続され、アンドゲート３７の各入力
端子はＴＥＳＴの信号線、ＣＨＧ２の信号線にそれぞれ
接続されている。

【００６３】各Ｂ．Ｆ．２３，２４の出力端子は、バス
ライン６９を介してデジィタルコンパレータ２７の入力
端子の一方に接続されている。デジタルコンパレータ２
７の入力端子の他方にはバスライン７０が接続されてい
る。デジタルコンパレータ２７の出力端子はオアゲート
４０１の入力端子の一方に接続されるとともに、アンド
ゲート４２の入力端子の一方に接続されている。

【００６４】オアゲート４０１の入力端子の他方にはＴ
ＩＭの信号線が接続され、オアゲート４０１の出力端子
はアンドゲート４１の入力端子の一方に接続されてい
る。アンドゲート４１の入力端子の他方にはＳＵＭ１Ｏ
の信号線が接続され、アンドゲート４１の出力端子は、
トグル動作をする同期型Ｔフリップフロップ（以下、Ｔ
ＦＦという）２９のＴ端子に接続されている。

【００６５】ＴＦＦ２９のクロック端子にはＴＳＥＴバ
ーの信号線が接続され、ＴＦＦ２９のＱ出力端子はＰＭ
Ｗ１ＯＵＴ端子に接続されるとともに、タイミング回路
５３に接続されている。

【００６６】アンドゲート４２の入力端子の他方にはＳ
ＵＭ２Ｏの信号線が接続され、アンドゲート４２の出力
端子は、トグル動作をする同期型ＴＦＦ３０のＴ端子に
接続されている。

【００６７】ＴＦＦ３０のクロック端子にはＴＳＥＴバ
ーの信号線が接続され、ＴＦＦ３０のＱ出力端子はＰＭ
Ｗ２ＯＵＴ端子に接続されるとともに、タイミング回路
５３に接続されている。

【００６８】タイミング回路５３は、基本クロックφを
取り込むための入力端子８１を含む。入力端子８１には
２分周回路５９（図中では１／２で示す）の入力端子と
ディレイ回路６０（図中ではディレイで示す）の入力端
子とが接続されている。分周回路５９は基本クロックφ
を２分周し、その分周クロックを出力端子から出力す
る。その出力端子はフリーランカウンタ２６クロック端
子に接続されている。ディレイ回路６０の出力端子はイ
ンバータ５８の入力端子に接続されるとともに、ＴＳＥ
Ｔ信号の信号線に接続されている。ディレイ回路６０に
は、ＴＦＦ２９，３０のＱ出力端子に接続されている入
力端子が設けられている。ディレイ回路６０が生成可能
な遅延時間は、０からφの半周期以下の時間である。イ
ンバータ５８の出力端子はＴＳＥＴバー信号の信号線に
接続されている。

【００６９】タイミング回路５３は、ＴＳＥＴ信号、Ｔ
ＳＥＴバー信号とともに、ＳＵＭ１Ｏ、ＳＵＭ２Ｏ、Ｐ
Ｍ１ＯＮＳＳ、ＰＭ１ＯＮＳ、ＰＭ２ＯＮＳ、ＰＭ１Ｏ
ＦＳ、ＰＭ２ＯＦＳ、ＰＭ１ＯＦＯ、ＰＭ２ＯＦＯ、Ｃ
ＨＧ１ＯＮ、ＣＨＧ２ＯＮ、ＣＨＧ１、ＣＨＧ２の各信
号を生成する。なお、ＳＵＭ２Ｏ、ＰＭ２ＯＮＳ、ＰＭ
２ＯＦＳ、ＰＭ２ＯＦＯ、ＣＨＧ２ＯＮ、ＣＨＧ２の各
信号は予備端子ＦＢＩＮ２に対応する予備信号である。

【００７０】フリーランカウンタ２６は、２分周回路５
９からの分周クロックに基づきカウント動作を行い、そ
のカウント値を出力する出力端子はバスライン７０を介
してデジタルコンパレータ２７の入力端子およびＤＦＦ
４００の入力端子に接続されている。ＤＦＦ４００のク
ロック端子にはＴＳＥＴ信号の信号線が接続され、その
出力端子はＢ．Ｆ．２１，２２の入力端子に接続されて
いる。

【００７１】Ｂ．Ｆ．２１の信号制御端子はＣＨＧ２の
信号線に接続され、その出力端子はバスライン６４に接
続されている。Ｂ．Ｆ．２２の信号制御端子はＣＨＧ１
の信号線に接続され、その出力端子はバスライン６４に
接続されている。

【００７２】ＣＲＹＯＵＴ信号の信号線は、アダー６３
のキャリ端子に接続されるとともに、各Ｄラッチ３１，
３２のＤ端子に接続されている。

【００７３】Ｄラッチ３１のＬ端子はアンドゲート３８
の出力端子に接続され、そのＱ出力端子はアンドゲート
３５の入力端子の一方およびインバータ５６の入力端子
に接続されている。アンドゲート３８の各入力端子に
は、ＰＭ１ＯＦＳ信号の信号線、ＴＳＥＴ信号の信号線
がそれぞれ接続されている。アンドゲート３５の入力端
子の他方にはＣＨＧ１ＯＮ信号の信号線が接続され、そ
の出力端子はＢ．Ｆ．１１の信号制御端子に接続されて
いる。

【００７４】同様に、Ｄラッチ３２のＬ端子はアンドゲ
ート３９の出力端子に接続され、そのＱ出力端子はアン
ドゲート３６の入力端子の一方およびインバータ５７の
入力端子に接続されている。アンドゲート３９の各入力
端子には、ＰＭ２ＯＦＳ信号の信号線、ＴＳＥＴ信号の
信号線がそれぞれ接続されている。アンドゲート３６の
入力端子の他方にはＣＨＧ２ＯＮ信号の信号線が接続さ
れ、その出力端子はＢ．Ｆ．１２の信号制御端子に接続
されている。

【００７５】インバータ５６の出力端子はアンドゲート
４７の入力端子の一方に接続されている。アンドゲート
４７の入力端子の他方にはＣＨＧ１ＯＮ信号の信号線が
接続され、その出力端子はオアゲート４９の入力端子の
一方に接続されている。オアゲート４９の入力端子の他
方にはＰＭ１ＯＦＳ信号、ＰＭ１ＯＮＳ信号の各信号線
が接続されている。オアゲート４９の出力端子はＢ．
Ｆ．１３の信号制御端子に接続されている。

【００７６】インバータ５７の出力端子はアンドゲート
４８の入力端子の一方に接続されている。アンドゲート
４８の入力端子の他方にはＣＨＧ２ＯＮ信号の信号線が
接続され、その出力端子はオアゲート５０の入力端子の
一方に接続されている。オアゲート５０の入力端子の他
方にはＰＭ２ＯＦＳ信号、ＰＭ２ＯＮＳ信号の各信号線
が接続されている。オアゲート５０の出力端子はＢ．
Ｆ．１４の信号制御端子に接続されている。

【００７７】Ｂ．Ｆ．１５の信号制御端子にはＰＭ１Ｏ
ＦＯ信号の信号線が接続され、Ｂ．Ｆ．１６の信号制御
端子にはＰＭ２ＯＦＯ信号の信号線が接続されている。

【００７８】Ｂ．Ｆ．２５の信号制御端子にはＤＦＦ８
０のＱ出力端子が接続され、Ｂ．Ｆ．７４の信号制御端
子にはＤＦＦ８０のＱバー出力端子が接続されている。

【００７９】ＤＦＦ８０はＣＰＵのフラグをセットする
ためのＦＦであり、ＤＦＦ８０のＤ端子はＣＰＵからの
データセットがフラグへセット可能なようにデータ（Ｉ
／Ｏ）の信号線に接続され、そのＬ端子はＣＰＵからの
アドレスの信号線が接続されている。

【００８０】次に、ＰＷＭ制御回路１０１の動作につい
て図５および図６を参照しながら説明する。図５は図１
のＰＷＭ制御回路の動作の基本タイミングを示す信号の
タイミングチャート、図６は図１のＰＷＭ制御回路の処
理動作を概略的に示すフローチャートである。

【００８１】なお、本説明では、説明を簡単にするため
に、動作開始時には、すべてのラッチ、ＦＦ、カウンタ
が０Ｈ（１６進法の零）にリセットされており、ＴＩ
Ｍ、ＳＴ１、ＳＴ１Ｂの各信号のレベルはＬとする。そ
のとき、ラッチ３，４は１にリセットされ、その後、Ｃ
ＰＵはラッチ５，６に７Ｈ以上のオフ値を設定し、また
ラッチ１，２に必要なオン幅の最大値を設定する。

【００８２】フリーランカウンタ２６は、０から１づつ
カウントアップし、ＦＦＨになると０になるように動作
する。

【００８３】まず、ＰＷＭ１信号の生成動作について説
明する。

【００８４】図６を参照するに、まず、ＰＷＭ１ラッチ
９のデータがフリーランカウンタ２６の値に一致すると
（ステップＳ４０１）、一致したときのフリーランカウ
ンタ２６の値（ＤＦＦ４００にＴＳＥＴ信号の立下がり
でラッチされた値）と生成するＰＷＭ１信号のオンデー
タ（パルス幅を示すデータ）との和がアダー６３で算出
され、この和はＰＷＭ１ラッチ９に保持される（ステッ
プＳ４０２）。すなわち、生成するＰＷＭ１信号のオン
データはラッチ３に保持されている値であり、ＣＨＧ１
ＯＮ信号のタイミングでＢ．Ｆ．１３がスルーとなるこ
とによってラッチ３の値はアダー６３に与えられる。ア
ダー６３で算出された和はＰＷＭ１ラッチ９に保持され
る。

【００８５】次いで、ＰＷＭ１ラッチ９のデータがフリ
ーランカウンタ２６の値に一致すると（ステップＳ４０
３）、一致したときのフリーランカウンタ２６の値（Ｄ
ＦＦ４００にＴＳＥＴ信号の立下がりでラッチされた
値）と生成するＰＷＭ１信号のオフデータ（セパレーシ
ョンを示すデータ）との和がアダー６３で算出され、こ
の和はＰＷＭ１ラッチ９に保持される（ステップＳ４０
４）。すなわち、生成するＰＷＭ１信号のオフデータは
ラッチ５に保持されている値であり、ＰＭ１ＯＦＯ信号
のタイミングでＢ．Ｆ．１５がスルーとなることによっ
てラッチ５の値はアダー６３に与えられる。アダー６３
で算出された和はＰＷＭ１ラッチ９に保持される。

【００８６】同様に、ＰＷＭ２信号を生成するとき、ま
ず、ＰＷＭ２ラッチ１０のデータとフリーランカウンタ
２６の値とが比較される（ステップＳ４０１）。ＰＷＭ
２ラッチ１０のデータがフリーランカウンタ２６の値に
一致すると、一致したときのフリーランカウンタ２６の
値（ＤＦＦ４００にＴＳＥＴ信号の立下がりでラッチさ
れた値）と生成するＰＷＭ２信号のオンデータ（パルス
幅を示すデータ）との和がアダー６３で算出され、この
和はＰＷＭ２ラッチ１０に保持される（ステップＳ４０
２）。すなわち、生成するＰＷＭ２信号のオンデータは
ラッチ４に保持されている値であり、ＣＨＧ２ＯＮ信号
のタイミングでＢ．Ｆ．１４がスルーとなることによっ
てラッチ４の値はアダー６３に与えられる。アダー６３
で算出された和はＰＷＭ２ラッチ１０に保持される。

【００８７】次いで、ＰＷＭ２ラッチ１０のデータがフ
リーランカウンタ２６の値に一致すると（ステップＳ４
０３）、一致したときのフリーランカウンタ２６の値
（ＤＦＦ４００にＴＳＥＴ信号の立下がりでラッチされ
た値）と生成するＰＷＭ２信号のオフデータ（セパレー
ションを示すデータ）との和がアダー６３で算出され、
この和はＰＷＭ２ラッチ１０に保持される（ステップＳ
４０４）。すなわち、生成するＰＷＭ２信号のオフデー
タはラッチ６に保持されている値であり、ＰＭ２ＯＦＯ
信号のタイミングでＢ．Ｆ．１６がスルーとなることに
よってラッチ６の値はアダー６３に与えられる。アダー
６３で算出された和はＰＷＭ２ラッチ１０に保持され
る。

【００８８】タイミング的には、ＰＷＭ１ラッチ９の値
（ＤＦＦ４００にＴＳＥＴバー信号の立下りでラッチさ
れた値）とフリーランカウンタ２６の値との一致比較と
同じタイミングで、ＰＷＭ２ラッチ１０の値と、ラッチ
４またはラッチ６との値との和演算がアダー６３で実行
され、その演算の結果を再びＰＷＭ２ラッチ１０に保持
可能なタイミングが設定されている。同様に、ＰＷＭ２
ラッチ１０の値とフリーランカウンタ２６の値との一致
比較と同じタイミングで、ＰＷＭ１ラッチ９の値（ＤＦ
Ｆ４００にＴＳＥＴバー信号の立下りでラッチされた
値）と、ラッチ３またはラッチ５との値との和演算がア
ダー６３で実行され、その演算の結果を再びＰＷＭ１ラ
ッチ９に保持可能なタイミングが設定されている。ただ
し、これらの和演算処理は、必ずＰＷＭ１ＯＵＴ端子、
ＰＷＭ２ＯＵＴ端子からの出力値が反転した次のタイミ
ング、デジタルコンパレータ２７の一致信号が生じない
タイミング、すなわち、図４に示すように、ＣＨＧ１Ｏ
Ｎ、ＣＨＧ２ＯＮ、ＰＭ１ＯＦＯ、ＰＭ２ＯＦＯの各信
号のタイミングのみで実行される。このため、オフタイ
ムのレジスタの設定値データは、７Ｈ以上としている。

【００８９】上述の制御においては、Ｂ．Ｆ．１３，１
４，１５，１６，２１，２２，２３，２４を適宜切り換
えられるための制御が行われ、この切換制御に用いられ
る基本的な制御信号としては、図５に示すように、ＣＨ
Ｇ１ＯＮ、ＣＨＧ２ＯＮ、ＰＭ１ＯＦＯ、ＰＭ２ＯＦ
Ｏ、ＣＨＧ１、ＣＨＧ２、ＳＵＭ１Ｏ、ＳＵＭ２Ｏの各
信号が用いられる。

【００９０】アダー６３は、ＴＳＥＴ信号の立上りのタ
イミング毎にその入力端子に加わる信号の和の結果を出
力端子に保持し、その保持した値をバスライン６６に出
力するように動作する。すなわち、アダー６３は、通常
のアダーとＤＦＦとを一つのモジュールにした構成から
なる。

【００９１】ＰＭＷ１ラッチ９には、ＴＳＥＴとＣＨＧ
１との論理積の結果から得られた制御信号がアンドゲー
ト４０を介して与えられ、ＰＭＷ２ラッチ１０には、Ｔ
ＳＥＴとＣＨＧ２との論理積の結果から得られた制御信
号がアンドゲート３７を介して与えられている。Ｂ．
Ｆ．２３，２４には、それぞれＳＵＭ１Ｏ、ＳＵＭ２Ｏ
の各信号が与えられ、上述の制御が時分割で動作可能に
なる。

【００９２】なお、ＣＨＧ１，ＣＨＧ２の各信号は、そ
れぞれＰＷＭ１ＯＵＴ端子、ＰＷＭ２ＯＵＴ端子からの
出力値が反転した次のＴＳＥＴ信号の１周期分（φが３
２ＭＨｚであるとき、３１．２５ｎｓｅｃ）のタイミン
グを示し、次の式で表される。

【００９３】

【数１】ＣＨＧ１＝ＣＨＧ１ＯＮ＋ＰＭ１ＯＦＯ …（１）

【００９４】

【数２】ＣＨＧ２＝ＣＨＧ２ＯＮ＋ＰＭ２ＯＦＯ …（２）デジタルコンパレータ２７の比較結果は信号線７１に出
力され、アンドゲート４１，４２の出力信号ＴＦＦ２
９，３０のＴ端子に、ＴＳＥＴバー信号のタイミングで
サンプリングして与え、その出力を反転させることによ
って、ＰＷＭ１ＯＵＴ端子、ＰＷＭ２ＯＵＴ端子のそれ
ぞれに適正なＰＷＭ１信号、ＰＷＭ２信号が出力され
る。

【００９５】なお、本実施例では、すべてのラッチ、カ
ウンタ、コンパレータ、アダーを８ビットの構成として
いるが、任意のビットサイズの構成を取ることができ
る。

【００９６】また、図５に示すタイミング例は、ＰＷＭ
１ラッチ９、ＰＷＭ２ラッチ１０にそれぞれ３Ｈのデー
タが設定されているときの例である。

【００９７】さらに、各回路の初期化時には、まず、Ｃ
ＰＵがＤＦＦ８０の出力であるフラグをオンとしてＢ．
Ｆ．２５をスルーの状態にし、Ｂ．Ｆ．７４をハイイン
ピーダンス状態とする。その後、ＣＰＵは、アドレス信
号とストロボ信号とから生成されたデータセット信号を
ＭＡＸＳＥＴ１、ＭＡＸＳＥＴ２、ＯＮ１ＳＥＴ、ＯＮ
２ＳＥＴ、ＣＰＵＳＥＴ１、ＣＰＵＳＥＴ２の各信号線
に加え、バスライン７３，７５を介してラッチ１〜６に
初期データを設定する。ラッチ１〜６への初期データの
設定後、ＣＰＵは、ＤＦＦ８０の出力であるフラグを
「０」としてＢ．Ｆ．７４をスルーの状態にし、Ｂ．
Ｆ．２５をハイインピーダンス状態とする。

【００９８】次に、フリーランカウンタ２６の値と、生
成するＰＷＭ１信号またはＰＷＭ２信号のオフデータ
（セパレーションを示すデータ）との和がＰＷＭ１ラッ
チ９またはＰＷＭ２ラッチ１０に保持された後（ステッ
プＳ４０４）、各ＰＷＭ１信号、ＰＷＭ２信号のパルス
幅の制御が行われる（ステップＳ４０５，４０７）。こ
のパルス幅の制御では、デジタルコンパレータ２７の比
較結果が一致を示さない、各ＰＷＭ１信号、ＰＷＭ２信
号がオフのタイミング中のＰＭ１ＯＮＳ、ＰＭ２ＯＮＳ
に基づきアダー６３による演算を実行する。

【００９９】ＰＷＭ１信号のパルス幅の制御では、コン
パレータ５１ａによる比較結果が基準電圧Ｖref1がＦＢ
ＩＮ１端子に入力される信号レベルより小さいとき、Ｐ
ＷＭ１信号のパルス幅を小さくし、ＦＢＩＮ１端子に入
力される信号レベルを小さくするよう動作し、コンパレ
ータ５１ａによる比較結果が基準電圧Ｖref1がＦＢＩＮ
１端子に入力される信号レベルより大きいとき、ＰＷＭ
１信号のパルス幅を大きくするよう動作し、ＦＢＩＮ１
端子に入力される信号レベルが自動的に振動するように
フィードバック制御が行われる。

【０１００】具体的には、コンパレータ５１ａの出力値
は、ＤＦＦ２８ａにＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで
代用可能）に同期してサンプリングされ、その出力値が
「Ｈ」であるとき、ＤＦＦ２８ａのＱ端子からの出力が
「Ｈ」になり、その出力値が「Ｌ」であるとき、ＤＦＦ
２８ａのＱ端子からの出力が「Ｌ」になる。

【０１０１】ＤＦＦ２８ａのＱ端子からの出力が「Ｈ」
であるとき、各ゲート３３ａ，３４ａ，８２，８３によ
り、ＰＭ１ＯＮＳが「Ｈ」になるタイミングでＢ．Ｆ．
１９が選択されスルー状態になり、Ｂ．Ｆ．２０がハイ
インピーダンス状態になる。

【０１０２】これに対し、ＤＦＦ２８ａのＱ端子からの
出力が「Ｌ」であるとき、各ゲート３３ａ，３４ａ，８
２，８３により、ＰＭ１ＯＮＳが「Ｈ」になるタイミン
グでＢ．Ｆ．２０が選択されスルー状態になり、Ｂ．
Ｆ．１９がハイインピーダンス状態になる。

【０１０３】すなわち、ＰＷＭ１信号のパルス幅を増す
とき、ラッチ８の０１Ｈが書かれたレジスタ値とラッチ
３の値との和が算出され、その和が再びラッチ３に書き
込まれ、ラッチ３の値が１つ増すように制御される。Ｐ
ＷＭ１信号のパルス幅を減らすとき、ラッチ７のＦＦＨ
が書かれたレジスタ値とラッチ３の値との和が算出さ
れ、その和が再びラッチ３に書き込まれ、ラッチ３の値
が１つ減るように制御される。

【０１０４】ＰＷＭ２信号のパルス幅の制御では、コン
パレータ５１ｂによる比較結果が基準電圧Ｖref2がＦＢ
ＩＮ２端子に入力される信号レベルより小さいとき、Ｐ
ＷＭ２信号のパルス幅を小さくし、ＦＢＩＮ２端子に入
力される信号レベルを小さくするよう動作し、コンパレ
ータ５１ｂによる比較結果が基準電圧Ｖref2がＦＢＩＮ
２端子に入力される信号レベルより大きいとき、ＰＷＭ
２信号のパルス幅を大きくするよう動作し、ＦＢＩＮ２
端子に入力される信号レベルが自動的に振動するように
フィードバック制御が行われる。

【０１０５】具体的には、コンパレータ５１ｂの出力値
は、ＤＦＦ２８ｂにＣＭＰ・ＣＬＫ２（ＰＭ２ＯＦＳで
代用可能）に同期してサンプリングされ、その出力値が
「Ｈ」であるとき、ＤＦＦ２８ｂのＱ端子からの出力が
「Ｈ」になり、その出力値が「Ｌ」であるとき、ＤＦＦ
２８ｂのＱ端子からの出力が「Ｌ」になる。

【０１０６】ＤＦＦ２８ｂのＱ端子からの出力が「Ｈ」
であるとき、各ゲート３３ｂ，３４ｂ，８２，８３によ
り、ＰＭ２ＯＮＳが「Ｈ」になるタイミングでＢ．Ｆ．
１９が選択されスルー状態になり、Ｂ．Ｆ．２０がハイ
インピーダンス状態になる。

【０１０７】これに対し、ＤＦＦ２８ｂのＱ端子からの
出力が「Ｌ」であるとき、各ゲート３３ｂ，３４ｂ，８
２，８３により、ＰＭ２ＯＮＳが「Ｈ」になるタイミン
グでＢ．Ｆ．２０が選択されスルー状態になり、Ｂ．
Ｆ．１９がハイインピーダンス状態になる。

【０１０８】すなわち、ＰＷＭ２信号のパルス幅を増す
とき、ラッチ８の０１Ｈが書かれたレジスタ値とラッチ
４の値との和が算出され、その和が再びラッチ４に書き
込まれ、ラッチ４の値が１つ増すように制御される。Ｐ
ＷＭ２信号のパルス幅を減らすとき、ラッチ７のＦＦＨ
が書かれたレジスタ値とラッチ４の値との和が算出さ
れ、その和が再びラッチ４に書き込まれ、ラッチ４の値
が１つ減るように制御される。

【０１０９】以上の制御のためのタイミングでは、ＰＷ
Ｍ１信号のパルス幅の制御データを保持しているラッチ
３に対しＰＭ１ＯＮＳ信号とＴＳＥＴ信号とがアンドゲ
ート４３およびオアゲート４５を介して与えられ、Ｂ．
Ｆ．１３にオアゲート４９を介してＰＭ１ＯＮＳ信号が
与えられる。

【０１１０】同様に、ＰＷＭ２信号のパルス幅の制御デ
ータを保持しているラッチ４に対しＰＭ２ＯＮＳ信号と
ＴＳＥＴ信号とがアンドゲート４４およびオアゲート４
６を介して与えられ、Ｂ．Ｆ．１４にオアゲート５０を
介してＰＭ２ＯＮＳ信号が与えられる。

【０１１１】なお、ＣＭＰ・ＣＬＫ１はＰＭ１ＯＮＳに
同期したサンプリング信号で、ＣＭＰ・ＣＬＫ２はＰＭ
２ＯＮＳに同期したサンプリング信号であれば良い。

【０１１２】また、ラッチ７，８の値を変えることによ
って、増減するパルス幅を適宜に選択することができ
る。

【０１１３】次に、各ＰＷＭ１信号、ＰＷＭ２信号のパ
ルス幅が所定の値より大きくなるとき（ステップＳ４０
５）、各ＰＷＭ１信号、ＰＷＭ２信号のパルス幅が所定
の値に等しくするためのパルス幅制限制御が行われる
（ステップＳ４０６）。このパルス幅制限制御では、デ
ジタルコンパレータ２７の比較結果が一致を示さない、
各ＰＷＭ１信号、ＰＷＭ２信号がオフのタイミング中の
ＰＭ１ＯＦＳ、ＰＭ２ＯＦＳに基づきアダー６３による
演算を実行する。

【０１１４】ＰＷＭ１信号に対するパルス幅制限制御で
は、ＰＭ１ＯＦＳ信号のタイミングで、ラッチ３の値と
ラッチ１の値（ＰＷＭ１信号の最大パルス幅の値）の反
転値とがアダー６３によって加算され、その加算結果に
キャリがあれば、Ｄラッチ３１に「１」が設定され、そ
の加算結果にキャリがなければ、Ｄラッチ３１に「０」
が設定される。

【０１１５】上述のラッチのタイミングでは、ＰＷＭ１
ＯＦＳとＴＳＥＴとの各信号がアンドゲート３８を介し
てＤラッチ３１に与えられる。一旦Ｄラッチ３１のＱ端
子からの出力値が「１」になると、アンドゲート４７は
オフになり、アンドゲート３５はオンになり、次のＣＨ
Ｇ１ＯＮ信号が入力されるときには、ラッチ３の値の代
わりに、ラッチ１の値がバスライン６５に出力される。
すなわち、パルス幅がラッチ１の値より大きくなると、
ラッチ３の値とラッチ１の値の反転値との加算結果にキ
ャリが生じ、このキャリの発生を利用することによっ
て、ラッチ１に保持されている値にＰＷＭ１信号のパル
ス幅を等しくするように常に制御を行うことができる。

【０１１６】Ｄラッチ３１のＱ端子からの出力値が
「０」であるとき、アンドゲート４７の入力の一方が
「Ｈ」となり、アンドゲート３５がオン禁止状態とな
り、次のＣＨＧ１ＯＮ信号が入力されるとき、ラッチ３
の値がバスライン６５に出力される。

【０１１７】ＰＷＭ２信号に対するパルス幅制限制御で
は、ＰＭ２ＯＦＳ信号のタイミングで、ラッチ４の値と
ラッチ２の値（ＰＷＭ２信号の最大パルス幅の値）の反
転値とがアダー６３によって加算され、その加算結果に
キャリがあれば、Ｄラッチ３２に「１」が設定され、そ
の加算結果にキャリがなければ、Ｄラッチ３２に「０」
が設定される。

【０１１８】上述のラッチのタイミングでは、ＰＷＭ２
ＯＦＳとＴＳＥＴとの各信号がアンドゲート３９を介し
てＤラッチ３２に与えられる。一旦Ｄラッチ３２のＱ端
子からの出力値が「１」になると、アンドゲート４８は
オフに、アンドゲート３６はオンになり、次のＣＨＧ２
ＯＮ信号が入力されるときには、ラッチ４の値の代わり
に、ラッチ２の値がバスライン６５に出力される。すな
わち、パルス幅がラッチ２の値より大きくなると、ラッ
チ４の値とラッチ２の値の反転値との加算結果にキャリ
が生じ、このキャリの発生を利用することによって、ラ
ッチ２に保持されている値にＰＷＭ２信号のパルス幅を
等しくするように常に制御を行うことができる。

【０１１９】Ｄラッチ３２のＱ端子からの出力値が
「０」であるとき、アンドゲート４８の入力の一方が
「Ｈ」となり、アンドゲート３６がオン禁止状態とな
り、次のＣＨＧ２ＯＮ信号が入力されるとき、ラッチ４
の値がバスライン６５に出力される。

【０１２０】これらのバスラインへの出力制御のため
に、ラッチ１７，１８、Ｂ．Ｆ．１１，１２，１３，１
４が、それぞれＰＭ１ＯＦＳ、ＰＭ２ＯＦＳ、ＣＨＧ１
ＯＮ、ＣＨＧ２ＯＮの各信号に同期にして制御される。

【０１２１】検知回路６１，６２は、それぞれラッチ
３，４の「１」値を検知し、かつ、ＤＷ１，ＤＷ２が
「１」で、ＵＰ１，ＵＰ２が「０」であるとき、ラッチ
３，４の値を常に「１」の設定するように動作し、ＤＷ
１，ＤＷ２が「１」から「０」になり、ＵＰ１，ＵＰ２
が「０」から「１」になるとき、ラッチ３，４への
「１」の設定を解除するように動作する。

【０１２２】なお、パルス幅の最小値制御も、同様の手
法で容易に実現することができる。

【０１２３】次に、同期検出回路１０３とＰＷＭ制御回
路１０４とから構成されるメイン同期サブＰＷＭ制御回
路の構成について図を参照しながら説明する。図７は図
１のスイッチング電源に用いられているメイン同期サブ
ＰＷＭ制御回路の構成を示すブロック図である。

【０１２４】メイン同期サブＰＷＭ制御回路は、図７に
示すように、アナログ型コンパレータ１２ｂを有する。

【０１２５】コンパレータ１２ｂはＶｉｎ信号１０ｂ
（図１に示す）のレベルと基準電源１１ｂからの電圧Ｖ
refとを比較し、その比較の結果を示す比較信号を生成
する。

【０１２６】コンパレータ１２ｂの出力はＤＦＦ１３ｂ
のＤ端子に接続されている。ＤＦＦ１３ｂのＱバー端子
はＳＴ１Ｂ信号の信号線および複合ゲート１４ｂを構成
する一方のアンドゲートの入力端子の一方に接続され、
Ｑ端子はＳＴＢ信号の信号線および複合ゲート１４ｂを
構成する他方のアンドゲートの入力端子の一方に接続さ
れている。ＤＦＦ１３ｂのクロック端子はデータ設定信
号の信号線に接続されている。

【０１２７】複合ゲート１４ｂを構成する一方のアンド
ゲートの入力端子の他方には、アダー６３のＣ端子（キ
ャリ端子）が接続され、他方のアンドゲートの入力端子
の他方には、アダー６３のＣ端子（キャリ端子）がイン
バータ２４ｂを介して接続されている。前記各ゲート回
路の出力端子はノアゲートの対応する入力端子に接続さ
れ、ノアゲートの出力端子はアンドゲート１５ｂの入力
端子の一つに接続されている。

【０１２８】アンドゲート１５ｂの入力端子の他の一つ
は、システムクロックの信号線に接続され、入力端子の
さらに他の一つはデータ設定信号の信号線に接続されて
いる。アンドゲート１５ｂの出力端子はレジスタ２ｂの
ＣＬＯＣＫ端子（ラッチクロック入力端子）に接続され
ている。

【０１２９】レジスタ２ｂは８ビットのレジスタからな
り、そのデータ入力端子はアダー６３の出力端子にＡＤ
ＲＯＵＴの信号線を介して接続されている。レジスタ２
ｂの出力端子はインバータ４ｂの入力端子およびＢ．
Ｆ．３ｂの入力端子に接続されている。

【０１３０】Ｂ．Ｆ．３ｂの出力端子はアダー６３の入
力端子にバスライン６４を介して接続されている。Ｂ．
Ｆ．３ｂのＧＡＴＥ端子はデータ設定信号の信号線に接
続されている。

【０１３１】インバータ４ｂはレジスタ２ｂからの出力
値を反転し、その反転した値を出力端子から出力する。
インバータ４ｂの出力端子はプリセッタブルバイナリカ
ウンタ（以下、カウンタという）１ｂのプリセットデー
タ入力端子に接続されている。

【０１３２】カウンタ１ｂは８ビットのアップカウンタ
からなる。カウンタ１ｂのＣＬＯＣＫ端子は、ＤＦＦ９
ｂのＱ端子およびＤ端子に接続され、カウンタ１ｂのＬ
ＯＡＤ端子はＤＦＦ７ｂのＱ端子に接続されている。カ
ウンタ１ｂのキャリ出力端子はアンドゲート１６ｂの入
力端子の一方に接続されている。

【０１３３】ＤＦＦ９ｂはインバータ８ｂを介して取り
込まれたシステムクロックを分周し、分周したクロック
をカウンタ１ｂに与える。

【０１３４】ＤＦＦ７ｂはカウンタ１ｂの入力端子への
データロード解除とクロックの立上りとが同時になるこ
とを防止するためのＦＦであり、そのＤ端子はオアゲー
ト６ｂの出力端子が接続されている。ＤＦＦ７ｂのラッ
チクロック入力端子にはメイン回路カウンタクロックが
供給されている。

【０１３５】オアゲート６ｂの入力端子の一方にはＰＷ
Ｍ１ＯＵＴ端子が接続され、他方の入力端子にはＲＳフ
リップフロップ（以下、ＲＳＦＦという）５ｂのＱ端子
が接続されている。

【０１３６】ＲＳＦＦ５ｂのＳ端子には外部トリガ信号
が供給され、そのＲ端子はメインＰＷＭＬ期間設定信号
の信号が接続されている。

【０１３７】アンドゲート１６ｂの入力端子の他方には
ＤＦＦ７ｂのＱ端子が接続されている。アンドゲート１
６ｂの出力端子はＲＳＦＦ１７ｂのＳ端子に接続されて
いる。

【０１３８】ＲＳＦＦ１７ｂのＲ端子にはメインＰＷＭ
Ｌ期間設定信号の信号線が接続され、そのＱ端子からは
ＰＷＭ４信号（メイン同期サブＰＷＭ）が出力される。

【０１３９】次に、メイン同期サブＰＷＭ回路の動作に
ついて図８を参照しながら説明する。図８は図１のメイ
ン同期サブＰＷＭ制御回路の動作の基本タイミングを示
す信号のタイミングチャートである。

【０１４０】システムのリセット後、レジスタ２ｂの各
ビットのＱ出力端子はすべて「Ｌ」となり、インバータ
４ｂを介してカウンタ１ｂの各データ入力ビットにはす
べて「Ｈ」が加えられる状態となっている。そして、複
合ゲート１４ｂの出力が「Ｈ」である条件下で以下の動
作を考える。

【０１４１】この回路では、オアゲート６ｂに「Ｈ」レ
ベルのＰＷＭ１信号または外部トリガによるＲＳＦＦ５
ｂのＱ端子に「Ｈ」レベルの信号が出力された（本実施
例では、外部トリガのレベルは「Ｌ」レベルで考える）
その次のメイン回路カウンタクロックの立上りに同期に
して、ラッチ７ｂのＱ端子からの出力レベルが「Ｈ」と
なり、カウンタ１ｂのＬＯＡＤ端子のレベルが「Ｌ」か
ら「Ｈ」になる。そのタイミングで、カウンタ１ｂのデ
ータ入力信号がカウンタ１ｂにセットされる。

【０１４２】次いで、ＴＳＥＴ信号に同期しながらカウ
ンタ１ｂのＣＬＯＣＫ端子に入力されるクロックに同期
して、カウンタ１ｂのカウント値がアップし、キャリが
出力された時点でアンドゲート１６ｂが「Ｈ」レベルの
信号を出力し、ＲＳＦＦ１７ｂのＱ端子からは「Ｈ」レ
ベルのＰＷＭ４信号（メイン同期サブＰＷＭ）が出力さ
れる（図８中の時間ｔ１上におけるａ，ｃ，ｄ，ｈを参
照）。

【０１４３】なお、図８のタイムチャートはシステムリ
セット直後のものではなく、レジスタ２ｂが０１Ｈ時の
条件下のものであり、システムリセット後では、時間ｔ
１のイベントが時間ｔ０で生じる。

【０１４４】「Ｈ」レベルのＰＷＭ４信号（メイン同期
サブＰＷＭ）の出力後、ＰＷＭ１信号の立下りに同期し
て発生するメインＰＷＭＬ期間設定信号によって、ＲＳ
ＦＦ５ｂ，１７ｂがリセットされ、ＰＷＭ４信号（メイ
ン同期サブＰＷＭ）は「Ｌ」レベルになる（図８中の時
間ｔ２におけるａ，ｅ，ｈを参照）。同時に、カウンタ
１ｂはロード状態になる。

【０１４５】次いで、ＰＷＭ１信号の「Ｌ」レベル期間
中に、カウンタ２ｂのデータはデータ設定信号に同期し
てＢ．Ｆ．３ｂを通してバス６５に出力され、フィード
バック条件による演算をアダー６３が施し、演算後の新
しいデータが、システムクロックとデータ設定信号とに
よるアンドゲート１５ｂの出力によって、レジスタ２ｂ
に設定される。この演算後のデータが演算前のデータよ
り大きくなるか小さくなるかは、コンパレータ１２ｂの
出力に対応するＤＦＦ１３ｂのＱ端子からの出力によっ
て、ＰＷＭ制御回路１０１で決定されるが、説明を簡単
化するために、ＰＷＭ１信号のパルス幅の増減がない状
態を考えると、インンバータ４ｂによって設定データは
すべて反転されるから、設定データが増加すると、カウ
ンタ１ｂのカウント開始からＣＡＲＲＹ端子上にキャリ
が発生するまでの時間が長くなり、ＰＷＭ１信号の立上
り時刻に対しＰＷＭ４信号の立上り時刻は遅くなる。逆
に、設定データが減少すると、前記時刻は早くなる。Ｐ
ＷＭ４信号の「Ｈ」期間が長くなるとＶｉｎ信号１０ｂ
の電圧が増加する系を考えると、Ｖｉｎ信号１０ｂの電
圧が基準電圧Ｖrefより大きくなると、ＤＦＦ１３ｂの
出力が「Ｈ」となり、逆のときには、ＤＦＦ１３ｂの出
力が「Ｌ」となる。従って、アダー６３の演算時におい
て、ＤＦＦ１３ｂの出力が「Ｈ」であるとき、レジスタ
２ｂの新しい設定データが増加するように、逆にＤＦＦ
１３ｂの出力が「Ｌ」であるとき、新しい設定データが
減少するように、被加算データを選択することによって
負帰還制御が実行可能になり、本実施例では、そのよう
に動作するよう構成されている。この場合の増減値は、
もちろん、増減可能な最小単位のオンのパルス幅の整数
倍である。

【０１４６】次に、メイン同期サブＰＷＭ制御回路の動
作について詳細に説明する。

【０１４７】まず、メイン同期サブＰＷＭ制御回路のＰ
ＷＭ４信号生成時におけるＰＷＭ制御回路１０１の動作
について説明する。

【０１４８】タイミング回路５３は、図５に示すよう
に、ＰＷＭ１信号が「Ｌ」であるときに、ＰＭ１ＯＮＳ
Ｓ信号を出力する。アンドゲート７１ａ，７２ａなどに
よるデータの増加、減少の動作は、ラッチ３のデータの
１アップ／ダウンと同様である。

【０１４９】メイン同期サブＰＷＭ回路において、ＰＭ
１ＯＮＳＳ信号のレベルが「Ｈ」のタイミングでレジス
タ２ｂの値はＢ．Ｆ．３ｂを介してアダー６３へのバス
６５に出力され、ＤＦＦ１３ｂの出力であるＳＴ１信号
が「Ｈ」であるとき、アンドゲート７２ａは「Ｈ」レベ
ルの信号を出力し、ラッチ７から０１Ｈがアダー６３に
供給されてアダー６３は１加算動作を行い、ＳＴ１Ｂ信
号が「Ｈ」であるとき、アンドゲート７１ａは「Ｈ」レ
ベルの信号を出力し、ラッチ７からＦＦＨがアダー６３
に供給されてアダー６３は１減算動作を行う。この動作
結果によって得られた値はＴＳＥＴ信号の立下りでレジ
スタ２ｂにラッチされる。

【０１５０】次に、レジスタ２ｂの設定データに対する
最大値、最小値リミット制御について説明する。

【０１５１】この制御は、複合ゲート１４ｂの出力によ
ってアンドゲート１５ｂの出力が「Ｈ」になることを阻
止することによって行われ、ＰＷＭ１信号の「Ｌ」期間
中にカウンタ１ｂにロードされるデータがオール「Ｈ」
からオール「Ｌ」にまたはオール「Ｌ」からオール
「Ｈ」に変化することを防ぐことができる。

【０１５２】まず、最大値リミット制御について説明す
る。

【０１５３】レジスタ２ｂの設定データがオール「Ｌ」
であるとすると、データ設定信号の立上りで、その設定
データはＢ．Ｆ．３ｂを介してアダー６３に与えられ、
アダー６３において前記設定データに対する演算が開始
される。

【０１５４】この演算の開始と同時に、ＤＦＦ１３ｂの
Ｑバー端子から「Ｈ」レベル、すなわちレジスタ２ｂの
設定データを減少させてメイン同期サブＰＷＭ制御回路
からのＰＷＭ４信号の「Ｈ」期間を長くせよという情報
が出力されると、アダー６３のキャリは「０」となり、
インバータ２４ｂの出力とＤＦＦ１３ｂのＱバー端子か
らの「Ｈ」レベルの出力とにより、複合ゲート１４ｂの
出力レベルは「Ｌ」となり、データ設定信号とシステム
クロックとによってアンドゲート１５ｂの出力は阻止さ
れ、レジスタ２ｂのＣＬＯＣＫ端子にはトリガが供給さ
れないことになる。その結果、レジスタ２ｂには演算後
のデータが設定されずにオール「Ｌ」の状態が保持さ
れ、最大値リミット制御が完了する。

【０１５５】次に、最小値リミット制御について説明す
る。

【０１５６】レジスタ２ｂの設定データがオール「Ｈ」
であるとすると、データ設定信号の立上りで、アダー６
３において前記設定データに対する演算が開始される。

【０１５７】この演算の開始と同時に、ＤＦＦ１３ｂの
Ｑ端子から「Ｈ」レベル、すなわちレジスタ２ｂの設定
データを増加させてメイン同期サブＰＷＭ制御回路から
のＰＷＭ４信号の「Ｈ」期間を短くせよという情報が出
力されると、ＰＷＭ制御回路１０４では、ＤＦＦ１３ｂ
のＱ端子からの出力によってレジスタ２ｂのオール
「Ｈ」のデータに対し加算が施されるから、アダー６３
からキャリが出力される。

【０１５８】次いで、前記キャリとＤＦＦ１３ｂのＱ端
子からの出力との論理積出力により、複合ゲート１４ｂ
の出力レベルは「Ｌ」となり、最大値リミット制御と同
様に最小値リミット制御が完了する。

【０１５９】よって、本実施例では、簡単な構成によ
り、ＰＷＭ１信号の立上りを基準として、立上り時刻を
Ｖｉｎ信号１０ｂの電圧に対し負帰還制御を実行可能に
設定することができる他のＰＷＭ出力（メイン同期サブ
ＰＷＭ制御回路からの出力）が得られ、さらに、メイン
同期サブＰＷＭ制御回路で生成されるＰＷＭ４信号の最
大値リミット、最小値リミット制御を実行することがで
きる。

【０１６０】なお、本実施例におけるメイン同期サブＰ
ＷＭ制御回路では、リセット回路が省略されているが、
システムリセット時には、すべてのラッチ、ＦＦのＱ出
力が「Ｌ」レベルに設定されるものとする。

【０１６１】次に、上述したＰＷＭ制御のタイミングに
ついて図を参照しながら説明する。図９は図１のスイッ
チング電源におけるＰＷＭ制御のタイミングを示すタイ
ムチャートである。

【０１６２】図９から明らかなように、αとβとの間で
ＰＷＭ１信号がオンとなり、ＰＷＭ１信号によるＰＷＭ
制御が行われ、この範囲内でのみＰＷＭ４信号がオンと
なり得る（トランジスタＱ３のベース信号）。よって、
期間Ａにおいて２次側巻線Ｎ３に電流が流れず、すなわ
ちダイオードＤ１に電流が流れず、ＦＥＴＱ３、トラン
スＴ１における損失が少なくなることが分かる。その結
果、ＦＥＴＱ３、トランスＴ１のコストを削減すること
ができる。

【０１６３】以上により、ＰＷＭ信号のパルス幅を最小
単位幅の整数倍で増減させることによって電圧制御が行
われるから、ＰＷＭ制御回路１０１およびメイン同期サ
ブＰＷＭ制御回路をデジィタル回路化することができ、
これらの制御回路をＣＰＵと１チップ化したＬＳＩとし
て容易に構成することができる。その結果、大きなコス
トダウンを実現することができる。

【０１６４】また、ＰＷＭ制御回路１０１およびメイン
同期サブＰＷＭ制御回路とが同期しながら動作し、かつ
ＰＷＭ信号のパルス幅の大きな変動が瞬時に生じないか
ら、非常に安定したかつノイズに影響されない制御を実
現することができ、装置全体の製作に掛かるコストを低
減することができるとともに容易に大電力制御を実現す
ることができる。

【０１６５】さらに、メイン同期サブＰＷＭ制御回路に
よるＰＷＭ制御がＰＷＭ制御回路１０１からのＰＷＭ１
信号の立上りを基準に行われるから、ＰＷＭ制御回路１
０１からのＰＷＭ１信号のレベルが「Ｈ」期間中のみ、
メイン同期サブＰＷＭ制御回路で生成されるＰＷＭ４信
号のレベルを「Ｈ」とする制御を行うことができる。

【０１６６】さらに、一般的に、トランスの１次側に対
するスイッチング動作がオン動作で、あるときに２次側
に対するスイッチング動作がオン動作となるオン・オン
制御では、大電力出力を得ることができるというメリッ
トがあるが、出力制御範囲が小さくなるというデメリッ
トもある。また、トランスの１次側に対するスイッチン
グ動作がオン動作であるときに２次側に対するスイッチ
ング動作がオフ動作となるオン・オフ制御では、出力制
御範囲を大きくすることができるというメリットがある
が、大電力出力を得ることが困難であるというデメリッ
トがある。上述の各制御におけるメリットを発揮するこ
とができるように各制御方法を選択し、かつコンパレー
タによる比較結果に基づきフィードバック制御を行うか
ら、非常に安定な、大電力出力が得られる制御を安価に
実現することができる。

【０１６７】（第２実施例）次に、本発明の第２実施例
について図を参照しながら説明する。図１０は本発明の
スイッチング電源の第２実施例の構成を示すブロック図
である。

【０１６８】本実施例のスイッチング電源は、図１０に
示すように、トランスＴ１を備える。トランスＴ１に
は、１次側巻線Ｎ１と、２つの２次側巻線Ｎ２，Ｎ３と
が設けられている。

【０１６９】１次側巻線Ｎ１の一端には電圧Ｖｉｎを供
給する直流電源ＤＣの＋端子が接続され、直流電源ＤＣ
の−端子は基準電位に接続されている。直流電源ＤＣの
＋，−端子間には平滑用コンデンサＣ０が接続されてい
る。この電圧Ｖｉｎとしては例えば商用電源を全波整流
し、コンデンサＣ０で平滑化することによって得られる
電圧が考えられる。

【０１７０】１次側巻線Ｎ１の他端には、スイッチング
素子であるＦＥＴＱ１のドレインおよびコンデンサＣ１
の一端が接続されている。ＦＥＴＱ１のソースおよびコ
ンデンサＣ１の他端は基準電位に接続されている。ＦＥ
ＴＱ１のゲートは駆動回路１０２の出力端に接続されて
いる。

【０１７１】２次側巻線Ｎ２の一端にはダイオードＤ３
のアノードおよびダイオードＤ４のアノードが接続さ
れ、その他端は共通基準電位（以下、ＣＯＭ電位）に接
続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の
巻線数との比に応じた電圧Ｖ２が誘起される。

【０１７２】ダイオードＤ３のカソードには平滑用コン
デンサＣ３の＋端子が接続され、コンデンサＣ３の−端
子はＣＯＭ電位に接続されている。

【０１７３】ダイオードＤ３のカソードには、コンデン
サＣ３と並列に配置されている分圧回路Ｗ１が接続され
ている。分圧回路Ｗ１は、電圧Ｖ２を分圧し、その分圧
した電圧値をフィードバック信号としてＰＷＭ制御回路
１０１に出力する。

【０１７４】ダイオードＤ４のカソードには、抵抗Ｒ５
の一端が接続されている。抵抗Ｒ５は負荷抵抗であり、
その他端はＣＯＭ電位に接続されている。抵抗Ｒ５の両
端には電圧Ｖ３が生じる。

【０１７５】ＰＷＭ制御回路１０１は、入力端子ＦＢＩ
Ｎ１を介して分圧回路Ｗ１からのフィードバック信号を
取り込み、このフィードバック信号に基づきパルス幅が
制御されたＰＷＭ１信号を生成する。ＰＷＭ１信号のパ
ルス幅は前記フィードバック信号のレベルに応じて最小
単位幅の整数倍に増減するように制御される。ＰＷＭ１
信号は出力端子ＰＭＷ１ＯＵＴを介して駆動回路１０２
および同期検出回路１０３に出力される。

【０１７６】駆動回路１０２は、ＰＷＭ１信号に基づき
ＦＥＴＱ１をオン・オフ動作すなわちスイッチング動作
させる。ＰＷＭ１信号のオンのパルス幅で規定される時
間がＦＥＴＱ１のオン時間になる。

【０１７７】電圧Ｖ３はコンパレータ８０１に取り込ま
れ、コンパレータ８０１は基準電源８０２の基準電圧Ｖ
thと電圧Ｖ３とを比較し、その比較結果を示す比較信号
を生成する。この比較信号は外部トリガとしてトリガ制
御回路８０３に与えられる。

【０１７８】トリガ制御回路８０３は前記外部トリガに
基づき必要なタイミングでトリガ信号を同期検出回路１
０３に出力する。

【０１７９】同期検出回路１０３は、ＰＷＮ制御回路１
０１からのＰＷＭ１信号の出力タイミングとともにトリ
ガ制御回路８０３からのトリガ信号を検出し、その検出
結果を示す同期検出信号を生成する。

【０１８０】２次側巻線Ｎ３の一端にはダイオードＤ１
のアノードが接続され、その他端はＣＯＭ電位に接続さ
れている。２次側巻線Ｎ３には、１次側巻線Ｎ１の巻線
数との比に応じた電圧Ｖ１が誘起される。

【０１８１】ダイオードＤ１のカソードには、スイッチ
ング素子であるＭＯＳＦＥＴＱ２のドレインおよび抵抗
Ｒ１の一端が接続されている。ＭＯＳＦＥＴＱ２のソー
スには、フライホイールダイオードＤ２（以下、ダイオ
ードＤ２という）のカソードおよびチョークコイルＬ１
の一端が接続されている。ＭＯＳＦＥＴＱ２のゲートに
は、抵抗Ｒ１の他端および抵抗Ｒ２の一端が接続されて
いる。コンデンサＣ３の−端子はＣＯＭ電位に接続され
ている。

【０１８２】ダイオードＤ２のアノードは、ＣＯＭ電位
に接続されている。

【０１８３】チョークコイルＬ１の他端には、平滑用コ
ンデンサＣ２の＋端子が接続されている。コンデンサＣ
２の−端子はＣＯＭ電位に接続されている。

【０１８４】チョークコイルＬ１の他端には、出力コン
デンサＣ２と並列に配置されている抵抗Ｒ３の一端が接
続され、抵抗Ｒ３の他端には抵抗Ｒ４の一端が接続され
ている。抵抗Ｒ４の他端はＣＯＭ電位に接続されてい
る。

【０１８５】抵抗Ｒ３と抵抗Ｒ４とは互いに共働して電
圧Ｖ１を分圧し、この分圧された電圧はＶｉｎ信号１０
ｂとしてＰＷＭ制御回路１０４に取り込まれる。ＰＷＭ
制御回路１０４は、同期検出回路１０３からの同期検出
信号に同期を取りながらＶｉｎ信号１０ｂに基づきパル
ス幅が制御されたパルス信号（以下、ＰＷＭ４信号とい
う）を生成する。すなわち、ＰＷＭ４信号はＰＷＭ１信
号に同期を取りながら生成され、ＰＷＭ４信号のパルス
幅は前記フィードバック信号のレベルに応じて最小単位
幅の整数倍に増減するように制御される。ＰＷＭ制御回
路１０４は同期検出回路１０３と共働してメイン同期サ
ブＰＷＭ回路を構成する。

【０１８６】ＰＷＭ４信号は、ＭＯＳＦＥＴＱ２を駆動
するためのトランジスタＱ３のベースにＶ（ｃｔ１）信
号として与えられる。なお、必要があればトランジスタ
Ｑ３の保護対策としてトランジスタＱ３のベース回路に
抵抗を挿入することもできる。トランジスタＱ３のコレ
クタは抵抗Ｒ２の他端に接続され、そのエミッタはＣＯ
Ｍ電位に接続されている。トランジスタＱ３は、Ｖ（ｃ
ｔ１）信号に基づきオン・オフ動作し、トランジスタＱ
３のオン・オフ動作に伴いＭＯＳＦＥＴＱ２がスイッチ
ング動作する。Ｖ（ｃｔ１）信号のオンのパルス幅（Ｈ
レベル）で規定される時間がトランジスタＱ３のオン動
作時間になり、すなわちＭＯＳＦＥＴＱ２のオン動作時
間になる。

【０１８７】次に、本実施例のスイッチング電源におけ
る主動作について説明する。

【０１８８】本実施例のスイッチング電源の基本動作は
第１実施例の基本動作と同じであり、動作の異なる部分
について説明する。

【０１８９】第１実施例では、ＰＷＭ制御回路１０１か
らのＰＷＭ１信号の立上りを基準としてメイン同期サブ
ＰＷＭ制御回路でＰＷＭ４信号が生成されているから、
２次側巻線Ｎ３に誘起される電圧Ｖ１出力を大きい電力
として取り出すときには、ＭＯＳＦＥＴＱ２、トランジ
スタＱ３のディレイによるオン動作開始までの時間遅れ
を無視することができない。

【０１９０】よって、本実施例では、ＰＷＭ制御回路１
０１のＰＷＭ１信号に同期した信号として現れる電圧Ｖ
３を基準電圧Ｖthとコンパレータ８０１で比較し、その
比較結果を外部トリガとして用いることによって、後述
するメイン同期サブＰＷＭ制御回路における外部トリガ
プロテクト期間を設定する。なお、この信号は１次側ス
イッチング動作がオン動作をするときに２次側がオフで
あるオン・オフ制御のときのみ２次側に誘起され、１次
側がオフ時にトリガ電圧が誘起される。

【０１９１】次に、同期検出回路１０３とＰＷＭ制御回
路１０４と外部トリガ制御回路８０３とコンパレータ８
０１とから構成されるメイン同期サブＰＷＭ制御回路の
構成について図を参照しながら説明する。図１１は図１
０のスイッチング電源に用いられているメイン同期サブ
ＰＷＭ制御回路の構成を示すブロック図である。

【０１９２】メイン同期サブＰＷＭ制御回路は、図１１
に示すように、アナログ型コンパレータ１２ｂを有す
る。なお、本実施例では、アナログ型コンパレータ１２
ｂを用いているが、これに代えて、チョッパ型コンパレ
ータを用いることが好ましい。

【０１９３】コンパレータ１２ｂはＶｉｎ信号１０ｂの
レベルと基準電源１１ｂからの電圧Ｖrefとを比較し、
その比較の結果を示す比較信号を生成する。

【０１９４】コンパレータ１２ｂの出力はＤＦＦ１３ｂ
のＤ端子に接続されている。ＤＦＦ１３ｂのＱバー端子
はＳＴ１Ｂ信号の信号線および複合ゲート１４ｂを構成
する一方のアンドゲートの入力端子の一方に接続され、
Ｑ端子はＳＴ１信号の信号線および複合ゲート１４ｂを
構成する他方のアンドゲートの入力端子の一方に接続さ
れている。ＤＦＦ１３ｂのクロック端子はデータ設定信
号の信号線に接続されている。

【０１９５】複合ゲート１４ｂを構成する一方のアンド
ゲートの入力端子の他方には、アダー６３のＣ端子（キ
ャリ端子）が接続され、他方のアンドゲートの入力端子
の他方には、アダー６３のＣ端子（キャリ端子）がイン
バータ２４ｂを介して接続されている。前記各ゲート回
路の出力端子はノアゲートの対応する入力端子に接続さ
れ、ノアゲートの出力端子はアンドゲート１５ｂの入力
端子の一つに接続されている。

【０１９６】アンドゲート１５ｂの入力端子の他の一つ
は、システムクロックの信号線に接続され、入力端子の
さらに他の一つはデータ設定信号の信号線に接続されて
いる。アンドゲート１５ｂの出力端子はレジスタ２ｂの
Ｌ端子（ラッチ入力端子）に接続されている。

【０１９７】レジスタ２ｂは８ビットのレジスタからな
り、そのデータ入力端子Ｄ₀〜Ｄ₇はアダー６３の出力端
子にＡＤＲＯＵＴの信号線を介して接続されている。レ
ジスタ２ｂのデータ出力端子Ｑ０〜Ｑ７はインバータ４
ｂの入力端子およびＢ．Ｆ．３ｂの入力端子に接続され
ている。

【０１９８】Ｂ．Ｆ．３ｂの出力端子はアダー６３の入
力端子にバスライン６４を介して接続されている。Ｂ．
Ｆ．３ｂのＧＡＴＥ端子はデータ設定信号の信号線に接
続されている。

【０１９９】インバータ４ｂはレジスタ２ｂからの出力
値を反転し、その反転した値を出力端子から出力する。
インバータ４ｂの出力端子はカウンタ１ｂのデータ入力
端子Ｄ０〜Ｄ７に接続されている。

【０２００】カウンタ１ｂは８ビットのプリセッタブル
バイナリアップカウンタからなる。カウンタ１ｂのＣＬ
ＯＣＫ端子は、ＤＦＦ９ｂのＱ端子およびＤ端子に接続
され、カウンタ１ｂのＬＯＡＤ端子はＤＦＦ７ｂのＱ端
子に接続されている。カウンタ１ｂのキャリ出力端子は
アンドゲート１６ｂの入力端子の一方に接続されてい
る。

【０２０１】ＤＦＦ９ｂはインバータ８ｂを介して取り
込まれたシステムクロックを分周し、分周したクロック
をカウンタ１ｂのクロック入力端子に与える。

【０２０２】ＤＦＦ７ｂはカウンタ１ｂの入力端子への
データロード解除とクロックの立上りとが同時になるこ
とを防止するためのＦＦであり、そのＤ端子はオアゲー
ト６ｂの出力端子が接続されている。ＤＦＦ７ｂにはカ
ウンタクロックが供給されている。

【０２０３】オアゲート６ｂの入力端子の一方にはＰＷ
Ｍ１ＯＵＴ端子が接続され、他方の入力端子にはＲＳフ
リップフロップ（以下、ＲＳＦＦという）５ｂのＱ端子
が接続されている。

【０２０４】ＲＳＦＦ５ｂのＳ端子にはアンドゲート２
２ｂの出力端子が接続され、そのＲ端子はメインＰＷＭ
Ｌ期間設定信号の信号が接続されている。

【０２０５】アンドゲート１６ｂの入力端子の他方には
ＤＦＦ７ｂのＱ端子が接続されている。アンドゲート１
６ｂの出力端子はＲＳＦＦ１７ｂのＳ端子に接続されて
いる。

【０２０６】ＲＳＦＦ１７ｂのＲ端子にはメインＰＷＭ
Ｌ期間設定信号の信号線が接続され、そのＱ端子からは
ＰＷＭ４信号（メイン同期サブＰＷＭ）が出力される。

【０２０７】メイン回路カウンタクロックはインバータ
２３ｂを介して分周回路１９ｂに取り込まれる。分周回
路１９ｂはインバータ２３ｂを介して取り込まれたクロ
ックを分周し、その分周したクロックを出力端子Ｑｎか
ら出力する。分周回路１９ｂのＲＥＳＥＴ端子はＰＷＭ
制御回路１０１の出力端子ＰＷＭ１ＯＵＴに接続されて
いる。分周回路１９ｂの出力端子Ｑｎは、複合ゲート２
１ｂを構成するオアゲートの入力端子の一方に接続され
ている。

【０２０８】複合ゲート２１ｂはアンドゲートとオアゲ
ートとから構成される。このアンドゲートの入力端子の
一方にはメインＰＷＭＨ期間設定信号の信号線に接続さ
れ、入力端子の他方にはシステムクロックの信号線が接
続されている。アンドゲートの出力端子はオアゲートの
入力端子の他方に接続され、オアゲートの出力端子はプ
ロテクトカウンタ１８ｂのＣＬＯＣＫ端子に接続されて
いる。

【０２０９】プロテクトカウンタ１８ｂの入力端子Ｄ０
〜Ｄ７はレジスタ２５ｂの出力端子Ｑ０〜Ｑ７にそれぞ
れ接続されている。プロテクトカウンタ１８ｂは分周回
路１９ｂのクロックの周期に基づきＰＷＭ１信号の
「Ｌ」期間全域に渡りプロテクトがかけられるビット長
を有する。プロテクトカウンタ１８ｂのＬＯＡＤ端子は
ＰＷＭ制御回路１０１の出力端子ＰＷＭ１ＯＵＴに接続
され、ＣＡＲＲＹ信号出力端子はＲＳＦＦ２０ｂのＳ端
子に接続されている。

【０２１０】レジスタ２５ｂの入力端子Ｄ０〜Ｄ７はＣ
ＰＵのデータバスに接続され、クロック端子はＣＰＵの
特定のアドレス信号の書込線２６ｂに接続されている。

【０２１１】ＲＳＦＦ２０ｂのＲ端子はＰＷＭ制御回路
１０１の出力端子ＰＷＭ１ＯＵＴに接続されている。Ｒ
ＳＦＦ２０ｂのＱ端子はアンドゲート２２ｂの入力端子
の一方に接続され、アンドゲート２２ｂの入力端子の他
方は外部トリガの信号線に接続されている。

【０２１２】次に、メイン同期サブＰＷＭ回路の動作に
ついて図１２および図１３を参照しながら説明する。図
１２は図１０のＰＷＭ制御回路の動作の基本タイミング
を示す信号のタイミングチャート、図１３は図１０のス
イッチング電源におけるＰＷＭ制御のタイミングを示す
タイムチャートである。

【０２１３】ＰＷＭ１信号（メインＰＷＭ）の立上り
（図１２中の時間ｔ４）によって、プロテクトカウンタ
１８ｂがロード状態になり、分周回路１９ｂおよびＲＳ
ＦＦ２０ｂがリセット状態になり、ＲＳＦＦ２０ｂのＱ
端子からの出力レベルが「Ｌ」になることによってアン
ドゲート２２ｂからの外部トリガの入力は阻止される。

【０２１４】それと同時に、メインＰＷＭＨ期間設定信
号が立ち上がり、この立上り時点から、システムクロッ
クのそれ自身のクロックの半周期の時間後に立ち上がる
システムクロックとの論理積出力によってＣＰＵからの
所要のプロテクトデータがプロテクトカウンタ１８ｂに
ロードされる。このプロテクトデータは予めＣＰＵによ
って書込線２６ｂを介してレジスタ２５ｂに書き込まれ
たデータである。

【０２１５】プロテクトデータのロード後、ＰＷＭ１信
号が立ち下がると、プロテクトカウンタ１８ｂのロード
状態、分周回路１９ｂおよびＲＳＦＦ２０ｂのリセット
状態が解除され、分周回路１９ｂからの出力ＱNによっ
てプロテクトカウンタ１８ｂはカウント動作を開始する
（図１２中の時間ｔ１におけるａを参照）。なお、本実
施例では、分周回路１９ｂの分周として２〜４分周を設
定することが適当である。

【０２１６】カウント動作開始後、プロテクトカウンタ
１８ｂがキャリを出力し、ＲＳＦＦ２０ｂのＱ端子から
の出力レベルが「Ｈ」になり、アンドゲート２２ｂによ
る外部トリガに対するプロテクトが解除される（図１２
中の時間ｔ２におけるｅ，ｆを参照）。

【０２１７】従って、メイン同期サブＰＷＭ制御回路で
生成されるＰＷＭ４信号の立上りを制御する外部トリガ
に対し、所要のプロテクト期間を設定することができ、
外部からのトリガ信号で、動作制御を効果的に行うこと
ができる。

【０２１８】なお、オフタイムの設定は、Ｖ３の信号の
変化に応じ、そのＶ３の出力範囲になるように設定すれ
ば良い。

【０２１９】上述の制御を行うと、図１３に示すよう
に、ＰＷＭ１信号の立下り後にＴγ時間だけ、外部トリ
ガの立下りが遅れるから、その期間にコンパレータ８０
１が誤動作をしないようにトリガ制御回路８０３による
外部トリガ禁止時間Ｔβを、Ｔα＞Ｔβ＞Ｔγとなるよ
うに設定することによって、所望の動作を実現すること
ができる。

【０２２０】そして、基準電圧Ｖthを適宜調節すること
によって、ＦＥＴＱ１のゲート信号と同期して出力され
る電圧Ｖ３と基準電圧Ｖthとの比較結果を、ＰＷＭ１信
号が立上る直前に「Ｈ」とすることができ、実質的にＰ
ＷＭ４信号を制御するカウンタの動作を開始することが
できるから、期間Ａにおいて、ＰＷＭ４信号が立ち上が
らないようにかつできる限りＭＯＳＦＥＴＱ２、トラン
ジスタＱ３による遅延時間を補正することができ、設計
の自由度を大きくすることができるとともに装置全体の
コストダウンを図ることができる。

【０２２１】なお、各実施例では、ＰＷＭ制御回路１０
１とＰＷＭ制御回路１０４とでは、タイミング同期を取
るために、アダー、フリーカウンタを用いてＰＷＭ信号
を生成しているが、その関係が図１および図１０では省
略されている。

【０２２２】

【発明の効果】請求項１記載のスイッチング電源によれ
ば、１次側巻線に入力される電圧と２次側巻線の誘起電
圧とに対する制御信号として、パルス幅が最小単位幅の
整数倍で増減する信号をそれぞれ用いるから、各制御信
号を生成する制御回路をデジタル化することができ、安
価な制御回路を構成することができるとともに、安定し
た制御をすることができる。

【０２２３】請求項２記載のスイッチング電源によれ
ば、１次側巻線に対する制御信号と２次側巻線に対する
制御信号とが互いに同期しているから、非常に安定した
制御を実現することができる。

【０２２４】請求項３記載のスイッチング電源によれ
ば、２次側巻線に対する制御信号のパルス幅が、１次側
巻線に対する制御信号のパルス幅が規定する期間内で最
小単位幅の整数倍で増減するから、２次側巻線に対する
制御信号のパルス幅に大きな変動が瞬時に生ぜず、ま
た、損失が生じるタイミングが減少し、容易に大電力制
御を実現することができる。

【０２２５】請求項４記載のスイッチング電源によれ
ば、２次側巻線に対する制御信号のパルス幅が、１次側
巻線に対する制御信号のパルス幅が規定する期間内でか
つ１次側巻線に対する制御信号の立上がりを基準として
最小単位幅の整数倍で増減するから、非常に安定した制
御を実現することができる。

【０２２６】請求項５記載のスイッチング電源によれ
ば、２次側巻線に対する制御信号のパルス幅が、外部か
ら供給される同期信号の立上がりを基準として最小単位
幅の整数倍で増減するから、２次側巻線に対する制御信
号のパルス幅を限界となる最大値まで増すことができ、
トランスの巻線を減らすことによって大電力制御を容易
にまた安価に実現することができる。

【０２２７】請求項６記載のスイッチング電源によれ
ば、同期信号が１次側巻線に対する制御信号に同期して
いるから、設計の自由度を大きくすることができる。

【０２２８】請求項７記載のスイッチング電源によれ
ば、同期信号を所定の期間中無効信号として取り扱うか
ら、所望の制御動作を誤動作なく容易に実現することが
できる。

【０２２９】請求項８記載のスイッチング電源によれ
ば、１次側巻線に対する制御信号のパルス幅の増減が１
次側巻線に対するスイッチング動作に応じて２次側巻線
に誘起される電圧またはその分圧のいずれか一方とそれ
に対する基準電圧との比較の結果に応じて決定され、２
次側巻線に対する制御信号のパルス幅の増減が２次側巻
線の誘起電圧またはその分圧のいずれか一方とそれに対
する基準電圧との比較の結果に応じて決定され、１次側
巻線のスイッチング動作による２次側巻線に対する制御
が、１次側巻線のスイッチング動作がオン動作するとき
にオフ動作となるオン・オフ制御であり、スイッチング
動作による２次側巻線の制御が、１次側巻線のスイッチ
ング動作がオン動作するときにオン動作となるオン・オ
ン制御であるから、２次側に大きな負荷変動が発生した
ときに、オン・オン制御の特徴によって容易に出力を安
定化することができ、非常に安定したスイッチング電源
制御を容易にかつ安価に実現することができる。

【図面の簡単な説明】

【図１】本発明のスイッチング電源の第１実施例の構成
を示すブロック図である。

【図２】図１のスイッチング電源に用いられているＰＷ
Ｍ制御回路１０１の構成を示すブロック図である。

【図３】図１のスイッチング電源に用いられているＰＷ
Ｍ制御回路１０１の構成を示すブロック図である。

【図４】図１のスイッチング電源に用いられているＰＷ
Ｍ制御回路１０１の構成を示すブロック図である。

【図５】図１のＰＷＭ制御回路１０１の動作の基本タイ
ミングを示す信号のタイミングチャートである。

【図６】図１のＰＷＭ制御回路１０１の処理動作を概略
的に示すフローチャートである。

【図７】図１のスイッチング電源に用いられているメイ
ン同期サブＰＷＭ制御回路の構成を示すブロック図であ
る。

【図８】図１のメイン同期サブＰＷＭ制御回路の動作の
基本タイミングを示す信号のタイミングチャートであ
る。

【図９】図１のスイッチング電源におけるＰＷＭ制御の
タイミングを示すタイムチャートである。

【図１０】本発明のスイッチング電源の第２実施例の構
成を示すブロック図である。

【図１１】図１０のスイッチング電源に用いられている
メイン同期サブＰＷＭ制御回路の構成を示すブロック図
である。

【図１２】図１０のメイン同期サブＰＷＭ制御回路の動
作の基本タイミングを示す信号のタイミングチャートで
ある。

【図１３】図１０のスイッチング電源におけるＰＷＭ制
御のタイミングを示すタイムチャートである。

【符号の説明】

１，…，８ラッチ１ｂカウンタ２ｂレジスタ１２ｂ，８０２コンパレータ１８ｂプロテクトカウンタ１９ｂ分周回路２６フリーランカウンタ２７デジタルコンパレータ５１ａ，５１ｂコンパレータ５３タイミング回路１０１，１０４ＰＷＭ制御回路１０３同期検出回路８０１トリガ制御回路Ｑ１ＦＥＴＱ２ＭＯＳＦＥＴＱ３トランジスタＴ１トランス

Claims

【特許請求の範囲】

【請求項１】１次側巻線および少なくとも一つの２次
側巻線を有するトランスが設けられ、前記１次側巻線へ
入力される電圧と前記２次側巻線に誘起される電圧とを
パルス幅変調方式によってそれぞれ制御するスイッチン
グ電源において、前記１次側巻線に入力される電圧と前
記２次側巻線の誘起電圧とに対する制御信号として、パ
ルス幅が最小単位幅の整数倍で増減する信号をそれぞれ
用いることを特徴とするスイッチング電源。
【請求項２】前記１次側巻線に対する制御信号と前記
２次側巻線に対する制御信号とは互いに同期しているこ
とを特徴とする請求項１記載のスイッチング電源。
【請求項３】前記２次側巻線に対する制御信号のパル
ス幅は、前記１次側巻線に対する制御信号のパルス幅が
規定する期間内で最小単位幅の整数倍で増減することを
特徴とする請求項１または請求項２記載のスイッチング
電源。
【請求項４】前記２次側巻線に対する制御信号のパル
ス幅は、前記１次側巻線に対する制御信号のパルス幅が
規定する期間内でかつ前記１次側巻線に対する制御信号
の立上がりを基準として最小単位幅の整数倍で増減する
ことを特徴とする請求項１または請求項２記載のスイッ
チング電源。
【請求項５】前記２次側巻線に対する制御信号のパル
ス幅は、外部から供給される同期信号の立上がりを基準
として最小単位幅の整数倍で増減することを特徴とする
請求項１または請求項２記載のスイッチング電源。
【請求項６】前記同期信号は前記１次側巻線に対する
制御信号に同期していることを特徴とする請求項５記載
のスイッチング電源。
【請求項７】前記同期信号を所定の期間中無効信号と
して取り扱うことを特徴とする請求項５記載のスイッチ
ング電源。
【請求項８】前記１次側巻線に対する制御信号のパル
ス幅の増減は前記１次側巻線に対するスイッチング動作
に応じて２次側巻線に誘起される電圧またはその分圧の
いずれか一方とそれに対する基準電圧との比較の結果に
応じて決定され、前記２次側巻線に対する制御信号のパ
ルス幅の増減は前記２次側巻線の誘起電圧またはその分
圧のいずれか一方とそれに対する基準電圧との比較の結
果に応じて決定され、前記１次側巻線のスイッチング動
作による２次側巻線に対する制御は、前記１次側巻線の
スイッチング動作がオン動作するときにオフ動作となる
オン・オフ制御であり、かつ、スイッチング動作による
前記２次側巻線の制御は、前記１次側巻線のスイッチン
グ動作がオン動作するときにオン動作となるオン・オン
制御であることを特徴とする請求項３，４，６または７
記載のスイッチング電源。