JP3562568B2 - 多層配線基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大型コンピュータ用のＣＰＵ（中央演算処理装置 Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として使用される多数のＬＳＩチップを搭載することができる、搭載したＬＳＩへの給電用のヴィアホールの形成された多層配線板に関する。
【０００２】
【従来の技術】
従来、ＬＳＩチップを搭載する配線基板として、多層プリント配線基板が使用されてきた。多層プリント配線基板は、銅張積層板をコア材とし、また、プリプレグをコア材の接着剤として、コア剤とプリプレグを交互に積層し、熱プレスにより一体化したものである。積層板間の電気的接続は、コア材とプリプレグを一体化した後、ドリルによって貫通スルーホールを形成し、貫通スルーホール内壁を銅メッキすることによって行なわれる。通常、多層プリント配線基板では給電や接地はこの貫通スルーホールを介して行われる。
【０００３】
また、近年、多層プリント配線基板による、配線の高密度化を要求されている大型コンピュ−タ用配線基板に、セラミック基板上にポリイミド樹脂を層間絶縁に使用した多層配線基板が使用されてきている。
【０００４】
図１４に、従来のポリイミド・セラミック多層配線基板の断面図を示す。
【０００５】
ＩＯ端子１５６と導通した貫通スルーホール１５１が形成されたセラミック基板１５０上に、表面に配線層が形成され、かつ、給電のための電源用ヴィアホール１１２の形成されたポリイミド樹脂層１５２が複数積層されている。
【０００６】
これらのポリイミド樹脂層１５２は、セラミック基板１５０上にポリイミド前駆体ワニスを塗布、乾燥し、この塗布膜に電源用ヴィアホール１１２を形成するポリイミド樹脂層形成工程と、フォトリソグラフィ、真空蒸着およびメッキ法を使用した配線層形成工程とからなり、かつ、この一連の工程を繰り返すことにより形成される。
【０００７】
このようにして形成された層は、１ａＭ層と、２ａＭ層と、４ａＭ層と、５ａＭ層と、７ａＭ層とが信号層であり、０ａＭ層と、３ａＭ層と、６ａＭ層とがグランドに接続された接地層であり、８ａＭ層がカバー表層である。また、８ａＭ層と、７ａＭ層と、４ａＭ層と、１ａＭ層とには電源用ヴィアホール１１２の形成された電源用導体パターン１００ａが形成されており、同様に、６ａＭ層と、３ａＭ層と、０ａＭ層とには電源用導体パターン１００ｂが形成されており、さらに、５ａＭ層と、２ａＭ層とには電源用導体パターン１００ｃが形成されている。
【０００８】
このような構造のポリイミド・セラミック多層配線基板の上面に搭載されたＬＳＩ１５５への給電は、セラミック基板１５０の裏面に設けられたＩＯ端子１５６から貫通スルーホールを介してまず０ａＭ層へとなされる。次に、０ａＭ層から各層の電源用ヴィアホール１１２を介し、さらに、カバー表層である８ａＭ層に形成された搭載パッド１８８を経て半田ボール１５４から給電がなされる。
【０００９】
また、不図示の別の搭載パッドと、ＬＳＩ１５５の別の半田ボールとが電気的に接続されることで、信号層及び接地層に電気的に接続される。
【００１０】
図１５に、図１４に示したポリイミド・セラミック多層配線基板に配置されている、電源用ヴィアホールの形成された、銅箔からなる電源用導体パターンの一例を示す。各電源用ヴィアホール１１２は電源用導体パターン１００をＸ方向に分割する線分Ｘ１ａ、Ｘ２ａ、Ｘ３ａ、及びＹ方向に分割する線分Ｙ１ａ、Ｙ２ａ、Ｙ３ａの交点である計９ポイント上のうちの３ポイントを中心とした位置に形成されている。この電源用導体パターン１００はいわゆる３×３のマトリックスタイプのものである。各電源用ヴィアホール１１２は、ヴィアホールランド１１３内にフォトリソグラフ法によって形成されている。
【００１１】
電源用導体パターン１００のサイズは、例えば、１８９［μｍ］×１８９［μｍ］のサイズの正方形状である。また、ヴィアホールランド１１３のサイズは５６［μｍ］×５６［μｍ］の正方形状であり、電源用ヴィアホール１１２は４５［μｍ］×４５［μｍ］の隅Ｒを有する正方形状のものである。
【００１２】
次に、図１６（ａ）〜図１６（ｉ）に、図１１に示したポリイミド・セラミック多層配線基板の各層に配置されている電源用導体パターンの関係を、積層された層毎に順に示す。すなわち、図１６（ｉ）が最下層であり、図１６（ａ）が最上層となる。なお、電源用導体パターン１００ａ、１００ｂ、１００ｃ及び各電源用導体パターンに形成されているヴィアホール１１２ａ、１１２ｂ、１１２ｃは模式的に示されている。
【００１３】
図１６（ａ）は、最上層の表面をカバーする８ａＭ層に形成される電源用導体パターン１００ａを、図１６（ｂ）、図１６（ｅ）、図１６（ｈ）は、それぞれＹ方向に信号線が形成される層である７ａＭ層、４ａＭ層、１ａＭ層に配置される電源用導体パターン１００ａをそれぞれ示す。
【００１４】
また、図１６（ｃ）、図１６（ｆ）、図１６（ｉ）は、それぞれグランドに接続されるグランド層である６ａＭ層、３ａＭ層、０ａＭ層に配置される電源用導体パターン１００ｂをそれぞれ示す。
【００１５】
さらに、図１６（ｄ）、図１６（ｇ）は、それぞれＸ方向に信号線が形成される層である５ａＭ層、２ａＭ層に配置される電源用導体パターン１００ｃをそれぞれ示す。
【００１６】
次に、図１７（ａ）〜図１７（ｃ）に、各層に配置された導体パターンの概略的な平面図を示す。
【００１７】
図１７（ａ）は、Ｙ方向に信号線が形成される層に配置される電源用導体パターン１００ａを、図１７（ｂ）は、グランドと接続された層に配置される電源用導体パターン１００ｂを、図１７（ｃ）は、Ｘ方向に信号線が形成される層に配置される電源用導体パターン１００ｃをそれぞれ示している。電源用導体パターン１００ａには３つの電源用ヴィアホール１１２ａが図１７（ａ）のような配列で形成されており、電源用導体パターン１００ｂにも３つの電源用ヴィアホール１１２ｂが図１７（ｂ）のような配列で形成されており、さらに、電源用導体パターン１００ｃにも３つの電源用ヴィアホール１１２ｃが図１７（ｃ）のような配列で形成されている。すなわち、各電源用ヴィアホール１１２ａ〜１１２ｃは、各電源用導体パターン１００ａ〜１００ｃを重ねた際、各電源用ヴィアホール１１２ａ〜１１２ｃの投影位置が互いに重ならないような位置に形成されている。
【００１８】
各電源用導体パターン１００ａ〜１００ｃは、図１６（ａ）〜図１６（ｉ）に示されたような順で積層方向に配置されるが、各電源用導体パターン１００ａ〜１００ｃに形成された電源用ヴィアホール１１２ａ〜１１２ｃは、同じタイプの導体パターン、例えば、Ｙ方向に信号線が形成された層に配置される電源用導体パターン１００ａの電源用ヴィアホール１１２ａは、Ｙ方向に信号線が形成された他の層の電源用導体パターン１００ａの電源用ヴィアホール１１２ａのみと電気的に接続されるものである。その他のタイプ、すなわち、電源用導体パターン１００ｂ及び１００ｃに形成された電源用ヴィアホール１１２ｂおよび電源用ヴィアホール１１２ｃとは、電源用ヴィアホール１１２ａが上述したように配列されているため、電源用導体パターン１００ａの電源用ヴィアホール１１２ａとは電気的に接続されない。
【００１９】
次に図１８に、５ａＭ層に形成された、導体パターンとＸ方向信号線との関係を示す。
【００２０】
電源用導体パターン１００ｃが形成された５Ｍａ層では、５本の配線チャネルの配設が可能な領域のうち、外側の２本、すなわち、Ｘ方向信号線１２０、１２１が形成された領域のみが配線可チャネルで、その内側の３本は、電源用導体パターン１００ｃの存在により、配線不可チャネルとなっている。
【００２１】
なお、各電源用ヴィアホール１１２ａ〜１１２ｃの位置は、隣接層、並びに次隣接層で投影位置が同じにならないように形成されている。例えば、２ａＭ層では、２ａＭ層の電源用ヴィアホール１１２ｃの位置は、隣接層の１Ｍ層の電源用ヴィアホール１１２ａ及び３Ｍ層の電源用ヴィアホール１１２ｂと、次隣接層の０ａＭ層の電源用ヴィアホール１１２ａ及び４Ｍ層の電源用ヴィアホール１１２ａと異なる位置に形成されている。これは、ヴィアホールの位置が上下層で重なると、この重なった部分の剛性が低下することでポリイミド樹脂層１５２にうねりが生じ、ヴィアホール接続信頼性が確保できなくなることを防止するためである。
【００２２】
次に、多層配線基板の１つの例である従来のビルドアップ基板に関して説明する。
【００２３】
ビルドアップ基板は、多層配線基板のうちのひとつであり、ガラスエポキシ樹脂を絶縁とした多層プリント配線基板上に感光性樹脂の絶縁層を形成し、フォトリソグラフィやレーザによって極小径のヴィアホールを開け、下層との接続とパターン形成をメッキで行いながら、順次ビルドアップ層を積み上げていく基板であり、ＬＳＩ端子の高密度化に対応している。
【００２４】
図１９に従来のビルドアップ基板の模式的な一部平面図を示す。
【００２５】
不図示のＬＳＩの半田ボールがのせられる搭載パッド１８８ｂは、ヴィアホールランド１９０内に形成された信号伝送用の信号用ヴィアホール１８９と電気的に接続されている。また、搭載パッド１８８ａは、ヴィアホールランド１９０内に形成された電源用ヴィアホール１８７ｂと電気的に接続されている。
【００２６】
ヴィアホールランド１９０の寸法は、０．０７５×０．０７５［ｍｍ］であり、信号用ヴィアホール１８９及び電源用ヴィアホール１８７ｂの径は共に、φ０．０５［ｍｍ］である。なお、図示しないが、ビルドアップ基板には、接地用のヴィアホール及びヴィアホールランドも同様の寸法のものが形成されている。
【００２７】
【発明が解決しようとする課題】
しかしながら、近年の高密度化に伴いＬＳＩ同士を接続する信号数の増加に対応するためには、限られた配線層数において、一層当たりの配線チャネルを増やす必要がある。そのため給電や接地に使用されるヴィアホール数は可能な限り減らさなければならない一方で、ＬＳＩへの給電として、ベース基板裏面の給電ピンからＬＳＩまでの電気的な抵抗を抑え、ＬＳＩの動作に必要な電圧を確保しなければならない。そのためにはヴィアホール径を大きくするか、可能な限り給電、接地のヴィアホールを増やさなければならず、配線チャネルを増やす要求と矛盾が生じる。
【００２８】
従来は、ＬＳＩの一つの給電用ピンに対して層構成に関係なく一律に、３×３のマトリックス上に複数のヴィアホールを配置する構成であった。このような３×３タイプの場合、図１８の模式図に示したように、５本の配線チャネルの配設が可能な領域のうち、外側の２本のみが配線可チャネルで、その内側の３本は、電源用導体パターン１００ｃの存在により、配線不可チャネルになってしまうという場合があった。このように３×３の導体パターンを用いた場合、ＬＳＩピン数の増加に伴い、信号配線だけでなく、給電端子も増加してしまうことから、配線しなければならない信号は増えるがヴィアホールの形成された導体パターンの存在により、配線チャネルを増加させることが困難となる場合があった。配線チャネルを増すには、配線格子を密にするか配線層を増すと言うアプローチもあるが、製造品質悪化によるコスト高のため効果的ではない。
【００２９】
また、ビルドアップ基板においても、ＬＳＩへの十分な給電や接地を行いたい場合、１つのヴィアホールランドに、信号用ヴィアホールと同径の電源用ヴィアホールあるいは接地ヴィアホールが、それぞれ１つ形成されているのみでは、抵抗が高く必要な電圧を得ることができない場合があった。抵抗を下げるにはヴィアホールサイズを大きくする必要があるが、ビルドアップ層に貫通スルーホールを形成すると、ビルドアップ基板の特徴である高密度化に対応できない場合がある。
【００３０】
そこで、本発明は、給電に必要な電源用ヴィアホール数を確保しつつ、配線層の配線可チャネルを増加させる多層配線基板を提供することを第１の目的とする。
【００３１】
また、電気抵抗を低減させた、電源用及び接地用のヴィアホールが形成された多層配線基板を提供することを第２の目的とする。
【００３２】
【課題を解決するための手段】
上記目的を達成するため本発明の多層配線基板は、信号線と、複数のヴィアホールが形成された略長方形の複数の電源用導体パターンとをそれぞれ有する第１の配線層と第２の配線層とが互いに積層されてなり、第１の配線層上に設けられた信号線の配線方向と、第２の配線層上に設けられた信号線の配線方向とは略直交しており、第１の配線層上の電源用導体パターンはその長辺方向が第１の配線層上に設けられた信号線の配線方向と略同方向となるように設けられ、第２の配線層上の電源用導体パターンはその長辺方向が第２の配線層上に設けられた信号線の配線方向と略同方向となるように設けられていることを特徴とする。
【００３３】
上記の通り構成された本発明の多層配線基板は、ヴィアホールの形成された、長方形状の電源用導体パターンの長辺方向が信号線の方向と略同方向となるように配置されている。このため、長辺方向が信号線の方向と略同方向となるように配置した電源用導体パターンの、信号線の配列方向における占有面積は、従来の正方形状の電源用導体パターンの占有面積に比べ少なくて済む。
【００３４】
また、第１の配線層に形成された各電源用導体パターンの各ヴィアホールが投影された位置と、第２の配線層に形成された各電源用導体パターンの各ヴィアホールの位置とは重ならないものであってもよく、このため、信号線の方向が異なる配線層同士を電気的に非接続とすることができる。
【００３５】
また、各電源用導体パターンの長辺は、ヴィアホールが少なくとも３つ形成可能な長さであり、かつ、各電源用導体パターンの短辺は、ヴィアホールが少なくとも２つ形成可能な長さであってもよく、この場合、各電源用導体パターンには、ヴィアホールは少なくとも２つ形成されているものであってもよい。
【００３６】
また、本発明の多層配線基板は、前記各電源用導体パターンが、前記第１の配線層に設けられ、それぞれ複数の電源用のヴィアホールが形成された複数の第１の電源用導体パターンと、前記第２の配線層に設けられ、前記第１の電源用導体パターンのヴィアホールが投影された位置とは重ならない位置に、それぞれ複数の電源用のヴィアホールが形成された複数の第２の電源用導体パターンとを有するものであってもよい。
【００３７】
上記の通り構成された本発明の多層配線基板は、電源用導体パターンに複数の電源用のヴィアホールが形成されているため、給電における電気抵抗の低減を可能とする。
【００３８】
本発明の多層配線基板は、信号線と、複数のヴィアホールが形成された略長方形の複数の接地用導体パターンとをそれぞれ有する第１の配線層と第２の配線層とが互いに積層されてなり、第１の配線層上に設けられた信号線の配線方向と、第２の配線層上に設けられた信号線の配線方向とは略直交しており、第１の配線層上の接地用導体パターンはその長辺方向が第１の配線層上に設けられた信号線の配線方向と略同方向となるように設けられ、第２の配線層上の接地用導体パターンはその長辺方向が第２の配線層上に設けられた信号線の配線方向と略同方向となるように設けられていることを特徴とする。
さらに、本発明の多層配線基板は、各接地用導体パターンが、第１の配線層に設けられ、それぞれ複数の接地用のヴィアホールが形成された複数の第１の接地用導体パターンと、第２の配線層に設けられ、第１の接地用導体パターンのヴィアホールが投影された位置とは重ならない位置に、それぞれ複数の接地用のヴィアホールが形成された複数の第２の接地用導体パターンとを有するものであってもよい。
【００３９】
上記の通り構成された本発明の多層配線基板は、電源用導体パターンに複数の接地用のヴィアホールが形成されているため、給電における電気抵抗の低減を可能とする。
【００４０】
【発明の実施の形態】
次に本発明の実施に形態について図面を参照して説明する。
（第１の実施形態）
図１（ａ）に本発明の第１の実施形態のポリイミド・セラミック多層配線基板の平面図を、図１（ｂ）に図１（ａ）のＡ−Ａ線でのポリイミド・セラミック多層配線基板の模式的な側断面図を示す。
【００４１】
図１（ａ）に示すように、ポリイミド・セラミック多層配線基板の表層には、後述のＬＳＩ５５の半田ボール８６が搭載される搭載パッド８ａ、８ｂと、電源用ヴィアホール１２が２つ形成され、搭載パッド８ａと電気的に接続された、長方形形状の電源用導体パターン１０と、搭載パッド８ｂと電気的に接続された信号用ヴィアホール１３とが形成されている。
【００４２】
次に、図１（ｂ）を用いて、本実施形態のポリイミド・セラミック多層配線基板の積層構造に関して説明する。
【００４３】
ＩＯ端子５６と導通した貫通スルーホール５１が形成されたセラミック基板５０上に、それぞれ表面に０Ｍ層〜８Ｍ層で示される配線層が形成され、かつ、他の配線層との電気的な接続を行うための電源用ヴィアホール１２の形成された、複数のポリイミド樹脂層５２が複数積層されている。
【００４４】
これらの配線層が形成されたポリイミド樹脂層５２の形成工程は、セラミック基板５０上（但し、２層目以降は、配線層上）にポリイミド前駆体ワニスを塗布、乾燥させ、この塗布膜に電源用ヴィアホール１２を形成するポリイミド樹脂層形成工程と、フォトリソグラフィ、真空蒸着およびメッキ法により、配線を形成する配線層形成工程とからなり、この一連の工程を繰り返すことにより配線層が形成されたポリイミド樹脂層５２の積層体が形成される。
【００４５】
こられ各配線層は、１Ｍ層と、２Ｍ層と、４Ｍ層と、５Ｍ層と、７Ｍ層とが信号層であり、０Ｍ層と、３Ｍ層と、６Ｍ層とがグランドに接続されたグランド層であり、８Ｍ層がカバー表層である。
【００４６】
各信号層のうち、Ｙ方向（図１（ｂ）中奥行き方向）に信号線が配設された層は、１Ｍ層、４Ｍ層、７Ｍ層であり、Ｘ方向（図１（ｂ）中左右方向）に信号線が配設された層は、２Ｍ層、５Ｍ層である。
【００４７】
このような構造のポリイミド・セラミック多層配線基板の上面に搭載されたＬＳＩ５５への給電は、セラミック基板５０の裏面に設けられたＩＯ端子５６から貫通スルーホールを介してまず０Ｍ層へとなされる。次に、０Ｍ層から各層の電源用ヴィアホール１２を介し、さらに、カバー表層である８Ｍ層に形成された搭載パッド８ａを経て半田ボール５４から給電がなされる。
【００４８】
また、搭載パッド８ｂと、ＬＳＩ５５の半田ボール８６とが電気的に接続されることで信号層に電気的に接続される。
【００４９】
図２（ａ）に、図１（ｂ）に示したポリイミド・セラミック多層配線基板の１Ｍ層及び４Ｍ層に配置されている、電源用ヴィアホールの形成された給電用の銅箔からなる電源用導体パターンの平面図を示す。各電源用ヴィアホール１２は長方形形状の電源用導体パターン１０ａをＸ方向に分割する線分Ｘ１、Ｘ２及びＹ方向に分割する線分Ｙ１、Ｙ２、Ｙ３の交点である計６ポイント上のうちの３ポイントを中心とした位置に形成されている。各電源用ヴィアホール１２は、フォトリソグラフ法によって形成されたものである。
【００５０】
図２（ｂ）は、模式的に表した後述の電源用ヴィアホール１２ａ、１２ａ’、１２ｂ、１２ｃの位置を説明するための図である。なお、以降、図３〜図６においても電源用ヴィアホール１２ａ、１２ａ’、１２ｂ、１２ｃは、その位置を示すために模式的に示されている。
【００５１】
図２（ｂ）中の線分Ｘ１、Ｘ２、Ｘ３及び線分Ｙ１、Ｙ２、Ｙ３は、図２（ａ）と対応している。また、各線分の交点をそれぞれＰ１〜Ｐ９とする。図２（ｂ）中の実線で囲まれた各領域は、電源用ヴィアホール１２ａ、１２ａ’、１２ｂ、１２ｃを示しているものである。例えば、図２（ａ）には、電源用ヴィアホール１２が３つ形成されているが、その形成位置を図２（ｂ）の記号を用いて表すと、Ｐ１、Ｐ４、Ｐ５の位置に形成されている、ということになる。以降の説明において、各ヴィアホールの位置を説明する際、Ｐ１〜Ｐ９を用いて説明する。なお、本実施形態においては、Ｐ９の位置には、ヴィアホールは形成されていないが、これに限定されるものではなく、必要であればＰ９の位置にヴィアホールが形成されていてもよい。
【００５２】
次に、図３（ａ）〜図３（ｉ）に、図１に示したポリイミド・セラミック多層配線基板の各配線層０Ｍ〜８Ｍ層における電源用導体パターンを、積層された層毎に順に示す。すなわち、図３（ｉ）が最下層の０Ｍ層であり、図３（ａ）が最上層の８Ｍ層となる。
【００５３】
図３（ａ）は、最上層の表面をカバーする８Ｍ層の電源用導体パターン１０ａを、図３（ｂ）は、Ｙ方向に信号線が配設されている層である７Ｍ層の電源用導体パターン１０ａをそれぞれ示す。
【００５４】
図３（ｅ）、図３（ｈ）は、７Ｍ層と同様に、それぞれＹ方向に信号線が配設されている層である４Ｍ層と、１Ｍ層との電源用導体パターン１０ａ’をそれぞれ示す。
【００５５】
また、図３（ｃ）、図３（ｆ）、図３（ｉ）は、それぞれグランドに接続されるグランド層である６Ｍ層と、３Ｍ層と、０Ｍ層との電源用導体パターン１０ｂをそれぞれ示す。
【００５６】
さらに、図３（ｄ）、図３（ｇ）は、それぞれＸ方向に信号線が配設されている層である５Ｍ層と、２Ｍ層との電源用導体パターン１０ｃをそれぞれ示す。
【００５７】
次に、図４（ａ）〜図４（ｄ）に、各層の電源用導体パターンの概略的な平面図を示す。
【００５８】
図４（ａ）は、８Ｍ層と、７Ｍ層との導体パターン１０ａを、図４（ｂ）は、４Ｍ層と、１Ｍ層との電源用導体パターン１０ａ’を、図４（ｃ）は、６Ｍ層と、３Ｍ層と、０Ｍ層との導体パターン１０ｃを、また、図４（ｄ）は、５Ｍ層と、２Ｍ層との電源用導体パターン１０ｄをそれぞれ示す。
【００５９】
図４（ａ）に示される電源用導体パターン１０ａには、電源用ヴィアホール１２ａがＰ１、Ｐ５の位置に形成されており、図４（ｂ）に示される電源用導体パターン１０ａ’には、電源用ヴィアホール１２ａ’がＰ１、Ｐ４、Ｐ５の位置に形成されている。また、図４（ｃ）に示される電源用導体パターン１０ｂには、電源用ヴィアホール１２ｂがＰ７、Ｐ８の位置に形成されており、図４（ｄ）に示される電源用導体パターン１０ｃには、電源用ヴィアホール１２ｃ’がＰ２、Ｐ３、Ｐ６の位置に形成されている。
【００６０】
次に、図５に、Ｙ方向に信号線が配設されている層の電源用導体パターンに形成された電源用ヴィアホールと、Ｘ方向に信号線が配設されている層の電源用導体パターンに形成された電源用ヴィアホールと、グランド層の電源用導体パターンに形成された電源用ヴィアホールとの、積層時の投影位置の関係を説明する模式的な透過平面図を示す。
【００６１】
図５に示すように、電源用導体パターン１０ａ’のＰ１、Ｐ４、Ｐ５の位置に形成された電源用ヴィアホール１２ａ’と、電源用導体パターン１０ｃのＰ２、Ｐ３、Ｐ６の位置に形成された電源用ヴィアホール１２ｃと、電源用導体パターン１０ｂのＰ７、Ｐ８の位置に形成された電源用ヴィアホール１２ｂとは、それぞれの投影位置が重ならない。
【００６２】
つまり、各電源用導体パターン１０ａ’、１０ｂ、１０ｃは、図３（ａ）〜図３（ｉ）に示されたような順で積層されるが、各電源用導体パターン１０ａ’、１０ｂ、１０ｃに形成された各電源用ヴィアホール１２ａ’、１２ｂ、１２ｃは、同じタイプのパターン同士のみで電気的な接続がなされている。例えば、Ｙ方向に信号線が形成された１Ｍ層に配置される電源用導体パターン１０ａ’のＰ１、Ｐ４、Ｐ５の位置に形成された電源用ヴィアホール１２ａ’は、Ｙ方向に信号線が形成された５Ｍ層の電源用導体パターン１０ａ’のＰ１、Ｐ４、Ｐ５の位置に形成された電源用ヴィアホール１０ａ’とそれぞれ電気的に接続されているものである。なお、Ｙ方向に信号線が形成された７Ｍ層に配置される電源用導体パターン１０ａのＰ１、Ｐ５の位置に形成された電源用ヴィアホール１２ａは、１Ｍ層及び５Ｍ層の電源用導体パターン１０ａ’のＰ１、Ｐ５の位置に形成された電源用ヴィアホール１２ａ’と電気的に接続されている。その他のタイプ、すなわち、電源用導体パターン１０ｂ及び１０ｃに形成された電源用ヴィアホール１２ｂおよび電源用ヴィアホール１２ｃとは、Ｐ１、Ｐ４、Ｐ５以外の位置に形成されているため、電源用導体パターン１０ａ’の電源用ヴィアホール１２ａ’及び電源用導体パターン１０ａの電源用ヴィアホール１２ａとは電気的に接続されていない。なお、カバー表層である８Ｍ層とその下層の７Ｍ層との関係以外において、各電源用ヴィアホール１２ａ’、１２ｂ、１２ｃの位置が隣接層、並びに次隣接層で投影位置が同じにならないように各層は積層されている。例えば、図３に示すように、２Ｍ層（図３（ｇ））では、２Ｍ層の電源用ヴィアホール１２ｃの位置は、隣接層の１Ｍ層（図３（ｈ））の電源用ヴィアホール１２ａ’及び３Ｍ層（図３（ｆ））の電源用ヴィアホール１２ｂと、次隣接層の０Ｍ層（図３（ｉ））の電源用ヴィアホール１０ｂ及び４Ｍ層（図３（ｅ））の電源用ヴィアホール１０ａ’と異なる位置に形成されている。すなわち、同じタイプのパターンが積層される間（２Ｍ層の電源用導体パターン１０ｃと、５Ｍ層の電源用導体パターン１０ｃとの間）に異なるタイプのパターンを２層積層（３Ｍ層の電源用導体パターン１０ｂと、４Ｍ層の電源用導体パターン１０ａ’）させている。これは、ヴィアホールの位置が上下層で重なると、この重なった部分のポリイミド樹脂層１５２の剛性が低下することでポリイミド樹脂層１５２にうねりが生じ、すなわち、変形してしまい、ヴィアホールの接続信頼性が確保できなくなることを防止するためである。
【００６３】
次に図６に、５Ｍ層に形成された、電源用導体パターンとＸ方向信号線との関係を模式的に示す。
【００６４】
図１８に示した、従来の電源用導体パターン１００ｃであれば、３×３のマトリックスのパターンであるため、破線で示す領域にも電源用導体パターン１００ｃが存在していた。
【００６５】
一方、本実施形態の場合、電源用導体パターン１０ｃの長辺方向を信号線の配設される方向と同方向となるように配置させることで、実線で示した領域にのみ電源用導体パターン１０ｃが存在し、破線で示す領域が余剰面積となる。このため、５本の配線チャネルのうち、Ｘ方向信号線２０、２１のみならず、Ｘ方向信号線２２も配線可能となる。すなわち、従来２本であった配線可チャネルが３本となり、配線可チャネルが１つ増加する。図示はしないが、２Ｍ層も同様にＸ方向の信号線の配線可チャネルが１つ増加するとともに、７Ｍ層、４Ｍ層、１Ｍ層においても同様にＹ方向の信号線の配線可チャネルが従来の電源用導体パターン１００ａを用いたものに比べて１つ増加する。
【００６６】
以上、本実施形態によれば、電源用導体パターンが、電源用導体パターンの長辺方向を配線パターンの方向と同方向となるように、配線パターン間に配置されているので配線可チャネルを増加することができる。
（第２の実施形態）
次に、本発明の第２の実施形態の、ＬＳＩを表層に搭載した状態のビルドアップ基板の一部断面図を図７に示す。また、図８に、図７に示したビルドアップ基板の模式的な一部平面図を示す。なお、図７は、図８に示す線Ｂ−Ｂでのビルドアップ基板の側断面図である。
【００６７】
貫通ヴィア８１の形成された、ガラスエポキシ樹脂を絶縁とした多層プリント配線基板８０上に、電源用ヴィアホール８７ａ、８７ｂの形成されたビルドアップ層８２ａ、８２ｂが下側から順に積層されている。また、ビルドアップ層８２ｂの表面には、ＬＳＩ８５の半田ボール８６が載せられる搭載パッド８８ａが形成されている。これらビルドアップ層８２ａ、８２ｂは、まず、ビルドアップ層８２ａにフォトリソグラフィやレーザにより極小径の電源用ヴィアホール８７ａ及び信号用ヴィアホール８９ａを開けた後、多層プリント配線基板８０の最上層との電気的接続及びパターン形成をメッキで行いながら、多層プリント配線基板８０上に積層する。次に、ビルドアップ層８２ｂに電源用ヴィアホール８７ｂを開けた後、ビルドアップ層８２ａとの電気的接続及びパターン形成をメッキで行いながら、ビルドアップ層８２ａ上に積層する。
【００６８】
以上のようにして、形成されたビルドアップ基板のビルドアップ層８２ｂの搭載パッド８６ａにＬＳＩ８５の半田ボール８６が載せられることで、ＬＳＩ８５とビルドアップ基板とは電気的に接続されている。
【００６９】
また、図８に示すように、円形の搭載パッド８６ａ、８６ｂが等間隔で形成されており、搭載パッド８６ａは、給電のための、正方形状の電源用導体パターン９０ｂに形成された２つの電源用ヴィアホール８７ｂと電気的に接続されており、また、搭載パッド８８ｂは、信号を伝送するための信号用ヴィアホール８９と電気的に接続されている。
【００７０】
図９（ａ）にビルドアップ層の電源用導体パターンに形成された電源用ヴィアホールの配置を説明する模式的な平面図を、また、図９（ｂ）にビルドアップ層の電源用導体パターンに形成された電源用ヴィアホールの配置を説明する模式的な平面図を、それぞれ示す。また、図１０（ａ）に電源用導体パターンの模式的な斜視図を、図１０（ｂ）に電源用導体パターンの模式的な斜視図を、それぞれ示す。
【００７１】
電源用導体パターン９０ｂに形成された２つの電源用ヴィアホール８７ｂと導体パターン９０ａに形成された２つの電源用ヴィアホール８７ａとは、互いに電気的に接続されない位置に形成されている。
【００７２】
ビルドアップ層８２ｂにおいて、電源用導体パターン９０ｂに電源用ヴィアホール８７ｂを２つ形成することで、図１９に示したヴィアホールランド１９０に１つのみ形成された電源用ヴィアホール１８７ｂに対して、電気抵抗を半減することができる。
【００７３】
また、電源用ヴィアホール８７ａと電源用ヴィアホール８７ｂとは、互いに電気的に接続されない位置に形成されているため、ビルドアップ層８２ａとビルドアップ層８２ｂでの給電経路が互いに導通することはない。
【００７４】
なお、本実施形態では、電源用ヴィアホール８７ａ、８７ｂは円形のものを用いて説明したが、これに限定されるものではなく、矩形であってもよい。
【００７５】
また、本実施形態では、電源用ヴィアホール８７ａ、８７ｂ及び導体パターン９０ａ、９０ｂに関して説明したが、グランドに接地された接地用のヴィアホール及び導体パターンも同様の構成となる。
【００７６】
以上、説明したように本実施形態によれば、電源用及び接地用のヴィアホール数を増加させたことにより、ヴィアホールにおける電気抵抗を低減させることができる。
【００７７】
【実施例】
次に、第１及び第２の実施形態の実施例を示すが、本発明はこれらによって何ら限定されるものではない。
（第１の実施例）
まず、本発明の第１の実施形態についての実施例に関して、以下に説明する。図１１に、本実施例で用いた電源用導体パターン、電源用ヴィアホール及びヴィアホールランドの各部寸法を示す。
【００７８】
電源用導体パターン２１０のサイズは、１８９［μｍ］×１２４［μｍ］のサイズの長方形形状である。また、ヴィアホールランド２１３のサイズは５６［μｍ］×５６［μｍ］の正方形状であり、電源用ヴィアホール２１２は隅Ｒの形成された、４５［μｍ］×４５［μｍ］の正方形状のものである。
【００７９】
また、本実施例では、ポリイミド・セラミック多層配線基板は２２５［ｍｍ］平方のものを用い、１辺に給電端子を２５個有する、７×６個のＬＳＩをポリイミド・セラミック多層配線基板上に実装した。
【００８０】
ＬＳＩの２５個の給電端子に対し、電源用導体パターン２１０を２５個形成することで、２５本の配線チャネルが増加した。これにより、信号層一層当たり、線長で３５［ｍ］分の収容線長が増加し、有効配線長は約８［％］増加した。
（第２の実施例）
次に、本発明の第２の実施形態についての実施例に関して、以下に説明する。
本実施例は、ビルドアップ基板として、図７及び図８に示したものを用いた。よって、以下に説明する記号で、図７及び図８に示したものは同じ記号を用いて説明する。
【００８１】
図１２（ａ）に、ビルドアップ層上に形成された搭載パッドと電源用導体パターンとの各部寸法を示す。また、図１２（ｂ）には、ビルドアップ層に形成された電源用導体パターンの各部寸法を示す。
【００８２】
搭載パッド８８ａはφ０．２５［ｍｍ］であり、電源用導体パターン９０ｂは０．２×０．２［ｍｍ］の正方形状であり、電源用導体パターン９０ｂ内にφ０．０５［ｍｍ］の電源用ヴィアホール８７ｂが図において、左上方及び右下方に形成されている。導体パターン９０ａも０．２×０．２［ｍｍ］の正方形状であり、導体パターン９０ａ内にφ０．０５［ｍｍ］の電源用ヴィアホール８７ａが図において、右上方及び左下方に形成されている。
【００８３】
図１３にビルドアップ層上に形成された各搭載パッドの配列間隔を示す。各搭載パッド８８ａ、８８ｂはそれぞれ０．５［ｍｍ］の間隔で配列されている。
【００８４】
本実施例によれば、電源用ヴィアホール８７ａと電源用ヴィアホール８７ｂとが、投影位置で重ならないように形成されているのでビルドアップ層８２ａとビルドアップ層８２ｂとの給電経路を別系統とすることができた。また、電源用ヴィアホール８７ａと電源用ヴィアホール８７ｂとはそれぞれ２つづつ形成されているので、図１９に示した電源用ヴィアホール１８７ｂに比べ、電気抵抗が半減された。
【００８５】
【発明の効果】
以上説明したように本発明の多層配線基板は、ヴィアホールの形成された、長方形状の導体パターンの長辺方向が配線パターンの方向と略同方向となるように、配線パターン間に配置されている。このため、導体パターンの、配線パターンの配列方向における占有面積は、従来の正方形状の導体パターンの占有面積に比べ少なくて済む。よって、導体パターン及びヴィアホールにより占有されなかった余剰面積を配線パターンの形成領域として用いることができ、配線可チャネルを増加することができる。
【００８６】
また、電源用及び接地用のヴィアホール数を増加させたことにより、ヴィアホールにおける電気抵抗を低減させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のポリイミド・セラミック多層配線基板の模式的な断面図である。
【図２】本発明の第１の実施形態の電源用導体パターンの平面図及びヴィアホールの位置を説明する図である。
【図３】図１に示したポリイミド・セラミック多層配線基板の各層に配置された電源用導体パターンを示す模式図である。
【図４】各層に配置された電源用導体パターンにおけるヴィアホールの位置を示す、電源用導体パターンの模式的な平面図である。
【図５】各層に配置された電源用導体パターンの模式的な透過平面図である。
【図６】５Ｍ層に形成された、電源用導体パターンとＸ方向信号線との関係を説明する模式図である。
【図７】本発明の第２の実施形態のビルドアップ基板の模式的な断面図である。
【図８】図７に示したビルドアップ基板の模式的な平面図である。
【図９】図８に示した電源用導体パターンの模式的な平面図である。
【図１０】各ビルドアップ層に配置された電源用導体パターンを示す模式図である。
【図１１】本発明の第１の実施例のポリイミド・セラミック多層配線基板に形成された電源用導体パターンの各部寸法を説明する図である。
【図１２】本発明の第２の実施例のビルドアップ層に形成された搭載パッドと電源用導体パターンとの各部寸法を説明する図である。
【図１３】本発明の第２の実施例のビルドアップ層に形成された搭載パッドの配列間隔を示す図である。
【図１４】従来のポリイミド・セラミック多層配線基板の模式的な断面図である。
【図１５】従来の電源用導体パターンの平面図である。
【図１６】図１４に示したポリイミド・セラミック多層配線基板の各層に配置された電源用導体パターンを示す模式図である。
【図１７】従来の導体パターンに形成されたヴィアホールの位置を説明する図である。
【図１８】５ａＭ層に形成された、電源用導体パターンとＸ方向信号線との関係を説明する模式図である。
【図１９】従来のビルドアップ基板の模式的な平面図である。
【符号の説明】
１０、１０ａ、１０ａ’、１０ｂ、１０ｃ、９０ａ、９０ｂ、２１０ 電源用導体パターン
１２、１２ａ、１２ａ’、１２ｂ、１２ｃ、８７ａ、８７ｂ、２１２ 電源用ヴィアホール
２０、２１、２２ Ｘ方向信号線
５０ セラミック基板
５１ 貫通スルーホール
５２ ポリイミド樹脂層
５４、８６ 半田ボール
５５、８５ ＬＳＩ
５６ ＩＯ端子
８０ 多層プリント配線基板
８１ 貫通ヴィア
８２ａ、８２ｂ ビルドアップ層
８６ 半田ボール
８８ａ、８８ｂ 搭載パッド
８９、８９ａ、８９ｂ 信号用ヴィアホール
２１３ ヴィアホールランド
【発明の属する技術分野】
本発明は、大型コンピュータ用のＣＰＵ（中央演算処理装置 Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として使用される多数のＬＳＩチップを搭載することができる、搭載したＬＳＩへの給電用のヴィアホールの形成された多層配線板に関する。
【０００２】
【従来の技術】
従来、ＬＳＩチップを搭載する配線基板として、多層プリント配線基板が使用されてきた。多層プリント配線基板は、銅張積層板をコア材とし、また、プリプレグをコア材の接着剤として、コア剤とプリプレグを交互に積層し、熱プレスにより一体化したものである。積層板間の電気的接続は、コア材とプリプレグを一体化した後、ドリルによって貫通スルーホールを形成し、貫通スルーホール内壁を銅メッキすることによって行なわれる。通常、多層プリント配線基板では給電や接地はこの貫通スルーホールを介して行われる。
【０００３】
また、近年、多層プリント配線基板による、配線の高密度化を要求されている大型コンピュ−タ用配線基板に、セラミック基板上にポリイミド樹脂を層間絶縁に使用した多層配線基板が使用されてきている。
【０００４】
図１４に、従来のポリイミド・セラミック多層配線基板の断面図を示す。
【０００５】
ＩＯ端子１５６と導通した貫通スルーホール１５１が形成されたセラミック基板１５０上に、表面に配線層が形成され、かつ、給電のための電源用ヴィアホール１１２の形成されたポリイミド樹脂層１５２が複数積層されている。
【０００６】
これらのポリイミド樹脂層１５２は、セラミック基板１５０上にポリイミド前駆体ワニスを塗布、乾燥し、この塗布膜に電源用ヴィアホール１１２を形成するポリイミド樹脂層形成工程と、フォトリソグラフィ、真空蒸着およびメッキ法を使用した配線層形成工程とからなり、かつ、この一連の工程を繰り返すことにより形成される。
【０００７】
このようにして形成された層は、１ａＭ層と、２ａＭ層と、４ａＭ層と、５ａＭ層と、７ａＭ層とが信号層であり、０ａＭ層と、３ａＭ層と、６ａＭ層とがグランドに接続された接地層であり、８ａＭ層がカバー表層である。また、８ａＭ層と、７ａＭ層と、４ａＭ層と、１ａＭ層とには電源用ヴィアホール１１２の形成された電源用導体パターン１００ａが形成されており、同様に、６ａＭ層と、３ａＭ層と、０ａＭ層とには電源用導体パターン１００ｂが形成されており、さらに、５ａＭ層と、２ａＭ層とには電源用導体パターン１００ｃが形成されている。
【０００８】
このような構造のポリイミド・セラミック多層配線基板の上面に搭載されたＬＳＩ１５５への給電は、セラミック基板１５０の裏面に設けられたＩＯ端子１５６から貫通スルーホールを介してまず０ａＭ層へとなされる。次に、０ａＭ層から各層の電源用ヴィアホール１１２を介し、さらに、カバー表層である８ａＭ層に形成された搭載パッド１８８を経て半田ボール１５４から給電がなされる。
【０００９】
また、不図示の別の搭載パッドと、ＬＳＩ１５５の別の半田ボールとが電気的に接続されることで、信号層及び接地層に電気的に接続される。
【００１０】
図１５に、図１４に示したポリイミド・セラミック多層配線基板に配置されている、電源用ヴィアホールの形成された、銅箔からなる電源用導体パターンの一例を示す。各電源用ヴィアホール１１２は電源用導体パターン１００をＸ方向に分割する線分Ｘ１ａ、Ｘ２ａ、Ｘ３ａ、及びＹ方向に分割する線分Ｙ１ａ、Ｙ２ａ、Ｙ３ａの交点である計９ポイント上のうちの３ポイントを中心とした位置に形成されている。この電源用導体パターン１００はいわゆる３×３のマトリックスタイプのものである。各電源用ヴィアホール１１２は、ヴィアホールランド１１３内にフォトリソグラフ法によって形成されている。
【００１１】
電源用導体パターン１００のサイズは、例えば、１８９［μｍ］×１８９［μｍ］のサイズの正方形状である。また、ヴィアホールランド１１３のサイズは５６［μｍ］×５６［μｍ］の正方形状であり、電源用ヴィアホール１１２は４５［μｍ］×４５［μｍ］の隅Ｒを有する正方形状のものである。
【００１２】
次に、図１６（ａ）〜図１６（ｉ）に、図１１に示したポリイミド・セラミック多層配線基板の各層に配置されている電源用導体パターンの関係を、積層された層毎に順に示す。すなわち、図１６（ｉ）が最下層であり、図１６（ａ）が最上層となる。なお、電源用導体パターン１００ａ、１００ｂ、１００ｃ及び各電源用導体パターンに形成されているヴィアホール１１２ａ、１１２ｂ、１１２ｃは模式的に示されている。
【００１３】
図１６（ａ）は、最上層の表面をカバーする８ａＭ層に形成される電源用導体パターン１００ａを、図１６（ｂ）、図１６（ｅ）、図１６（ｈ）は、それぞれＹ方向に信号線が形成される層である７ａＭ層、４ａＭ層、１ａＭ層に配置される電源用導体パターン１００ａをそれぞれ示す。
【００１４】
また、図１６（ｃ）、図１６（ｆ）、図１６（ｉ）は、それぞれグランドに接続されるグランド層である６ａＭ層、３ａＭ層、０ａＭ層に配置される電源用導体パターン１００ｂをそれぞれ示す。
【００１５】
さらに、図１６（ｄ）、図１６（ｇ）は、それぞれＸ方向に信号線が形成される層である５ａＭ層、２ａＭ層に配置される電源用導体パターン１００ｃをそれぞれ示す。
【００１６】
次に、図１７（ａ）〜図１７（ｃ）に、各層に配置された導体パターンの概略的な平面図を示す。
【００１７】
図１７（ａ）は、Ｙ方向に信号線が形成される層に配置される電源用導体パターン１００ａを、図１７（ｂ）は、グランドと接続された層に配置される電源用導体パターン１００ｂを、図１７（ｃ）は、Ｘ方向に信号線が形成される層に配置される電源用導体パターン１００ｃをそれぞれ示している。電源用導体パターン１００ａには３つの電源用ヴィアホール１１２ａが図１７（ａ）のような配列で形成されており、電源用導体パターン１００ｂにも３つの電源用ヴィアホール１１２ｂが図１７（ｂ）のような配列で形成されており、さらに、電源用導体パターン１００ｃにも３つの電源用ヴィアホール１１２ｃが図１７（ｃ）のような配列で形成されている。すなわち、各電源用ヴィアホール１１２ａ〜１１２ｃは、各電源用導体パターン１００ａ〜１００ｃを重ねた際、各電源用ヴィアホール１１２ａ〜１１２ｃの投影位置が互いに重ならないような位置に形成されている。
【００１８】
各電源用導体パターン１００ａ〜１００ｃは、図１６（ａ）〜図１６（ｉ）に示されたような順で積層方向に配置されるが、各電源用導体パターン１００ａ〜１００ｃに形成された電源用ヴィアホール１１２ａ〜１１２ｃは、同じタイプの導体パターン、例えば、Ｙ方向に信号線が形成された層に配置される電源用導体パターン１００ａの電源用ヴィアホール１１２ａは、Ｙ方向に信号線が形成された他の層の電源用導体パターン１００ａの電源用ヴィアホール１１２ａのみと電気的に接続されるものである。その他のタイプ、すなわち、電源用導体パターン１００ｂ及び１００ｃに形成された電源用ヴィアホール１１２ｂおよび電源用ヴィアホール１１２ｃとは、電源用ヴィアホール１１２ａが上述したように配列されているため、電源用導体パターン１００ａの電源用ヴィアホール１１２ａとは電気的に接続されない。
【００１９】
次に図１８に、５ａＭ層に形成された、導体パターンとＸ方向信号線との関係を示す。
【００２０】
電源用導体パターン１００ｃが形成された５Ｍａ層では、５本の配線チャネルの配設が可能な領域のうち、外側の２本、すなわち、Ｘ方向信号線１２０、１２１が形成された領域のみが配線可チャネルで、その内側の３本は、電源用導体パターン１００ｃの存在により、配線不可チャネルとなっている。
【００２１】
なお、各電源用ヴィアホール１１２ａ〜１１２ｃの位置は、隣接層、並びに次隣接層で投影位置が同じにならないように形成されている。例えば、２ａＭ層では、２ａＭ層の電源用ヴィアホール１１２ｃの位置は、隣接層の１Ｍ層の電源用ヴィアホール１１２ａ及び３Ｍ層の電源用ヴィアホール１１２ｂと、次隣接層の０ａＭ層の電源用ヴィアホール１１２ａ及び４Ｍ層の電源用ヴィアホール１１２ａと異なる位置に形成されている。これは、ヴィアホールの位置が上下層で重なると、この重なった部分の剛性が低下することでポリイミド樹脂層１５２にうねりが生じ、ヴィアホール接続信頼性が確保できなくなることを防止するためである。
【００２２】
次に、多層配線基板の１つの例である従来のビルドアップ基板に関して説明する。
【００２３】
ビルドアップ基板は、多層配線基板のうちのひとつであり、ガラスエポキシ樹脂を絶縁とした多層プリント配線基板上に感光性樹脂の絶縁層を形成し、フォトリソグラフィやレーザによって極小径のヴィアホールを開け、下層との接続とパターン形成をメッキで行いながら、順次ビルドアップ層を積み上げていく基板であり、ＬＳＩ端子の高密度化に対応している。
【００２４】
図１９に従来のビルドアップ基板の模式的な一部平面図を示す。
【００２５】
不図示のＬＳＩの半田ボールがのせられる搭載パッド１８８ｂは、ヴィアホールランド１９０内に形成された信号伝送用の信号用ヴィアホール１８９と電気的に接続されている。また、搭載パッド１８８ａは、ヴィアホールランド１９０内に形成された電源用ヴィアホール１８７ｂと電気的に接続されている。
【００２６】
ヴィアホールランド１９０の寸法は、０．０７５×０．０７５［ｍｍ］であり、信号用ヴィアホール１８９及び電源用ヴィアホール１８７ｂの径は共に、φ０．０５［ｍｍ］である。なお、図示しないが、ビルドアップ基板には、接地用のヴィアホール及びヴィアホールランドも同様の寸法のものが形成されている。
【００２７】
【発明が解決しようとする課題】
しかしながら、近年の高密度化に伴いＬＳＩ同士を接続する信号数の増加に対応するためには、限られた配線層数において、一層当たりの配線チャネルを増やす必要がある。そのため給電や接地に使用されるヴィアホール数は可能な限り減らさなければならない一方で、ＬＳＩへの給電として、ベース基板裏面の給電ピンからＬＳＩまでの電気的な抵抗を抑え、ＬＳＩの動作に必要な電圧を確保しなければならない。そのためにはヴィアホール径を大きくするか、可能な限り給電、接地のヴィアホールを増やさなければならず、配線チャネルを増やす要求と矛盾が生じる。
【００２８】
従来は、ＬＳＩの一つの給電用ピンに対して層構成に関係なく一律に、３×３のマトリックス上に複数のヴィアホールを配置する構成であった。このような３×３タイプの場合、図１８の模式図に示したように、５本の配線チャネルの配設が可能な領域のうち、外側の２本のみが配線可チャネルで、その内側の３本は、電源用導体パターン１００ｃの存在により、配線不可チャネルになってしまうという場合があった。このように３×３の導体パターンを用いた場合、ＬＳＩピン数の増加に伴い、信号配線だけでなく、給電端子も増加してしまうことから、配線しなければならない信号は増えるがヴィアホールの形成された導体パターンの存在により、配線チャネルを増加させることが困難となる場合があった。配線チャネルを増すには、配線格子を密にするか配線層を増すと言うアプローチもあるが、製造品質悪化によるコスト高のため効果的ではない。
【００２９】
また、ビルドアップ基板においても、ＬＳＩへの十分な給電や接地を行いたい場合、１つのヴィアホールランドに、信号用ヴィアホールと同径の電源用ヴィアホールあるいは接地ヴィアホールが、それぞれ１つ形成されているのみでは、抵抗が高く必要な電圧を得ることができない場合があった。抵抗を下げるにはヴィアホールサイズを大きくする必要があるが、ビルドアップ層に貫通スルーホールを形成すると、ビルドアップ基板の特徴である高密度化に対応できない場合がある。
【００３０】
そこで、本発明は、給電に必要な電源用ヴィアホール数を確保しつつ、配線層の配線可チャネルを増加させる多層配線基板を提供することを第１の目的とする。
【００３１】
また、電気抵抗を低減させた、電源用及び接地用のヴィアホールが形成された多層配線基板を提供することを第２の目的とする。
【００３２】
【課題を解決するための手段】
上記目的を達成するため本発明の多層配線基板は、信号線と、複数のヴィアホールが形成された略長方形の複数の電源用導体パターンとをそれぞれ有する第１の配線層と第２の配線層とが互いに積層されてなり、第１の配線層上に設けられた信号線の配線方向と、第２の配線層上に設けられた信号線の配線方向とは略直交しており、第１の配線層上の電源用導体パターンはその長辺方向が第１の配線層上に設けられた信号線の配線方向と略同方向となるように設けられ、第２の配線層上の電源用導体パターンはその長辺方向が第２の配線層上に設けられた信号線の配線方向と略同方向となるように設けられていることを特徴とする。
【００３３】
上記の通り構成された本発明の多層配線基板は、ヴィアホールの形成された、長方形状の電源用導体パターンの長辺方向が信号線の方向と略同方向となるように配置されている。このため、長辺方向が信号線の方向と略同方向となるように配置した電源用導体パターンの、信号線の配列方向における占有面積は、従来の正方形状の電源用導体パターンの占有面積に比べ少なくて済む。
【００３４】
また、第１の配線層に形成された各電源用導体パターンの各ヴィアホールが投影された位置と、第２の配線層に形成された各電源用導体パターンの各ヴィアホールの位置とは重ならないものであってもよく、このため、信号線の方向が異なる配線層同士を電気的に非接続とすることができる。
【００３５】
また、各電源用導体パターンの長辺は、ヴィアホールが少なくとも３つ形成可能な長さであり、かつ、各電源用導体パターンの短辺は、ヴィアホールが少なくとも２つ形成可能な長さであってもよく、この場合、各電源用導体パターンには、ヴィアホールは少なくとも２つ形成されているものであってもよい。
【００３６】
また、本発明の多層配線基板は、前記各電源用導体パターンが、前記第１の配線層に設けられ、それぞれ複数の電源用のヴィアホールが形成された複数の第１の電源用導体パターンと、前記第２の配線層に設けられ、前記第１の電源用導体パターンのヴィアホールが投影された位置とは重ならない位置に、それぞれ複数の電源用のヴィアホールが形成された複数の第２の電源用導体パターンとを有するものであってもよい。
【００３７】
上記の通り構成された本発明の多層配線基板は、電源用導体パターンに複数の電源用のヴィアホールが形成されているため、給電における電気抵抗の低減を可能とする。
【００３８】
本発明の多層配線基板は、信号線と、複数のヴィアホールが形成された略長方形の複数の接地用導体パターンとをそれぞれ有する第１の配線層と第２の配線層とが互いに積層されてなり、第１の配線層上に設けられた信号線の配線方向と、第２の配線層上に設けられた信号線の配線方向とは略直交しており、第１の配線層上の接地用導体パターンはその長辺方向が第１の配線層上に設けられた信号線の配線方向と略同方向となるように設けられ、第２の配線層上の接地用導体パターンはその長辺方向が第２の配線層上に設けられた信号線の配線方向と略同方向となるように設けられていることを特徴とする。
さらに、本発明の多層配線基板は、各接地用導体パターンが、第１の配線層に設けられ、それぞれ複数の接地用のヴィアホールが形成された複数の第１の接地用導体パターンと、第２の配線層に設けられ、第１の接地用導体パターンのヴィアホールが投影された位置とは重ならない位置に、それぞれ複数の接地用のヴィアホールが形成された複数の第２の接地用導体パターンとを有するものであってもよい。
【００３９】
上記の通り構成された本発明の多層配線基板は、電源用導体パターンに複数の接地用のヴィアホールが形成されているため、給電における電気抵抗の低減を可能とする。
【００４０】
【発明の実施の形態】
次に本発明の実施に形態について図面を参照して説明する。
（第１の実施形態）
図１（ａ）に本発明の第１の実施形態のポリイミド・セラミック多層配線基板の平面図を、図１（ｂ）に図１（ａ）のＡ−Ａ線でのポリイミド・セラミック多層配線基板の模式的な側断面図を示す。
【００４１】
図１（ａ）に示すように、ポリイミド・セラミック多層配線基板の表層には、後述のＬＳＩ５５の半田ボール８６が搭載される搭載パッド８ａ、８ｂと、電源用ヴィアホール１２が２つ形成され、搭載パッド８ａと電気的に接続された、長方形形状の電源用導体パターン１０と、搭載パッド８ｂと電気的に接続された信号用ヴィアホール１３とが形成されている。
【００４２】
次に、図１（ｂ）を用いて、本実施形態のポリイミド・セラミック多層配線基板の積層構造に関して説明する。
【００４３】
ＩＯ端子５６と導通した貫通スルーホール５１が形成されたセラミック基板５０上に、それぞれ表面に０Ｍ層〜８Ｍ層で示される配線層が形成され、かつ、他の配線層との電気的な接続を行うための電源用ヴィアホール１２の形成された、複数のポリイミド樹脂層５２が複数積層されている。
【００４４】
これらの配線層が形成されたポリイミド樹脂層５２の形成工程は、セラミック基板５０上（但し、２層目以降は、配線層上）にポリイミド前駆体ワニスを塗布、乾燥させ、この塗布膜に電源用ヴィアホール１２を形成するポリイミド樹脂層形成工程と、フォトリソグラフィ、真空蒸着およびメッキ法により、配線を形成する配線層形成工程とからなり、この一連の工程を繰り返すことにより配線層が形成されたポリイミド樹脂層５２の積層体が形成される。
【００４５】
こられ各配線層は、１Ｍ層と、２Ｍ層と、４Ｍ層と、５Ｍ層と、７Ｍ層とが信号層であり、０Ｍ層と、３Ｍ層と、６Ｍ層とがグランドに接続されたグランド層であり、８Ｍ層がカバー表層である。
【００４６】
各信号層のうち、Ｙ方向（図１（ｂ）中奥行き方向）に信号線が配設された層は、１Ｍ層、４Ｍ層、７Ｍ層であり、Ｘ方向（図１（ｂ）中左右方向）に信号線が配設された層は、２Ｍ層、５Ｍ層である。
【００４７】
このような構造のポリイミド・セラミック多層配線基板の上面に搭載されたＬＳＩ５５への給電は、セラミック基板５０の裏面に設けられたＩＯ端子５６から貫通スルーホールを介してまず０Ｍ層へとなされる。次に、０Ｍ層から各層の電源用ヴィアホール１２を介し、さらに、カバー表層である８Ｍ層に形成された搭載パッド８ａを経て半田ボール５４から給電がなされる。
【００４８】
また、搭載パッド８ｂと、ＬＳＩ５５の半田ボール８６とが電気的に接続されることで信号層に電気的に接続される。
【００４９】
図２（ａ）に、図１（ｂ）に示したポリイミド・セラミック多層配線基板の１Ｍ層及び４Ｍ層に配置されている、電源用ヴィアホールの形成された給電用の銅箔からなる電源用導体パターンの平面図を示す。各電源用ヴィアホール１２は長方形形状の電源用導体パターン１０ａをＸ方向に分割する線分Ｘ１、Ｘ２及びＹ方向に分割する線分Ｙ１、Ｙ２、Ｙ３の交点である計６ポイント上のうちの３ポイントを中心とした位置に形成されている。各電源用ヴィアホール１２は、フォトリソグラフ法によって形成されたものである。
【００５０】
図２（ｂ）は、模式的に表した後述の電源用ヴィアホール１２ａ、１２ａ’、１２ｂ、１２ｃの位置を説明するための図である。なお、以降、図３〜図６においても電源用ヴィアホール１２ａ、１２ａ’、１２ｂ、１２ｃは、その位置を示すために模式的に示されている。
【００５１】
図２（ｂ）中の線分Ｘ１、Ｘ２、Ｘ３及び線分Ｙ１、Ｙ２、Ｙ３は、図２（ａ）と対応している。また、各線分の交点をそれぞれＰ１〜Ｐ９とする。図２（ｂ）中の実線で囲まれた各領域は、電源用ヴィアホール１２ａ、１２ａ’、１２ｂ、１２ｃを示しているものである。例えば、図２（ａ）には、電源用ヴィアホール１２が３つ形成されているが、その形成位置を図２（ｂ）の記号を用いて表すと、Ｐ１、Ｐ４、Ｐ５の位置に形成されている、ということになる。以降の説明において、各ヴィアホールの位置を説明する際、Ｐ１〜Ｐ９を用いて説明する。なお、本実施形態においては、Ｐ９の位置には、ヴィアホールは形成されていないが、これに限定されるものではなく、必要であればＰ９の位置にヴィアホールが形成されていてもよい。
【００５２】
次に、図３（ａ）〜図３（ｉ）に、図１に示したポリイミド・セラミック多層配線基板の各配線層０Ｍ〜８Ｍ層における電源用導体パターンを、積層された層毎に順に示す。すなわち、図３（ｉ）が最下層の０Ｍ層であり、図３（ａ）が最上層の８Ｍ層となる。
【００５３】
図３（ａ）は、最上層の表面をカバーする８Ｍ層の電源用導体パターン１０ａを、図３（ｂ）は、Ｙ方向に信号線が配設されている層である７Ｍ層の電源用導体パターン１０ａをそれぞれ示す。
【００５４】
図３（ｅ）、図３（ｈ）は、７Ｍ層と同様に、それぞれＹ方向に信号線が配設されている層である４Ｍ層と、１Ｍ層との電源用導体パターン１０ａ’をそれぞれ示す。
【００５５】
また、図３（ｃ）、図３（ｆ）、図３（ｉ）は、それぞれグランドに接続されるグランド層である６Ｍ層と、３Ｍ層と、０Ｍ層との電源用導体パターン１０ｂをそれぞれ示す。
【００５６】
さらに、図３（ｄ）、図３（ｇ）は、それぞれＸ方向に信号線が配設されている層である５Ｍ層と、２Ｍ層との電源用導体パターン１０ｃをそれぞれ示す。
【００５７】
次に、図４（ａ）〜図４（ｄ）に、各層の電源用導体パターンの概略的な平面図を示す。
【００５８】
図４（ａ）は、８Ｍ層と、７Ｍ層との導体パターン１０ａを、図４（ｂ）は、４Ｍ層と、１Ｍ層との電源用導体パターン１０ａ’を、図４（ｃ）は、６Ｍ層と、３Ｍ層と、０Ｍ層との導体パターン１０ｃを、また、図４（ｄ）は、５Ｍ層と、２Ｍ層との電源用導体パターン１０ｄをそれぞれ示す。
【００５９】
図４（ａ）に示される電源用導体パターン１０ａには、電源用ヴィアホール１２ａがＰ１、Ｐ５の位置に形成されており、図４（ｂ）に示される電源用導体パターン１０ａ’には、電源用ヴィアホール１２ａ’がＰ１、Ｐ４、Ｐ５の位置に形成されている。また、図４（ｃ）に示される電源用導体パターン１０ｂには、電源用ヴィアホール１２ｂがＰ７、Ｐ８の位置に形成されており、図４（ｄ）に示される電源用導体パターン１０ｃには、電源用ヴィアホール１２ｃ’がＰ２、Ｐ３、Ｐ６の位置に形成されている。
【００６０】
次に、図５に、Ｙ方向に信号線が配設されている層の電源用導体パターンに形成された電源用ヴィアホールと、Ｘ方向に信号線が配設されている層の電源用導体パターンに形成された電源用ヴィアホールと、グランド層の電源用導体パターンに形成された電源用ヴィアホールとの、積層時の投影位置の関係を説明する模式的な透過平面図を示す。
【００６１】
図５に示すように、電源用導体パターン１０ａ’のＰ１、Ｐ４、Ｐ５の位置に形成された電源用ヴィアホール１２ａ’と、電源用導体パターン１０ｃのＰ２、Ｐ３、Ｐ６の位置に形成された電源用ヴィアホール１２ｃと、電源用導体パターン１０ｂのＰ７、Ｐ８の位置に形成された電源用ヴィアホール１２ｂとは、それぞれの投影位置が重ならない。
【００６２】
つまり、各電源用導体パターン１０ａ’、１０ｂ、１０ｃは、図３（ａ）〜図３（ｉ）に示されたような順で積層されるが、各電源用導体パターン１０ａ’、１０ｂ、１０ｃに形成された各電源用ヴィアホール１２ａ’、１２ｂ、１２ｃは、同じタイプのパターン同士のみで電気的な接続がなされている。例えば、Ｙ方向に信号線が形成された１Ｍ層に配置される電源用導体パターン１０ａ’のＰ１、Ｐ４、Ｐ５の位置に形成された電源用ヴィアホール１２ａ’は、Ｙ方向に信号線が形成された５Ｍ層の電源用導体パターン１０ａ’のＰ１、Ｐ４、Ｐ５の位置に形成された電源用ヴィアホール１０ａ’とそれぞれ電気的に接続されているものである。なお、Ｙ方向に信号線が形成された７Ｍ層に配置される電源用導体パターン１０ａのＰ１、Ｐ５の位置に形成された電源用ヴィアホール１２ａは、１Ｍ層及び５Ｍ層の電源用導体パターン１０ａ’のＰ１、Ｐ５の位置に形成された電源用ヴィアホール１２ａ’と電気的に接続されている。その他のタイプ、すなわち、電源用導体パターン１０ｂ及び１０ｃに形成された電源用ヴィアホール１２ｂおよび電源用ヴィアホール１２ｃとは、Ｐ１、Ｐ４、Ｐ５以外の位置に形成されているため、電源用導体パターン１０ａ’の電源用ヴィアホール１２ａ’及び電源用導体パターン１０ａの電源用ヴィアホール１２ａとは電気的に接続されていない。なお、カバー表層である８Ｍ層とその下層の７Ｍ層との関係以外において、各電源用ヴィアホール１２ａ’、１２ｂ、１２ｃの位置が隣接層、並びに次隣接層で投影位置が同じにならないように各層は積層されている。例えば、図３に示すように、２Ｍ層（図３（ｇ））では、２Ｍ層の電源用ヴィアホール１２ｃの位置は、隣接層の１Ｍ層（図３（ｈ））の電源用ヴィアホール１２ａ’及び３Ｍ層（図３（ｆ））の電源用ヴィアホール１２ｂと、次隣接層の０Ｍ層（図３（ｉ））の電源用ヴィアホール１０ｂ及び４Ｍ層（図３（ｅ））の電源用ヴィアホール１０ａ’と異なる位置に形成されている。すなわち、同じタイプのパターンが積層される間（２Ｍ層の電源用導体パターン１０ｃと、５Ｍ層の電源用導体パターン１０ｃとの間）に異なるタイプのパターンを２層積層（３Ｍ層の電源用導体パターン１０ｂと、４Ｍ層の電源用導体パターン１０ａ’）させている。これは、ヴィアホールの位置が上下層で重なると、この重なった部分のポリイミド樹脂層１５２の剛性が低下することでポリイミド樹脂層１５２にうねりが生じ、すなわち、変形してしまい、ヴィアホールの接続信頼性が確保できなくなることを防止するためである。
【００６３】
次に図６に、５Ｍ層に形成された、電源用導体パターンとＸ方向信号線との関係を模式的に示す。
【００６４】
図１８に示した、従来の電源用導体パターン１００ｃであれば、３×３のマトリックスのパターンであるため、破線で示す領域にも電源用導体パターン１００ｃが存在していた。
【００６５】
一方、本実施形態の場合、電源用導体パターン１０ｃの長辺方向を信号線の配設される方向と同方向となるように配置させることで、実線で示した領域にのみ電源用導体パターン１０ｃが存在し、破線で示す領域が余剰面積となる。このため、５本の配線チャネルのうち、Ｘ方向信号線２０、２１のみならず、Ｘ方向信号線２２も配線可能となる。すなわち、従来２本であった配線可チャネルが３本となり、配線可チャネルが１つ増加する。図示はしないが、２Ｍ層も同様にＸ方向の信号線の配線可チャネルが１つ増加するとともに、７Ｍ層、４Ｍ層、１Ｍ層においても同様にＹ方向の信号線の配線可チャネルが従来の電源用導体パターン１００ａを用いたものに比べて１つ増加する。
【００６６】
以上、本実施形態によれば、電源用導体パターンが、電源用導体パターンの長辺方向を配線パターンの方向と同方向となるように、配線パターン間に配置されているので配線可チャネルを増加することができる。
（第２の実施形態）
次に、本発明の第２の実施形態の、ＬＳＩを表層に搭載した状態のビルドアップ基板の一部断面図を図７に示す。また、図８に、図７に示したビルドアップ基板の模式的な一部平面図を示す。なお、図７は、図８に示す線Ｂ−Ｂでのビルドアップ基板の側断面図である。
【００６７】
貫通ヴィア８１の形成された、ガラスエポキシ樹脂を絶縁とした多層プリント配線基板８０上に、電源用ヴィアホール８７ａ、８７ｂの形成されたビルドアップ層８２ａ、８２ｂが下側から順に積層されている。また、ビルドアップ層８２ｂの表面には、ＬＳＩ８５の半田ボール８６が載せられる搭載パッド８８ａが形成されている。これらビルドアップ層８２ａ、８２ｂは、まず、ビルドアップ層８２ａにフォトリソグラフィやレーザにより極小径の電源用ヴィアホール８７ａ及び信号用ヴィアホール８９ａを開けた後、多層プリント配線基板８０の最上層との電気的接続及びパターン形成をメッキで行いながら、多層プリント配線基板８０上に積層する。次に、ビルドアップ層８２ｂに電源用ヴィアホール８７ｂを開けた後、ビルドアップ層８２ａとの電気的接続及びパターン形成をメッキで行いながら、ビルドアップ層８２ａ上に積層する。
【００６８】
以上のようにして、形成されたビルドアップ基板のビルドアップ層８２ｂの搭載パッド８６ａにＬＳＩ８５の半田ボール８６が載せられることで、ＬＳＩ８５とビルドアップ基板とは電気的に接続されている。
【００６９】
また、図８に示すように、円形の搭載パッド８６ａ、８６ｂが等間隔で形成されており、搭載パッド８６ａは、給電のための、正方形状の電源用導体パターン９０ｂに形成された２つの電源用ヴィアホール８７ｂと電気的に接続されており、また、搭載パッド８８ｂは、信号を伝送するための信号用ヴィアホール８９と電気的に接続されている。
【００７０】
図９（ａ）にビルドアップ層の電源用導体パターンに形成された電源用ヴィアホールの配置を説明する模式的な平面図を、また、図９（ｂ）にビルドアップ層の電源用導体パターンに形成された電源用ヴィアホールの配置を説明する模式的な平面図を、それぞれ示す。また、図１０（ａ）に電源用導体パターンの模式的な斜視図を、図１０（ｂ）に電源用導体パターンの模式的な斜視図を、それぞれ示す。
【００７１】
電源用導体パターン９０ｂに形成された２つの電源用ヴィアホール８７ｂと導体パターン９０ａに形成された２つの電源用ヴィアホール８７ａとは、互いに電気的に接続されない位置に形成されている。
【００７２】
ビルドアップ層８２ｂにおいて、電源用導体パターン９０ｂに電源用ヴィアホール８７ｂを２つ形成することで、図１９に示したヴィアホールランド１９０に１つのみ形成された電源用ヴィアホール１８７ｂに対して、電気抵抗を半減することができる。
【００７３】
また、電源用ヴィアホール８７ａと電源用ヴィアホール８７ｂとは、互いに電気的に接続されない位置に形成されているため、ビルドアップ層８２ａとビルドアップ層８２ｂでの給電経路が互いに導通することはない。
【００７４】
なお、本実施形態では、電源用ヴィアホール８７ａ、８７ｂは円形のものを用いて説明したが、これに限定されるものではなく、矩形であってもよい。
【００７５】
また、本実施形態では、電源用ヴィアホール８７ａ、８７ｂ及び導体パターン９０ａ、９０ｂに関して説明したが、グランドに接地された接地用のヴィアホール及び導体パターンも同様の構成となる。
【００７６】
以上、説明したように本実施形態によれば、電源用及び接地用のヴィアホール数を増加させたことにより、ヴィアホールにおける電気抵抗を低減させることができる。
【００７７】
【実施例】
次に、第１及び第２の実施形態の実施例を示すが、本発明はこれらによって何ら限定されるものではない。
（第１の実施例）
まず、本発明の第１の実施形態についての実施例に関して、以下に説明する。図１１に、本実施例で用いた電源用導体パターン、電源用ヴィアホール及びヴィアホールランドの各部寸法を示す。
【００７８】
電源用導体パターン２１０のサイズは、１８９［μｍ］×１２４［μｍ］のサイズの長方形形状である。また、ヴィアホールランド２１３のサイズは５６［μｍ］×５６［μｍ］の正方形状であり、電源用ヴィアホール２１２は隅Ｒの形成された、４５［μｍ］×４５［μｍ］の正方形状のものである。
【００７９】
また、本実施例では、ポリイミド・セラミック多層配線基板は２２５［ｍｍ］平方のものを用い、１辺に給電端子を２５個有する、７×６個のＬＳＩをポリイミド・セラミック多層配線基板上に実装した。
【００８０】
ＬＳＩの２５個の給電端子に対し、電源用導体パターン２１０を２５個形成することで、２５本の配線チャネルが増加した。これにより、信号層一層当たり、線長で３５［ｍ］分の収容線長が増加し、有効配線長は約８［％］増加した。
（第２の実施例）
次に、本発明の第２の実施形態についての実施例に関して、以下に説明する。
本実施例は、ビルドアップ基板として、図７及び図８に示したものを用いた。よって、以下に説明する記号で、図７及び図８に示したものは同じ記号を用いて説明する。
【００８１】
図１２（ａ）に、ビルドアップ層上に形成された搭載パッドと電源用導体パターンとの各部寸法を示す。また、図１２（ｂ）には、ビルドアップ層に形成された電源用導体パターンの各部寸法を示す。
【００８２】
搭載パッド８８ａはφ０．２５［ｍｍ］であり、電源用導体パターン９０ｂは０．２×０．２［ｍｍ］の正方形状であり、電源用導体パターン９０ｂ内にφ０．０５［ｍｍ］の電源用ヴィアホール８７ｂが図において、左上方及び右下方に形成されている。導体パターン９０ａも０．２×０．２［ｍｍ］の正方形状であり、導体パターン９０ａ内にφ０．０５［ｍｍ］の電源用ヴィアホール８７ａが図において、右上方及び左下方に形成されている。
【００８３】
図１３にビルドアップ層上に形成された各搭載パッドの配列間隔を示す。各搭載パッド８８ａ、８８ｂはそれぞれ０．５［ｍｍ］の間隔で配列されている。
【００８４】
本実施例によれば、電源用ヴィアホール８７ａと電源用ヴィアホール８７ｂとが、投影位置で重ならないように形成されているのでビルドアップ層８２ａとビルドアップ層８２ｂとの給電経路を別系統とすることができた。また、電源用ヴィアホール８７ａと電源用ヴィアホール８７ｂとはそれぞれ２つづつ形成されているので、図１９に示した電源用ヴィアホール１８７ｂに比べ、電気抵抗が半減された。
【００８５】
【発明の効果】
以上説明したように本発明の多層配線基板は、ヴィアホールの形成された、長方形状の導体パターンの長辺方向が配線パターンの方向と略同方向となるように、配線パターン間に配置されている。このため、導体パターンの、配線パターンの配列方向における占有面積は、従来の正方形状の導体パターンの占有面積に比べ少なくて済む。よって、導体パターン及びヴィアホールにより占有されなかった余剰面積を配線パターンの形成領域として用いることができ、配線可チャネルを増加することができる。
【００８６】
また、電源用及び接地用のヴィアホール数を増加させたことにより、ヴィアホールにおける電気抵抗を低減させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のポリイミド・セラミック多層配線基板の模式的な断面図である。
【図２】本発明の第１の実施形態の電源用導体パターンの平面図及びヴィアホールの位置を説明する図である。
【図３】図１に示したポリイミド・セラミック多層配線基板の各層に配置された電源用導体パターンを示す模式図である。
【図４】各層に配置された電源用導体パターンにおけるヴィアホールの位置を示す、電源用導体パターンの模式的な平面図である。
【図５】各層に配置された電源用導体パターンの模式的な透過平面図である。
【図６】５Ｍ層に形成された、電源用導体パターンとＸ方向信号線との関係を説明する模式図である。
【図７】本発明の第２の実施形態のビルドアップ基板の模式的な断面図である。
【図８】図７に示したビルドアップ基板の模式的な平面図である。
【図９】図８に示した電源用導体パターンの模式的な平面図である。
【図１０】各ビルドアップ層に配置された電源用導体パターンを示す模式図である。
【図１１】本発明の第１の実施例のポリイミド・セラミック多層配線基板に形成された電源用導体パターンの各部寸法を説明する図である。
【図１２】本発明の第２の実施例のビルドアップ層に形成された搭載パッドと電源用導体パターンとの各部寸法を説明する図である。
【図１３】本発明の第２の実施例のビルドアップ層に形成された搭載パッドの配列間隔を示す図である。
【図１４】従来のポリイミド・セラミック多層配線基板の模式的な断面図である。
【図１５】従来の電源用導体パターンの平面図である。
【図１６】図１４に示したポリイミド・セラミック多層配線基板の各層に配置された電源用導体パターンを示す模式図である。
【図１７】従来の導体パターンに形成されたヴィアホールの位置を説明する図である。
【図１８】５ａＭ層に形成された、電源用導体パターンとＸ方向信号線との関係を説明する模式図である。
【図１９】従来のビルドアップ基板の模式的な平面図である。
【符号の説明】
１０、１０ａ、１０ａ’、１０ｂ、１０ｃ、９０ａ、９０ｂ、２１０ 電源用導体パターン
１２、１２ａ、１２ａ’、１２ｂ、１２ｃ、８７ａ、８７ｂ、２１２ 電源用ヴィアホール
２０、２１、２２ Ｘ方向信号線
５０ セラミック基板
５１ 貫通スルーホール
５２ ポリイミド樹脂層
５４、８６ 半田ボール
５５、８５ ＬＳＩ
５６ ＩＯ端子
８０ 多層プリント配線基板
８１ 貫通ヴィア
８２ａ、８２ｂ ビルドアップ層
８６ 半田ボール
８８ａ、８８ｂ 搭載パッド
８９、８９ａ、８９ｂ 信号用ヴィアホール
２１３ ヴィアホールランド
Claims (7)
- 信号線と、複数のヴィアホールが形成された略長方形の複数の電源用導体パターンとをそれぞれ有する第１の配線層と第２の配線層とが互いに積層されてなり、前記第１の配線層上に設けられた信号線の配線方向と、前記第２の配線層上に設けられた信号線の配線方向とは略直交しており、前記第１の配線層上の前記電源用導体パターンはその長辺方向が前記第１の配線層上に設けられた信号線の配線方向と略同方向となるように設けられ、前記第２の配線層上の前記電源用導体パターンはその長辺方向が前記第２の配線層上に設けられた信号線の配線方向と略同方向となるように設けられていることを特徴とする多層配線基板。
- 前記第１の配線層に形成された前記各電源用導体パターンの各ヴィアホールが投影された位置と、前記第２の配線層に形成された前記各電源用導体パターンの各ヴィアホールの位置とは重ならない請求項１に記載の多層配線基板。
- 前記各電源用導体パターンの長辺は、前記ヴィアホールが少なくとも３つ形成可能な長さであり、かつ、前記各電源用導体パターンの短辺は、前記ヴィアホールが少なくとも２つ形成可能な長さである請求項１または２に記載の多層配線基板。
- 前記各電源用導体パターンには、前記ヴィアホールは少なくとも２つ形成されている請求項３に記載の多層配線基板。
- 前記各電源用導体パターンが、前記第１の配線層に設けられ、それぞれ複数の電源用のヴィアホールが形成された複数の第１の電源用導体パターンと、前記第２の配線層に設けられ、前記第１の電源用導体パターンのヴィアホールが投影された位置とは重ならない位置に、それぞれ複数の電源用のヴィアホールが形成された複数の第２の電源用導体パターンとを有する請求項１に記載の多層配線基板。
- 信号線と、複数のヴィアホールが形成された略長方形の複数の接地用導体パターンとをそれぞれ有する第１の配線層と第２の配線層とが互いに積層されてなり、前記第１の配線層上に設けられた信号線の配線方向と、前記第２の配線層上に設けられた信号線の配線方向とは略直交しており、前記第１の配線層上の前記接地用導体パターンはその長辺方向が前記第１の配線層上に設けられた信号線の配線方向と略同方向となるように設けられ、前記第２の配線層上の前記接地用導体パターンはその長辺方向が前記第２の配線層上に設けられた信号線の配線方向と略同方向となるように設けられていることを特徴とする多層配線基板。
- 前記各接地用導体パターンが、前記第１の配線層に設けられ、それぞれ複数の接地用のヴィアホールが形成された複数の第１の接地用導体パターンと、前記第２の配線層に設けられ、前記第１の接地用導体パターンのヴィアホールが投影された位置とは重ならない位置に、それぞれ複数の接地用のヴィアホールが形成された複数の第２の接地用導体パターンとを有する請求項６に記載の多層配線基板。
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| US6602078B2 (en) * | 2001-03-16 | 2003-08-05 | Cenix, Inc. | Electrical interconnect having a multi-layer circuit board structure and including a conductive spacer for impedance matching |
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| JP3864093B2 (ja) * | 2002-01-10 | 2006-12-27 | シャープ株式会社 | プリント配線基板、電波受信用コンバータおよびアンテナ装置 |
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| US7405364B2 (en) * | 2002-12-30 | 2008-07-29 | Intel Corporation | Decoupled signal-power substrate architecture |
| US7167070B2 (en) * | 2003-09-01 | 2007-01-23 | Murata Manufacturing Co., Ltd. | Laminated coil component and method of producing the same |
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| TWI347810B (en) * | 2008-10-03 | 2011-08-21 | Po Ju Chou | A method for manufacturing a flexible pcb and the structure of the flexible pcb |
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|---|---|---|---|---|
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| KR100194130B1 (ko) * | 1994-03-30 | 1999-06-15 | 니시무로 타이죠 | 반도체 패키지 |
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| US6201194B1 (en) * | 1998-12-02 | 2001-03-13 | International Business Machines Corporation | Multi-voltage plane, multi-signal plane circuit card with photoimageable dielectric |
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