JP2007520888A - 回路基板のための経路指定密度を増大する方法及びそのような回路基板 - Google Patents
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Abstract
第一層(201)と、第一層(201)と実質的に平行な第四層(204)とから成る多層回路基板(MPCB)が開示される。複数の電気接点(207aa,207ca,207ea,207bb,207db,207ac,207cc,207ec,207bd,207dd,207ba,207da,207ab,207cb,207eb,207bc,207dc,207ad,207cd,207ed;311)が、多層回路基板の第一層(201)上に形成され、第一グリッド内に配置される。複数の電気接点は、第一層内の経路指定のための第一サブセット(207aa,207ca,207ea,207bb,207db,207ac,207cc,207ec,207bd,207dd)と、第四層内の経路指定のための第二サブセット(207ba,207da,207ab,207cb,207eb,207bc,207dc,207ad,207cd,207ed)とに分割される。複数のビア(210aa,201ba,201ab,201bb,201bc,201ac,201bc,201ad,201bd,201cd)が、第一層(201)と第四層(204)との間に形成され、それぞれ前記複数の電気接点の第二サブセットの少なくとも1つに隣接して配置され、複数のビア(210aa,201ba,201ab,201bb,201bc,201ac,201bc,201ad,201bd,201cd)は、複数の電気接点の隣接する電気接点間の最小間隔よりも大きなそれらの各対の間の間隔を有する。
Description
本発明は回路基板の分野に関し、より具体的には、多層回路基板に関する。
電子装置の小型化に関する需用者の要求がある。その結果として、半導体業界は、より多くの機能性を集積回路に集積しており、それに伴って、これらの回路は、減少されたフットプリントも提供している。近年、より従来的なDIPパッケージに対し、表面実装ICパッケージ及び素子を利用する電子装置製造に関する動きの増大がある。しかしながら、表面実装パッケージ(SOIC)は、より厳密に離間したピンを有し、これらのパッケージとの間の信号トレース及び電力トレースのやりとり、特に、それらのピン間のやりとりを経路指定することの困難性が増大している。加えて、ボールグリッドアレイ(BGA)を利用する回路基板の表面に実装されるICパッケージが一般的になっている。
BGA及びSOICパッケージの表面実装を容易化するために、これらのパッケージ間の信号及び電力の経路指定を容易化するよう、多層PCBが用いられる。典型的には、各PCBは、上方及び下方の外層、並びに、上方及び下方の外層に近接する上方及び下方の内層を有し、コア層が上方及び下方の内層間に配置される。これらの多層は、実質的に平行な関係に積み重なって積層される。PCBの表面上に配置される電気素子を接続するための信号経路を提供するために、伝導トレースが層上に配置される。層間に形成される様々な電力トレース及び信号トレースを接続するために、先ずPCBを穿孔し、次に穿孔された孔を伝導性材料で充填することによって、ビアが形成される。例えば、三層PCBのために、第二層と第三層との間のビアは、IC及びPCBの表面層上に配置された他の素子への信号トレース及び電力トレースを経路指定するために用いられる。
従来的に、PCBの上方層上に配置される素子のための信号トレースは、上方層と、上方層に可能な限り近接する内層を用いて経路指定される。この結果、コア層へのビアの穿孔は最小限になる。コア層を貫通して穿孔されるビアが多ければ多いほど、より厳密な許容差を維持するための要件が高い。もしより厳密な許容差が順守されないならば、ビアの隙間違反がコア層上に生じ、それはPCBコストに不利に影響を及ぼす。
「半導体BGAパッケージ及びプリント配線板のための経路指定密度強化」と題する米国特許第6,150,729号は、多層配線板のための経路指定スキームを開示し、或いは、半導体パッケージが開示されている。結合パッドのような第一群の電気接点のそれぞれが、第一表面上に配置され、且つ、ビアのような複数の伝導性表面接続体の1つに電気的に結合されている。第二群の電気接点のそれぞれが、第一表面上に配置され、且つ、第二の複数のトレースの1つによって経路指定される。第一群中の特定の電気接点とそれらの関連するビアとの間の向きは、第一群中の特定の他の電気接点とそれらの関連するビアとの間の向きと異なる。この異なる向きは、第二表面上のより大きな方向指定密度を可能にする。残念ながら、内層とコア層との上のビアと伝導性トレースとの間に求められる許容差の故に、この種類のプリント配線板は、低い製造コストを容易化しない。
従って、費用効率の良い方法で製造可能な多層プリント回路基板(MPCB)を提供する必要が存在する。
本発明は、従来技術の欠点を克服する多層プリント回路基板を提供する。
本発明によれば、第一層と、第一層と実質的に平行な第四層と、多層回路基板の第一層上に形成され、且つ、第一層内の経路指定のための複数の電気接点の第一サブセットと、第四層内の経路指定のための複数の電気接点の第二サブセットとを有する第一グリッド内に配置された複数の電気接点と、複数のビアとを含み、複数のビアの各対の間の間隔は、複数の電気接点の隣接する電気接点の間の最小間隔よりも大きい多層回路基板が提供される。
本発明によれば、第一層を提供するステップと、第一層と実質的に平行な第四層を提供するステップと、第一層内の第一グリッド内に第一サブセット及び第二サブセットに構成される複数の電気接点を配置するステップと、第一層内で電気接点の第一サブセットを経路指定するステップと、第一層と第二層との間にビアを形成するステップと、複数の電気接点の第二サブセットを第四層内で経路指定するステップとを含み、各ビアは、複数の電気接点の第二サブセットの少なくとも1つに隣接し、各ビアは、第一サブセット及び第二サブセットの電気接点間の最小間隔の少なくとも1.2倍だけ離間する多層回路基板を製造する方法が提供される。
以下の図面と共に、本発明の例示的な実施態様を今や記載する。
図1Aは、第一層101及び第二層102から成る従来技術の多層プリント印刷基板(MPCB)100、第三層103及び第四層104に従った経路指定着想の変形を実施する発明を例証している。第一層は、第一基板101aの上面の上に形成されている。第二層102及び第三層103は、第二基板102aの両側面の上に形成されている。第四層104は、第三基板103aの底面の上に形成されている。
図1Bに例証される従来技術の実施例によれば、交流電力105及び接地106電気接点の1つの行108、並びに、電気接点107の4つの行109が、四層のMPCB100のために経路指定されるようになっている。図1Aを参照すると、電気接点107に関連する伝導性トレースが、MPCB100の第一層101及び第四層104内に配置されている。電力及び接地信号に関連する伝導性トレースが、第二層102及び第三層103内に配置されている。
戻って図1Aを参照すると、電力及び接地信号を、コア層102及び103から、第一層101及び第四層104から成る表面層に経路指定するために、伝導性ビア111,112,113が、MPCB100内に形成されている。第一伝導性ビアは、電気信号を第一層101と第二層102との間で経路指定するために用いられ、第二伝導性ビアは、電気信号を第二層102と第三層103との間で経路指定するために用いられている。第三伝導性ビア113は、電気信号を第三層103と第四層104との間で経路指定するために用いられている。例えば、電力及び接地信号を第一層101に経路指定するために、第二伝導性ビア112は、電力信号を第三層103から第二層102に経路指定し、第一伝導性ビアは、電力信号を第二層102から第一層101に経路指定する。同様に、第三伝導性ビア113は、第一伝導性ビア及び第二伝導性ビアを用いて、電気信号を第四層114と第一層との間で経路指定するために用いられている。よって、複数の第一伝導性ビア111乃至第三伝導性ビア113は、第一層乃至第四層を通じて配置される複数の伝導性トレースと共に、複数の電気信号を第一乃至第四層のいずれかの間で経路指定する働きをしている。代替的に、第一層101から第四層104への信号の経路指定のために、伝導性ビアが、第一層101から第四層104に形成されている。勿論、伝導性ビアの形成はMPCBのための経路指定要件に依存し、よって、伝導性ビアは、経路指定を促進するために、必要に応じて形成される。
接地、電力、及び、信号電気接点の向きは、図1Bに示されるように、当業者に既知のボールグリッドアレイ(BGA)との使用のためのように、パッケージ基板経路指定又はPCB経路指定に共通である。図1B中に例証されている5つの行、108及び109は、フリップチップバンプ又はBGAボールパッドのいずれかを例示するものである。当業者に既知であるように、信号層及び電力又は接地層を交互することによってMPCB100を積層化することは、二平面漏話を削減する。よって、典型的には、電力及び接地層は信号層を分離する。
MPCB100を製造するときの組立許容差を削減するために、典型的には、MPCB100を積層化し、伝導性ビアを形成するために必要な許容差を相殺するよう、コア層、例えば、第二層102及び第三層103上に、より大きな直径の非伝導性領域が用いられる。従って、内層ビア直径及びピッチのためのMPCB設計規則は、外層よりも高い製造許容差を要求する。
従来技術の図1Cを参照すると、最初の2つの行の信号パッド109a及び109bが、第一層101に沿って、それらのそれぞれの信号パッドから経路指定されている。第三列及び第四列の信号パッド109c及び109dが、第一基板101a乃至第三基板103aを貫通して下方に第四層104に穿孔された伝導性ビアを用いて経路指定されている。この第四層内に、第三行109c及び第四行109dを形成する信号パッドからの電気信号が、MPCB100から外方に経路指定されている。残念ながら、内層上に形成された非伝導性行109c及び109dは、それらの間のより大きな直径及びより大きなピッチを要求するので、コア層上の隙間違反が典型的に観察される。通常、隙間違反の問題を解決するために、追加的な経路指定層が利用され、或いは、より厳密な設計規則が実行される。残念ながら、これはMPCB100の積層許容差を増大する要求を生み、よって、MPCB100の製造コストを増大する。
図2A、2B、2C、及び、2Dは、本発明の第一実施態様に従った多層プリント回路基板(MPCB)200のための経路指定を例証している。この実施態様の目的のために、MPCB200は、4つの層201乃至204から成る。勿論、2層から10層又はそれ以上の任意の数の層を有する多層基板も想定される。MPCB200は、第一層201と、第一層201と実質的に平行な第四層204とを含み、第二コア層202及び第三コア層204を備える。
同様に、従来技術の図1Cに例証されるMPCBと対照的に、図2Aは、多層回路基板の第一層201内に形成され、且つ、本発明に従った第一グリッド内に配置された複数の電気接点を例証している。交互する電力電気接点205a,205b,205c及び接地パッド206a,206bの第一行208。加えて、第一行乃至第四行の信号電気接点209a乃至209dが、MPCB200の第一層201内に配置されている。信号電気接点は、2つの組に分割されている。第一サブセットの複数の電気接点は、第一層201内の経路指定のためであり、第二サブセットの複数の電気接点は、第四層204内の経路指定のためである。勿論、第二サブセットがその内部で経路指定される層は、MPCB200を形成する層の数に依存し、第四層204に限定されない。4層のMPCB200が実施例中に示されているので、且つ、2つの信号層を相互に隣接して配置するのは好ましくないので、第四層204は、経路指定のために用いられる。しかしながら、もし8層のMPCBが経路指定のために用いられるならば、第二サブセットを経路指定するために、任意の他の非隣接層が利用されるのが好ましい。
図2cを参照すると、電気接点207aa,207ca,207ea,207bb,207db,207ac,207cc,207ec,207bd,207ddが、第一サブセットに属し、電気接点207ba,207da,207ab,207cb,207eb,207bc,207dc,207ad,207cd,207edが、第二サブセットに属している。
複数のビア210aa,201ba,201ab,201bb,201bc,201ac,201bc,201ad,201bd,201cdが、第一層201と第二層204との間に形成され、複数からの各ビアは、複数の電気接点の第二サブセットの少なくとも1つに隣接して配置され、その場合、複数のビアは、複数の電気接点のそれぞれの間の間隔よりも大きい間隔をそれらの間に有する。
図2A及び図2Cに示されるように、列及び直交する行から成る配列であるデカルトグリッドの形態の第一グリッド内に配置された複数の電気接点を参照すると、本発明の第一実施態様に従った経路指定戦略は、全ての4つの行のために、ビアを形成するために、単一信号行内の交互の電気接点のために並びに単一列内の交互の電気接点のために経路指定し且つ穿孔することによって、許容差問題を低減する。電気接点は、デカルトグリッドの列及び直交する行の交差点に配置されるのが好ましい。図2Cは、本発明の特性を例示するために、図2Aの拡大図を例証している。第一行の電気接点209aのために、電気接点207aa,207ca,207eaが、伝導性トレースを用いて、第一層に沿って経路指定されている。電気接点207ba,207daは、第四層204に沿った経路指定のために、第一層上に形成された導電性トレースを用いて、ビア210aa,210baにそれぞれ接続されている。第二列の電気接点209bのために、電気接点207ab,207cb,207ebは、第四層204内の経路指定のために、第一層201内に形成された導電性トレースを用いて、ビア210ab,210bbにそれぞれ結合されている。電気接点207bb及び207dbは、導電性トレースを用いて、第一層内で経路指定されている。第三列の電気接点209cのために、電気接点207ac,207cc,207ecは、伝導性トレースを用いて、第一層内で経路指定されている。電気接点207bc,207dcは、第四層204内の経路指定のために、第一層内に形成された導電性トレースを用いて、ビア210ac,210bcにそれぞれ接続されている。第四列の電気接点204dのために、電気接点207ad,207cd,207edは、第四層204内の経路指定のために、第一層上に形成された導電性トレースを用いて、ビア210ad,210bd,210cdにそれぞれ接続されている。電気接点207bd,207ddは、伝導性トレースを用いて、第一層内で経路指定されている。
従来技術の図1Dを参照すると、MPCB100の接地又は電力層が示されている。MPCB組立コストの削減を促進するために、大きな非伝導性領域150が、その内部でビアを形成するのを促進するよう、接地又は電力層の上に形成されている。第三行109c及び第四行104dを形成する電気接点のピッチの故に、接地又は電力層上に形成される結果として得られる非伝導性領域はオーバーラップする。この場合には、ビアのピッチは単一ビアの直径以下である。非伝導性領域間のこのオーバーラップは、連続的に伝導する表面を促進せず、よって、連続的な接地又は電力平面を形成し得ない。
もちろん、もしより厳密な許容差がMPCB100の積層及び穿孔において順守されるならば、電力及び接地層の非伝導性領域間のそのようなオーバーラップはおそらく生じないであろうが、製造コストは著しく増大する。図2Bを参照すると、非伝導性領域250が、MPCB200の接地層202及び電力層203に関して例証されている。非伝導性領域250は、接地層202及び電力層203を形成する導電性材料251によって取り囲まれている。これらの非伝導性領域250内では、電気接点の第二サブセット207ba,207da,207ab,207cb,207eb,207bc,207dc,207ad,207cd,207edの経路指定のために用いられるビアが、第一層201から第四層204に、第二グリッド内に形成され且つ配置される。第二グリッドは、第一グリッドに対して対角線向きにある第一グリッドに対してある角度にある。第二グリッド内に配置されるビアのピッチは、好ましくは、第一グリッド内に配置される電気接点のピッチの√2倍である。よって、本発明の第一実施態様は、経路指定のために利用される底部信号層、第四信号層を備えることで、ビア隙間違反の回避を提供する。非伝導性領域は、電気接点のピッチの√2倍で離間しているので、非伝導性領域付近の連続的な電気接続が促進され、よって、これらの非伝導性領域が形成される接地層又は電力層は、隣接する信号層間の二平面漏話を減少するための層として作用することを促進する。
好ましくは、第一グリッドは、接地206a及び206b、電力205a乃至205c、並びに、第一サブセット及び第二サブセット内に属する信号電気接点の向きが、BGAパッケージ又はフリップチップバンプとインターフェース接続されるようである。さらに好ましくは、本発明の実施態様に従ったMPCB200は、二平面漏話を減少するために、交互の信号層及び電力又は接地層を積層することによって形成される。
本発明の第一実施態様に従った経路指定概念は、より多数の複数の電気接点が、例えば、8層の回路基板内で、或いは、10層の回路基板内でさえも経路指定される、より複雑な経路指定シナリオに適用可能である。
図3A、3C、及び、3Dは、本発明の第一実施態様に従った経路指定戦略を利用するMPCB300を例証している。図3Aは、MPCB300の単一層上の電気接点の例示的な配置を例証している。例えば、図3Cに示されるようなMPCB300の10層の断面図のために、第一層(L1)321は電力層であり、電気パッド315に経路指定されている。第二層(L2)302は信号層であり、電気接点319aに経路指定されている。第三層323は接地層であり、電気接点316に経路指定されている。第四層324は信号層であり、電気接点319bに経路指定されている。第五層325及び第六層326はコア電力層及びコア接地層であり、電気接点318及び317にそれぞれ経路指定されている。第七層327は信号層であり、電気接点319cに経路指定されている。第八層328及び第十層330は電力層及び接地層であり、電気接点315及び316にそれぞれ経路指定されている。第九層329は信号層であり、電気接点319dに経路指定されている。
第3図Bは8層MPCB350を例証し、図3Cは10層MPCB300を例証している。図3B及び3Cを参照すると、MPCB350及び300のコアは層325及び326並びに304及び305から形成されるので、表面層301及び308並びに321及び330のためよりも大きなビア及びピッチが必要とされる。戻って従来技術の図1A乃至1Dを参照すると、コア層のためにより大きな非伝導性領域が要求されるので、信号層のための経路指定の典型的には90%がMPCB100の外層上で遂行される。残念ながら、底部信号層104は大抵空であり、経路指定のために利用されない。その代わり、コア層102及び103を横断するビアを利用することを回避するために、大部分の経路指定は、上方層101上で、典型的には、第一乃至第四層上で遂行される。しかしながら、上方信号層101上の高いトレース密度を達成するために、製造可能性の問題は、典型的には、これらのMPCBのために高い製造コストを招く。一部の場合には、もし信号経路指定が専用の信号層内で可能でないならば、電力層及び接地層は信号経路指定のために部分的に利用され、その結果、MPCB100の不十分な電気性能を招く。経路指定密度のために、性能とコストとの間に既知の妥協がある。
図3Dを参照すると、本発明の第一実施態様に従った経路指定スキームが、図示されるような信号層の1つのために利用されている。非伝導性領域、及び、310によって指し示されるその内部に形成されるビアが、第二層322、接地層又は電力層のいずれかのためにジグザグ配列で配置されているので、ビアは、PMCBのコア層325及び326を通過することができる。よって、第三層323上では、ビア310は対角線位置にあり、故に、それらの間の経路指定のためにより大きな空間をもたらすので、より多くの信号が経路指定される。その結果として、信号の残りは、底部信号層に経路指定される。コア層上では、ビア310は、それらの間のピッチは、電気接点311のピッチの少なくとも√2倍であるので、隙間規則を違反せずに通過することができる。このようにして、上方信号層322及び下方信号層329の双方が、それぞれの上にほぼ平衡された経路指定密度を備えた経路指定のために用いられる。これは、性能を提供し且つ費用効率よい方法で実現される経路指定を有するMPCB300を提供する。
本発明の第一実施態様に従って構築された経路指定戦略は、ビアを対角線上に穿孔することによって経路指定することを可能にする。よって、それは従来技術において達成可能であったよりも増大された空間をビア間にもたらすが、ビアはコア層上にジグザグ配列にも穿孔され、電気接点間のピッチの√2倍のビアピッチを達成する。これはビア隙間違反の回避を可能にし、効率的な信号又は電力経路指定のために底部信号層が利用されることを可能にする。さらに、電力又は接地の伝導のための伝導性材料が複数の非伝導性領域を取り囲むので、非伝導性領域を有する接地層及び電力層は、隣接する信号層の間の二平面漏話を削減するために作用する。
本発明の精神又は範囲から逸脱せずに、数多くの他の実施態様を予想し得る。
Claims (24)
- 第一層と、
該第一層と実質的に平行な第四層と、
当該多層回路基板の前記第一層内に形成され、且つ、前記第一層内の経路指定のための複数の電気接点の第一サブセットと、前記第四層内の経路指定のための複数の電気接点の第二サブセットとを有する第一グリッド内に配置された複数の電気接点と、
複数のビアとを含み、該複数のビアの各対の間の間隔は、前記複数の電気接点の隣接する電気接点の間の最小間隔よりも大きい、
多層回路基板。 - 前記複数のビアは、前記第一グリッド間隔の少なくとも1.1倍の間隔を有する、請求項1に記載の多層回路基板。
- 前記第一グリッド内の前記複数の電気接点の電気接点は、前記第一サブセットの電気接点と前記第二サブセットの電気接点との間で交互する、請求項2に記載の多層回路基板。
- 前記第一グリッドは、列及び行から成るデカルトグリッドから成り、各行及び各列は、前記第一サブセット及び前記第二サブセットからの交互の電気接点を含み、第二グリッド内に配置される前記複数のビアは、隣接するビア間の実質的に第二ピッチを有する列及び行を含み、前記第一サブセットのための電気接点は、複数の第一電気トレースの1つを用いて、前記第一層内で経路指定され、前記第二サブセットのための電気接点は、複数の第二電気トレースの1つを用いて、前記第四層に沿って経路指定される、請求項1に記載の多層回路基板。
- 第二グリッド内に配置される前記ビアのピッチは、前記第一グリッド内に配置される前記電気接点の前記ピッチよりも少なくとも1.1倍大きい、請求項4に記載の多層回路基板。
- 第二グリッド内に配置される前記ビアのピッチは、前記第一グリッド内に配置される前記複数の電気接点の前記ピッチよりもほぼ2の平方根倍大きい、請求項5に記載の多層回路基板。
- 前記第一グリッドと前記第二グリッドとの間の角度は、ほぼ45度である、請求項4に記載の多層回路基板。
- 前記複数の電気接点の前記第一サブセットは、結合バッドを含む、請求項1に記載の多層回路基板。
- 前記ビアは、前記第二サブセットに属する隣接する電気接点の反対側に配置される、請求項1に記載の多層回路基板。
- 第一基板を含み、前記第一層は前記第一基板の第一の外側表面の内側に配置され、前記複数のビアは、前記第一基板を通じて、前記第一基板の第二の他の外側表面に穿孔され、前記第四層は、前記第一基板の前記第二の他の外側表面の内側に配置される、請求項1に記載の多層回路基板。
- 前記第一層と前記第四層との間に配置されたコア層を含み、該コア層は、前記第一層及び前記第四層と実質的に平行な複数の他の層を含み、該複数の他の層は、前記複数のビアによって取り囲まれた複数の非伝導性領域を含む、請求項1に記載の多層回路基板。
- 前記第一層と前記第四層との間の二平面漏話を削減するために、前記複数の非伝導性領域について配置された導電層を含む、請求項11に記載の多層回路基板。
- 前記複数の非伝導性領域は、前記複数の電気接点からの隣接する電気接点上に形成される前記ビアが、隣接する非伝導性領域間のオーバーラップの故以外で支持される、請求項12に記載の多層回路基板。
- 当該多層回路基板が一旦形成されると、前記複数の非伝導性領域のそれぞれは、その内部に配置されるビア以外、全ての他の電気接点がない、請求項13に記載の多層回路基板。
- 各ビアは、少なくとも2つの電気接点と隣接する、請求項1に記載の多層回路基板。
- 第一層を提供するステップと、
該第一層と実質的に平行な第四層を提供するステップと、
前記第一層内の第一グリッド内に第一サブセット及び第二サブセットに構成される複数の電気接点を配置するステップと、
前記第一層内で前記電気接点の前記第一サブセットを経路指定するステップと、
前記第一層と前記第二層との間にビアを形成するステップと、
前記複数の電気接点の前記第二サブセットを前記第四層内で経路指定するステップとを含み、
各ビアは、前記複数の電気接点の前記第二サブセットの少なくとも1つに隣接し、各ビアは、前記第一サブセット及び前記第二サブセットの前記電気接点間の最小間隔の少なくとも1.2倍だけ離間する、
多層回路基板を製造する方法。 - 隣接するビア間の前記ピッチは、前記複数の電気接点の前記ピッチのほぼ2の平方根倍である、請求項16に記載の方法。
- 前記第一サブセットの電気接点を経路指定するために、前記第一層内に配置される第一の複数の電気トレースを提供するステップと、
前記第二サブセットの電気接点を経路指定するために、前記第四層内に配置される第二の複数の電気トレースを提供するステップとを含み、
前記第二の複数内の素子の数は、前記第一の複数の素子の数の50%内である、
請求項16に記載の方法。 - 前記第二の複数内の素子の数は、前記第一の複数の素子の数の10%内である、請求項18に記載の方法。
- 前記角度はほぼ45度である、請求項16に記載の方法。
- 前記第一層と前記第四層との間にコア層を提供するステップを含み、該コア層は、前記第一層及び前記第四層と実質的に平行な複数の他の層を含み、該複数の他の層は、前記複数のビアによって取り囲まれた複数の非伝導性領域を含む、請求項16に記載の方法。
- 前記第一層と前記第四層との間の二平面漏話を削減するために、前記複数の非伝導性領域について配置された導電性材料を提供するステップを含む、請求項21に記載の方法。
- 前記複数の非伝導性領域は、前記複数の電気接点からの隣接する電気接点上に形成されるビアは、隣接する非伝導領域間のオーバーラップの故以外で支持される、請求項21に記載の方法。
- 前記多層回路基板が一旦形成されると、前記複数の非伝導性領域のそれぞれは、その中に配置されるビア以外、他の電気接点がない請求項23に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US54126104P | 2004-02-04 | 2004-02-04 | |
PCT/IB2005/050452 WO2005076677A1 (en) | 2004-02-04 | 2005-02-03 | Method for increasing a routing density for a circuit board and such a circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007520888A true JP2007520888A (ja) | 2007-07-26 |
Family
ID=34837472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006551992A Withdrawn JP2007520888A (ja) | 2004-02-04 | 2005-02-03 | 回路基板のための経路指定密度を増大する方法及びそのような回路基板 |
Country Status (8)
Country | Link |
---|---|
US (1) | US20080251286A1 (ja) |
EP (1) | EP1714530B1 (ja) |
JP (1) | JP2007520888A (ja) |
CN (1) | CN100525578C (ja) |
AT (1) | ATE395806T1 (ja) |
DE (1) | DE602005006745D1 (ja) |
TW (1) | TW200531611A (ja) |
WO (1) | WO2005076677A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100175911A1 (en) * | 2009-01-15 | 2010-07-15 | Ralph Morrison | High-Speed Two-Layer and Multilayer Circuit Boards |
TWI433614B (zh) | 2011-08-23 | 2014-04-01 | Mstar Semiconductor Inc | 製作於印刷電路板上的球柵陣列 |
CN105704918B (zh) * | 2016-02-01 | 2018-09-07 | 浪潮(北京)电子信息产业有限公司 | 一种高密度印制电路板 |
CN107734842A (zh) * | 2017-09-22 | 2018-02-23 | 郑州云海信息技术有限公司 | 一种提升高密度孔印刷电路板信赖性的方法 |
US11640934B2 (en) * | 2018-03-30 | 2023-05-02 | Intel Corporation | Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate |
US10784199B2 (en) * | 2019-02-20 | 2020-09-22 | Micron Technology, Inc. | Component inter-digitated VIAS and leads |
CN111739807B (zh) * | 2020-08-06 | 2020-11-24 | 上海肇观电子科技有限公司 | 布线设计方法、布线结构以及倒装芯片 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5784262A (en) * | 1995-11-06 | 1998-07-21 | Symbios, Inc. | Arrangement of pads and through-holes for semiconductor packages |
US6232564B1 (en) * | 1998-10-09 | 2001-05-15 | International Business Machines Corporation | Printed wiring board wireability enhancement |
US6198635B1 (en) * | 1999-05-18 | 2001-03-06 | Vsli Technology, Inc. | Interconnect layout pattern for integrated circuit packages and the like |
US6150729A (en) * | 1999-07-01 | 2000-11-21 | Lsi Logic Corporation | Routing density enhancement for semiconductor BGA packages and printed wiring boards |
US6762366B1 (en) * | 2001-04-27 | 2004-07-13 | Lsi Logic Corporation | Ball assignment for ball grid array package |
-
2005
- 2005-02-01 TW TW094103079A patent/TW200531611A/zh unknown
- 2005-02-03 WO PCT/IB2005/050452 patent/WO2005076677A1/en active IP Right Grant
- 2005-02-03 DE DE602005006745T patent/DE602005006745D1/de active Active
- 2005-02-03 JP JP2006551992A patent/JP2007520888A/ja not_active Withdrawn
- 2005-02-03 AT AT05702886T patent/ATE395806T1/de not_active IP Right Cessation
- 2005-02-03 US US10/588,563 patent/US20080251286A1/en not_active Abandoned
- 2005-02-03 EP EP05702886A patent/EP1714530B1/en not_active Not-in-force
- 2005-02-03 CN CN200580004012.0A patent/CN100525578C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW200531611A (en) | 2005-09-16 |
US20080251286A1 (en) | 2008-10-16 |
WO2005076677A1 (en) | 2005-08-18 |
CN100525578C (zh) | 2009-08-05 |
ATE395806T1 (de) | 2008-05-15 |
DE602005006745D1 (de) | 2008-06-26 |
EP1714530B1 (en) | 2008-05-14 |
EP1714530A1 (en) | 2006-10-25 |
CN1914962A (zh) | 2007-02-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20070515 |
|
A621 | Written request for application examination |
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|
A711 | Notification of change in applicant |
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|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090203 |