JP2002252560A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力データと比較クロックがロック状態の場
合に、アップ／ダウン信号の出力を禁止し、ＰＬＬ回路
の動作を安定化できる位相比較回路の提供すること。 【解決手段】 この発明は、第１の論理回路２１、固定
遅延回路２２、固定遅延回路２３、固定遅延回路２４、
および第２の論理回路２５を含む。第１の論理回路２１
は、反転比較クロックで入力データをラッチして反転出
力するＤＦＦ２１１と、入力データとＤＦＦ２１１の反
転出力との論理積演算を行うアンド回路２１２とからな
る。第２の論理回路２５は、固定遅延回路２４からの出
力で入力データをラッチして出力するＤＦＦ２５１と、
固定遅延回路２３からの出力でＤＦＦ２５１のラッチデ
ータをラッチして反転出力するＤＦＦ２５２と、その両
出力の論理積演算を行うアンド回路２５３とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック・データ
・リカバリなどに適用されるＰＬＬ（ＰｈａｓｅＬｏｃ
ｋｅｄ Ｌｏｏｐ）回路に利用される位相比較回路に関
する。

【０００２】

【従来の技術】ＣＤプレーヤやＤＶＤプレーヤなどのク
ロック・データ・リカバリなどに適用されるＰＬＬ回路
では、再生されたランダムデータ（例えばＣＤでは再生
データの単位ビット長がＴの場合に、３Ｔ〜１１Ｔのデ
ータ）に対して位相を引き込むための低ジッタの位相比
較回路が必要となる。

【０００３】この位相比較回路は、例えば図５（Ａ）に
示すようなランダムな入力データの立ち上がりと、例え
ば図５（Ｂ）に示すような比較クロック（再生クロッ
ク）の立ち上がりとの比較を行うことになる。但し、位
相比較回路は、比較クロックの立ち上がりであっても、
図示のように比較対象である入力データが存在しない期
間には、その比較は行わないようになっている。

【０００４】この種の位相比較回路として、図６に示す
ようなＰＬＬ回路に使用されるＴ／２ディレイ方式の位
相周波数比較回路が知られている。このＰＬＬ回路は、
図６に示すように、Ｔ／２遅延回路１、位相周波数比較
回路２、チャージポンプ３、ループフィルタ４、ＶＣＯ
（電圧制御発振器）５、およびパルスマスク回路６を備
えている。

【０００５】このようなＰＬＬ回路では、図７（Ａ）に
示すようなランダムな入力データがＴ／２遅延回路１に
入力されると、その入力データは図７（Ｂ）に示すよう
にＴ／２遅延回路１で遅延される。パルスマスク回路６
は、ＶＣＯ５から出力される再生クロック（リカバリク
ッロク）とＴ／２遅延回路１に入力される入力データと
に基づき比較クロックを生成する。すなわち、パルスマ
スク回路６は、図７（Ｃ）に示すような再生クロック
と、図７（Ａ）に示すような入力データとに基づき、そ
の再生クロックのうちの一部をマスクした図７（Ｄ）に
示すような比較クロックを生成する。

【０００６】位相周波数比較回路２は、Ｔ／２遅延回路
１で遅延された入力データの各立ち上がりエッジと、パ
ルスマスク回路６で生成された比較クロックの各立ち上
がりエッジとを比較し、その比較結果に応じた信号をチ
ャージポンプ３に出力する。ループフィルタ４は、チャ
ージポンプ３の出力信号の平滑化を行い、それをＶＣＯ
５に出力する。ＶＣＯ５は、そのループフィルタ４から
の出力に応じて発信周波数が変化させて再生クロックを
生成する。そして、このような一連の動作によりＰＬＬ
動作が実現される。

【０００７】また、この種の位相比較回路として、ＥＸ
−ＯＲ回路（排他的論理和回路）を用いた位相比較回路
が知られている。この位相比較回路は、図８（Ａ）に示
すような入力データと、図８（Ｂ）に示すような比較ク
ロックとを比較し、入力データがＴ／２で比較クロック
との位相差がＴ／４（９０°）の場合にロック状態にな
る。このように、ＰＬＬ回路がロック状態でも、比較ク
ロックの位相を進める図８（Ｃ）に示すようなアップ信
号ＵＰと、比較クロックの位相を遅らす図８（Ｄ）に示
すようなダウン信号ＤＷとは図示のように生成される。

【０００８】一方、図８（Ａ）に示すように、ＰＬＬ回
路がロック状態であっても、入力データのビットレート
がＴ／２よりも長くなると、図８（Ｄ）に示すように、
ダウン信号ＤＮの出力期間が長くなる。従って、アップ
信号ＵＰとダウン信号ＤＮとは、入力データのビットレ
ートの長さに依存したものとなる。さらに、この種の位
相比較回路として、例えば図９に示すような、Ｈｏｇｇ
ｅｐｈａｓｅ ｄｅｔｅｃｔｏｒ（以下、ホッジ位相検
出回路という）が知られている。

【０００９】このホッジ位相検出回路は、図９に示すよ
うに、Ｄフリップフロップ（ＤＦＦ）１１、アンド回路
１２、Ｄフリップフロップ１３、およびアンド回路１４
からなり、Ｄフリップフロップ１１のデータ入力端子
（Ｄ）に入力されるランダムな入データと、Ｄフリップ
フロップ１３のクロック入力端子（Ｃ）に入力される比
較クロックとを比較し、その比較の結果に応じて、比較
クロックの位相を進めるアップ信号ＵＰと、比較クロッ
クの位相を遅らすダウン信号ＤＷとを生成するようにな
っている。

【００１０】次に、このような位相検出回路の動作の一
例について、図１０を参照して説明する。例えば、Ｄフ
リップフロップ１１のデータ入力端子（Ｄ）とクロック
入力端子（Ｃ）に、図１０（Ａ）に示すようなランダム
な入力データと、図１０（Ｂ）に示すような比較クロッ
クを反転した反転比較クロックとがそれぞれ入力されて
おり、かつ、Ｄフリップフロップ１３のクロック端子
（Ｃ）に図１０（Ｃ）に示すような比較クロックが入力
されているものとする。

【００１１】いま、時刻ｔ１において、図１０（Ａ）に
示すように入力データが立ち上がるとともに、図１０
（Ｃ）に示すように比較クロックが立ち上がったものと
する。このとき、Ｄフリップフロップ１１の出力Ｎ１
は、図１０（Ｄ）に示すようにＬレベルであってその反
転出力端子（ＱＮ）はＨレベルにあるので、アンド回路
１２の出力であるアップ信号ＵＰは、図１０（Ｆ）に示
すように立ち上がる。

【００１２】その後、時刻ｔ２において、図１０（Ｂ）
に示すように反転比較クロックが立ち上がると、その立
ち上がりでＤフリップフロップ１１の出力Ｎ１は図１０
（Ｄ）に示すように立ち上がり、その反転出力端子（Ｑ
Ｎ）の出力は立ち下がるので、アンド回路１２のアップ
信号ＵＰは図１０（Ｆ）に示すように立ち下がる。ま
た、Ｄフリップフロップ１１の出力Ｎ１が上記のように
立ち上がると、このとき、Ｄフリップフロップ１３の出
力端子（Ｑ）の出力Ｎ２は、図１０（Ｅ）に示すように
Ｌレベルであってその反転出力端子（ＱＮ）はＨレベル
にあるので、アンド回路１４の出力であるダウン信号Ｄ
Ｎは、図１０（Ｇ）に示すように立ち上がる。

【００１３】次に、図１０（Ｃ）に示すように時刻ｔ３
において比較クロックが立ち上がると、Ｄフリップフロ
ップ１３の出力Ｎ２は図１０（Ｅ）に示すように立ち上
がり、その反転出力端子（ＱＮ）の出力は立ち下がるの
で、アンド回路１４のダウン信号ＤＮは図１０（Ｇ）に
示すように立ち下がる。このような動作により、入力デ
ータの立ち上がりが比較クロックの立ち上がりと比較さ
れ、その比較の結果に応じて、図１０（Ｆ）（Ｇ）に示
すようなアップ信号ＵＰとダウン信号ＤＮとが生成され
る。

【００１４】

【発明が解決しようとする課題】ところで、図６に示す
ような位相周波数比較器２では、入力データと比較クロ
ックの各立ち上がりが一致したロック状態で、入力デー
タにジッタがない場合には、アップ信号とダウン信号と
を出力しないという利点がある。その反面、図６に示す
ようにＴ／２遅延回路１とパルスマスク回路６を必要と
し、Ｔ／２遅延回路１は高精度なものが要求されという
不具合がある。

【００１５】一方、ＥＸ−ＯＲ回路を用いた位相比較回
路では、上記のようなＴ／２遅延回路やパルスマスク回
路が不要となってＰＬＬ回路の全体の構成は簡易とな
る。しかし、図８（Ｃ）（Ｄ）に示すように、入力デー
タと比較クロックがロック状態で入力データにジッタが
ない場合にも、アップ信号ＵＰとダウン信号ＤＮが出力
されるという不具合がある。また、そのアップ信号ＵＰ
とダウン信号ＤＮは、入力データの長さに依存したもの
となるので、入力データの長さがＴ／２である必要があ
るというように制限される不都合がある。

【００１６】さらに、図９に示すようなホッジ位相検出
回路では、上記のようなＴ／２遅延回路やパルスマスク
回路が不要となってＰＬＬ回路全体の構成が簡易になる
上に、上記のように入力データの長さがＴ／２に制限さ
れるような不具合がない。しかし、入力データと比較ク
ロックがロック状態で入力データにジッタがない場合に
も、図１０（Ｆ）（Ｇ）に示すように、異なるタイミン
グでアップ信号ＵＰとダウン信号ＤＮが出力されてこれ
らがループフィルタで平滑化されるので、ループフィル
タの出力電圧が変化するという不具合があり、この結
果、ＰＬＬ回路の動作が不安定になるおそれがある。

【００１７】そこで、本発明の目的は、上記の点に鑑
み、入力データと比較クロックがロック状態でジッタが
ない場合に、アップ信号とダウン信号の出力を禁止する
ようにし、ＰＬＬ回路の動作を安定化できる位相比較回
路を提供することにある。

【００１８】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項４に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、入力信号と比較クロックの位相を比較
し、その比較の結果に応じて、前記比較クロックの位相
を進めるアップ信号と、その位相を遅らせるダウン信号
とをそれぞれ生成する位相比較回路であって、前記入力
信号と前記比較クロックの位相を比較し、前記位相ずれ
がある場合には、前記アップ信号と前記ダウン信号と
を、前記位相ずれに応じて所定の異なるタイミングで所
定の異なる時間だけそれぞれ生成し、一方、前記位相ず
れがない場合には、前記アップ信号と前記ダウン信号と
を、所定の同一のタイミングで所定の同一時間だけそれ
ぞれ生成する信号生成手段を備えたことを特徴とするも
のである。

【００１９】請求項２に記載の発明は、入力信号と比較
クロックの位相を比較し、その比較の結果に応じて、前
記比較クロックの位相を進めるアップ信号と、その位相
を遅らせるダウン信号とをそれぞれ生成する位相比較回
路であって、前記比較クロックを反転した反転比較クロ
ックで前記入力信号をラッチし、このラッチ信号および
前記入力信号に基づいて第１の信号を生成して出力する
第１の論理回路と、前記第１の信号を所定時間遅延して
前記アップ信号として出力する第１の遅延回路と、前記
比較クロックを前記第１の遅延回路の遅延時間と同じ遅
延時間だけ遅延する第２の遅延回路と、前記第２の遅延
回路で遅延された比較クロックで前記入力信号をラッチ
して第２の信号を生成するとともに、前記反転比較クロ
ックを前記第２の遅延回路の遅延時間と同じ遅延時間だ
け遅らせたクロックで前記第２の信号をラッチして第３
の信号を生成し、前記第２の信号および前記第３の信号
に基づいて前記ダウン信号を生成出力する第２の論理回
路と、を備えるようにしたことを特徴とするものであ
る。

【００２０】請求項３に記載の発明は、請求項２に記載
の位相比較回路において、前記第１の論理回路は、前記
反転比較クロックで前記入力信号をラッチしこのラッチ
信号を反転出力する第１のＤフリップフロップと、前記
入力信号と第１のＤフリップフロップの反転出力の論理
積演算を行う第１のアンド回路とを含み、前記第２の論
理回路は、前記第２の遅延回路で遅延された比較クロッ
クで前記入力信号をラッチして出力する第２のＤフリッ
プフロップと、前記反転比較クロックを前記第２の遅延
回路の遅延時間と同じ遅延時間だけ遅らせたクロックで
前記第２のＤフリップフロップのラッチ出力をラッチ
し、そのラッチ信号を反転出力する第３のＤフリップフ
ロップと、前記第２のＤフリップフロップのラッチ出力
と前記第３のＤフリップフロップの反転出力の論理積演
算を行う第２のアンド回路と、を含むことを特徴とする
ものである。

【００２１】請求項４に記載の発明は、請求項２に記載
の位相比較回路において、前記第１の論理回路は、前記
反転比較クロックで前記入力信号をラッチして出力する
第１のＤフリップフロップと、前記入力信号と第１のＤ
フリップフロップのラッチ出力の排他的論理和演算を行
う第１の排他的論理和演算回路とを含み、前記第２の論
理回路は、前記第２の遅延回路で遅延された比較クロッ
クで前記入力信号をラッチして出力する第２のＤフリッ
プフロップと、前記反転比較クロックを前記第２の遅延
回路の遅延時間と同じ遅延時間だけ遅らせたクロックで
前記第２のＤフリップフロップのラッチ出力をラッチし
て出力する第３のＤフリップフロップと、前記第２のＤ
フリップフロップのラッチ出力と前記第３のＤフリップ
フロップのラッチ出力の排他的論理和演算を行う第２の
排他的論理和演算回路と、を含むことを特徴とするもの
である。

【００２２】以上のように、本発明では、入力信号と比
較クロックに位相のずれがない場合には、アップ信号と
ダウン信号は、所定の同一のタイミングで所定の同一時
間だけ生成するようにした。従って、本発明によれば、
入力信号と比較クロックに位相のずれがない場合には、
アップ信号とダウン信号はキャンセルされて両信号の出
力が禁止されるので、ＰＬＬ回路に適用した場合にその
動作の安定化に寄与することができる。

【００２３】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。まず、本発明の位相比較回路
の第１実施形態の構成について、図１を参照して説明す
る。この第１実施形態に係る位相比較回路は、入力デー
タ（入力信号）と比較クロックの立ち上がりエッジ同士
を比較するものであり、図１に示すように、第１の論理
回路２１と、固定遅延回路２２と、固定遅延回路２３
と、固定遅延回路２４と、第２の論理回路２５と、入力
端子２６〜２８と、出力端子２９、３０とを備えてい
る。

【００２４】第１の論理回路２１は、比較クロックを反
転した反転比較クロックにより入力データをラッチする
とともに、そのラッチした入力データを反転出力するＤ
フリップフロップ（ＤＦＦ）２１１と、入力データとＤ
フリップフロップ２１１の反転出力との論理積演算を行
う２入力のアンド回路２１２と、からなる。Ｄフリップ
フロップ２１１は、そのデータ入力端子（Ｄ）がランダ
ムな入力データが入力される入力端子２６に接続される
とともに、そのクロック入力端子（Ｃ）が反転比較クロ
ックが入力される入力端子２７に接続されている。ま
た、Ｄフリップフロップ２１１は、その反転出力端子
（ＱＮ）がアンド回路２１２の一方の入力端子に接続さ
れ、アンド回路２１２の他方の入力端子は入力端子２６
に接続されている。さらに、アンド回路２１２の出力側
は固定遅延回路２２の入力側に接続されている。

【００２５】固定遅延回路２２は、アンド回路２１２の
出力信号ＵＰ−Ｂを所定の遅延時間だけ遅延させる回路
であり、その遅延させた出力信号が比較クロックの位相
を進めるアップ信号ＵＰとして出力端子２９から出力さ
れるようになっている。固定遅延回路２３は、反転比較
クロックを所定の遅延時間だけ遅延させる回路であり、
その遅延させた反転比較クロックを第２論理回路２５の
Ｄフリップフロップ２５２のクロック入力端子（Ｃ）に
供給するようになっている。

【００２６】固定遅延回路２４は、比較クロックを所定
の遅延時間だけ遅延させる回路であり、その遅延させた
比較クロックを第２論理回路２５のＤフリップフロップ
２５１のクロック入力端子（Ｃ）に供給するようになっ
ている。ここで、固定遅延回路２２〜２４は、その各遅
延時間が同一の時間になるように構成されている。

【００２７】第２の論理回路２５は、固定遅延回路２４
で遅延された比較クロックにより入力データをラッチし
て出力するＤフリップフロップ２５１と、固定遅延回路
２３で遅延された反転比較クロックによりＤフリップフ
ロップ２５１のラッチデータをラッチするとともに、そ
のラッチしたデータを反転出力するＤフリップフロップ
２５２と、Ｄフリップフロップ２５１のラッチデータと
Ｄフリップフロップ２５２の反転出力端子（ＱＮ）の出
力との論理積演算を行う２入力のアンド回路２５３とか
らなり、アンド回路２５３の出力信号が比較クロックの
位相を遅らせるダウン信号ＤＮとして出力端子３０から
出力されるようになっている。

【００２８】Ｄフリップフロップ２５１は、そのデータ
入力端子（Ｄ）が入力端子２６に接続されるとともに、
そのクロック入力端子（Ｃ）が固定遅延回路２４の出力
側に接続されている。また、Ｄフリップフロップ２５１
は、その出力端子（Ｑ）がＤフリップフロップ２５２の
データ入力端子（Ｄ）に接続されとともに、アンド回路
２５３の一方の入力端子に接続されている。

【００２９】Ｄフリップフロップ２５２は、そのクロッ
ク入力端子（Ｃ）が固定遅延回路２３の出力側に接続さ
れるとともに、その反転出力端子（ＱＮ）がアンド回路
２５３の他方の入力端子に接続されている。また、アン
ド回路２５３の出力側は、出力端子３０に接続されてい
る。次に、このような構成からなる第１実施形態の動作
例について、図２を参照して説明する。

【００３０】いま、時刻ｔ１において、例えば、図２
（Ａ）に示すように入力データが立ち上がるとともに、
図２（Ｂ）に示すように比較クロックが立ち上がったも
のとする。このように時刻ｔ１で入力データが立ち上が
ると、このときＤフリップフロップ２１１の反転出力Ｎ
１は、図２（Ｆ）に示すようにＨレベルにある。このた
め、アンド回路２１２の出力信号ＵＰ−Ｂは図２（Ｇ）
に示すように立ち上がり、この出力信号ＵＰ−Ｂは固定
遅延回路２２で遅延され、固定遅延回路２２から出力さ
れるアップ信号ＵＰは図２（Ｈ）に示すようになる。

【００３１】時刻ｔ２において、固定遅延回路２４の出
力（遅延された比較クロック）が図２（Ｃ）に示すよう
に立ち上がると、この立ち上がりでＤフリップフロップ
２５１の出力Ｎ２は図２（Ｉ）に示すように立ち上が
る。このとき、Ｄフリップフロップ２５２の出力Ｎ３
は、図２（Ｊ）に示すようにＨレベルにあるので、アン
ド回路２５３から出力されるダウン信号ＤＮは、図２
（Ｋ）に示すように立ち上がる。

【００３２】時刻ｔ３において、図２（Ｄ）に示すよう
に反転比較クロックが立ち上がると、このときにはＤフ
リップフロップ２１１の反転出力Ｎ１が図２（Ｆ）のよ
うに立ち下がり、これに伴ってアンド回路２１２の出力
信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち下がる。時
刻ｔ４において、固定遅延回路２３の出力が図２（Ｅ）
に示すように立ち上がると、Ｄフリップフロップ２５２
の反転出力Ｎ３が図２（Ｊ）に示すように立ち下がるの
で、これに伴いアンド回路２５３からのダウン信号ＤＮ
は図２（Ｋ）に示すように立ち下がる。

【００３３】その後、時刻ｔ５において、図２（Ａ）に
示すように入力データが立ち上がるとともに、図２
（Ｂ）に示すように比較クロックが立ち上がったものと
する。このように時刻ｔ５において入力データが立ち上
がると、このときＤフリップフロップ２１１の反転出力
Ｎ１は、図２（Ｆ）に示すようにＨレベルにある。この
ため、アンド回路２１２の出力信号ＵＰ−Ｂは、図２
（Ｇ）に示すように立ち上がる。

【００３４】時刻ｔ６において、固定遅延回路２４の出
力が図２（Ｃ）に示すように立ち上がると、この立ち上
がりでＤフリップフロップ２５１の出力Ｎ２は図２
（Ｉ）に示すように立ち上がる。このとき、Ｄフリップ
フロップ２５２の出力Ｎ３は、図２（Ｊ）に示すように
Ｈレベルにあるので、アンド回路２５３から出力される
ダウン信号ＤＮは、図２（Ｋ）に示すように立ち上が
る。

【００３５】時刻ｔ７において、図２（Ｄ）に示すよう
に反転比較クロックが立ち上がると、このときにはＤフ
リップフロップ２１１の反転出力Ｎ１が図２（Ｆ）のよ
うに立ち下がり、これに伴ってアンド回路２１２の出力
信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち下がる。時
刻ｔ８において、固定遅延回路２３の出力が図２（Ｅ）
に示すように立ち上がると、この立ち上がりでＤフリッ
プフロップ２５２の反転出力Ｎ３が図２（Ｊ）に示すよ
うに立ち下がるので、これに伴いアンド回路２５３から
のダウン信号ＤＮは図２（Ｋ）に示すように立ち下が
る。

【００３６】その後、時刻ｔ９において、図２（Ａ）に
示すように入力データが立ち上がると、このときＤフリ
ップフロップ２１１の反転出力Ｎ１は、図２（Ｆ）に示
すようにＨレベルにあるので、アンド回路２１２の出力
信号ＵＰ−Ｂは、図２（Ｇ）に示すように立ち上がる。
時刻ｔ１０において図２（Ｂ）に示すように比較クロッ
クが立ち上がり、さらに時刻ｔ１１において、固定遅延
回路２４の出力が図２（Ｃ）に示すように立ち上がる
と、この立ち上がりでＤフリップフロップ２５１の出力
Ｎ２は図２（Ｉ）に示すように立ち上がる。このとき、
Ｄフリップフロップ２５２の出力Ｎ３は、図２（Ｊ）に
示すようにＨレベルにあるので、アンド回路２５３から
出力されるダウン信号ＤＮは、図２（Ｋ）に示すように
立ち上がる。

【００３７】時刻ｔ１２において、図２（Ｄ）に示すよ
うに反転比較クロックが立ち上がると、このときにはＤ
フリップフロップ２１１の反転出力Ｎ１が図２（Ｆ）の
ように立ち下がり、これに伴ってアンド回路２１２の出
力信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち下がる。
時刻ｔ１３において、固定遅延回路２３の出力が図２
（Ｅ）に示すように立ち上がると、この立ち上がりでＤ
フリップフロップ２５２の反転出力Ｎ３が図２（Ｊ）に
示すように立ち下がるので、これに伴いアンド回路２５
３からのダウン信号ＤＮは図２（Ｋ）に示すように立ち
下がる。

【００３８】以上のような動作により、入力データと比
較クロックとの立ち上がりエッジ同士が比較され、両者
に位相のずれがある場合には（図２のｃの場合）、アッ
プ信号ＵＰとダウン信号ＤＮとは、図２（Ｈ）（Ｋ）に
示すようにそのずれに応じて異なるタイミングで異なる
時間だけ生成される。一方、その両者に位相のずれがな
い場合には（図２のａ、ｂの場合）、アップ信号ＵＰと
ダウン信号ＤＮとは、図２（Ｈ）（Ｋ）に示すように所
定の同一のタイミングで所定の同一時間だけ生成され
る。このため、この第１実施形態によれば、アップ信号
ＵＰとダウン信号ＤＮはキャンセルされて両信号の出力
が禁止されるので、ＰＬＬ回路に適用した場合にその動
作の安定化に寄与することができる。

【００３９】次に、本発明の位相比較回路の第２実施形
態の構成について、図３を参照して説明する。この第２
実施形態に係る位相比較回路は、入力データの立ち上が
りと立ち下がりの両エッジを、比較クロックの立ち上が
りエッジと比較するものであり、図３に示すように、第
１の論理回路３１と、固定遅延回路２２と、固定遅延回
路２３と、固定遅延回路２４と、第２の論理回路３２
と、入力端子２６〜２８と、出力端子２９、３０とを備
えている。

【００４０】第１の論理回路３１は、比較クロックを反
転した反転比較クロックにより入力データをラッチする
とともに、そのラッチした入力データを出力するＤフリ
ップフロップ３１１と、入力データとＤフリップフロッ
プ３１１のラッチ出力との排他的倫理和演算を行う２入
力の排他的論理和回路３１２とからなる。Ｄフリップフ
ロップ３１１は、そのデータ入力端子（Ｄ）が入力端子
２６に接続されるとともに、そのクロック入力端子
（Ｃ）が入力端子２７に接続されている。また、Ｄフリ
ップフロップ３１１は、その出力端子（Ｑ）が排他的論
理和回路３１２の一方の入力端子に接続され、排他的論
理和回路３１２の他方の入力端子は入力端子２６に接続
されている。さらに、排他的論理和回路３１２の出力側
は固定遅延回路２２の入力側に接続されている。

【００４１】固定遅延回路２２は、排他的論理和回路３
１２の出力信号ＵＰ−Ｂを所定の遅延時間だけ遅延させ
る回路であり、その遅延させた出力信号がアップ信号Ｕ
Ｐとして出力端子２９から出力されるようになってい
る。固定遅延回路２３は、反転比較クロックを所定の遅
延時間だけ遅延させる回路であり、その遅延させた反転
比較クロックを第２論理回路３２のＤフリップフロップ
３２２のクロック入力端子（Ｃ）に供給するようになっ
ている。

【００４２】固定遅延回路２４は、比較クロックを所定
の遅延時間だけ遅延させる回路であり、その遅延させた
比較クロックを第２論理回路３２のＤフリップフロップ
３２１のクロック入力端子（Ｃ）に供給するようになっ
ている。ここで、固定遅延回路２２〜２４は、その各遅
延時間が同一の時間になるように構成されている。

【００４３】第２の論理回路３２は、固定遅延回路２４
で遅延された比較クロックにより入力データをラッチし
て出力するＤフリップフロップ３２１と、固定遅延回路
２３で遅延された反転比較クロックによりＤフリップフ
ロップ３２１のラッチデータをラッチして出力するＤフ
リップフロップ３２２と、Ｄフリップフロップ３２１の
ラッチデータとＤフリップフロップ３２２のラッチデー
タとの排他的論理和演算を行う２入力の排他的論理和演
算回路３２３とからなり、排他的論理和演算回路３２３
の出力信号が比較クロックの位相を遅らせるダウン信号
ＤＮとして出力端子３０から出力されるようになってい
る。

【００４４】Ｄフリップフロップ３２１は、そのデータ
入力端子（Ｄ）が入力端子２６に接続されるとともに、
そのクロック入力端子（Ｃ）が固定遅延回路２４の出力
側に接続されている。また、Ｄフリップフロップ３２１
は、その出力端子（Ｑ）がＤフリップフロップ３２２の
データ入力端子（Ｄ）に接続されとともに、排他的論理
和回路３２３の一方の入力端子に接続されている。

【００４５】Ｄフリップフロップ３２２は、そのクロッ
ク入力端子（Ｃ）が固定遅延回路２３の出力側に接続さ
れるとともに、その出力端子（Ｑ）が排他的論理和回路
３２３の他方の入力端子に接続されている。また、排他
的論理和回路３２３の出力側は、出力端子３０に接続さ
れている。次に、このような構成からなる第２実施形態
の動作例について、図４を参照して説明する。

【００４６】いま、時刻ｔ１において、例えば、図４
（Ａ）に示すように入力データが立ち上がるとともに、
図４（Ｂ）に示すように比較クロックが立ち上がったも
のとする。このように入力データが立ち上がると、この
ときＤフリップフロップ３１１の出力Ｎ１は、図４
（Ｆ）に示すようにＬレベルにある。このため、排他的
論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示
すように立ち上がり、この出力信号ＵＰ−Ｂは固定遅延
回路２２で遅延され、固定遅延回路２２から出力される
アップ信号ＵＰは図４（Ｈ）に示すようになる。

【００４７】時刻ｔ２において、固定遅延回路２４の出
力（遅延された比較クロック）が図４（Ｃ）に示すよう
に立ち上がると、この立ち上がりでＤフリップフロップ
３２１の出力Ｎ２は図４（Ｉ）に示すように立ち上が
る。このとき、Ｄフリップフロップ３２２の出力Ｎ３
は、図４（Ｊ）に示すようにＬレベルにあるので、排他
的論理和回路３２３から出力されるダウン信号ＤＮは図
４（Ｋ）に示すように立ち上がる。

【００４８】時刻ｔ３において、図４（Ｄ）に示すよう
に反転比較クロックが立ち上がると、この立ち上がりで
Ｄフリップフロップ３１１の出力Ｎ１が図４（Ｆ）のよ
うに立ち上がり、これに伴って排他的論理和回路３１２
の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下が
る。時刻ｔ４において、固定遅延回路２３の出力が図４
（Ｅ）に示すように立ち上がると、Ｄフリップフロップ
３２２の出力Ｎ３が図４（Ｊ）に示すように立ち上がる
ので、これに伴い排他的論理和回路３２３からのダウン
信号ＤＮは図４（Ｋ）に示すように立ち下がる。

【００４９】その後、時刻ｔ５において、図４（Ａ）に
示すように入力データが立ち下がるとともに、図４
（Ｂ）に示すように比較クロックが立ち上がると、その
入力データの立ち下がりで、排他的論理和回路３１２の
出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち上が
る。時刻ｔ６において、固定遅延回路２４の出力が図４
（Ｃ）に示すように立ち上がると、この立ち上がりでＤ
フリップフロップ３２１の出力Ｎ２は図４（Ｉ）に示す
ように立ち下がる。このとき、Ｄフリップフロップ３２
２の出力Ｎ３は、図４（Ｊ）に示すようにＨレベルにあ
るので、排他的論理和回路３２３から出力されるダウン
信号ＤＮは図４（Ｋ）に示すように立ち上がる。

【００５０】時刻ｔ７において、図４（Ｄ）に示すよう
に反転比較クロックが立ち上がると、この立ち上がりで
Ｄフリップフロップ３１１の出力Ｎ１が図４（Ｆ）のよ
うに立ち下がり、これに伴って排他的論理和回路３１２
の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下が
る。時刻ｔ８において、固定遅延回路２３の出力が図４
（Ｅ）に示すように立ち上がると、Ｄフリップフロップ
３２２の出力Ｎ３が図４（Ｊ）に示すように立ち下がる
ので、これに伴い排他的論理和回路３２３から出力され
るダウン信号ＤＮは図４（Ｋ）に示すように立ち下が
る。

【００５１】その後、時刻ｔ９において、図４（Ａ）に
示すように入力データが立ち上がると、その入力データ
の立ち上がりで、排他的論理和回路３１２の出力信号Ｕ
Ｐ−Ｂは図４（Ｇ）に示すように立ち上がる。時刻ｔ１
０において、図４（Ｂ）に示すように比較クロックが立
ち上がり、さらに時刻ｔ１１において、固定遅延回路２
４の出力が図４（Ｃ）に示すように立ち上がると、この
立ち上がりでＤフリップフロップ３２１の出力Ｎ２は図
４（Ｉ）に示すように立ち上がる。このとき、Ｄフリッ
プフロップ３２２の出力Ｎ３は、図４（Ｊ）に示すよう
にＬレベルにあるので、排他的論理和回路３２３から出
力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち
上がる。

【００５２】時刻ｔ１２において、図４（Ｄ）に示すよ
うに反転比較クロックが立ち上がると、この立ち上がり
でＤフリップフロップ３１１の出力Ｎ１が図４（Ｆ）の
ように立ち上がり、これに伴って排他的論理和回路３１
２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下
がる。時刻ｔ１３において、固定遅延回路２３の出力が
図４（Ｅ）に示すように立ち上がると、Ｄフリップフロ
ップ３２２の出力Ｎ３が図４（Ｊ）に示すように立ち上
がるので、これに伴い排他的論理和回路３２３から出力
されるダウン信号ＤＮは図４（Ｋ）に示すように立ち下
がる。

【００５３】その後、時刻ｔ１４において、図４（Ｂ）
に示すように比較クロックが立ち上がり、さらに時刻ｔ
１５において、固定遅延回路２４の出力が図４（Ｃ）に
示すように立ち上がると、この立ち上がりでＤフリップ
フロップ３２１の出力Ｎ２は図４（Ｉ）に示すように立
ち下がる。このとき、Ｄフリップフロップ３２２の出力
Ｎ３は、図４（Ｊ）に示すようにＨレベルにあるので、
排他的論理和回路３２３から出力されるダウン信号ＤＮ
は図４（Ｋ）に示すように立ち上がる。

【００５４】時刻ｔ１６において、図４（Ａ）に示すよ
うに入力データが立ち下がると、その入力データの立ち
下がりで、排他的論理和回路３１２の出力信号ＵＰ−Ｂ
は図４（Ｇ）に示すように立ち上がる。時刻ｔ１７にお
いて、図４（Ｄ）に示すように反転比較クロックが立ち
上がると、この立ち上がりでＤフリップフロップ３１１
の出力Ｎ１が図４（Ｆ）のように立ち下がり、これに伴
って排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４
（Ｇ）に示すように立ち下がる。

【００５５】時刻ｔ１８において、固定遅延回路２３の
出力が図４（Ｅ）に示すように立ち上がると、Ｄフリッ
プフロップ３２２の出力Ｎ３が図４（Ｊ）に示すように
立ち下がるので、これに伴い排他的論理和回路３２３か
ら出力されるダウン信号ＤＮは図４（Ｋ）に示すように
立ち下がる。以上のような動作により、入力データの立
ち上がりおよび立ち下がりの両エッジと、比較クロック
の立ち上がりエッジとが比較され、両者に位相のずれが
ある場合には（図４のｃ、ｄの場合）、アップ信号ＵＰ
とダウン信号ＤＮとは、図４（Ｈ）（Ｋ）に示すように
そのずれに応じて異なるタイミングで異なる時間だけ生
成される。

【００５６】一方、その両者に位相のずれがない場合に
は（図４のａ、ｂの場合）、アップ信号ＵＰとダウン信
号ＤＮとは、図４（Ｈ）（Ｋ）に示すように所定の同一
のタイミングで所定の同一時間だけ生成される。このた
め、この第２実施形態によれば、アップ信号ＵＰとダウ
ン信号ＤＮはキャンセルされて両信号の出力が禁止され
るので、ＰＬＬ回路に適用した場合にその動作の安定化
に寄与することができる。

【００５７】

【発明の効果】以上述べたように、本発明によれば、入
力信号と比較クロックに位相のずれがない場合には、ア
ップ信号とダウン信号はキャンセルされて両信号の出力
が禁止されるので、ＰＬＬ回路に適用した場合にその動
作の安定化に寄与することができる。

【図面の簡単な説明】

【図１】本発明の位相比較回路の第１実施形態の構成例
を示す回路図である。

【図２】その第１実施形態の動作を説明するタイムチャ
ートである。

【図３】本発明の位相比較回路の第２実施形態の構成例
を示す回路図である。

【図４】その第１実施形態の動作を説明するタイムチャ
ートである。

【図５】従来の位相比較回路の動作を概念的に説明する
説明図である。

【図６】Ｔ／２ディレイ方式の位相周波数比較回路を含
むＰＬＬ回路の全体の構成図である。

【図７】ぞのＰＬＬ回路の動作を説明する波形図であ
る。

【図８】排他的論理和回路を用いた位相比較回路の動作
を説明する図である。

【図９】ホッジ位相検出回路の構成を示す回路図であ
る。

【図１０】ホッジ位相検出回路の動作を説明するタイム
チャートである。

【符号の説明】

２１、３１ 第１の論理回路 ２２〜２４ 固定遅延回路 ２５、３２ 第２の論理回路 ２６〜２８ 入力端子 ２９、３０ 出力端子 ２１１、２５１、２５２ Ｄフリップフロップ ３１１、３２１、３２２ Ｄフリップフロップ ２１２、２５３ アンド回路 ３１２、３２２ 排他的論理和回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号と比較クロックの位相を比較
   し、その比較の結果に応じて、前記比較クロックの位相
   を進めるアップ信号と、その位相を遅らせるダウン信号
   とをそれぞれ生成する位相比較回路であって、 前記入力信号と前記比較クロックの位相を比較し、前記
   位相ずれがある場合には、前記アップ信号と前記ダウン
   信号とを、前記位相ずれに応じて所定の異なるタイミン
   グで所定の異なる時間だけそれぞれ生成し、 一方、前記位相ずれがない場合には、前記アップ信号と
   前記ダウン信号とを、所定の同一のタイミングで所定の
   同一時間だけそれぞれ生成する信号生成手段を備えたこ
   とを特徴とする位相比較回路。
2. 【請求項２】 入力信号と比較クロックの位相を比較
   し、その比較の結果に応じて、前記比較クロックの位相
   を進めるアップ信号と、その位相を遅らせるダウン信号
   とをそれぞれ生成する位相比較回路であって、 前記比較クロックを反転した反転比較クロックで前記入
   力信号をラッチし、このラッチ信号および前記入力信号
   に基づいて第１の信号を生成して出力する第１の論理回
   路と、 前記第１の信号を所定時間遅延して前記アップ信号とし
   て出力する第１の遅延回路と、 前記比較クロックを前記第１の遅延回路の遅延時間と同
   じ遅延時間だけ遅延する第２の遅延回路と、 前記第２の遅延回路で遅延された比較クロックで前記入
   力信号をラッチして第２の信号を生成するとともに、前
   記反転比較クロックを前記第２の遅延回路の遅延時間と
   同じ遅延時間だけ遅らせたクロックで前記第２の信号を
   ラッチして第３の信号を生成し、前記第２の信号および
   前記第３の信号に基づいて前記ダウン信号を生成出力す
   る第２の論理回路と、 を備えるようにしたことを特徴とする位相比較回路。
3. 【請求項３】 前記第１の論理回路は、前記反転比較ク
   ロックで前記入力信号をラッチしこのラッチ信号を反転
   出力する第１のＤフリップフロップと、 前記入力信号と第１のＤフリップフロップの反転出力の
   論理積演算を行う第１のアンド回路とを含み、 前記第２の論理回路は、 前記第２の遅延回路で遅延された比較クロックで前記入
   力信号をラッチして出力する第２のＤフリップフロップ
   と、 前記反転比較クロックを前記第２の遅延回路の遅延時間
   と同じ遅延時間だけ遅らせたクロックで前記第２のＤフ
   リップフロップのラッチ出力をラッチし、そのラッチ信
   号を反転出力する第３のＤフリップフロップと、 前記第２のＤフリップフロップのラッチ出力と前記第３
   のＤフリップフロップの反転出力の論理積演算を行う第
   ２のアンド回路と、 を含むことを特徴とする請求項２に記載の位相比較回
   路。
4. 【請求項４】 前記第１の論理回路は、 前記反転比較クロックで前記入力信号をラッチして出力
   する第１のＤフリップフロップと、 前記入力信号と第１のＤフリップフロップのラッチ出力
   の排他的論理和演算を行う第１の排他的論理和演算回路
   とを含み、 前記第２の論理回路は、 前記第２の遅延回路で遅延された比較クロックで前記入
   力信号をラッチして出力する第２のＤフリップフロップ
   と、 前記反転比較クロックを前記第２の遅延回路の遅延時間
   と同じ遅延時間だけ遅らせたクロックで前記第２のＤフ
   リップフロップのラッチ出力をラッチして出力する第３
   のＤフリップフロップと、 前記第２のＤフリップフロップのラッチ出力と前記第３
   のＤフリップフロップのラッチ出力の排他的論理和演算
   を行う第２の排他的論理和演算回路と、 を含むことを特徴とする請求項２に記載の位相比較回
   路。