JP2002252560A - 位相比較回路 - Google Patents
位相比較回路Info
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Abstract
合に、アップ/ダウン信号の出力を禁止し、PLL回路
の動作を安定化できる位相比較回路の提供すること。 【解決手段】 この発明は、第1の論理回路21、固定
遅延回路22、固定遅延回路23、固定遅延回路24、
および第2の論理回路25を含む。第1の論理回路21
は、反転比較クロックで入力データをラッチして反転出
力するDFF211と、入力データとDFF211の反
転出力との論理積演算を行うアンド回路212とからな
る。第2の論理回路25は、固定遅延回路24からの出
力で入力データをラッチして出力するDFF251と、
固定遅延回路23からの出力でDFF251のラッチデ
ータをラッチして反転出力するDFF252と、その両
出力の論理積演算を行うアンド回路253とからなる。
Description
・リカバリなどに適用されるPLL(PhaseLoc
ked Loop)回路に利用される位相比較回路に関
する。
ロック・データ・リカバリなどに適用されるPLL回路
では、再生されたランダムデータ(例えばCDでは再生
データの単位ビット長がTの場合に、3T〜11Tのデ
ータ)に対して位相を引き込むための低ジッタの位相比
較回路が必要となる。
示すようなランダムな入力データの立ち上がりと、例え
ば図5(B)に示すような比較クロック(再生クロッ
ク)の立ち上がりとの比較を行うことになる。但し、位
相比較回路は、比較クロックの立ち上がりであっても、
図示のように比較対象である入力データが存在しない期
間には、その比較は行わないようになっている。
ようなPLL回路に使用されるT/2ディレイ方式の位
相周波数比較回路が知られている。このPLL回路は、
図6に示すように、T/2遅延回路1、位相周波数比較
回路2、チャージポンプ3、ループフィルタ4、VCO
(電圧制御発振器)5、およびパルスマスク回路6を備
えている。
示すようなランダムな入力データがT/2遅延回路1に
入力されると、その入力データは図7(B)に示すよう
にT/2遅延回路1で遅延される。パルスマスク回路6
は、VCO5から出力される再生クロック(リカバリク
ッロク)とT/2遅延回路1に入力される入力データと
に基づき比較クロックを生成する。すなわち、パルスマ
スク回路6は、図7(C)に示すような再生クロック
と、図7(A)に示すような入力データとに基づき、そ
の再生クロックのうちの一部をマスクした図7(D)に
示すような比較クロックを生成する。
1で遅延された入力データの各立ち上がりエッジと、パ
ルスマスク回路6で生成された比較クロックの各立ち上
がりエッジとを比較し、その比較結果に応じた信号をチ
ャージポンプ3に出力する。ループフィルタ4は、チャ
ージポンプ3の出力信号の平滑化を行い、それをVCO
5に出力する。VCO5は、そのループフィルタ4から
の出力に応じて発信周波数が変化させて再生クロックを
生成する。そして、このような一連の動作によりPLL
動作が実現される。
−OR回路(排他的論理和回路)を用いた位相比較回路
が知られている。この位相比較回路は、図8(A)に示
すような入力データと、図8(B)に示すような比較ク
ロックとを比較し、入力データがT/2で比較クロック
との位相差がT/4(90°)の場合にロック状態にな
る。このように、PLL回路がロック状態でも、比較ク
ロックの位相を進める図8(C)に示すようなアップ信
号UPと、比較クロックの位相を遅らす図8(D)に示
すようなダウン信号DWとは図示のように生成される。
路がロック状態であっても、入力データのビットレート
がT/2よりも長くなると、図8(D)に示すように、
ダウン信号DNの出力期間が長くなる。従って、アップ
信号UPとダウン信号DNとは、入力データのビットレ
ートの長さに依存したものとなる。さらに、この種の位
相比較回路として、例えば図9に示すような、Hogg
ephase detector(以下、ホッジ位相検
出回路という)が知られている。
うに、Dフリップフロップ(DFF)11、アンド回路
12、Dフリップフロップ13、およびアンド回路14
からなり、Dフリップフロップ11のデータ入力端子
(D)に入力されるランダムな入データと、Dフリップ
フロップ13のクロック入力端子(C)に入力される比
較クロックとを比較し、その比較の結果に応じて、比較
クロックの位相を進めるアップ信号UPと、比較クロッ
クの位相を遅らすダウン信号DWとを生成するようにな
っている。
例について、図10を参照して説明する。例えば、Dフ
リップフロップ11のデータ入力端子(D)とクロック
入力端子(C)に、図10(A)に示すようなランダム
な入力データと、図10(B)に示すような比較クロッ
クを反転した反転比較クロックとがそれぞれ入力されて
おり、かつ、Dフリップフロップ13のクロック端子
(C)に図10(C)に示すような比較クロックが入力
されているものとする。
示すように入力データが立ち上がるとともに、図10
(C)に示すように比較クロックが立ち上がったものと
する。このとき、Dフリップフロップ11の出力N1
は、図10(D)に示すようにLレベルであってその反
転出力端子(QN)はHレベルにあるので、アンド回路
12の出力であるアップ信号UPは、図10(F)に示
すように立ち上がる。
に示すように反転比較クロックが立ち上がると、その立
ち上がりでDフリップフロップ11の出力N1は図10
(D)に示すように立ち上がり、その反転出力端子(Q
N)の出力は立ち下がるので、アンド回路12のアップ
信号UPは図10(F)に示すように立ち下がる。ま
た、Dフリップフロップ11の出力N1が上記のように
立ち上がると、このとき、Dフリップフロップ13の出
力端子(Q)の出力N2は、図10(E)に示すように
Lレベルであってその反転出力端子(QN)はHレベル
にあるので、アンド回路14の出力であるダウン信号D
Nは、図10(G)に示すように立ち上がる。
において比較クロックが立ち上がると、Dフリップフロ
ップ13の出力N2は図10(E)に示すように立ち上
がり、その反転出力端子(QN)の出力は立ち下がるの
で、アンド回路14のダウン信号DNは図10(G)に
示すように立ち下がる。このような動作により、入力デ
ータの立ち上がりが比較クロックの立ち上がりと比較さ
れ、その比較の結果に応じて、図10(F)(G)に示
すようなアップ信号UPとダウン信号DNとが生成され
る。
ような位相周波数比較器2では、入力データと比較クロ
ックの各立ち上がりが一致したロック状態で、入力デー
タにジッタがない場合には、アップ信号とダウン信号と
を出力しないという利点がある。その反面、図6に示す
ようにT/2遅延回路1とパルスマスク回路6を必要と
し、T/2遅延回路1は高精度なものが要求されという
不具合がある。
路では、上記のようなT/2遅延回路やパルスマスク回
路が不要となってPLL回路の全体の構成は簡易とな
る。しかし、図8(C)(D)に示すように、入力デー
タと比較クロックがロック状態で入力データにジッタが
ない場合にも、アップ信号UPとダウン信号DNが出力
されるという不具合がある。また、そのアップ信号UP
とダウン信号DNは、入力データの長さに依存したもの
となるので、入力データの長さがT/2である必要があ
るというように制限される不都合がある。
回路では、上記のようなT/2遅延回路やパルスマスク
回路が不要となってPLL回路全体の構成が簡易になる
上に、上記のように入力データの長さがT/2に制限さ
れるような不具合がない。しかし、入力データと比較ク
ロックがロック状態で入力データにジッタがない場合に
も、図10(F)(G)に示すように、異なるタイミン
グでアップ信号UPとダウン信号DNが出力されてこれ
らがループフィルタで平滑化されるので、ループフィル
タの出力電圧が変化するという不具合があり、この結
果、PLL回路の動作が不安定になるおそれがある。
み、入力データと比較クロックがロック状態でジッタが
ない場合に、アップ信号とダウン信号の出力を禁止する
ようにし、PLL回路の動作を安定化できる位相比較回
路を提供することにある。
明の目的を達成するために、請求項1〜請求項4に記載
の各発明は以下のように構成した。すなわち、請求項1
に記載の発明は、入力信号と比較クロックの位相を比較
し、その比較の結果に応じて、前記比較クロックの位相
を進めるアップ信号と、その位相を遅らせるダウン信号
とをそれぞれ生成する位相比較回路であって、前記入力
信号と前記比較クロックの位相を比較し、前記位相ずれ
がある場合には、前記アップ信号と前記ダウン信号と
を、前記位相ずれに応じて所定の異なるタイミングで所
定の異なる時間だけそれぞれ生成し、一方、前記位相ず
れがない場合には、前記アップ信号と前記ダウン信号と
を、所定の同一のタイミングで所定の同一時間だけそれ
ぞれ生成する信号生成手段を備えたことを特徴とするも
のである。
クロックの位相を比較し、その比較の結果に応じて、前
記比較クロックの位相を進めるアップ信号と、その位相
を遅らせるダウン信号とをそれぞれ生成する位相比較回
路であって、前記比較クロックを反転した反転比較クロ
ックで前記入力信号をラッチし、このラッチ信号および
前記入力信号に基づいて第1の信号を生成して出力する
第1の論理回路と、前記第1の信号を所定時間遅延して
前記アップ信号として出力する第1の遅延回路と、前記
比較クロックを前記第1の遅延回路の遅延時間と同じ遅
延時間だけ遅延する第2の遅延回路と、前記第2の遅延
回路で遅延された比較クロックで前記入力信号をラッチ
して第2の信号を生成するとともに、前記反転比較クロ
ックを前記第2の遅延回路の遅延時間と同じ遅延時間だ
け遅らせたクロックで前記第2の信号をラッチして第3
の信号を生成し、前記第2の信号および前記第3の信号
に基づいて前記ダウン信号を生成出力する第2の論理回
路と、を備えるようにしたことを特徴とするものであ
る。
の位相比較回路において、前記第1の論理回路は、前記
反転比較クロックで前記入力信号をラッチしこのラッチ
信号を反転出力する第1のDフリップフロップと、前記
入力信号と第1のDフリップフロップの反転出力の論理
積演算を行う第1のアンド回路とを含み、前記第2の論
理回路は、前記第2の遅延回路で遅延された比較クロッ
クで前記入力信号をラッチして出力する第2のDフリッ
プフロップと、前記反転比較クロックを前記第2の遅延
回路の遅延時間と同じ遅延時間だけ遅らせたクロックで
前記第2のDフリップフロップのラッチ出力をラッチ
し、そのラッチ信号を反転出力する第3のDフリップフ
ロップと、前記第2のDフリップフロップのラッチ出力
と前記第3のDフリップフロップの反転出力の論理積演
算を行う第2のアンド回路と、を含むことを特徴とする
ものである。
の位相比較回路において、前記第1の論理回路は、前記
反転比較クロックで前記入力信号をラッチして出力する
第1のDフリップフロップと、前記入力信号と第1のD
フリップフロップのラッチ出力の排他的論理和演算を行
う第1の排他的論理和演算回路とを含み、前記第2の論
理回路は、前記第2の遅延回路で遅延された比較クロッ
クで前記入力信号をラッチして出力する第2のDフリッ
プフロップと、前記反転比較クロックを前記第2の遅延
回路の遅延時間と同じ遅延時間だけ遅らせたクロックで
前記第2のDフリップフロップのラッチ出力をラッチし
て出力する第3のDフリップフロップと、前記第2のD
フリップフロップのラッチ出力と前記第3のDフリップ
フロップのラッチ出力の排他的論理和演算を行う第2の
排他的論理和演算回路と、を含むことを特徴とするもの
である。
較クロックに位相のずれがない場合には、アップ信号と
ダウン信号は、所定の同一のタイミングで所定の同一時
間だけ生成するようにした。従って、本発明によれば、
入力信号と比較クロックに位相のずれがない場合には、
アップ信号とダウン信号はキャンセルされて両信号の出
力が禁止されるので、PLL回路に適用した場合にその
動作の安定化に寄与することができる。
図面を参照して説明する。まず、本発明の位相比較回路
の第1実施形態の構成について、図1を参照して説明す
る。この第1実施形態に係る位相比較回路は、入力デー
タ(入力信号)と比較クロックの立ち上がりエッジ同士
を比較するものであり、図1に示すように、第1の論理
回路21と、固定遅延回路22と、固定遅延回路23
と、固定遅延回路24と、第2の論理回路25と、入力
端子26〜28と、出力端子29、30とを備えてい
る。
転した反転比較クロックにより入力データをラッチする
とともに、そのラッチした入力データを反転出力するD
フリップフロップ(DFF)211と、入力データとD
フリップフロップ211の反転出力との論理積演算を行
う2入力のアンド回路212と、からなる。Dフリップ
フロップ211は、そのデータ入力端子(D)がランダ
ムな入力データが入力される入力端子26に接続される
とともに、そのクロック入力端子(C)が反転比較クロ
ックが入力される入力端子27に接続されている。ま
た、Dフリップフロップ211は、その反転出力端子
(QN)がアンド回路212の一方の入力端子に接続さ
れ、アンド回路212の他方の入力端子は入力端子26
に接続されている。さらに、アンド回路212の出力側
は固定遅延回路22の入力側に接続されている。
出力信号UP−Bを所定の遅延時間だけ遅延させる回路
であり、その遅延させた出力信号が比較クロックの位相
を進めるアップ信号UPとして出力端子29から出力さ
れるようになっている。固定遅延回路23は、反転比較
クロックを所定の遅延時間だけ遅延させる回路であり、
その遅延させた反転比較クロックを第2論理回路25の
Dフリップフロップ252のクロック入力端子(C)に
供給するようになっている。
の遅延時間だけ遅延させる回路であり、その遅延させた
比較クロックを第2論理回路25のDフリップフロップ
251のクロック入力端子(C)に供給するようになっ
ている。ここで、固定遅延回路22〜24は、その各遅
延時間が同一の時間になるように構成されている。
で遅延された比較クロックにより入力データをラッチし
て出力するDフリップフロップ251と、固定遅延回路
23で遅延された反転比較クロックによりDフリップフ
ロップ251のラッチデータをラッチするとともに、そ
のラッチしたデータを反転出力するDフリップフロップ
252と、Dフリップフロップ251のラッチデータと
Dフリップフロップ252の反転出力端子(QN)の出
力との論理積演算を行う2入力のアンド回路253とか
らなり、アンド回路253の出力信号が比較クロックの
位相を遅らせるダウン信号DNとして出力端子30から
出力されるようになっている。
入力端子(D)が入力端子26に接続されるとともに、
そのクロック入力端子(C)が固定遅延回路24の出力
側に接続されている。また、Dフリップフロップ251
は、その出力端子(Q)がDフリップフロップ252の
データ入力端子(D)に接続されとともに、アンド回路
253の一方の入力端子に接続されている。
ク入力端子(C)が固定遅延回路23の出力側に接続さ
れるとともに、その反転出力端子(QN)がアンド回路
253の他方の入力端子に接続されている。また、アン
ド回路253の出力側は、出力端子30に接続されてい
る。次に、このような構成からなる第1実施形態の動作
例について、図2を参照して説明する。
(A)に示すように入力データが立ち上がるとともに、
図2(B)に示すように比較クロックが立ち上がったも
のとする。このように時刻t1で入力データが立ち上が
ると、このときDフリップフロップ211の反転出力N
1は、図2(F)に示すようにHレベルにある。このた
め、アンド回路212の出力信号UP−Bは図2(G)
に示すように立ち上がり、この出力信号UP−Bは固定
遅延回路22で遅延され、固定遅延回路22から出力さ
れるアップ信号UPは図2(H)に示すようになる。
力(遅延された比較クロック)が図2(C)に示すよう
に立ち上がると、この立ち上がりでDフリップフロップ
251の出力N2は図2(I)に示すように立ち上が
る。このとき、Dフリップフロップ252の出力N3
は、図2(J)に示すようにHレベルにあるので、アン
ド回路253から出力されるダウン信号DNは、図2
(K)に示すように立ち上がる。
に反転比較クロックが立ち上がると、このときにはDフ
リップフロップ211の反転出力N1が図2(F)のよ
うに立ち下がり、これに伴ってアンド回路212の出力
信号UP−Bは図2(G)に示すように立ち下がる。時
刻t4において、固定遅延回路23の出力が図2(E)
に示すように立ち上がると、Dフリップフロップ252
の反転出力N3が図2(J)に示すように立ち下がるの
で、これに伴いアンド回路253からのダウン信号DN
は図2(K)に示すように立ち下がる。
示すように入力データが立ち上がるとともに、図2
(B)に示すように比較クロックが立ち上がったものと
する。このように時刻t5において入力データが立ち上
がると、このときDフリップフロップ211の反転出力
N1は、図2(F)に示すようにHレベルにある。この
ため、アンド回路212の出力信号UP−Bは、図2
(G)に示すように立ち上がる。
力が図2(C)に示すように立ち上がると、この立ち上
がりでDフリップフロップ251の出力N2は図2
(I)に示すように立ち上がる。このとき、Dフリップ
フロップ252の出力N3は、図2(J)に示すように
Hレベルにあるので、アンド回路253から出力される
ダウン信号DNは、図2(K)に示すように立ち上が
る。
に反転比較クロックが立ち上がると、このときにはDフ
リップフロップ211の反転出力N1が図2(F)のよ
うに立ち下がり、これに伴ってアンド回路212の出力
信号UP−Bは図2(G)に示すように立ち下がる。時
刻t8において、固定遅延回路23の出力が図2(E)
に示すように立ち上がると、この立ち上がりでDフリッ
プフロップ252の反転出力N3が図2(J)に示すよ
うに立ち下がるので、これに伴いアンド回路253から
のダウン信号DNは図2(K)に示すように立ち下が
る。
示すように入力データが立ち上がると、このときDフリ
ップフロップ211の反転出力N1は、図2(F)に示
すようにHレベルにあるので、アンド回路212の出力
信号UP−Bは、図2(G)に示すように立ち上がる。
時刻t10において図2(B)に示すように比較クロッ
クが立ち上がり、さらに時刻t11において、固定遅延
回路24の出力が図2(C)に示すように立ち上がる
と、この立ち上がりでDフリップフロップ251の出力
N2は図2(I)に示すように立ち上がる。このとき、
Dフリップフロップ252の出力N3は、図2(J)に
示すようにHレベルにあるので、アンド回路253から
出力されるダウン信号DNは、図2(K)に示すように
立ち上がる。
うに反転比較クロックが立ち上がると、このときにはD
フリップフロップ211の反転出力N1が図2(F)の
ように立ち下がり、これに伴ってアンド回路212の出
力信号UP−Bは図2(G)に示すように立ち下がる。
時刻t13において、固定遅延回路23の出力が図2
(E)に示すように立ち上がると、この立ち上がりでD
フリップフロップ252の反転出力N3が図2(J)に
示すように立ち下がるので、これに伴いアンド回路25
3からのダウン信号DNは図2(K)に示すように立ち
下がる。
較クロックとの立ち上がりエッジ同士が比較され、両者
に位相のずれがある場合には(図2のcの場合)、アッ
プ信号UPとダウン信号DNとは、図2(H)(K)に
示すようにそのずれに応じて異なるタイミングで異なる
時間だけ生成される。一方、その両者に位相のずれがな
い場合には(図2のa、bの場合)、アップ信号UPと
ダウン信号DNとは、図2(H)(K)に示すように所
定の同一のタイミングで所定の同一時間だけ生成され
る。このため、この第1実施形態によれば、アップ信号
UPとダウン信号DNはキャンセルされて両信号の出力
が禁止されるので、PLL回路に適用した場合にその動
作の安定化に寄与することができる。
態の構成について、図3を参照して説明する。この第2
実施形態に係る位相比較回路は、入力データの立ち上が
りと立ち下がりの両エッジを、比較クロックの立ち上が
りエッジと比較するものであり、図3に示すように、第
1の論理回路31と、固定遅延回路22と、固定遅延回
路23と、固定遅延回路24と、第2の論理回路32
と、入力端子26〜28と、出力端子29、30とを備
えている。
転した反転比較クロックにより入力データをラッチする
とともに、そのラッチした入力データを出力するDフリ
ップフロップ311と、入力データとDフリップフロッ
プ311のラッチ出力との排他的倫理和演算を行う2入
力の排他的論理和回路312とからなる。Dフリップフ
ロップ311は、そのデータ入力端子(D)が入力端子
26に接続されるとともに、そのクロック入力端子
(C)が入力端子27に接続されている。また、Dフリ
ップフロップ311は、その出力端子(Q)が排他的論
理和回路312の一方の入力端子に接続され、排他的論
理和回路312の他方の入力端子は入力端子26に接続
されている。さらに、排他的論理和回路312の出力側
は固定遅延回路22の入力側に接続されている。
12の出力信号UP−Bを所定の遅延時間だけ遅延させ
る回路であり、その遅延させた出力信号がアップ信号U
Pとして出力端子29から出力されるようになってい
る。固定遅延回路23は、反転比較クロックを所定の遅
延時間だけ遅延させる回路であり、その遅延させた反転
比較クロックを第2論理回路32のDフリップフロップ
322のクロック入力端子(C)に供給するようになっ
ている。
の遅延時間だけ遅延させる回路であり、その遅延させた
比較クロックを第2論理回路32のDフリップフロップ
321のクロック入力端子(C)に供給するようになっ
ている。ここで、固定遅延回路22〜24は、その各遅
延時間が同一の時間になるように構成されている。
で遅延された比較クロックにより入力データをラッチし
て出力するDフリップフロップ321と、固定遅延回路
23で遅延された反転比較クロックによりDフリップフ
ロップ321のラッチデータをラッチして出力するDフ
リップフロップ322と、Dフリップフロップ321の
ラッチデータとDフリップフロップ322のラッチデー
タとの排他的論理和演算を行う2入力の排他的論理和演
算回路323とからなり、排他的論理和演算回路323
の出力信号が比較クロックの位相を遅らせるダウン信号
DNとして出力端子30から出力されるようになってい
る。
入力端子(D)が入力端子26に接続されるとともに、
そのクロック入力端子(C)が固定遅延回路24の出力
側に接続されている。また、Dフリップフロップ321
は、その出力端子(Q)がDフリップフロップ322の
データ入力端子(D)に接続されとともに、排他的論理
和回路323の一方の入力端子に接続されている。
ク入力端子(C)が固定遅延回路23の出力側に接続さ
れるとともに、その出力端子(Q)が排他的論理和回路
323の他方の入力端子に接続されている。また、排他
的論理和回路323の出力側は、出力端子30に接続さ
れている。次に、このような構成からなる第2実施形態
の動作例について、図4を参照して説明する。
(A)に示すように入力データが立ち上がるとともに、
図4(B)に示すように比較クロックが立ち上がったも
のとする。このように入力データが立ち上がると、この
ときDフリップフロップ311の出力N1は、図4
(F)に示すようにLレベルにある。このため、排他的
論理和回路312の出力信号UP−Bは図4(G)に示
すように立ち上がり、この出力信号UP−Bは固定遅延
回路22で遅延され、固定遅延回路22から出力される
アップ信号UPは図4(H)に示すようになる。
力(遅延された比較クロック)が図4(C)に示すよう
に立ち上がると、この立ち上がりでDフリップフロップ
321の出力N2は図4(I)に示すように立ち上が
る。このとき、Dフリップフロップ322の出力N3
は、図4(J)に示すようにLレベルにあるので、排他
的論理和回路323から出力されるダウン信号DNは図
4(K)に示すように立ち上がる。
に反転比較クロックが立ち上がると、この立ち上がりで
Dフリップフロップ311の出力N1が図4(F)のよ
うに立ち上がり、これに伴って排他的論理和回路312
の出力信号UP−Bは図4(G)に示すように立ち下が
る。時刻t4において、固定遅延回路23の出力が図4
(E)に示すように立ち上がると、Dフリップフロップ
322の出力N3が図4(J)に示すように立ち上がる
ので、これに伴い排他的論理和回路323からのダウン
信号DNは図4(K)に示すように立ち下がる。
示すように入力データが立ち下がるとともに、図4
(B)に示すように比較クロックが立ち上がると、その
入力データの立ち下がりで、排他的論理和回路312の
出力信号UP−Bは図4(G)に示すように立ち上が
る。時刻t6において、固定遅延回路24の出力が図4
(C)に示すように立ち上がると、この立ち上がりでD
フリップフロップ321の出力N2は図4(I)に示す
ように立ち下がる。このとき、Dフリップフロップ32
2の出力N3は、図4(J)に示すようにHレベルにあ
るので、排他的論理和回路323から出力されるダウン
信号DNは図4(K)に示すように立ち上がる。
に反転比較クロックが立ち上がると、この立ち上がりで
Dフリップフロップ311の出力N1が図4(F)のよ
うに立ち下がり、これに伴って排他的論理和回路312
の出力信号UP−Bは図4(G)に示すように立ち下が
る。時刻t8において、固定遅延回路23の出力が図4
(E)に示すように立ち上がると、Dフリップフロップ
322の出力N3が図4(J)に示すように立ち下がる
ので、これに伴い排他的論理和回路323から出力され
るダウン信号DNは図4(K)に示すように立ち下が
る。
示すように入力データが立ち上がると、その入力データ
の立ち上がりで、排他的論理和回路312の出力信号U
P−Bは図4(G)に示すように立ち上がる。時刻t1
0において、図4(B)に示すように比較クロックが立
ち上がり、さらに時刻t11において、固定遅延回路2
4の出力が図4(C)に示すように立ち上がると、この
立ち上がりでDフリップフロップ321の出力N2は図
4(I)に示すように立ち上がる。このとき、Dフリッ
プフロップ322の出力N3は、図4(J)に示すよう
にLレベルにあるので、排他的論理和回路323から出
力されるダウン信号DNは図4(K)に示すように立ち
上がる。
うに反転比較クロックが立ち上がると、この立ち上がり
でDフリップフロップ311の出力N1が図4(F)の
ように立ち上がり、これに伴って排他的論理和回路31
2の出力信号UP−Bは図4(G)に示すように立ち下
がる。時刻t13において、固定遅延回路23の出力が
図4(E)に示すように立ち上がると、Dフリップフロ
ップ322の出力N3が図4(J)に示すように立ち上
がるので、これに伴い排他的論理和回路323から出力
されるダウン信号DNは図4(K)に示すように立ち下
がる。
に示すように比較クロックが立ち上がり、さらに時刻t
15において、固定遅延回路24の出力が図4(C)に
示すように立ち上がると、この立ち上がりでDフリップ
フロップ321の出力N2は図4(I)に示すように立
ち下がる。このとき、Dフリップフロップ322の出力
N3は、図4(J)に示すようにHレベルにあるので、
排他的論理和回路323から出力されるダウン信号DN
は図4(K)に示すように立ち上がる。
うに入力データが立ち下がると、その入力データの立ち
下がりで、排他的論理和回路312の出力信号UP−B
は図4(G)に示すように立ち上がる。時刻t17にお
いて、図4(D)に示すように反転比較クロックが立ち
上がると、この立ち上がりでDフリップフロップ311
の出力N1が図4(F)のように立ち下がり、これに伴
って排他的論理和回路312の出力信号UP−Bは図4
(G)に示すように立ち下がる。
出力が図4(E)に示すように立ち上がると、Dフリッ
プフロップ322の出力N3が図4(J)に示すように
立ち下がるので、これに伴い排他的論理和回路323か
ら出力されるダウン信号DNは図4(K)に示すように
立ち下がる。以上のような動作により、入力データの立
ち上がりおよび立ち下がりの両エッジと、比較クロック
の立ち上がりエッジとが比較され、両者に位相のずれが
ある場合には(図4のc、dの場合)、アップ信号UP
とダウン信号DNとは、図4(H)(K)に示すように
そのずれに応じて異なるタイミングで異なる時間だけ生
成される。
は(図4のa、bの場合)、アップ信号UPとダウン信
号DNとは、図4(H)(K)に示すように所定の同一
のタイミングで所定の同一時間だけ生成される。このた
め、この第2実施形態によれば、アップ信号UPとダウ
ン信号DNはキャンセルされて両信号の出力が禁止され
るので、PLL回路に適用した場合にその動作の安定化
に寄与することができる。
力信号と比較クロックに位相のずれがない場合には、ア
ップ信号とダウン信号はキャンセルされて両信号の出力
が禁止されるので、PLL回路に適用した場合にその動
作の安定化に寄与することができる。
を示す回路図である。
ートである。
を示す回路図である。
ートである。
説明図である。
むPLL回路の全体の構成図である。
る。
を説明する図である。
る。
チャートである。
Claims (4)
- 【請求項1】 入力信号と比較クロックの位相を比較
し、その比較の結果に応じて、前記比較クロックの位相
を進めるアップ信号と、その位相を遅らせるダウン信号
とをそれぞれ生成する位相比較回路であって、 前記入力信号と前記比較クロックの位相を比較し、前記
位相ずれがある場合には、前記アップ信号と前記ダウン
信号とを、前記位相ずれに応じて所定の異なるタイミン
グで所定の異なる時間だけそれぞれ生成し、 一方、前記位相ずれがない場合には、前記アップ信号と
前記ダウン信号とを、所定の同一のタイミングで所定の
同一時間だけそれぞれ生成する信号生成手段を備えたこ
とを特徴とする位相比較回路。 - 【請求項2】 入力信号と比較クロックの位相を比較
し、その比較の結果に応じて、前記比較クロックの位相
を進めるアップ信号と、その位相を遅らせるダウン信号
とをそれぞれ生成する位相比較回路であって、 前記比較クロックを反転した反転比較クロックで前記入
力信号をラッチし、このラッチ信号および前記入力信号
に基づいて第1の信号を生成して出力する第1の論理回
路と、 前記第1の信号を所定時間遅延して前記アップ信号とし
て出力する第1の遅延回路と、 前記比較クロックを前記第1の遅延回路の遅延時間と同
じ遅延時間だけ遅延する第2の遅延回路と、 前記第2の遅延回路で遅延された比較クロックで前記入
力信号をラッチして第2の信号を生成するとともに、前
記反転比較クロックを前記第2の遅延回路の遅延時間と
同じ遅延時間だけ遅らせたクロックで前記第2の信号を
ラッチして第3の信号を生成し、前記第2の信号および
前記第3の信号に基づいて前記ダウン信号を生成出力す
る第2の論理回路と、 を備えるようにしたことを特徴とする位相比較回路。 - 【請求項3】 前記第1の論理回路は、前記反転比較ク
ロックで前記入力信号をラッチしこのラッチ信号を反転
出力する第1のDフリップフロップと、 前記入力信号と第1のDフリップフロップの反転出力の
論理積演算を行う第1のアンド回路とを含み、 前記第2の論理回路は、 前記第2の遅延回路で遅延された比較クロックで前記入
力信号をラッチして出力する第2のDフリップフロップ
と、 前記反転比較クロックを前記第2の遅延回路の遅延時間
と同じ遅延時間だけ遅らせたクロックで前記第2のDフ
リップフロップのラッチ出力をラッチし、そのラッチ信
号を反転出力する第3のDフリップフロップと、 前記第2のDフリップフロップのラッチ出力と前記第3
のDフリップフロップの反転出力の論理積演算を行う第
2のアンド回路と、 を含むことを特徴とする請求項2に記載の位相比較回
路。 - 【請求項4】 前記第1の論理回路は、 前記反転比較クロックで前記入力信号をラッチして出力
する第1のDフリップフロップと、 前記入力信号と第1のDフリップフロップのラッチ出力
の排他的論理和演算を行う第1の排他的論理和演算回路
とを含み、 前記第2の論理回路は、 前記第2の遅延回路で遅延された比較クロックで前記入
力信号をラッチして出力する第2のDフリップフロップ
と、 前記反転比較クロックを前記第2の遅延回路の遅延時間
と同じ遅延時間だけ遅らせたクロックで前記第2のDフ
リップフロップのラッチ出力をラッチして出力する第3
のDフリップフロップと、 前記第2のDフリップフロップのラッチ出力と前記第3
のDフリップフロップのラッチ出力の排他的論理和演算
を行う第2の排他的論理和演算回路と、 を含むことを特徴とする請求項2に記載の位相比較回
路。
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JP2001049217A JP4364446B2 (ja) | 2001-02-23 | 2001-02-23 | 位相比較回路 |
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JP2001049217A JP4364446B2 (ja) | 2001-02-23 | 2001-02-23 | 位相比較回路 |
Publications (2)
Publication Number | Publication Date |
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JP2002252560A true JP2002252560A (ja) | 2002-09-06 |
JP4364446B2 JP4364446B2 (ja) | 2009-11-18 |
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Application Number | Title | Priority Date | Filing Date |
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2001
- 2001-02-23 JP JP2001049217A patent/JP4364446B2/ja not_active Expired - Fee Related
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