JP3558945B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
この発明は、半導体記憶装置およびその製造方法に関し、特に、SRAM(Static Random Access Memory)のメモリセルの構造およびその製造方法に関する。
【0002】
【従来の技術】
従来、半導体記憶装置の1つとして、SRAMが知られている。図25は、従来のSRAMの1つのメモリセルの等価回路図である。このメモリセルは、負荷としてP型MOSトランジスタを用いた6つのトランジスタで構成されている。すなわち、1対のドライバ(駆動用)トランジスタQ1 、Q2 (N型MOSトランジスタ)と1対の負荷トランジスタQ5 、Q6 (P型MOSトランジスタ)とが相互に接続されてフリップフロップ回路を構成している。1対の負荷トランジスタQ5 、Q6 のソース領域110および111は、VC C 電源に接続されており、ドライバトランジスタQ1 、Q2 のソース領域はGND112および113に接続されている。
【0003】
さらに、1対のアクセストランジスタQ3 、Q4 (N型MOSトランジスタ)は各々記憶ノード114および115に接続されている。そしてアクセストランジスタQ3 のソース/ドレイン領域の一方にはビット線107が接続されており、アクセストランジスタQ4 のソース/ドレイン領域の一方にはビット線108が接続されている。また、アクセストランジスタQ3 、Q4 のゲート電極はワード線109に接続されている。
【0004】
図26〜図28は、SRAMのメモリセルの平面構造図であり、各々基板表面の下層から順に3段階に分割して示したものである。図29は、図26〜図28中の切断線A−Aに沿った方向からの断面構造図である。図25〜図29を参照して、従来のメモリセルでは、シリコン基板148の主表面に1対のドライバトランジスタQ1 、Q2 と1対のアクセストランジスタQ3 、Q4 が形成されている。ドライバトランジスタQ1 は、ドレイン領域121およびソース領域122とゲート電極125とを有する。ドライバトランジスタQ2 は、ドレイン領域117およびソース領域118とゲート電極126とを有する。
【0005】
また、アクセストランジスタQ3 は、1対のソース/ドレイン領域119および120とゲート電極109とを有する。アクセストランジスタQ4 は、1対のソース/ドレイン領域116および117とゲート電極109とを有する。
【0006】
これらのトランジスタは、P型シリコン基板148の主表面に形成されたソース/ドレイン領域を有するN型MOSトランジスタで構成されている。ドライバトランジスタQ2 のゲート電極126とアクセストランジスタQ3 のソース/ドレイン領域120とは、コンタクト部128を通して接続されている。また、ドライバトランジスタQ2 のゲート電極126とドライバトランジスタQ1 のドレイン領域121とはコンタクト部129によって接続されている。さらにドライバトランジスタQ1 のゲート電極125は、アクセストランジスタQ4 のソース/ドレイン領域117とドライバトランジスタQ2 のドレイン領域117とにコンタクト部127を介して接続されている。
【0007】
また、負荷トランジスタQ5 のゲート電極130は、コンタクト部139を介して負荷トランジスタQ6 のソース/ドレイン領域137に接続されている。負荷トランジスタQ6 のゲート電極131は、コンタクト部138を介して負荷トランジスタQ5 のソース/ドレイン領域134に接続されている。
【0008】
ビット線107は、コンタクト部146を介してアクセストランジスタQ3 のソース/ドレイン領域119に接続されている。ビット線108は、コンタクト部147を介してアクセストランジスタQ4 のソース/ドレイン領域116に接続されている。
【0009】
上記のように、従来のSRAMのメモリセルは、シリコン基板上に4つのN型MOSトランジスタを配列し、さらにその上層にP型の薄膜トランジスタを負荷として用いている。図30は、負荷トランジスタQ5 およびQ6 に用いられる薄膜トランジスタの典型的な断面構造を示した断面図である。図30を参照して、薄膜トランジスタは、多結晶シリコンなどの半導体層の中にチャネル領域142と1対のソース/ドレイン領域141、143とを形成する。そして、絶縁層を介在してチャネル領域142に対向する位置にゲート電極140を配置する。図31は、上記した薄膜トランジスタの電流特性を示した特性図である。図において、Vdはドレイン電圧、Vgはゲート電圧、Idはドレイン電流である。
【0010】
【発明が解決しようとする課題】
図32は、SRAMのメモリセルの読出動作を説明するための等価回路図である。図32を参照して、図25で示した負荷トランジスタQ5 およびQ6 はこれらに流れる電流が十分小さいので等価回路図には示されていない。また、ビット線107および108にはP型MOSトランジスタで形成されるビット線負荷160および161がそれぞれ接続されている。
【0011】
ここで、記憶ノードAをLレベル、記憶ノードBをHレベルとする。読出動作時には、ビット線負荷160からLレベル側の記憶ノードAを通ってGND112へ電流iが流れる。この一方、Hレベル側の記憶ノードBにおいては、ビット線負荷161からGND113への電流は流れない。
【0012】
ここで、図26に示したようにドライバトランジスタQ1 のソース領域122とドライバトランジスタQ2 のソース領域118とは異なる領域に形成されている。そして、ソース領域118とGND113との間および、ソース領域122とGND112との間には、それぞれ寄生抵抗rが形成されている。したがって、図32に示す状態では、ノードCは、r×i分だけ電位が上昇する。これに対して、ノードDには電流が流れないため、ノードDの電位は上昇しない。このため、1つのメモリセル内でノードCとノードDとで電位のアンバランスが発生し、読出動作を正確に行なえないという問題点があった。すなわち、ノードCの電位が上昇すると、これに伴って記憶ノードAの電位も上昇するため、記憶ノードAがLレベルからHレベルに逆転するとともに記憶ノードBがHレベルからLレベルに逆転するという不都合が生じる場合があった。このような場合にはデータの読出動作において誤ったデータを読出してしまうという問題点があった。
【0013】
また、次のような問題点もある。図33は、図26および図29に示した第1直接コンタクト部127、128および129をシェアード直接コンタクト構造にした場合の断面構造図である。図33を参照して、従来ではこのようなシェアードコンタクト構造も頻繁に用いられる。すなわち、ドライバトランジスタQ2 のゲート電極126を素子分離酸化膜124上にゲート酸化膜162を介して形成する。そして、シリコン基板148およびゲート電極126上に層間絶縁膜164を形成する。ゲート電極126と駆動用トランジスタQ1 のドレイン領域121上とに位置する層間絶縁膜164にコンタクトホール164aを形成する。コンタクトホール内でゲート電極126とドレイン領域121とを電気的に接続するように第2ポリシリコン層165を形成する。
【0014】
このようにしてシェアード直接コンタクト部163が形成されるが、ゲート電極126の端部の形成位置がずれた場合には、次のような問題点が発生する。図34は、駆動用トランジスタQ2 のゲート電極126の端部の位置がずれた場合の問題点を説明するための断面構造図である。図34を参照して、このようにゲート電極126の端部の位置が素子分離酸化膜124の上に位置する場合には、コンタクトホール164aの形成時のエッチングによって素子分離酸化膜124の端部が削られてしまうという不都合が生じる。このような場合には、その素子分離酸化膜124が削れた部分からリーク電流i0 が発生するという問題点があった。
【0015】
さらに、次のような問題点もある。図35は、図29に示した負荷トランジスタQ6 の部分拡大図である。図35を参照して、実際の動作においてはビット線107の電位が変化する。このため、ビット線107が負荷トランジスタQ6 のゲート電極として働き、この結果負荷トランジスタQ6 を誤動作させるという問題点があった。この現象はクロストーク現象と呼ばれている。
【0016】
この発明は、上記のような課題を解決するためになされたもので、この発明の1つの目的は、半導体記憶装置において、1対の駆動用トランジスタのGND電位のアンバランスを低減するとともに、安定した動作を実現することが可能な半導体記憶装置を提供することである。
【0017】
この発明のもう1つの目的は、半導体記憶装置において、駆動用トランジスタのゲート電極と不純物領域との接続にシェアード直接コンタクト構造を用いた場合に接合リーク電流を低減することである。
【0018】
この発明のさらにもう1つの目的は、半導体記憶装置において、駆動用トランジスタのソース領域の抵抗を低減することである。
【0019】
この発明のさらにもう1つの目的は、半導体記憶装置の製造方法において、駆動用トランジスタのソース領域の抵抗を有効に低減し得る半導体記憶装置を容易に製造することである。
【0020】
【課題を解決するための手段】
この発明の1の局面における半導体記憶装置は、フリップフロップ回路を構成する1対の第1導電型の第1および第2の駆動用トランジスタと1対の第2導電型の第1および第2の負荷用トランジスタと、前記フリップフロップ回路に接続される1対の前記第1導電型の第1および第2のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、行方向に延びるように設けられ、対応する行の第1および第2のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、列方向に延びるように設けられ、対応する列の第1および第2のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、列方向に延びるように設けられ、対応する列の第1および第2の駆動用トランジスタのソース領域に接続される金属配線層により形成された接地配線とを有する。各メモリセルの領域は、列方向に比べて行方向に長いものである。第1のアクセストランジスタと第1の駆動用トランジスタ、第2のアクセストランジスタと第2の駆動用トランジスタの活性領域はそれぞれ一体化し連続した列方向に延びる領域である。第1および第2のアクセストランジスタのゲート電極、ワード線、第1および第2の駆動用トランジスタのゲート電極、第1および第2の負荷用トランジスタのゲート電極のいずれもが行方向に延びる。
【0021】
上記1の局面における半導体記憶装置では、列方向に延びるように形成され、対応する列の第1および第2の負荷用トランジスタのソース領域に接続される電源電圧配線を有することが好ましい。
【0022】
上記1の局面における半導体記憶装置では、電源電圧配線は接地配線の下層に設けらていることが好ましい。
【0023】
上記1の局面における半導体記憶装置では、第1および第2の駆動用トランジスタのソース領域は共有の連続した領域であることが好ましい。
【0024】
この発明の他の局面における半導体記憶装置は、フリップフロップ回路を構成する1対の第1導電型の第1および第2の駆動用トランジスタと1対の第2導電型の第1および第2の負荷用トランジスタと、フリップフロップ回路に接続される1対の第1導電型の第1および第2のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、行方向に延びるように設けられ、対応する行の第1および第2のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、列方向に延びるように設けられ、対応する列の第1および第2のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、列方向に延びるように設けられ、対応する列の第1および第2の負荷用トランジスタのソース領域に接続される電源電圧配線とを有する。各メモリセルの領域は、列方向に比べて行方向に長いものである。第1のアクセストランジスタと第1の駆動用トランジスタ、第2のアクセストランジスタと第2の駆動用トランジスタの活性領域はそれぞれ一体化し連続した列方向に延びる領域である。第1および第2のアクセストランジスタのゲート電極、ワード線、第1および第2の駆動用トランジスタのゲート電極、第1および第2の負荷用トランジスタのゲート電極のいずれもが前記行方向に延びる。
【0025】
上記1の局面または他の局面における半導体記憶装置では、第1のアクセストランジスタと第1の駆動用トランジスタとの共有の不純物領域と、第1の負荷用トランジスタのソースドレイン領域と、第2の駆動用トランジスタのゲート電極と、第2の負荷用トランジスタのゲート電極とが、行方向および列方向に延び列方向に比べて行方向に長いL字型の第1の配線を介して接続されることが好ましく、第2のアクセストランジスタと第2の駆動用トランジスタとの共有の不純物領域と、第2の負荷用トランジスタのソースドレイン領域と、第1の駆動用トランジスタのゲート電極と、第1の負荷用トランジスタのゲート電極とが、行方向および列方向に延び列方向に比べて行方向に長いL字型の第2の配線を介して接続されることが好ましい。
【0026】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。図1〜図4は、本発明の第1実施例によるSRAMのメモリセルを示した平面構造図である。具体的には、図1〜図4は、それぞれ基板面の下層から順に4段階に分割して示した平面図である。図5は、図1〜図4の切断線B−Bに沿った断面構造図であり、図6は図1〜図4の切断線C−Cに沿った断面構造図である。
【0027】
図1には、N型の不純物領域(ソース/ドレイン領域)4〜9、素子分離酸化膜1〜3、第1ポリシリコン層10〜13、第1直接コンタクト部14〜18および第2ポリシリコン層19〜23が示されている。
【0028】
すなわち、ドライバトランジスタQ1 は、所定の方向に延びるゲート電極(第1ポリシリコン層)11と、ゲート電極11に直交する方向に所定の間隔を隔てて形成されたN型のソース領域9およびドレイン領域5から構成されている。また、ドライバトランジスタQ2 は、ドライバトランジスタQ1 のゲート電極11と所定の間隔を隔ててほぼ同じ方向に延びて形成されたゲート電極12と、ゲート電極12とほぼ直交する方向に所定の間隔を隔てて形成されたN型のソース領域9およびドレイン領域8から構成されている。つまり、駆動用トランジスタQ1 と駆動用トランジスタQ2 とは共通のソース領域9を有している。
【0029】
また、アクセストランジスタQ3 は1対のN型のソース/ドレイン領域4および5とゲート電極(ワード線)10とから構成されており、アクセストランジスタQ4 は1対のN型のソース/ドレイン領域6および7とゲート電極(ワード線)10とから構成されている。つまり、アクセストランジスタQ3 とアクセストランジスタQ4 とは共通のゲート電極(ワード線)10を有している。そして、そのワード線10は、ドライバトランジスタQ1 のゲート電極と所定の間隔を隔ててほぼ同じ方向に延びるように形成されている。また、第1直接コンタクト部14〜18は、N型の不純物領域4〜8と第2ポリシリコン層19〜23とをそれぞれ接続する部分である。なお、第1ポリシリコン層13は、隣接する別のメモリセルのアクセストランジスタのゲート電極である。
【0030】
図2には、第1ポリシリコン層10〜13、第2ポリシリコン層19〜23、第2直接コンタクト部24〜27および第3ポリシリコン層28〜29が示されている。第2直接コンタクト部24〜27は、第3ポリシリコン層28〜29と、第2ポリシリコン層20、22、23または第1ポリシリコン層11とを接続するための部分である。第3ポリシリコン層28および29はそれぞれ後述する負荷トランジスタQ6 、Q5 のゲート電極を構成する。
【0031】
図3には、第3ポリシリコン層28〜29、第4ポリシリコン層32〜36および第3直接コンタクト部30〜31が示されている。第3直接コンタクト部30および31は、第4ポリシリコン層32〜36と第3ポリシリコン層28〜29とを接続するための部分である。負荷トランジスタQ5 は、P型ソース/ドレイン領域(第4ポリシリコン層)32および36と、チャネル領域(第4ポリシリコン層)35と、ゲート電極(第3ポリシリコン層)29とによって構成されている。負荷トランジスタQ6 は、P型ソース/ドレイン領域(第4ポリシリコン層)32および34と、チャネル領域(第4ポリシリコン層)33と、ゲート電極(第3ポリシリコン層)28とによって構成されている。
【0032】
次に、図4には、第1ポリシリコン層10〜13、第2ポリシリコン層19〜23、コンタクト部37〜38および、アルミまたはタングステンなどの金属配線からなるビット線39〜40が示されている。コンタクト部37および38は、ビット線39〜40と第2ポリシリコン層19〜23とを接続する役割を果たすものである。
【0033】
図5および図6を参照して、次に第1実施例のメモリセルの断面構造について説明する。まず、図5を参照して、P型半導体基板(Pウェル)39の主表面上には所定の間隔を隔ててゲート電極10、11、12および13が紙面と垂直方向に延びるように形成されている。また、P型半導体基板41の主表面上の所定領域には素子分離酸化膜3が形成されている。素子分離酸化膜3とドライバトランジスタQ1 のゲート電極11との間にはソース領域9が形成されている。ドライバトランジスタQ1 のゲート電極11とアクセストランジスタQ3 のゲート電極10との間にはドライバトランジスタQ1 のドレイン領域とアクセストランジスタQ3 のソース/ドレイン領域を兼用するN型の不純物領域5が形成されている。アクセストランジスタQ3 のゲート電極10と隣接するメモリセルのアクセストランジスタのゲート電極13との間にはアクセストランジスタQ3 のソース/ドレイン領域4が形成されている。不純物領域5上とソース/ドレイン領域(不純物領域)4上とにはパッド層(第2ポリシリコン層)20および19がそれぞれ形成されている。
【0034】
パッド層20は第1直接コンタクト部15を介して不純物領域5と電気的に接続されており、パッド層19は第1直接コンタクト部14を介して不純物領域4と電気的に接続されている。パッド層20とドライバトランジスタQ2 のゲート電極12とを第2直接コンタクト部24および25を介して電気的に接続するように第3ポリシリコン層28が形成されている。この第3ポリシリコン層28は、負荷トランジスタQ6 のゲート電極としての役割を果たす。第3ポリシリコン層28の上には第3直接コンタクト部30を介して第4ポリシリコン層36が形成されている。また、第3ポリシリコン層28上には層間絶縁膜42を介して第4ポリシリコン層32および33が形成されている。第4ポリシリコン層36は負荷トランジスタQ5 のソース/ドレイン領域、第4ポリシリコン層32は負荷トランジスタQ5 、Q6 のソース/ドレイン領域を構成し、第4ポリシリコン層33は負荷トランジスタQ6 のチャネル領域を構成する。また、パッド層19には負荷トランジスタQ6 の上方に延びるビット線39がコンタクト部37を介して電気的に接続されている。
【0035】
次に、図6を参照して、このC−C断面では、P型半導体基板の主表面上に所定の間隔を隔ててゲート電極10、11、12および13が形成されている。また、ゲート電極11の下には素子分離酸化膜2が形成されている。ドライバトランジスタQ2 のゲート電極12に隣接するようにドライバトランジスタQ2 のドレイン領域8が形成されている。ゲート電極12と素子分離酸化膜2との間にはドライバトランジスタQ2 のソース領域9が形成されている。素子分離酸化膜2とアクセストランジスタQ4 のゲート電極10との間にはアクセストランジスタQ4 のソース/ドレイン領域7が形成されている。アクセストランジスタQ4 のゲート電極10と隣接するメモリセルのアクセストランジスタのゲート電極13との間にはアクセストランジスタQ4 のソース/ドレイン領域6が形成されている。アクセストランジスタQ4 のソース/ドレイン領域6、7上およびドライバトランジスタQ2 のドレイン領域8上には、それぞれ第1直接コンタクト部16、17および18を介してそれぞれパッド層(第2ポリシリコン層)21、22および23が形成されている。パッド層22とドライバトランジスタQ1 のゲート電極11とは第3ポリシリコン層29によって電気的に接続されている。
【0036】
すなわち、本実施例では、駆動用トランジスタQ1 のゲート電極11とアクセストランジスタQ4 のソース/ドレイン領域7との電気的接続をパッド層(第2ポリシリコン層)22および第3ポリシリコン層29の2つのポリシリコン層を用いて行なっている。また、第3ポリシリコン層29はパッド層23とも第2直接コンタクト部27を介して電気的に接続されている。第3ポリシリコン層29上には第3直接コンタクト部31を介して第4ポリシリコン層34が形成されている。さらに、第3ポリシリコン層29上には層間絶縁膜43を介して第4ポリシリコン層32および35が形成されている。第4ポリシリコン層34は負荷トランジスタQ6 のソース/ドレイン領域を構成し、第4ポリシリコン層35は負荷トランジスタQ5 のチャネル領域を構成する。また、第3ポリシリコン層29は負荷トランジスタQ5 のゲート電極を構成する。パッド層21には負荷トランジスタQ5 の上方に延びるビット線40がコンタクト部38を介して電気的に接続されている。
【0037】
図7は、図1〜図6に示した第1実施例のメモリセルの読出動作を説明するための等価回路図である。ここで、負荷トランジスタQ5 およびQ6 はそれらに流れる電流が小さいためこの等価回路図には示していない。また、ビット線49および40にはそれぞれビット線負荷160および161が接続されている。記憶ノードAがLレベル、記憶ノードBがHレベルの場合を考える。この場合には、ビット線負荷160からアクセストランジスタQ3 、記憶ノードA、ドライバトランジスタQ1 およびノードEを経てGND112へ電流が流れる。
【0038】
ここで、この第1実施例では、図1、図5および図6にも示したようにドライバトランジスタQ1 とドライバトランジスタQ2 とのソース領域9が共通である。したがって、ノードEからGND112に向かって電流が流れた場合にノードEの電位がi×r0 分だけ上昇したとしても、記憶ノードAと記憶ノードBとは同じだけ電位が上昇するため、ドライバトランジスタQ1 とドライバトランジスタQ2 とのGND電位が等しくなる。したがって、ドライバトランジスタQ1 とドライバトランジスタQ2 とのGND電位のアンバランスを解消することができる。この結果、従来GND電位のアンバランスに基づいて生じていたデータの反転を有効に防止することができる。
【0039】
また、この第1実施例のメモリセルでは、図6に示したように、ドライバトランジスタQ1 のゲート電極11とアクセストランジスタQ4 のソース/ドレイン領域7との電気的接続を第2ポリシリコン層22および第3ポリシリコン層29の2つのポリシリコン層を用いて行なうことによって、図34に示した従来のシェアード直接コンタクト構造で生じていた問題点を解消することができる。
【0040】
すなわち、図6に示した第1実施例のコンタクト構造では、ゲート電極11の端部と第2ポリシリコン層22とを直接接触させる必要がないため、第1直接コンタクト部17をゲート電極11の端部の位置に関係なく形成することができる。したがって、ゲート電極11の端部の位置がずれて素子分離酸化膜2の上にきたとしても、第1直接コンタクト部17を従来のように素子分離酸化膜2上の領域に形成する必要がない。この結果、第1直接コンタクト部17の形成時のエッチングによって素子分離酸化膜2が削られることがなく、図34に示した従来のシェアード直接コンタクト構造のようにリーク電流が発生することもない。
【0041】
図8は、本発明の第2実施例のSRAMのメモリセルを示した平面図である。この図8の平面図は図1に示した第1実施例の平面図に対応する。図9は図8のD−Dに沿った断面構造図である。図8および図9を参照して、この第2実施例のメモリセルでは、図1に示した第1実施例のメモリセルと異なりドライバトランジスタQ1 およびQ2 の共通のソース領域9に第1直接コンタクト部44を介して第2ポリサイド配線45が形成されている。このように第2ポリサイド配線45をソース領域9上に形成することによって、第1実施例の効果に加えてさらにソース領域9の抵抗を低減することができるという効果を奏する。これにより、図7に示した寄生抵抗r0 を低減することができるので寄生抵抗r0 に電流が流れた場合のノードEの電位上昇分を減少させることができる。
【0042】
図10は、本発明の第3実施例によるSRAMのメモリセルの平面構造図である。この図10の平面構造図は図3に示した第1実施例の平面構造図に対応するものである。図11は図10に示したメモリセルのE−Eにおける断面構造図であり、図12はF−Fにおける断面構造図である。図10〜図12を参照して、この第3実施例のメモリセルでは、図1〜図6に示した第1実施例のメモリセルと異なり、その上部が負荷トランジスタQ5 、Q6 とビット線39、40との間に延びるように形成された配線層がコンタクト部46を介してソース領域9に電気的に接続されている。この配線層47は、金属配線層またはポリサイド配線層からなる。
【0043】
この第3実施例の配線層47の製造方法としては、第4ポリシリコン層32に開口部を形成した後全面にシリコン酸化膜を形成して異方性エッチングする。これによりコンタクト部46を形成することができる。その後コンタクト部46においてソース領域9と電気的に接続するとともに第4ポリシリコン層32の上方に延びる配線層47を形成する。
【0044】
このようにこの第3実施例では、ビット線39、40と負荷トランジスタQ5 、Q6 を構成する第4ポリシリコン層32、33との間に延びるように配線層47を形成することにより、ビット線39の電位変動により負荷トランジスタQ6 が誤動作を起こすいわゆるクロストーク現象を有効に防止することができる。また、配線層47は第4ポリシリコン層32、33、35および36の形成後に形成できるため、配線層47として金属配線層を用いることができる。すなわち、ポリシリコン層形成時には800℃以上の温度になるため、融点の低い金属配線層をポリシリコン層形成前に形成することは困難である。しかし、この第3実施例では、第4ポリシリコン層32、33、35および36形成後に配線層47を形成するため、配線層47として金属配線層を使用することができる。この結果、抵抗値の非常に低い金属配線層をソース領域9に接続することができ、ソース領域9の抵抗値を有効に低減することができる。
【0045】
図13〜図15は、本発明の第4実施例のメモリセルの製造プロセスを説明するための断面構造図である。この第4実施例のメモリセルでは、図15に示すように、ソース領域9の表面上にチタンシリサイド層52が形成されている。さらに、チタンシリサイド層52の形成時に同時にソース領域9に不純物を注入するため、ソース領域9の抵抗を有効に低減することができる。以下、図13〜図15を参照してこの第4実施例のメモリセルの製造プロセスについて説明する。
【0046】
まず、図13に示すように、P型半導体基板(Pウェル)41の主表面上に所定の間隔を隔ててドライバトランジスタQ1 およびQ2 のゲート電極11および12を形成する。ゲート電極11および12をマスクとして不純物をイオン注入することによってn− ソース/ドレイン領域49a、49b、49cおよび49dを形成する。ゲート電極11および12の両側壁部分にサイドウォール48a、48b、48cおよび48dを形成する。ゲート電極11、12とサイドウォール48a、48b、48cおよび48dとをマスクとして不純物をイオン注入することによってドライバトランジスタQ1 のドレイン領域5、ドライバトランジスタQ1 、Q2 の共通のソース領域9およびドライバトランジスタQ2 のドレイン領域8を形成する。全面にシリコン酸化膜50を形成する。
【0047】
次に、図14に示すように、シリコン酸化膜50上の所定領域にレジスト51を形成する。レジスト51をマスクとしてシリコン酸化膜50、サイドウォール48bおよび48cを異方性エッチングする。これにより、図15に示すようなコンタクトホール60が形成される。コンタクトホール60内の露出されたソース領域9表面をチタンシリサイド化する。これにより、チタンシリサイド層52を形成する。またこのとき斜めイオン注入法を用いてソース領域9に不純物をイオン注入する。このチタンシリサイド層52とイオン注入とによってソース領域9の抵抗値を有効に低減することができる。なお、ソース領域9のチタンシリサイド化は一般に接合リーク電流を増大させる。しかし、ドライバトランジスタQ1 、Q2 のソース領域9は、GND電位であるため、接合リーク電流が生じても問題はない。
【0048】
図16および図17は、本発明の第5実施例によるSRAMのメモリセルの断面構造図である。図16および図17は、それぞれ第1実施例の図5および図6に対応する。図16および図17を参照して、この第5実施例のメモリセルが、図5および図6に示した第1実施例のメモリセルと異なる点は、負荷トランジスタQ5 、Q6 を構成するゲート電極(第5ポリシリコン層)54および53をそれぞれチャネル領域35および33の上方に配置している点である。このように構成することによって、ビット線39および40の電位変動によって負荷トランジスタQ6、Q5が誤動作するのを有効に防止することができる。
【0049】
図18〜図20は、本発明の第6実施例によるSRAMのメモリセルを示した平面構造図である。具体的には、図18〜図20は、それぞれ基板面の下層から順に3段階に分割した平面図である。図21は図18〜図20の切断線G−Gに沿った断面構造図であり、図22は図18〜図20の切断線H−Hに沿った断面構造図である。
【0050】
図18には、N型不純物領域(ソース/ドレイン領域)64〜68と、素子分離酸化膜61〜63と、第1ポリシリコン層69〜71と、第1直接コンタクト部72〜74と、第2ポリシリコン層75、76とが示されている。
【0051】
すなわち、ドライバトランジスタQ1は、ドレイン領域65と、ゲート電極70と、ソース領域66とから構成されている。ドライバトランジスタQ2 は、ドレイン領域68と、ゲート電極71と、ドライバトランジスタQ1 と共通のソース領域66とから構成されている。
【0052】
また、アクセストランジスタQ3 は、ドレイン領域(ソース領域)64と、ゲート電極69と、ソース領域(ドレイン領域)65とから構成されている。アクセストランジスタQ4 は、ドレイン領域(ソース領域)67と、ゲート電極69と、ソース領域(ドレイン領域)68とによって構成されている。
【0053】
第1直接コンタクト部72は、第2ポリシリコン層75とN型不純物領域65とを接続する部分であり、第1直接コンタクト部74は第1ポリシリコン層76とN型不純物領域68とを接続する部分である。第1直接コンタクト部73は、第2ポリシリコン層76と第1ポリシリコン層70とを接続する部分である。
【0054】
図19には、第2ポリシリコン層75、76と、第3ポリシリコン層79、80と、第4ポリシリコン層83と、第2直接コンタクト部77、78と、第3直接コンタクト部81、82とが示されている。
【0055】
すなわち、第2直接コンタクト部77は、第2ポリシリコン層76と第3ポリシリコン層79とを接続する部分であり、第2直接コンタクト部78は第1ポリシリコン層71(図18参照)と第3ポリシリコン層80とを接続する部分である。第3直接コンタクト部81は、第2ポリシリコン層75と第4ポリシリコン層83とを接続する部分である。第3直接コンタクト部82は、第3ポリシリコン層80と第4ポリシリコン層83とを接続する部分である。
【0056】
負荷トランジスタQ5 は、P型ソース/ドレイン領域(第2ポリシリコン層)75a、75cと、チャネル領域(第2ポリシリコン層)75bと、ゲート電極(第3ポリシリコン層)79とによって構成されている。負荷トランジスタQ6 は、P型ソース/ドレイン領域(第2ポリシリコン層)76a、76cと、チャネル領域(第2ポリシリコン層)76bと、ゲート電極(第3ポリシリコン層)80とによって構成されている。この第6実施例では、第1実施例〜第5実施例と異なり、負荷トランジスタQ5 およびQ6 のゲート電極79および80は、それぞれチャネル領域75bおよび76bの上方に形成されている。
【0057】
図20は、N型不純物領域64〜68と、素子分離酸化膜61〜63と、第1ポリシリコン層69〜71と、コンタクト部84〜86と、アルミまたはタングステンなどの金属配線からなるビット線87、88と、アルミまたはタングステンなどの金属配線からなるGND線89とが示されている。コンタクト部84は、N型不純物領域64とビット線87とを接続する部分であり、コンタクト部85はN型不純物領域67とビット線88とを接続する部分である。コンタクト部86は、ドライバトランジスタQ1 およびQ2 の共通のソース領域(N型不純物領域)66と、GND線89とを接続する部分である。
【0058】
この第6実施例では、第1実施例と同様に、ドライバトランジスタQ1 とドライバトランジスタQ2 とが共通のソース領域(N型不純物領域)66を有している。これにより、ドライバトランジスタQ1 とドライバトランジスタQ2 とのGND電位が等しくなる。この結果、ドライバトランジスタQ1 とドライバトランジスタQ2 とのGNDのアンバランスを解消することができる。これにより、従来GND電位のアンバランスに基づいて生じていたデータの反転を有効に防止することできる。
【0059】
また、この第6実施例では、第1実施例〜第5実施例と異なり、図20に示すように、メモリセル200の短辺方向に沿ってビット線87および88を配列している。これにより、メモリセル200の長辺方向の長さが、メモリセル200の上方に形成される各金属配線間の間隔を決めることになる。この結果、ビット線87および88を長辺方向に沿って配列する場合に比べてメモリセル200の上方に形成される金属配線の間隔を大きくとることができる。これにより、この第6実施例では、メモリセル200の上方にビット線87および88のみならず金属配線からなるGND線89をも配置することかできる。したがって、この第6実施例では、アルミまたはタングステンなどの抵抗の小さい金属配線からなるGND線89とドライバトランジスタQ1 およびQ2 の共通のソース領域66とを直接接続することができる。これにより、この第6実施例では、従来のGND線とドライバトランジスタQ1 またはQ2 のソース領域とを金属配線に比べて抵抗の大きいポリシリコン層を介在させて接続する構造に比べてそのポリシリコン層がない分抵抗を低減することかできる。これにより、従来に比べてGND線89の電位上昇を有効に低減することかできる。また、この第6実施例では、GND線と第1または第2のドライバトランジスタとの間に介在させるためのポリシリコン層を必要としないので、そのポリシリコン層とGND線とを接続するための領域を新たに設ける必要がない。これにより、素子の集積度を向上させることができる。
【0060】
図23は従来の16個分のメモリセル400のアレイを示した平面概略図であり、図24は図18〜図22に示した第6実施例の16個分のメモリセル200のアレイを示した平面概略図である。
【0061】
まず、図23を参照して、従来では、ワード線369に対してほぼ平行に延びるようにポリシリコン層からなるVC C (電源電圧)配線375および376が配置されていた。このような構成において、従来ではワード線369を選択した後そのワード線369に繋がる16個のメモリセル400をVC C 電位に上昇させるためにポリシリコンからなるVC C 配線375および376によって16個のメモリセル400を充電していた。しかし、一度に多くのメモリセルを充電するため、VC C 電源を安定的に供給することが困難であった。このため、従来では、VC C 用の金属配線層381を新たに設ける必要があった。このVC C 用の金属配線層381とポリシリコンからなるVC C 配線375とはコンタクト部382aにおいて接続されており、VC C 用の金属配線層381とポリシリコンからなるVC C 配線376とはコンタクト部382bにおいて接続されている。このコンタクト部382aおよび382bは、メモリセル400が形成される領域とは別個の領域に設ける必要があった。
【0062】
これに対して、本発明の第6実施例では、図19、図24に示すように、第2ポリシリコン層からなるVCC配線75aがワード線69に対してほぼ直交するように形成されている。これにより、ワード線69を選択した後1本のVCC配線75aによって2つのメモリセル200のみを充電すればよい。この結果、この第6実施例では、従来のようにVCC電位強化のための金属配線層381(図23参照)を新たに設ける必要がない。したがって、図23に示すような従来のコンタクト部382aおよび382bのための領域を新たに設ける必要もない。これにより、素子の集積度を向上させることができる。なお、上記した実施例では、P型半導体基板を用いたが、本発明はこれに限らず、P型半導体基板上のPウェル,N型半導体基板上のPウェルを用いてもよい。
【0063】
【発明の効果】
請求項1に係る発明によれば、各ゲート電極およびワード線の延びる方向がそれぞれ行方向であるため、メモリセル領域の列方向の長さを短くでき、列方向より行方向の長いメモリセルとすることが容易となる。
さらに、行方向に長いメモリセルとすることで、列方向に延びる配線間隔に余裕が取れるので、ビット線と同じ金属配線層により接地配線を列方向に設けることができる。
これにより、対応する列の駆動用トランジスタに接続される金属配線層が列方向に設けられるので、各メモリセルの接地電位を安定させることができる。
【0064】
請求項5に係る発明によれば、各ゲート電極およびワード線の延びる方向がそれぞれ行方向であるため、メモリセル領域の列方向の長さを短くでき、列方向より行方向の長いメモリセルとすることが容易となる。
さらに、行方向に長いメモリセルとすることで、列方向に延びる配線間隔に余裕が取れるので、容易に電源電圧配線を列方向に設けることができる。
これにより、対応する列の駆動用トランジスタに接続される電源電圧配線が列方向に設けられるので、各メモリセルの電源電圧電位を安定させることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例によるSRAMのメモリセルの第1段階の平面構造図である。
【図2】本発明の第1実施例によるSRAMのメモリセルの第2段階の平面構造図である。
【図3】本発明の第1実施例によるSRAMのメモリセルの第3段階の平面構造図である。
【図4】本発明の第1実施例によるSRAMのメモリセルの第4段階の平面構造図である。
【図5】図1〜図4に示した第1実施例のメモリセルのB−Bにおける断面構造図である。
【図6】図1〜図4に示した第1実施例のメモリセルのC−Cにおける断面構造図である。
【図7】図1〜図6に示した第1実施例のメモリセルの動作を説明するための等価回路図である。
【図8】本発明の第2実施例によるSRAMのメモリセルの平面構造図である。
【図9】図8に示した第2実施例のメモリセルのD−Dにおける断面構造図である。
【図10】本発明の第3実施例によるSRAMのメモリセルの平面構造図である。
【図11】図10に示した第3実施例のメモリセルのE−Eにおける断面構造図である。
【図12】図10に示した第3実施例のメモリセルのF−Fにおける断面構造図である。
【図13】本発明の第4実施例によるSRAMのメモリセルの製造プロセスの第1工程を説明するための断面構造図である。
【図14】本発明の第4実施例によるSRAMのメモリセルの製造プロセスの第2工程を説明するための断面構造図である。
【図15】本発明の第4実施例によるSRAMのメモリセルの製造プロセスの第3工程を説明するための断面構造図である。
【図16】本発明の第5実施例によるSRAMのメモリセルの図5に対応する断面構造図ある。
【図17】本発明の第5実施例によるSRAMのメモリセルの図6に対応する断面構造図ある。
【図18】本発明の第6実施例によるSRAMのメモリセルの第1段階の平面構造図である。
【図19】本発明の第6実施例によるSRAMのメモリセルの第2段階の平面構造図である。
【図20】本発明の第6実施例によるSRAMのメモリセルの第3段階の平面構造図である。
【図21】図18〜図20に示した第6実施例のメモリセルのG−Gにおける断面構造図である。
【図22】図18〜図20に示した第6実施例のメモリセルのH−Hにおける断面構造図である。
【図23】従来の16個分のメモリセルのアレイを示した平面概略図である。
【図24】図18〜図22に示した第6実施例の16個分のメモリセルのアレイを示した平面概略図である。
【図25】従来のSRAMのメモリセルの等価回路図である。
【図26】従来のSRAMのメモリセルの第1段階の平面構造図である。
【図27】従来のSRAMのメモリセルの第2段階の平面構造図である。
【図28】従来のSRAMのメモリセルの第3段階の平面構造図である。
【図29】図26〜図28に示した従来のメモリセルのA−Aにおける断面構造図である。
【図30】従来の負荷トランジスタを構成するTFT(薄膜トランジスタ)の断面構造図である。
【図31】図30に示した従来の負荷トランジスタを構成するTFTの特性図である。
【図32】従来のSRAMのメモリセルの読出動作を説明するための等価回路図である。
【図33】駆動用トランジスタのゲート電極と不純物領域との接続にシェアード直接コンタクト構造を用いた従来のSRAMのメモリセルを示した断面構造図である。
【図34】図33に示したシェアード直接コンタクト構造の問題点を説明するための断面構造図である。
【図35】図29に示した負荷トランジスタQ6 の部分拡大図である。
【符号の説明】
1〜3 素子分離酸化膜、4,6,7 ソース/ドレイン領域、5 ドレイン領域またはソース/ドレイン領域、8 ドレイン領域、9 ソース領域、10 ワード線(第1ポリシリコン層)、11 ゲート電極(第1ポリシリコン層)、12 ゲート電極(第1ポリシリコン層)、13 ワード線(第1ポリシリコン層)、14〜18 第1直接コンタクト部、19〜23 パッド層(第2ポリシリコン層)、24〜27 第2直接コンタクト部、28,29 ゲート電極(第3ポリシリコン層)、30,31 第3直接コンタクト部、32 P型ソース/ドレイン領域(第4ポリシリコン層)、33 チャネル領域(第4ポリシリコン層)、34 P型ソース/ドレイン領域(第4ポリシリコン層)、35 チャネル領域(第4ポリシリコン層)、36 P型ソース/ドレイン領域(第4ポリシリコン層)、39,40 ビット線、44 第1直接コンタクト部、45 ポリサイド配線層、46 コンタクト部、47 配線層、なお、各図中、同一符号は同一または相当部分を示す。
Claims (6)
- フリップフロップ回路を構成する1対の第1導電型の第1および第2の駆動用トランジスタと1対の第2導電型の第1および第2の負荷用トランジスタと、前記フリップフロップ回路に接続される1対の前記第1導電型の第1および第2のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、
行方向に延びるように設けられ、対応する行の前記第1および第2のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、
列方向に延びるように設けられ、対応する列の前記第1および第2のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、
前記列方向に延びるように設けられ、対応する列の前記第1および第2の駆動用トランジスタのソース領域に接続される前記金属配線層により形成された接地配線とを有し、
前記各メモリセルの領域は、前記列方向に比べて前記行方向に長いものであり、
前記第1のアクセストランジスタと前記第1の駆動用トランジスタ、前記第2のアクセストランジスタと前記第2の駆動用トランジスタの活性領域はそれぞれ一体化し連続した前記列方向に延びる領域であり、
前記第1および第2のアクセストランジスタのゲート電極、前記ワード線、前記第1および第2の駆動用トランジスタのゲート電極、前記第1および第2の負荷用トランジスタのゲート電極のいずれもが前記行方向に延びる、半導体記憶装置。 - 前記列方向に延びるように形成され、対応する列の前記第1および第2の負荷用トランジスタのソース領域に接続される電源電圧配線を有する、請求項1に記載の半導体記憶装置。
- 前記電源電圧配線は前記接地配線の下層に設けられた、請求項2に記載の半導体記憶装置。
- 前記第1および第2の駆動用トランジスタのソース領域は共有の連続した領域である請求項1に記載の半導体記憶装置。
- フリップフロップ回路を構成する1対の第1導電型の第1および第2の駆動用トランジスタと1対の第2導電型の第1および第2の負荷用トランジスタと、前記フリップフロップ回路に接続される1対の前記第1導電型の第1および第2のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、
行方向に延びるように設けられ、対応する行の前記第1および第2のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、
列方向に延びるように設けられ、対応する列の前記第1および第2のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、
前記列方向に延びるように設けられ、対応する列の前記第1および第2の負荷用トランジスタのソース領域に接続される電源電圧配線とを有し、
前記各メモリセルの領域は、前記列方向に比べて前記行方向に長いものであり、
前記第1のアクセストランジスタと前記第1の駆動用トランジスタ、前記第2のアクセストランジスタと前記第2の駆動用トランジスタの活性領域はそれぞれ一体化し連続した前記列方向に延びる領域であり、
前記第1および第2のアクセストランジスタのゲート電極、前記ワード線、前記第1および第2の駆動用トランジスタのゲート電極、前記第1および第2の負荷用トランジスタのゲート電極のいずれもが前記行方向に延びる、半導体記憶装置。 - 前記第1のアクセストランジスタと前記第1の駆動用トランジスタとの共有の不純物領域と、前記第1の負荷用トランジスタのソースドレイン領域と、前記第2の駆動用トランジスタのゲート電極と、前記第2の負荷用トランジスタのゲート電極とが、前記行方向および前記列方向に延び前記列方向に比べて前記行方向に長いL字型の第1の配線を介して接続され、
前記第2のアクセストランジスタと前記第2の駆動用トランジスタとの共有の不純物領 域と、前記第2の負荷用トランジスタのソースドレイン領域と、前記第1の駆動用トランジスタのゲート電極と、前記第1の負荷用トランジスタのゲート電極とが、前記行方向および前記列方向に延び前記列方向に比べて前記行方向に長いL字型の第2の配線を介して接続された請求項1から5のいずれかに記載の半導体記憶装置。
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