JPS6316658A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に、スタティック形
ＭＯＳメモリのセル面積の微小化とα線に起因するソフ
トエラーに対する耐性の高度化とを図った半導体記憶装
置に関する。

〔従来の技術〕

従来のフリップフロップ形スタティックメモリセルは、
例えば特開昭５５−７２０６９号に記載されているよう
に、２つの高抵抗素子と４つのｎチャネルＭＯＳトラン
ジスタとで構成されている。すなわち、第９図にその等
価回路を示すように、一対の駆動ＭＯＳトランジスタＴ
いＴ、の各一方のドレインが他方のゲートに接続され、
それぞれのドレインには負荷抵抗Ｒ１，Ｒ，が接続され
、Ｔ、。

Ｔ２のソースは所定の電位（例えば接地電位）に固定さ
れ、Ｒ１，Ｒ，の他端には電源電圧Ｖｃｃが印加されて
、Ｔ１、Ｔ２、ＲいＲ２から成るフリップフロップ回路
に微小な電流を供給している。さらに、このフリップフ
ロップ回路の蓄積ノードＮ１、Ｎ２には転送ＭＯ５）−
ランジスタＴ３．Ｔ４が接−続されている６以上の４つ
のトランジスタＴ１、Ｔ、、Ｔ３、Ｔ４と２つの負荷抵
抗Ｒ１、Ｒ２により１ビツトのセルが構成されている。

なお、１はワード線、２ａ、２ｂはデータ線である。負
荷抵抗Ｒ１、Ｒ２には一般に高抵抗ポリシリコンが用い
られている。

次に第１０図および第１１図（Ａ）、（Ｂ）を用いて従
来技術をより詳細に説明する。第１０図−は第９図従来
例に対応する断面構造を示すものである。第１０図にお
いて、ＭＯＳトランジスタのゲート電極ｌａ、ｌｃは第
１層目の導電層であり、高抵抗素子は第２層目の導電層
である多結晶シリコンの一部に形成された高抵抗部７ｅ
により構成されている。高抵抗部７ｅの両端は低抵抗多
結晶シリコン７ｂ、７ｃになっており、低抵抗多結晶シ
リコン７Ｇは電源電圧Ｖｃｃの給電線であり、低抵抗多
結晶シリコン７ｃは転送ＭＯＳトランジスタのソース拡
散層３ｄに接続されている。

第１１図（Ａ）、（Ｂ）は、１ビツト分の平面レイアウ
ト図を示すもので、（Ａ）は転送ＭＯＳトランジスタお
よび駆動ＭＯＳトランジスタの平面レイアウト図、（Ｂ
）は高抵抗ポリシリコンの平面レイアウト図である。第
１１図（Ａ）において、ワード線１ａは転送ＭＯＳトラ
ンジスタＴ１、Ｔ４の共通ゲートとなっている。このＭ
ＯＳトランジスタＴ、、Ｔ４のドレイン拡散層３ａ、３
ｂには接続孔４ａ、４ｂを通してアルミニウム電極など
のデータ線２ａ、２ｂが接続されている。さらに、ＭＯ
ＳトランジスタＴ３、Ｔ、のソース３ｃ、３ｄには駆動
ＭＯＳトランジスタＴいＴ２のゲート電極１ｂ、１ｃが
接続孔５ａ、５ｂを通して直接接続されている。また駆
動ＭＯＳトランジスタＴいＴ２のソースは高濃度ｎ膨拡
散層（ｎ＋層）３ｆを通して互いに接続されている。ｎ
”層３ｆはメモリ内のすべての駆動ＭＯＳトランジスタ
のソースに接地電位Ｖｓｓを供給している。また第１１
図（Ｂ）に示すように、低抵抗ポリシリコン７ｃは゛メ
モリ内のすべての高抵抗素子に電源電圧Ｖｃｃを供給し
ている。

〔発明が解決しようとする問題点〕・ 次に上記の従来構造のスタティックメモリセルの問題点
を述べる。

（１）駆動ＭＯＳトランジスタのソースに接地電位を与
えるための配線として用いているｎ＋層３ｆが、メモリ
の縦方゛向の寸法を増加・させる要因となっていた。ま
た、ｎ＋層３ｆにはメモリの動作時には例えば第９図に
おけるデータ１ｉ２ａから転送ＭＯＳトランジスタＴ、
を通して駆動ＭＯＳトランジスタＴ１に電流が流れ、シ
ート抵抗が２０〜１００Ω／口と高いｎ１層ではメモリ
セル間で電圧降下が生じることが問題、であった、これ
を解決するために従来は数セルごとに１本の割合でアル
ミニウム配線により接地電位をｎ”Ｊｉ５に供給する必
要があり、このアルミニウム配線がメモリチップ全体の
面積を増加させるという問題があった。

（２）メモリチップの封止に用いるセラミック材料やレ
ジン材料および配線材料の中に微量に含まれているウラ
ニウム（Ｕ）やトリウム（Ｔｈ）が崩壊するときに発生
するα線がメモリセルに入射すると、α線の飛程に沿っ
゛て電子−正孔対が発生し、蓄積ノードＮ８、Ｎ２に蓄
えられた電荷に混入して蓄積ノードＮ、、Ｎ、の電位を
変動させ、この結・果、メモリの情報が破壊される。こ
れが、ソフトエ・ラーと呼ばれる現象である。従来のス
タティックメモリでは、駆動ＭＯＳトランジスタＴ１、
Ｔ２のドレイン領域ｎ＋拡散層とｐ形シリコン基板との
間に形成されるＰ−Ｎ接合容量やゲート酸化膜による絶
縁膜容量により、α線による電荷消失を補うだけの電荷
が蓄積できた。ところが、メモリセルの面積が縮小され
ると、α線による電荷の消失を補うには蓄積電荷が不十
分になる。したがって、従来形のスタティックメモリ構
造は微細化するとソフトエラー率が増加し、メモリの信
頼性が著しく低下するという問題があった。

（３）負荷抵抗に用いる高抵抗ポリシリコンは粒界に形
成されている電位障壁によりその導電特性が決まる。し
たがって、プラズマ窒化膜など多量の電荷が捕獲されて
いる膜をメモリセルの保護膜に用いる場合やアルミニウ
ム配線などの電極材料を形成する場合に高抵抗ポリシリ
コンの粒界の電位障壁の高さが変化し、このため負荷抵
抗の抵抗値が変動するという問題があった。

（４）データ線と転送ＭＯＳトランジスタとを接続する
接続孔は、駆動ＭＯＳトランジスタのゲート電極との間
にマスク合わせずれのための余裕を確保することがレイ
アウト上必要であり、これがメモリセルの縦方向の寸法
の増加の要因となっていることが、メモリセル面積低減
の上で問題となっていた。

本発明の目的は、従来技術での上記した問題を解決し、
所要面積が小さく、α線によるソフトエラーの耐性の高
いスタティック形ＭＯ３ランダムアクセス記憶装置を提
供することにある。

〔問題点を解決するための手段〕

上記目的は、駆動ＭＯＳトランジスタのソースを接地電
位に固定する導電膜を半導体基板の主面より上部に形成
し、この導電膜が容量素子の一方の電極を構成していて
、この容量素子の電荷をメモリセルの蓄積ノードに供給
する構成とすることにより、達成される。

さらに、上記導電膜を負荷抵抗素子上に形成して負荷抵
抗の静電シールドを兼ねさせる構成、また、上記導電膜
を、記憶装置に電源電圧を供給している導電膜や、転送
ＭＯＳトランジスタのドレインおよび記憶装置のデータ
線が接続される導電膜と同一の層に形成する構成とすれ
ば、製造プロセスの大幅な増加がなく、高集積化が可能
で耐α線特性をさらに高いものとすることができる。

〔実施例〕

以下、本発明の詳細な説明する。

実施例　１ 第１図は本発明によるスタティック形ＭＯＳメモリセル
の断面構造を示す。第１図において、多結晶シリコン膜
、または金属シリサイド膜、または金属ポリサイド膜な
どの導電膜を用いた第１層目の導電膜によりＭＯＳトラ
ンジスタのゲート電極１ａ、ｌｃが形成されている。各
ＭＯＳトランジスタはシリコン酸化膜８によって電気的
に分離されている。駆動ＭＯＳトランジスタのゲート電
極１ｃはゲート酸化膜９が一部エッチングされた孔を通
して転送ＭＯＳトランジスタのソース拡散層３ｄに直接
接続されている。高抵抗素子は、第２層目の導電膜であ
る多結晶シリコンに形成された高抵抗部７ｅにより構成
されている。高抵抗部７ｅへの給電は、第３層目の導電
膜１２ａを高抵抗部７ｅに直接接続して行い、電源電圧
Ｖｃｃから供給される微小電流は低抵抗部７ｂを通して
転送ＭＯＳトランジスタのソース拡散層３ｄに流れる。

なお、第３層目の導電膜は多結晶シリコンや金属ポリサ
イドなどを用いることができる。また、第３層目の導電
膜１２ｂは接地電位Ｖｓｓに固定されており、第２層目
に形成されている高抵抗部７ｅを静電じゃへいしている
。また導電膜１２ｂは第２層目の導電膜７ｂと１層間絶
縁膜１３により容量素子を形成していて、蓄積ノードの
拡散層３ｄに電荷を供給することができる。さらに第３
層目の導電膜１２ｃは転送ＭＯＳトランジスタのドレイ
ン拡散層３ｂとデータ線のアルミニウム電極２ｂとを電
気的に接続している。

次に本実施例を平面レイアウト図を用いてさらに説明す
る。第２図（Ａ）、ＣＢ）は本実施例のレイアウト図で
あり、第２図（Ａ）は第１層目の導電膜すなわちゲート
電極の平面レイアウト図、第７図（Ｂ）は第２層目、第
３層目の導電膜とアルミニウム電極の平面レイアウト図
である。本実施例では、゛第２図（Ａ）、（Ｂ）に示さ
れているように、駆動ＭＯＳトランジスタＴいＴ２のソ
ース３ｇ、３ｈは、第３層目の導電膜１２ｂを用いて、
第１５目と第２層目の導電膜の層間絶縁膜１０および第
２層目と第３層目の導電膜の層間絶縁膜１３に形成され
た接続孔１４ｃ、１４ｄを通して互いに接続されている
。また第３層目の導電膜は接地電位Ｖｓｓに固定されて
おり、記憶装置内のすべての駆動ＭＯＳトランジスタの
ソースに接続されている。

第３層目の導電膜１２ｃ、１２ｄは接続孔１４ａ、１４
ｂを通して、転送ＭＯＳトランジスタＴ３、Ｔ４のドレ
イン３ａ、３ｂに接続されており、さらに導電膜１２ｃ
、Ｌ２ｄには接続孔４ａ、４ｂを通してデータ線のアル
ミニウム電極２ａ、２ｂが接続されている。

次に本実施例メモリセルの製造方法を第３図、（Ａ）〜
（Ｆ）に示す断面図により、工程順に説明する。・　。

、まず、比抵抗１０Ω・Ｃｌ１１（１００）面のｎ形シ
リコン基板２６内に不純物濃度１０”＝１０”ａｍ−’
のｐ形のウェル１６をボロンのイオン打込みと熱拡散法
により形成した後、ＭＯＳトランジスタの絶縁分離領域
を形成するためにＬＯＣＯ５法などにより厚さ１００〜
１１０００ｎのシリコン酸化［Ｉ８を形成し。

ＭＯＳトランジスタの能動領域となる部分に厚さ１０〜
１１００ｎのゲート酸化膜９を形成する〔第３図（Ａ）
）、次にゲート酸化膜９の一部に接続孔５ｂを形成し、
多結晶シリコンなどの導電膜をホトリソグラフィとドラ
イエツチングにより加工し、多結晶シリコン膜などのゲ
ート電極１ａ、１ｃを形成し、ゲート電極をマスクにし
てヒ素のイオン打込みによるｎ形の不純物拡散層を形成
する〔第３図（Ｂ）〕。次にＳｉｏ、などの絶縁膜を厚
さ１００〜１１０００ｎに堆積し、接続孔６ｂを形成す
る〔第３図（Ｃ）〕。さらに続けて、第２層目の導電膜
となる多結晶シリコン膜を減圧ＣＶＤ法により５０〜５
００ｎｍの厚さに堆積したホトリソグラフィとドライエ
ツチングによりパターニングした後、多結晶シリコンの
表面に５〜５０ｎｍの熱酸化膜を形成し、低抵抗部７ｂ
となる部分にドーズ量１０１４〜１０”ａｎ−”でヒ素
などのｎ形不純物のイオン打込みを行う〔第３図（Ｄ）
〕。次に第２層目の導電膜上に厚さ１０〜５０ｎｍのシ
リコン酸化膜もしくはシリコン酸化膜厚相等のシリコン
窒化膜と酸化膜の２層絶縁［１１３を形成し、一部に接
続孔１４ｂ、１５ｂを形成し、多結晶シリコン膜を減圧
ＣＶＤ法により５０〜５００ｎｍの厚さに堆積し、厚さ
５〜５０ｎｍの熱酸化膜を形成し、ドーズ量１０１４〜
１０”（！ｌ−”でヒ素などのｎ形不純物のイオン打込
みを行って第３層目の導電膜１２ａ、１２ｂ、１２ｃを
形成する〔第３図（Ｅ））、最後にＣＶＤ法によりシリ
コン酸化膜と０．５〜４＋ａｏ１％のリンを含んだシリ
コン酸化膜（ＰＣＧ膜）の２層層間絶縁膜１１を１００
〜１０００ｎｔｉの厚さに堆積し、接続孔４ｂを開孔し
た後、アルミニウム電極２ｂを５００〜２０００ｎｍの
厚さに形成する〔第３図（Ｆ））。

本実施例によれば、一対の駆動ＭＯＳトランジスタのソ
ースを接続する第３層目の導電膜を新たに設けることに
より、従来必要であったｎ＋拡散領域が不要になるため
、メモリセル寸法の縦方向の長さを約１５％縮小するこ
とができる。さらに、接地電位にある上記第３層目の導
電膜と、蓄積ノードに接続されている第２層目の導電膜
とで形成される容量素子の静電容量を５〜２０ｆＦにす
ることができるため、メモリセルにα線が照射された時
に失われる電荷を補うことができ、α線によるソフトエ
ラーに対する耐性を大きくすることができる。さらに、
第２層目の導電膜に形成されている高抵抗素子は、接地
されている第３層目の導電膜により静電じゃへいされて
いるために、雑音や。

アルミニウム電極配線や、電極配線に使用する層間絶縁
膜や、チップの保護膜などの上層部からの電界効果によ
る抵抗値の変動が少なく、電気的に安定した抵抗値を有
する高抵抗素子とすることができる。

実施例　２ 本実施例は、転送ＭＯＳトランジスタのドレイン拡散層
と第３層目の導電膜との接続構造に特徴がある。第４図
は、本実施例による転送ＭＯＳトランジスタ部の断面構
造を示すもので、隣接するセルの転送ＭＯＳトランジス
タも含まれている。

第４図において、ゲート電極１８ａ、１８ｂは上層のＳ
　ｉ０２などの絶縁膜１９ａ、１９ｂと、側壁の５１０
２などの絶縁膜２０により絶縁されている。また、第１
層目の導電膜のゲート電極１８ａ、１８ｂと第２層目の
導電膜との間の５Ｌ０２などの層間絶縁膜２１と。

第２層目の導電膜と多結晶シリコンなどの第３層目の導
電膜２３との間のＳｉＯ□などの層間絶縁膜２２の膜厚
の和は、上記絶縁膜１９ａ、１９ｂ、２０より十分に薄
く、ゲート電極上の絶縁膜に拡散層１７ｂと多結晶シリ
コン膜２３との接続孔を形成しても、ゲート電極１８ａ
と第３層目の導電膜２３とが接触することはない。さら
に、データ線のアルミニウム電極２５と多結晶シリコン
膜２３とを接続するための接続孔は多結晶シリコン膜２
３上であればどこでも良く、ゲート電極１８ａ上にも形
成することができる。

したがって、従来のように、接続孔とゲート電極のマス
ク合せの余裕を考慮する必要がなく、隣接するセルのワ
ード線（ゲート電極１８ａに対して隣りのゲート電極１
８ｂ）の間隔は最小レイアウトルールにすることができ
、メモリセル寸法の縦方向の長さを約１０％短かくでき
る。

第５図（Ａ）〜、（Ｅ）により本実施例の製造工程を順
に説明する。製造工程を示す断面図は、２つの隣接する
転送ＭＯＳトランジスタを示している。まず、実施例１
と同様に、ｎ形シリコン基板の能動領域となる部分に厚
さ１０〜１１００ｎのゲート酸化膜９を形成した後、ゲ
ート電極となる多結晶シリコン膜などの導電膜１８を減
圧ＣＶＤ法により１００〜５００ｎｍの厚さで堆積し、
続いて、Ｓ　ｉｏ、などの絶縁膜１９を減圧ＣＶＤ法に
より厚さ５０〜５００ｎｍに堆積する〔第５図（Ａ）〕
。次に、ホトリソグラフィと反応性イオンエツチングに
より絶縁膜１９をゲート電極パターンに加工し、パター
ニングされた絶縁膜１９ａ、１９ｂをエツチングのマス
クにしてゲート電極１８ａ、１８ｂを加工した後、ゲー
ト電極をマスクにしてイオン打込みによりヒ素等のｎ形
の不純物を添加し、ＭＯＳトランジスタのソース・ドレ
イン領域となる高濃度不純物拡散層１７ａ、１７ｂ、１
７ｃを形成する〔第５図（Ｂ）〕。

次に、減圧ＣＶＤ法により厚さ１００〜５００ｎｍのＳ
ｉＯ□膜２０全２０し〔第５図（Ｃ））、反応性イオン
エツチングにより、平坦部のＳｉｎ、膜２ｏをエツチン
グし、ゲート電極側壁にサイドウオールスペーサ２０を
形成する〔第５図（Ｄ）〕。さらに、第１層目のゲート
電極１８ａ、１８ｂと、第２層目の導電膜との眉間絶縁
膜２１、および第２層目と第３層目の導電膜の間の層間
絶縁膜２２をＳｉＯ□膜の減圧ＣＶＤ法によりそれぞれ
５０〜３００ｎｍの厚さに堆積した後、第３層目の導電
膜２３とＳｉ基板に形成されている拡散層１７ｂとを接
続する接続孔をあけ、多結晶シリコン膜等を５０〜３０
０ｎｍの厚さに堆積し、第３層目の導電膜２３を形成す
る。なお、第３層目の導電膜２３は高融点金属や、金属
シリサイド、ポリサイドなどでもよい〔第５図（Ｅ））
、次に０．５〜４ｍｏｌのリンを含んだリン酸膜２４を
減圧ＣＶＤ法により１００〜１１０００ｎの厚さに堆積
し、接続孔をあけた後、データ線となるアルミニウム電
極２５を５００〜２０００ｎｍの厚さに形成する。

なお、本実施例では、アルミニウム電極２５と。

ＭＯＳトランジスタの拡散層１７ｂを接続する電極に第
３層目の導電膜を用いたが、第２層目の導電膜も同様に
用いることができる。

実施例　３ 本実施例は、電源電圧Ｖｃｅ線を第２層目の導電膜で形
成するものである。第６図に断面構造図を示す、第６図
において、第２層目の導電膜には多結晶シリコンの高抵
抗部７ｅと低抵抗部７ｂ、７ｆが形成されており、高抵
抗部７ｅで高抵抗素子、低抵抗部７ｂと絶縁膜１３と第
３層目の導電膜１２ｂにより容量素子、低抵抗部７ｆで
電源電圧Ｖｃｅ線が形成されている。この低抵抗部７ｆ
は、メモリ内の各セルに電源電圧Ｖｃｃを供給する配線
となっている。また、第３層目の導電膜１２ｂは接続孔
によりＭＯＳトランジスタのソース拡散層に接続され接
地電位にあり、第２層目に形成されている高抵抗多結晶
シリコン７ｅの全面を覆うことができるため、高抵抗素
子を完全に静電シールドすることができる。

以上説明した実施例では接地線に第３層目の導電膜を用
いているが、次の実施例４で述べるように、第２層目の
導電膜を用いることもできる。

実施例　４ 本実施例は、第２層目のｉｆｌ！膜で接地線を形成し、
第３ｐｊ！目の導電膜で高抵抗素子を形成するスタテイ
ック形ＭＯＳメモリに関する。第７図および第８図は本
実施例によるメモリセルの平面レイアウト図および断面
構造図である。第２層目の導電膜２８ａ、２８ｂは、接
続孔２７ａ、２７ｂにより転送ＭＯＳトランジスタのド
レイン３ａ、３ｂに接続されており、さらに接続孔４ａ
、４ｂによりアルミニウム電極２ａ、２ｂに接続されて
いる。また第２層目の導電膜２８ｃ、２８ｄは接続孔２
７ｅ、２７ｆにより転送ＭＯ８）−ランジスタのソース
拡散層３Ｃ１３ｄおよび駆動ＭＯＳトランジスタのゲー
ト電極１ｂ、１ｃの両方に接続されている。また第２層
目の導電膜２８ｅは接続孔２７ｃ、２７ｄにより駆動Ｍ
ＯＳトランジスタのソース３ｇ、３ｈに接続されており
、メモリ内のすべての駆動ＭＯＳトランジスタのソース
に接地電位Ｖｓｓを与えている。

さらに第２層目の導電膜２８ｆは電源電圧Ｖｃｅの給電
用配線として用いている。また、第３層目の導電膜３０
ａ、３０ｂは接続孔２９ａ、２９ｂにより、蓄積ノード
の第２層目の導電膜２８ｃ、２８ｄに接続されて容量素
子の上層電極を形成しており、絶縁膜１３と下層電極２
８ｅとで容量素子を構成している。

また第３層の導電膜３０ｃ、３０ｄは高抵抗多結晶シリ
コンであり、端部は接続孔２９ｃ、２９ｄにより第２層
目の電源電圧Ｖｃｃの給電用配線２８ｆに直接接続して
いる。

本実施例によれば、第２層目の通電膜をＭＯＳトランジ
スタのソース・ドレイン拡散層に接続する構造であるの
で、第３層目の導電膜を接続するのに比べて１層間絶縁
膜の厚さが薄い分だけ製造工程が容易になり、工程の余
裕度も大きくなる。

なお、本実施例では、第２層目の通電膜２８ｃ、２８ｄ
は用いなくてもよく、別の接続孔により第３層目の通電
膜３０ａ、３０ｂを直接ＭＯＳトランジスタの拡散層３
ｃ、３ｄに接続しても良い。さらに、電源電圧Ｖｃｃの
給電線も第３層目の導電膜で形成してもよい。

以上述べた実施例では、ｎ形シリコン基板内に形成され
たｐ形つェル内のｎチャネルＭＯＳトランジスタを用い
て説明したが、ｐ形シリコン基板に形成されるｎチャネ
ルＭＯＳトランジスタを用いてもよく、同様の効果を生
じさせることができる。

〔発明の効果〕

以上説明したように、本発明によれば、高集積化が可能
で、しかもα線によるソフトエラーの耐性が高いスタテ
ィック形ＭＯＳメモリを実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例構造を示す断面図、第２
図（Ａ）、（Ｂ）はその平面レイアウト図、第３図（Ａ
）〜（Ｆ）はその製造工程を説明する断面図、第４図は
本発明の第２の実施例の断面構造図、第５図（Ａ）〜（
Ｆ）はその製造工程説明用の断面図、第６図は本発明の
第３の実施例の断面構造図、第７図（Ａ）、（Ｂ）は本
発明の第４の実施例の平面レイアウト図、第８図はその
断面構造図、第９図は従来のスタティックＭＯＳメモリ
セルの等価回路図、第１０図はそのメモリセルの断面構
造図、第１１図（Ａ）、（Ｂ）はその平面レイアウト図
である。 符号の説明 １・・・ワード線 １ａ、１ｂ、１ｃ、１８．１８ａ、１８ｂ・・・ゲート
電極２ａ、２ｂ・・・データ線（アルミニウム電極）３
ａ〜３　ｆ、、１７ａ〜１７ｃ・・・ソースまたはドレ
イン拡散層 ４ａ、４ｂ、５ａ〜５ｃ、６ａ、６ｂ、１４ａ〜１４ｃ
、１５ａ、１５ｂ　、　２７ａ　〜２７ｄ、２９ａ　〜
２９ｄ・・・接続孔 ７ａ〜７ｃ、２８ａ〜２８ｆ・・・第２層目の通電膜８
〜１１．１９．１９ａ、１９ｂ、２ｏ、２１．２２．２
４・・・シリコン酸化膜

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成された２つの駆動ＭＯＳトランジ
   スタと、そのドレインに接続された２つの転送ＭＯＳト
   ランジスタおよび２つの負荷抵抗素子とから成るスタテ
   ィックセル群で構成される半導体記憶装置において、駆
   動ＭＯＳトランジスタのソースを接地電位に固定する導
   電膜が半導体基板の主面より上部に形成されており、こ
   の導電膜が半導体基板上に形成される容量素子の一方の
   電極を構成しており、この容量素子がメモリセルの蓄積
   ノードに電荷を供給していることを特徴とする半導体記
   憶装置。 ２、前記導電膜は、半導体基板上に形成された前記負荷
   抵抗素子上に形成されて上記負荷抵抗の静電シールドを
   構成していることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、前記導電膜は、記憶装置に電源電圧を供給する導電
   膜と同一の層に形成されていることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ４、前記導電膜は、前記転送ＭＯＳトランジスタのドレ
   インおよび記憶装置のデータ線が接続される導電膜と同
   一の層に形成されていることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。