JPS6316658A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6316658A JPS6316658A JP61159790A JP15979086A JPS6316658A JP S6316658 A JPS6316658 A JP S6316658A JP 61159790 A JP61159790 A JP 61159790A JP 15979086 A JP15979086 A JP 15979086A JP S6316658 A JPS6316658 A JP S6316658A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に、スタティック形
MOSメモリのセル面積の微小化とα線に起因するソフ
トエラーに対する耐性の高度化とを図った半導体記憶装
置に関する。
MOSメモリのセル面積の微小化とα線に起因するソフ
トエラーに対する耐性の高度化とを図った半導体記憶装
置に関する。
従来のフリップフロップ形スタティックメモリセルは、
例えば特開昭55−72069号に記載されているよう
に、2つの高抵抗素子と4つのnチャネルMOSトラン
ジスタとで構成されている。すなわち、第9図にその等
価回路を示すように、一対の駆動MOSトランジスタT
いT、の各一方のドレインが他方のゲートに接続され、
それぞれのドレインには負荷抵抗R1,R,が接続され
、T、。
例えば特開昭55−72069号に記載されているよう
に、2つの高抵抗素子と4つのnチャネルMOSトラン
ジスタとで構成されている。すなわち、第9図にその等
価回路を示すように、一対の駆動MOSトランジスタT
いT、の各一方のドレインが他方のゲートに接続され、
それぞれのドレインには負荷抵抗R1,R,が接続され
、T、。
T2のソースは所定の電位(例えば接地電位)に固定さ
れ、R1,R,の他端には電源電圧Vccが印加されて
、T1、T2、RいR2から成るフリップフロップ回路
に微小な電流を供給している。さらに、このフリップフ
ロップ回路の蓄積ノードN1、N2には転送MO5)−
ランジスタT3.T4が接−続されている6以上の4つ
のトランジスタT1、T、、T3、T4と2つの負荷抵
抗R1、R2により1ビツトのセルが構成されている。
れ、R1,R,の他端には電源電圧Vccが印加されて
、T1、T2、RいR2から成るフリップフロップ回路
に微小な電流を供給している。さらに、このフリップフ
ロップ回路の蓄積ノードN1、N2には転送MO5)−
ランジスタT3.T4が接−続されている6以上の4つ
のトランジスタT1、T、、T3、T4と2つの負荷抵
抗R1、R2により1ビツトのセルが構成されている。
なお、1はワード線、2a、2bはデータ線である。負
荷抵抗R1、R2には一般に高抵抗ポリシリコンが用い
られている。
荷抵抗R1、R2には一般に高抵抗ポリシリコンが用い
られている。
次に第10図および第11図(A)、(B)を用いて従
来技術をより詳細に説明する。第10図−は第9図従来
例に対応する断面構造を示すものである。第10図にお
いて、MOSトランジスタのゲート電極la、lcは第
1層目の導電層であり、高抵抗素子は第2層目の導電層
である多結晶シリコンの一部に形成された高抵抗部7e
により構成されている。高抵抗部7eの両端は低抵抗多
結晶シリコン7b、7cになっており、低抵抗多結晶シ
リコン7Gは電源電圧Vccの給電線であり、低抵抗多
結晶シリコン7cは転送MOSトランジスタのソース拡
散層3dに接続されている。
来技術をより詳細に説明する。第10図−は第9図従来
例に対応する断面構造を示すものである。第10図にお
いて、MOSトランジスタのゲート電極la、lcは第
1層目の導電層であり、高抵抗素子は第2層目の導電層
である多結晶シリコンの一部に形成された高抵抗部7e
により構成されている。高抵抗部7eの両端は低抵抗多
結晶シリコン7b、7cになっており、低抵抗多結晶シ
リコン7Gは電源電圧Vccの給電線であり、低抵抗多
結晶シリコン7cは転送MOSトランジスタのソース拡
散層3dに接続されている。
第11図(A)、(B)は、1ビツト分の平面レイアウ
ト図を示すもので、(A)は転送MOSトランジスタお
よび駆動MOSトランジスタの平面レイアウト図、(B
)は高抵抗ポリシリコンの平面レイアウト図である。第
11図(A)において、ワード線1aは転送MOSトラ
ンジスタT1、T4の共通ゲートとなっている。このM
OSトランジスタT、、T4のドレイン拡散層3a、3
bには接続孔4a、4bを通してアルミニウム電極など
のデータ線2a、2bが接続されている。さらに、MO
SトランジスタT3、T、のソース3c、3dには駆動
MOSトランジスタTいT2のゲート電極1b、1cが
接続孔5a、5bを通して直接接続されている。また駆
動MOSトランジスタTいT2のソースは高濃度n膨拡
散層(n+層)3fを通して互いに接続されている。n
”層3fはメモリ内のすべての駆動MOSトランジスタ
のソースに接地電位Vssを供給している。また第11
図(B)に示すように、低抵抗ポリシリコン7cは゛メ
モリ内のすべての高抵抗素子に電源電圧Vccを供給し
ている。
ト図を示すもので、(A)は転送MOSトランジスタお
よび駆動MOSトランジスタの平面レイアウト図、(B
)は高抵抗ポリシリコンの平面レイアウト図である。第
11図(A)において、ワード線1aは転送MOSトラ
ンジスタT1、T4の共通ゲートとなっている。このM
OSトランジスタT、、T4のドレイン拡散層3a、3
bには接続孔4a、4bを通してアルミニウム電極など
のデータ線2a、2bが接続されている。さらに、MO
SトランジスタT3、T、のソース3c、3dには駆動
MOSトランジスタTいT2のゲート電極1b、1cが
接続孔5a、5bを通して直接接続されている。また駆
動MOSトランジスタTいT2のソースは高濃度n膨拡
散層(n+層)3fを通して互いに接続されている。n
”層3fはメモリ内のすべての駆動MOSトランジスタ
のソースに接地電位Vssを供給している。また第11
図(B)に示すように、低抵抗ポリシリコン7cは゛メ
モリ内のすべての高抵抗素子に電源電圧Vccを供給し
ている。
〔発明が解決しようとする問題点〕・
次に上記の従来構造のスタティックメモリセルの問題点
を述べる。
を述べる。
(1)駆動MOSトランジスタのソースに接地電位を与
えるための配線として用いているn+層3fが、メモリ
の縦方゛向の寸法を増加・させる要因となっていた。ま
た、n+層3fにはメモリの動作時には例えば第9図に
おけるデータ1i2aから転送MOSトランジスタT、
を通して駆動MOSトランジスタT1に電流が流れ、シ
ート抵抗が20〜100Ω/口と高いn1層ではメモリ
セル間で電圧降下が生じることが問題、であった、これ
を解決するために従来は数セルごとに1本の割合でアル
ミニウム配線により接地電位をn”Ji5に供給する必
要があり、このアルミニウム配線がメモリチップ全体の
面積を増加させるという問題があった。
えるための配線として用いているn+層3fが、メモリ
の縦方゛向の寸法を増加・させる要因となっていた。ま
た、n+層3fにはメモリの動作時には例えば第9図に
おけるデータ1i2aから転送MOSトランジスタT、
を通して駆動MOSトランジスタT1に電流が流れ、シ
ート抵抗が20〜100Ω/口と高いn1層ではメモリ
セル間で電圧降下が生じることが問題、であった、これ
を解決するために従来は数セルごとに1本の割合でアル
ミニウム配線により接地電位をn”Ji5に供給する必
要があり、このアルミニウム配線がメモリチップ全体の
面積を増加させるという問題があった。
(2)メモリチップの封止に用いるセラミック材料やレ
ジン材料および配線材料の中に微量に含まれているウラ
ニウム(U)やトリウム(Th)が崩壊するときに発生
するα線がメモリセルに入射すると、α線の飛程に沿っ
゛て電子−正孔対が発生し、蓄積ノードN8、N2に蓄
えられた電荷に混入して蓄積ノードN、、N、の電位を
変動させ、この結・果、メモリの情報が破壊される。こ
れが、ソフトエ・ラーと呼ばれる現象である。従来のス
タティックメモリでは、駆動MOSトランジスタT1、
T2のドレイン領域n+拡散層とp形シリコン基板との
間に形成されるP−N接合容量やゲート酸化膜による絶
縁膜容量により、α線による電荷消失を補うだけの電荷
が蓄積できた。ところが、メモリセルの面積が縮小され
ると、α線による電荷の消失を補うには蓄積電荷が不十
分になる。したがって、従来形のスタティックメモリ構
造は微細化するとソフトエラー率が増加し、メモリの信
頼性が著しく低下するという問題があった。
ジン材料および配線材料の中に微量に含まれているウラ
ニウム(U)やトリウム(Th)が崩壊するときに発生
するα線がメモリセルに入射すると、α線の飛程に沿っ
゛て電子−正孔対が発生し、蓄積ノードN8、N2に蓄
えられた電荷に混入して蓄積ノードN、、N、の電位を
変動させ、この結・果、メモリの情報が破壊される。こ
れが、ソフトエ・ラーと呼ばれる現象である。従来のス
タティックメモリでは、駆動MOSトランジスタT1、
T2のドレイン領域n+拡散層とp形シリコン基板との
間に形成されるP−N接合容量やゲート酸化膜による絶
縁膜容量により、α線による電荷消失を補うだけの電荷
が蓄積できた。ところが、メモリセルの面積が縮小され
ると、α線による電荷の消失を補うには蓄積電荷が不十
分になる。したがって、従来形のスタティックメモリ構
造は微細化するとソフトエラー率が増加し、メモリの信
頼性が著しく低下するという問題があった。
(3)負荷抵抗に用いる高抵抗ポリシリコンは粒界に形
成されている電位障壁によりその導電特性が決まる。し
たがって、プラズマ窒化膜など多量の電荷が捕獲されて
いる膜をメモリセルの保護膜に用いる場合やアルミニウ
ム配線などの電極材料を形成する場合に高抵抗ポリシリ
コンの粒界の電位障壁の高さが変化し、このため負荷抵
抗の抵抗値が変動するという問題があった。
成されている電位障壁によりその導電特性が決まる。し
たがって、プラズマ窒化膜など多量の電荷が捕獲されて
いる膜をメモリセルの保護膜に用いる場合やアルミニウ
ム配線などの電極材料を形成する場合に高抵抗ポリシリ
コンの粒界の電位障壁の高さが変化し、このため負荷抵
抗の抵抗値が変動するという問題があった。
(4)データ線と転送MOSトランジスタとを接続する
接続孔は、駆動MOSトランジスタのゲート電極との間
にマスク合わせずれのための余裕を確保することがレイ
アウト上必要であり、これがメモリセルの縦方向の寸法
の増加の要因となっていることが、メモリセル面積低減
の上で問題となっていた。
接続孔は、駆動MOSトランジスタのゲート電極との間
にマスク合わせずれのための余裕を確保することがレイ
アウト上必要であり、これがメモリセルの縦方向の寸法
の増加の要因となっていることが、メモリセル面積低減
の上で問題となっていた。
本発明の目的は、従来技術での上記した問題を解決し、
所要面積が小さく、α線によるソフトエラーの耐性の高
いスタティック形MO3ランダムアクセス記憶装置を提
供することにある。
所要面積が小さく、α線によるソフトエラーの耐性の高
いスタティック形MO3ランダムアクセス記憶装置を提
供することにある。
上記目的は、駆動MOSトランジスタのソースを接地電
位に固定する導電膜を半導体基板の主面より上部に形成
し、この導電膜が容量素子の一方の電極を構成していて
、この容量素子の電荷をメモリセルの蓄積ノードに供給
する構成とすることにより、達成される。
位に固定する導電膜を半導体基板の主面より上部に形成
し、この導電膜が容量素子の一方の電極を構成していて
、この容量素子の電荷をメモリセルの蓄積ノードに供給
する構成とすることにより、達成される。
さらに、上記導電膜を負荷抵抗素子上に形成して負荷抵
抗の静電シールドを兼ねさせる構成、また、上記導電膜
を、記憶装置に電源電圧を供給している導電膜や、転送
MOSトランジスタのドレインおよび記憶装置のデータ
線が接続される導電膜と同一の層に形成する構成とすれ
ば、製造プロセスの大幅な増加がなく、高集積化が可能
で耐α線特性をさらに高いものとすることができる。
抗の静電シールドを兼ねさせる構成、また、上記導電膜
を、記憶装置に電源電圧を供給している導電膜や、転送
MOSトランジスタのドレインおよび記憶装置のデータ
線が接続される導電膜と同一の層に形成する構成とすれ
ば、製造プロセスの大幅な増加がなく、高集積化が可能
で耐α線特性をさらに高いものとすることができる。
以下、本発明の詳細な説明する。
実施例 1
第1図は本発明によるスタティック形MOSメモリセル
の断面構造を示す。第1図において、多結晶シリコン膜
、または金属シリサイド膜、または金属ポリサイド膜な
どの導電膜を用いた第1層目の導電膜によりMOSトラ
ンジスタのゲート電極1a、lcが形成されている。各
MOSトランジスタはシリコン酸化膜8によって電気的
に分離されている。駆動MOSトランジスタのゲート電
極1cはゲート酸化膜9が一部エッチングされた孔を通
して転送MOSトランジスタのソース拡散層3dに直接
接続されている。高抵抗素子は、第2層目の導電膜であ
る多結晶シリコンに形成された高抵抗部7eにより構成
されている。高抵抗部7eへの給電は、第3層目の導電
膜12aを高抵抗部7eに直接接続して行い、電源電圧
Vccから供給される微小電流は低抵抗部7bを通して
転送MOSトランジスタのソース拡散層3dに流れる。
の断面構造を示す。第1図において、多結晶シリコン膜
、または金属シリサイド膜、または金属ポリサイド膜な
どの導電膜を用いた第1層目の導電膜によりMOSトラ
ンジスタのゲート電極1a、lcが形成されている。各
MOSトランジスタはシリコン酸化膜8によって電気的
に分離されている。駆動MOSトランジスタのゲート電
極1cはゲート酸化膜9が一部エッチングされた孔を通
して転送MOSトランジスタのソース拡散層3dに直接
接続されている。高抵抗素子は、第2層目の導電膜であ
る多結晶シリコンに形成された高抵抗部7eにより構成
されている。高抵抗部7eへの給電は、第3層目の導電
膜12aを高抵抗部7eに直接接続して行い、電源電圧
Vccから供給される微小電流は低抵抗部7bを通して
転送MOSトランジスタのソース拡散層3dに流れる。
なお、第3層目の導電膜は多結晶シリコンや金属ポリサ
イドなどを用いることができる。また、第3層目の導電
膜12bは接地電位Vssに固定されており、第2層目
に形成されている高抵抗部7eを静電じゃへいしている
。また導電膜12bは第2層目の導電膜7bと1層間絶
縁膜13により容量素子を形成していて、蓄積ノードの
拡散層3dに電荷を供給することができる。さらに第3
層目の導電膜12cは転送MOSトランジスタのドレイ
ン拡散層3bとデータ線のアルミニウム電極2bとを電
気的に接続している。
イドなどを用いることができる。また、第3層目の導電
膜12bは接地電位Vssに固定されており、第2層目
に形成されている高抵抗部7eを静電じゃへいしている
。また導電膜12bは第2層目の導電膜7bと1層間絶
縁膜13により容量素子を形成していて、蓄積ノードの
拡散層3dに電荷を供給することができる。さらに第3
層目の導電膜12cは転送MOSトランジスタのドレイ
ン拡散層3bとデータ線のアルミニウム電極2bとを電
気的に接続している。
次に本実施例を平面レイアウト図を用いてさらに説明す
る。第2図(A)、CB)は本実施例のレイアウト図で
あり、第2図(A)は第1層目の導電膜すなわちゲート
電極の平面レイアウト図、第7図(B)は第2層目、第
3層目の導電膜とアルミニウム電極の平面レイアウト図
である。本実施例では、゛第2図(A)、(B)に示さ
れているように、駆動MOSトランジスタTいT2のソ
ース3g、3hは、第3層目の導電膜12bを用いて、
第15目と第2層目の導電膜の層間絶縁膜10および第
2層目と第3層目の導電膜の層間絶縁膜13に形成され
た接続孔14c、14dを通して互いに接続されている
。また第3層目の導電膜は接地電位Vssに固定されて
おり、記憶装置内のすべての駆動MOSトランジスタの
ソースに接続されている。
る。第2図(A)、CB)は本実施例のレイアウト図で
あり、第2図(A)は第1層目の導電膜すなわちゲート
電極の平面レイアウト図、第7図(B)は第2層目、第
3層目の導電膜とアルミニウム電極の平面レイアウト図
である。本実施例では、゛第2図(A)、(B)に示さ
れているように、駆動MOSトランジスタTいT2のソ
ース3g、3hは、第3層目の導電膜12bを用いて、
第15目と第2層目の導電膜の層間絶縁膜10および第
2層目と第3層目の導電膜の層間絶縁膜13に形成され
た接続孔14c、14dを通して互いに接続されている
。また第3層目の導電膜は接地電位Vssに固定されて
おり、記憶装置内のすべての駆動MOSトランジスタの
ソースに接続されている。
第3層目の導電膜12c、12dは接続孔14a、14
bを通して、転送MOSトランジスタT3、T4のドレ
イン3a、3bに接続されており、さらに導電膜12c
、L2dには接続孔4a、4bを通してデータ線のアル
ミニウム電極2a、2bが接続されている。
bを通して、転送MOSトランジスタT3、T4のドレ
イン3a、3bに接続されており、さらに導電膜12c
、L2dには接続孔4a、4bを通してデータ線のアル
ミニウム電極2a、2bが接続されている。
次に本実施例メモリセルの製造方法を第3図、(A)〜
(F)に示す断面図により、工程順に説明する。・ 。
(F)に示す断面図により、工程順に説明する。・ 。
、まず、比抵抗10Ω・Cl11(100)面のn形シ
リコン基板26内に不純物濃度10”=10”am−’
のp形のウェル16をボロンのイオン打込みと熱拡散法
により形成した後、MOSトランジスタの絶縁分離領域
を形成するためにLOCO5法などにより厚さ100〜
11000nのシリコン酸化[I8を形成し。
リコン基板26内に不純物濃度10”=10”am−’
のp形のウェル16をボロンのイオン打込みと熱拡散法
により形成した後、MOSトランジスタの絶縁分離領域
を形成するためにLOCO5法などにより厚さ100〜
11000nのシリコン酸化[I8を形成し。
MOSトランジスタの能動領域となる部分に厚さ10〜
1100nのゲート酸化膜9を形成する〔第3図(A)
)、次にゲート酸化膜9の一部に接続孔5bを形成し、
多結晶シリコンなどの導電膜をホトリソグラフィとドラ
イエツチングにより加工し、多結晶シリコン膜などのゲ
ート電極1a、1cを形成し、ゲート電極をマスクにし
てヒ素のイオン打込みによるn形の不純物拡散層を形成
する〔第3図(B)〕。次にSio、などの絶縁膜を厚
さ100〜11000nに堆積し、接続孔6bを形成す
る〔第3図(C)〕。さらに続けて、第2層目の導電膜
となる多結晶シリコン膜を減圧CVD法により50〜5
00nmの厚さに堆積したホトリソグラフィとドライエ
ツチングによりパターニングした後、多結晶シリコンの
表面に5〜50nmの熱酸化膜を形成し、低抵抗部7b
となる部分にドーズ量1014〜10”an−”でヒ素
などのn形不純物のイオン打込みを行う〔第3図(D)
〕。次に第2層目の導電膜上に厚さ10〜50nmのシ
リコン酸化膜もしくはシリコン酸化膜厚相等のシリコン
窒化膜と酸化膜の2層絶縁[113を形成し、一部に接
続孔14b、15bを形成し、多結晶シリコン膜を減圧
CVD法により50〜500nmの厚さに堆積し、厚さ
5〜50nmの熱酸化膜を形成し、ドーズ量1014〜
10”(!l−”でヒ素などのn形不純物のイオン打込
みを行って第3層目の導電膜12a、12b、12cを
形成する〔第3図(E))、最後にCVD法によりシリ
コン酸化膜と0.5〜4+ao1%のリンを含んだシリ
コン酸化膜(PCG膜)の2層層間絶縁膜11を100
〜1000ntiの厚さに堆積し、接続孔4bを開孔し
た後、アルミニウム電極2bを500〜2000nmの
厚さに形成する〔第3図(F))。
1100nのゲート酸化膜9を形成する〔第3図(A)
)、次にゲート酸化膜9の一部に接続孔5bを形成し、
多結晶シリコンなどの導電膜をホトリソグラフィとドラ
イエツチングにより加工し、多結晶シリコン膜などのゲ
ート電極1a、1cを形成し、ゲート電極をマスクにし
てヒ素のイオン打込みによるn形の不純物拡散層を形成
する〔第3図(B)〕。次にSio、などの絶縁膜を厚
さ100〜11000nに堆積し、接続孔6bを形成す
る〔第3図(C)〕。さらに続けて、第2層目の導電膜
となる多結晶シリコン膜を減圧CVD法により50〜5
00nmの厚さに堆積したホトリソグラフィとドライエ
ツチングによりパターニングした後、多結晶シリコンの
表面に5〜50nmの熱酸化膜を形成し、低抵抗部7b
となる部分にドーズ量1014〜10”an−”でヒ素
などのn形不純物のイオン打込みを行う〔第3図(D)
〕。次に第2層目の導電膜上に厚さ10〜50nmのシ
リコン酸化膜もしくはシリコン酸化膜厚相等のシリコン
窒化膜と酸化膜の2層絶縁[113を形成し、一部に接
続孔14b、15bを形成し、多結晶シリコン膜を減圧
CVD法により50〜500nmの厚さに堆積し、厚さ
5〜50nmの熱酸化膜を形成し、ドーズ量1014〜
10”(!l−”でヒ素などのn形不純物のイオン打込
みを行って第3層目の導電膜12a、12b、12cを
形成する〔第3図(E))、最後にCVD法によりシリ
コン酸化膜と0.5〜4+ao1%のリンを含んだシリ
コン酸化膜(PCG膜)の2層層間絶縁膜11を100
〜1000ntiの厚さに堆積し、接続孔4bを開孔し
た後、アルミニウム電極2bを500〜2000nmの
厚さに形成する〔第3図(F))。
本実施例によれば、一対の駆動MOSトランジスタのソ
ースを接続する第3層目の導電膜を新たに設けることに
より、従来必要であったn+拡散領域が不要になるため
、メモリセル寸法の縦方向の長さを約15%縮小するこ
とができる。さらに、接地電位にある上記第3層目の導
電膜と、蓄積ノードに接続されている第2層目の導電膜
とで形成される容量素子の静電容量を5〜20fFにす
ることができるため、メモリセルにα線が照射された時
に失われる電荷を補うことができ、α線によるソフトエ
ラーに対する耐性を大きくすることができる。さらに、
第2層目の導電膜に形成されている高抵抗素子は、接地
されている第3層目の導電膜により静電じゃへいされて
いるために、雑音や。
ースを接続する第3層目の導電膜を新たに設けることに
より、従来必要であったn+拡散領域が不要になるため
、メモリセル寸法の縦方向の長さを約15%縮小するこ
とができる。さらに、接地電位にある上記第3層目の導
電膜と、蓄積ノードに接続されている第2層目の導電膜
とで形成される容量素子の静電容量を5〜20fFにす
ることができるため、メモリセルにα線が照射された時
に失われる電荷を補うことができ、α線によるソフトエ
ラーに対する耐性を大きくすることができる。さらに、
第2層目の導電膜に形成されている高抵抗素子は、接地
されている第3層目の導電膜により静電じゃへいされて
いるために、雑音や。
アルミニウム電極配線や、電極配線に使用する層間絶縁
膜や、チップの保護膜などの上層部からの電界効果によ
る抵抗値の変動が少なく、電気的に安定した抵抗値を有
する高抵抗素子とすることができる。
膜や、チップの保護膜などの上層部からの電界効果によ
る抵抗値の変動が少なく、電気的に安定した抵抗値を有
する高抵抗素子とすることができる。
実施例 2
本実施例は、転送MOSトランジスタのドレイン拡散層
と第3層目の導電膜との接続構造に特徴がある。第4図
は、本実施例による転送MOSトランジスタ部の断面構
造を示すもので、隣接するセルの転送MOSトランジス
タも含まれている。
と第3層目の導電膜との接続構造に特徴がある。第4図
は、本実施例による転送MOSトランジスタ部の断面構
造を示すもので、隣接するセルの転送MOSトランジス
タも含まれている。
第4図において、ゲート電極18a、18bは上層のS
i02などの絶縁膜19a、19bと、側壁の510
2などの絶縁膜20により絶縁されている。また、第1
層目の導電膜のゲート電極18a、18bと第2層目の
導電膜との間の5L02などの層間絶縁膜21と。
i02などの絶縁膜19a、19bと、側壁の510
2などの絶縁膜20により絶縁されている。また、第1
層目の導電膜のゲート電極18a、18bと第2層目の
導電膜との間の5L02などの層間絶縁膜21と。
第2層目の導電膜と多結晶シリコンなどの第3層目の導
電膜23との間のSiO□などの層間絶縁膜22の膜厚
の和は、上記絶縁膜19a、19b、20より十分に薄
く、ゲート電極上の絶縁膜に拡散層17bと多結晶シリ
コン膜23との接続孔を形成しても、ゲート電極18a
と第3層目の導電膜23とが接触することはない。さら
に、データ線のアルミニウム電極25と多結晶シリコン
膜23とを接続するための接続孔は多結晶シリコン膜2
3上であればどこでも良く、ゲート電極18a上にも形
成することができる。
電膜23との間のSiO□などの層間絶縁膜22の膜厚
の和は、上記絶縁膜19a、19b、20より十分に薄
く、ゲート電極上の絶縁膜に拡散層17bと多結晶シリ
コン膜23との接続孔を形成しても、ゲート電極18a
と第3層目の導電膜23とが接触することはない。さら
に、データ線のアルミニウム電極25と多結晶シリコン
膜23とを接続するための接続孔は多結晶シリコン膜2
3上であればどこでも良く、ゲート電極18a上にも形
成することができる。
したがって、従来のように、接続孔とゲート電極のマス
ク合せの余裕を考慮する必要がなく、隣接するセルのワ
ード線(ゲート電極18aに対して隣りのゲート電極1
8b)の間隔は最小レイアウトルールにすることができ
、メモリセル寸法の縦方向の長さを約10%短かくでき
る。
ク合せの余裕を考慮する必要がなく、隣接するセルのワ
ード線(ゲート電極18aに対して隣りのゲート電極1
8b)の間隔は最小レイアウトルールにすることができ
、メモリセル寸法の縦方向の長さを約10%短かくでき
る。
第5図(A)〜、(E)により本実施例の製造工程を順
に説明する。製造工程を示す断面図は、2つの隣接する
転送MOSトランジスタを示している。まず、実施例1
と同様に、n形シリコン基板の能動領域となる部分に厚
さ10〜1100nのゲート酸化膜9を形成した後、ゲ
ート電極となる多結晶シリコン膜などの導電膜18を減
圧CVD法により100〜500nmの厚さで堆積し、
続いて、S io、などの絶縁膜19を減圧CVD法に
より厚さ50〜500nmに堆積する〔第5図(A)〕
。次に、ホトリソグラフィと反応性イオンエツチングに
より絶縁膜19をゲート電極パターンに加工し、パター
ニングされた絶縁膜19a、19bをエツチングのマス
クにしてゲート電極18a、18bを加工した後、ゲー
ト電極をマスクにしてイオン打込みによりヒ素等のn形
の不純物を添加し、MOSトランジスタのソース・ドレ
イン領域となる高濃度不純物拡散層17a、17b、1
7cを形成する〔第5図(B)〕。
に説明する。製造工程を示す断面図は、2つの隣接する
転送MOSトランジスタを示している。まず、実施例1
と同様に、n形シリコン基板の能動領域となる部分に厚
さ10〜1100nのゲート酸化膜9を形成した後、ゲ
ート電極となる多結晶シリコン膜などの導電膜18を減
圧CVD法により100〜500nmの厚さで堆積し、
続いて、S io、などの絶縁膜19を減圧CVD法に
より厚さ50〜500nmに堆積する〔第5図(A)〕
。次に、ホトリソグラフィと反応性イオンエツチングに
より絶縁膜19をゲート電極パターンに加工し、パター
ニングされた絶縁膜19a、19bをエツチングのマス
クにしてゲート電極18a、18bを加工した後、ゲー
ト電極をマスクにしてイオン打込みによりヒ素等のn形
の不純物を添加し、MOSトランジスタのソース・ドレ
イン領域となる高濃度不純物拡散層17a、17b、1
7cを形成する〔第5図(B)〕。
次に、減圧CVD法により厚さ100〜500nmのS
iO□膜20全20し〔第5図(C))、反応性イオン
エツチングにより、平坦部のSin、膜2oをエツチン
グし、ゲート電極側壁にサイドウオールスペーサ20を
形成する〔第5図(D)〕。さらに、第1層目のゲート
電極18a、18bと、第2層目の導電膜との眉間絶縁
膜21、および第2層目と第3層目の導電膜の間の層間
絶縁膜22をSiO□膜の減圧CVD法によりそれぞれ
50〜300nmの厚さに堆積した後、第3層目の導電
膜23とSi基板に形成されている拡散層17bとを接
続する接続孔をあけ、多結晶シリコン膜等を50〜30
0nmの厚さに堆積し、第3層目の導電膜23を形成す
る。なお、第3層目の導電膜23は高融点金属や、金属
シリサイド、ポリサイドなどでもよい〔第5図(E))
、次に0.5〜4molのリンを含んだリン酸膜24を
減圧CVD法により100〜11000nの厚さに堆積
し、接続孔をあけた後、データ線となるアルミニウム電
極25を500〜2000nmの厚さに形成する。
iO□膜20全20し〔第5図(C))、反応性イオン
エツチングにより、平坦部のSin、膜2oをエツチン
グし、ゲート電極側壁にサイドウオールスペーサ20を
形成する〔第5図(D)〕。さらに、第1層目のゲート
電極18a、18bと、第2層目の導電膜との眉間絶縁
膜21、および第2層目と第3層目の導電膜の間の層間
絶縁膜22をSiO□膜の減圧CVD法によりそれぞれ
50〜300nmの厚さに堆積した後、第3層目の導電
膜23とSi基板に形成されている拡散層17bとを接
続する接続孔をあけ、多結晶シリコン膜等を50〜30
0nmの厚さに堆積し、第3層目の導電膜23を形成す
る。なお、第3層目の導電膜23は高融点金属や、金属
シリサイド、ポリサイドなどでもよい〔第5図(E))
、次に0.5〜4molのリンを含んだリン酸膜24を
減圧CVD法により100〜11000nの厚さに堆積
し、接続孔をあけた後、データ線となるアルミニウム電
極25を500〜2000nmの厚さに形成する。
なお、本実施例では、アルミニウム電極25と。
MOSトランジスタの拡散層17bを接続する電極に第
3層目の導電膜を用いたが、第2層目の導電膜も同様に
用いることができる。
3層目の導電膜を用いたが、第2層目の導電膜も同様に
用いることができる。
実施例 3
本実施例は、電源電圧Vce線を第2層目の導電膜で形
成するものである。第6図に断面構造図を示す、第6図
において、第2層目の導電膜には多結晶シリコンの高抵
抗部7eと低抵抗部7b、7fが形成されており、高抵
抗部7eで高抵抗素子、低抵抗部7bと絶縁膜13と第
3層目の導電膜12bにより容量素子、低抵抗部7fで
電源電圧Vce線が形成されている。この低抵抗部7f
は、メモリ内の各セルに電源電圧Vccを供給する配線
となっている。また、第3層目の導電膜12bは接続孔
によりMOSトランジスタのソース拡散層に接続され接
地電位にあり、第2層目に形成されている高抵抗多結晶
シリコン7eの全面を覆うことができるため、高抵抗素
子を完全に静電シールドすることができる。
成するものである。第6図に断面構造図を示す、第6図
において、第2層目の導電膜には多結晶シリコンの高抵
抗部7eと低抵抗部7b、7fが形成されており、高抵
抗部7eで高抵抗素子、低抵抗部7bと絶縁膜13と第
3層目の導電膜12bにより容量素子、低抵抗部7fで
電源電圧Vce線が形成されている。この低抵抗部7f
は、メモリ内の各セルに電源電圧Vccを供給する配線
となっている。また、第3層目の導電膜12bは接続孔
によりMOSトランジスタのソース拡散層に接続され接
地電位にあり、第2層目に形成されている高抵抗多結晶
シリコン7eの全面を覆うことができるため、高抵抗素
子を完全に静電シールドすることができる。
以上説明した実施例では接地線に第3層目の導電膜を用
いているが、次の実施例4で述べるように、第2層目の
導電膜を用いることもできる。
いているが、次の実施例4で述べるように、第2層目の
導電膜を用いることもできる。
実施例 4
本実施例は、第2層目のifl!膜で接地線を形成し、
第3pj!目の導電膜で高抵抗素子を形成するスタテイ
ック形MOSメモリに関する。第7図および第8図は本
実施例によるメモリセルの平面レイアウト図および断面
構造図である。第2層目の導電膜28a、28bは、接
続孔27a、27bにより転送MOSトランジスタのド
レイン3a、3bに接続されており、さらに接続孔4a
、4bによりアルミニウム電極2a、2bに接続されて
いる。また第2層目の導電膜28c、28dは接続孔2
7e、27fにより転送MO8)−ランジスタのソース
拡散層3C13dおよび駆動MOSトランジスタのゲー
ト電極1b、1cの両方に接続されている。また第2層
目の導電膜28eは接続孔27c、27dにより駆動M
OSトランジスタのソース3g、3hに接続されており
、メモリ内のすべての駆動MOSトランジスタのソース
に接地電位Vssを与えている。
第3pj!目の導電膜で高抵抗素子を形成するスタテイ
ック形MOSメモリに関する。第7図および第8図は本
実施例によるメモリセルの平面レイアウト図および断面
構造図である。第2層目の導電膜28a、28bは、接
続孔27a、27bにより転送MOSトランジスタのド
レイン3a、3bに接続されており、さらに接続孔4a
、4bによりアルミニウム電極2a、2bに接続されて
いる。また第2層目の導電膜28c、28dは接続孔2
7e、27fにより転送MO8)−ランジスタのソース
拡散層3C13dおよび駆動MOSトランジスタのゲー
ト電極1b、1cの両方に接続されている。また第2層
目の導電膜28eは接続孔27c、27dにより駆動M
OSトランジスタのソース3g、3hに接続されており
、メモリ内のすべての駆動MOSトランジスタのソース
に接地電位Vssを与えている。
さらに第2層目の導電膜28fは電源電圧Vceの給電
用配線として用いている。また、第3層目の導電膜30
a、30bは接続孔29a、29bにより、蓄積ノード
の第2層目の導電膜28c、28dに接続されて容量素
子の上層電極を形成しており、絶縁膜13と下層電極2
8eとで容量素子を構成している。
用配線として用いている。また、第3層目の導電膜30
a、30bは接続孔29a、29bにより、蓄積ノード
の第2層目の導電膜28c、28dに接続されて容量素
子の上層電極を形成しており、絶縁膜13と下層電極2
8eとで容量素子を構成している。
また第3層の導電膜30c、30dは高抵抗多結晶シリ
コンであり、端部は接続孔29c、29dにより第2層
目の電源電圧Vccの給電用配線28fに直接接続して
いる。
コンであり、端部は接続孔29c、29dにより第2層
目の電源電圧Vccの給電用配線28fに直接接続して
いる。
本実施例によれば、第2層目の通電膜をMOSトランジ
スタのソース・ドレイン拡散層に接続する構造であるの
で、第3層目の導電膜を接続するのに比べて1層間絶縁
膜の厚さが薄い分だけ製造工程が容易になり、工程の余
裕度も大きくなる。
スタのソース・ドレイン拡散層に接続する構造であるの
で、第3層目の導電膜を接続するのに比べて1層間絶縁
膜の厚さが薄い分だけ製造工程が容易になり、工程の余
裕度も大きくなる。
なお、本実施例では、第2層目の通電膜28c、28d
は用いなくてもよく、別の接続孔により第3層目の通電
膜30a、30bを直接MOSトランジスタの拡散層3
c、3dに接続しても良い。さらに、電源電圧Vccの
給電線も第3層目の導電膜で形成してもよい。
は用いなくてもよく、別の接続孔により第3層目の通電
膜30a、30bを直接MOSトランジスタの拡散層3
c、3dに接続しても良い。さらに、電源電圧Vccの
給電線も第3層目の導電膜で形成してもよい。
以上述べた実施例では、n形シリコン基板内に形成され
たp形つェル内のnチャネルMOSトランジスタを用い
て説明したが、p形シリコン基板に形成されるnチャネ
ルMOSトランジスタを用いてもよく、同様の効果を生
じさせることができる。
たp形つェル内のnチャネルMOSトランジスタを用い
て説明したが、p形シリコン基板に形成されるnチャネ
ルMOSトランジスタを用いてもよく、同様の効果を生
じさせることができる。
以上説明したように、本発明によれば、高集積化が可能
で、しかもα線によるソフトエラーの耐性が高いスタテ
ィック形MOSメモリを実現することができる。
で、しかもα線によるソフトエラーの耐性が高いスタテ
ィック形MOSメモリを実現することができる。
第1図は本発明の第1の実施例構造を示す断面図、第2
図(A)、(B)はその平面レイアウト図、第3図(A
)〜(F)はその製造工程を説明する断面図、第4図は
本発明の第2の実施例の断面構造図、第5図(A)〜(
F)はその製造工程説明用の断面図、第6図は本発明の
第3の実施例の断面構造図、第7図(A)、(B)は本
発明の第4の実施例の平面レイアウト図、第8図はその
断面構造図、第9図は従来のスタティックMOSメモリ
セルの等価回路図、第10図はそのメモリセルの断面構
造図、第11図(A)、(B)はその平面レイアウト図
である。 符号の説明 1・・・ワード線 1a、1b、1c、18.18a、18b・・・ゲート
電極2a、2b・・・データ線(アルミニウム電極)3
a〜3 f、、17a〜17c・・・ソースまたはドレ
イン拡散層 4a、4b、5a〜5c、6a、6b、14a〜14c
、15a、15b 、 27a 〜27d、29a 〜
29d・・・接続孔 7a〜7c、28a〜28f・・・第2層目の通電膜8
〜11.19.19a、19b、2o、21.22.2
4・・・シリコン酸化膜
図(A)、(B)はその平面レイアウト図、第3図(A
)〜(F)はその製造工程を説明する断面図、第4図は
本発明の第2の実施例の断面構造図、第5図(A)〜(
F)はその製造工程説明用の断面図、第6図は本発明の
第3の実施例の断面構造図、第7図(A)、(B)は本
発明の第4の実施例の平面レイアウト図、第8図はその
断面構造図、第9図は従来のスタティックMOSメモリ
セルの等価回路図、第10図はそのメモリセルの断面構
造図、第11図(A)、(B)はその平面レイアウト図
である。 符号の説明 1・・・ワード線 1a、1b、1c、18.18a、18b・・・ゲート
電極2a、2b・・・データ線(アルミニウム電極)3
a〜3 f、、17a〜17c・・・ソースまたはドレ
イン拡散層 4a、4b、5a〜5c、6a、6b、14a〜14c
、15a、15b 、 27a 〜27d、29a 〜
29d・・・接続孔 7a〜7c、28a〜28f・・・第2層目の通電膜8
〜11.19.19a、19b、2o、21.22.2
4・・・シリコン酸化膜
Claims (1)
- 【特許請求の範囲】 1、半導体基板に形成された2つの駆動MOSトランジ
スタと、そのドレインに接続された2つの転送MOSト
ランジスタおよび2つの負荷抵抗素子とから成るスタテ
ィックセル群で構成される半導体記憶装置において、駆
動MOSトランジスタのソースを接地電位に固定する導
電膜が半導体基板の主面より上部に形成されており、こ
の導電膜が半導体基板上に形成される容量素子の一方の
電極を構成しており、この容量素子がメモリセルの蓄積
ノードに電荷を供給していることを特徴とする半導体記
憶装置。 2、前記導電膜は、半導体基板上に形成された前記負荷
抵抗素子上に形成されて上記負荷抵抗の静電シールドを
構成していることを特徴とする特許請求の範囲第1項記
載の半導体記憶装置。 3、前記導電膜は、記憶装置に電源電圧を供給する導電
膜と同一の層に形成されていることを特徴とする特許請
求の範囲第1項記載の半導体記憶装置。 4、前記導電膜は、前記転送MOSトランジスタのドレ
インおよび記憶装置のデータ線が接続される導電膜と同
一の層に形成されていることを特徴とする特許請求の範
囲第1項記載の半導体記憶装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0365690A1 (en) * | 1988-05-07 | 1990-05-02 | Seiko Epson Corporation | Semiconductor device and semiconductor memory device |
US5254870A (en) * | 1988-05-07 | 1993-10-19 | Seiko Epson Corporation | Static random access memory having memory cells with electric field shielding for cell load resistances |
US6891743B2 (en) | 2002-01-17 | 2005-05-10 | Renesas Technology Corp. | Semiconductor memory device having a capacitive plate to reduce soft errors |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01152662A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 半導体記憶装置 |
US5523968A (en) * | 1988-05-07 | 1996-06-04 | Seiko Epson Corporation | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
JPH0244753A (ja) * | 1988-08-05 | 1990-02-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2805765B2 (ja) * | 1988-09-13 | 1998-09-30 | ソニー株式会社 | 半導体メモリ装置 |
JP2829992B2 (ja) * | 1988-11-10 | 1998-12-02 | セイコーエプソン株式会社 | 半導体装置 |
US5349206A (en) * | 1988-11-10 | 1994-09-20 | Seiko Epson Corporation | Integrated memory circuit with high density load elements |
EP0436323B1 (en) * | 1989-12-15 | 1996-02-07 | Sony Corporation | Semiconductor memories |
JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
US5421213A (en) * | 1990-10-12 | 1995-06-06 | Okada; Kazuhiro | Multi-dimensional force detector |
US6314823B1 (en) * | 1991-09-20 | 2001-11-13 | Kazuhiro Okada | Force detector and acceleration detector and method of manufacturing the same |
DE69229014T2 (de) * | 1991-03-01 | 1999-08-26 | Fujitsu Ltd. | Halbleiterspeichereinrichtung mit Dünnfilmtransistor und seine Herstellungsmethode |
US5514615A (en) * | 1991-03-20 | 1996-05-07 | Fujitsu Limited | Method of producing a semiconductor memory device having thin film transistor load |
DE69230625T2 (de) * | 1991-03-20 | 2000-05-31 | Fujitsu Ltd., Kawasaki | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
US5521859A (en) * | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
DE69229842T2 (de) * | 1991-03-27 | 2000-04-20 | Fujitsu Ltd. | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
TW222347B (en) * | 1992-11-24 | 1994-04-11 | American Telephone & Telegraph | SRAM cell with balanced load resistors |
US6282956B1 (en) | 1994-12-29 | 2001-09-04 | Kazuhiro Okada | Multi-axial angular velocity sensor |
US5473112A (en) * | 1993-09-13 | 1995-12-05 | Vlsi Technology, Inc. | Security circuitry with select line and data line shielding |
US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
EP0718881B1 (en) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolation by active transistors with grounded gates |
JPH08250605A (ja) * | 1995-03-07 | 1996-09-27 | Hitachi Ltd | 半導体集積回路装置 |
JP3134927B2 (ja) * | 1998-05-01 | 2001-02-13 | 日本電気株式会社 | 半導体装置及びsramセルの製造方法 |
US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
US6531759B2 (en) * | 2001-02-06 | 2003-03-11 | International Business Machines Corporation | Alpha particle shield for integrated circuit |
KR20020080690A (ko) * | 2001-04-17 | 2002-10-26 | 코리아케미칼 주식회사 | 다색효과를 갖는 부분증착 열전사필름과 그 제조방법 |
KR100437098B1 (ko) * | 2002-01-03 | 2004-06-23 | 왕기현 | 다도 메타릭 직물지 및 그 제조방법과 파우더 프레임세트 |
US9490241B2 (en) * | 2011-07-08 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a first inverter and a second inverter |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3518494A (en) * | 1964-06-29 | 1970-06-30 | Signetics Corp | Radiation resistant semiconductor device and method |
DE2947311C2 (de) * | 1978-11-24 | 1982-04-01 | Hitachi, Ltd., Tokyo | Integrierte Halbleiterschaltung |
JPS5572069A (en) * | 1979-06-12 | 1980-05-30 | Hitachi Ltd | Semiconductor device |
JPS60134461A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置 |
US4679171A (en) * | 1985-02-07 | 1987-07-07 | Visic, Inc. | MOS/CMOS memory cell |
US4744056A (en) * | 1986-02-28 | 1988-05-10 | Advanced Micro Devices, Inc. | Stable high density RAM |
-
1986
- 1986-07-09 JP JP61159790A patent/JPH07112014B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-18 KR KR8706160A patent/KR900004729B1/ko not_active IP Right Cessation
- 1987-07-09 US US07/071,749 patent/US4853894A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0365690A1 (en) * | 1988-05-07 | 1990-05-02 | Seiko Epson Corporation | Semiconductor device and semiconductor memory device |
EP0365690A4 (en) * | 1988-05-07 | 1991-11-27 | Seiko Epson Corporation | Semiconductor device and semiconductor memory device |
US5254870A (en) * | 1988-05-07 | 1993-10-19 | Seiko Epson Corporation | Static random access memory having memory cells with electric field shielding for cell load resistances |
US6891743B2 (en) | 2002-01-17 | 2005-05-10 | Renesas Technology Corp. | Semiconductor memory device having a capacitive plate to reduce soft errors |
Also Published As
Publication number | Publication date |
---|---|
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KR900004729B1 (en) | 1990-07-05 |
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