JP3914120B2 - 半導体装置およびそれを用いる電力変換装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関するものである。
【0002】
【従来の技術】
【特許文献1】
特開平10-178174号公報
【非特許文献1】
ISPSD(International Symposium on Power Semiconductor Devices and Ics、ISPSD2000,p.221〜p.224)
【非特許文献2】
International Symposium on Power Semiconductor Devices and Ics(ISPSD1996,p.349〜p.352)
高電圧を制御する半導体装置では、損失の小さいことが求められている。スイッチング損失を小さくするには、オン時に半導体装置での電圧降下が小さくオン電圧が小さいこと、スイッチング動作が高速であることが必要である。
【0003】
高速にスイッチングをしても跳ね上がり電圧が少さく、ノイズが低いことが求められる。更に、高電圧を確実に阻止できること、可制御電流が大きく、安全動作領域が広い等の信頼性も求められている。また、製造コストを低くすることが重要な課題である。
【0004】
このような状況下で、MOSゲートとトランジスタを複合した半導体装置である種々の絶縁ゲート形バイポーラトランジスタ(Insulated Gate Bipolar Transistor、以下IGBTと略称する)が提案されている。その中で、オン電圧が低減できるキャリアを蓄積型IGBTが近年注目されている。
【0005】
図11は従来のキャリア蓄積型IGBTを説明する図で、溝形のトレンチゲートをもつIGBTの断面図である。この素子201の特徴は、通常のトレンチゲート形IGBTのエミッタ電極を絶縁膜60で間引いたことである。IEGT(Injection Enhanced IGBT)と呼ばれ、ISPSD(International Symposium on Power Semiconductor Devices and Ics、ISPSD2000,p.221〜p.224)で発表された素子である。
【0006】
素子201は、p+層10上に、nバッファ層21が形成され、その上にn−層22が設けられている。上面からはシリコンに溝が掘られ、ゲート絶縁膜500、ゲート電極300、301が形成される。ゲート電極300の間でエミッタ電極2がn+層400とp+層320に接触している。
【0007】
ゲート電極300、301は絶縁膜60で覆われ、ゲート電極301に隣接するp層は絶縁膜60によってエミッタ電極2と絶縁されている。p+層10はコレクタ電極1に接触している。
【0008】
素子201と通常のトレンチゲートを有するIGBTとの違いはゲート電極301に隣接するp層が、絶縁膜60によってエミッタ電極2と絶縁されている点である。これによりp+層10より注入したプラスの電荷(ホール)をn−層22に蓄積させ、伝導度変調を高めることができ、オン電圧を低減できる。
【0009】
図12も同じくトレンチゲートを持つIGBTの断面図である。Carrier Stored Trench-Gate Bipolar Transistor(CSTBT)とよばれ、International Symposium on Power Semiconductor Devices and Ics(ISPSD1996,p.349〜p.352)で発表された素子である。
【0010】
素子202は、p+層10上に、nバッファ層21が形成され、その上にn−層22が設けられている。上面からシリコンに溝が掘られ、ゲート絶縁膜500、ゲート電極300が形成され、ゲート電極300間においてエミッタ電極2がn+層400とp+層320に接触している。
【0011】
その下のゲート電極300間にはp層310、p層310の下にはn層230が形成される。ゲート電極300は絶縁膜60で覆われている。一方、p+層はコレクタ電極1に接触している。
【0012】
この素子202と、通常のトレンチゲートを有するIGBTとの違いは、n層230を追加した点である。これによりp+層10より注入したプラスの電荷(ホール)をn−層22に蓄積させ、伝導度変調を高めることができ、オン電圧を低減できる。
【0013】
図13はプレーナーゲート構造を持つIGBTの断面である。High-Conductivity IGBT(HiGT)と呼ばれ特開平10−178174に示されている。素子203は、p+層10上に、nバッファ層21が形成され、その上にn−層22が設けられている。
【0014】
上表面からはn−層22中にn−層22よりキャリア濃度の高いn層23が拡散されている。更にn層23に取り囲まれるようにp層31が拡散されている。P層31内にはn+層40が導入されている。P層31とn層23の表面にはn+層40とn−層22に跨ってゲート絶縁膜51が形成され、その上にゲート電極1が接触している。
【0015】
一方、p+層はコレクタ電極1に接触している。エミッタ電極2がn+層40及びp層内31内に形成され、n+層40下に達するp+層32に接触している。
【0016】
通常のプレーナーゲート構造を持つIGBTと、この素子203との違いはn−層22よりキャリア濃度の高いn層23が形成され、そのシートキャリア濃度が1×1012cm-2以下である点である。これにより、降伏電圧を低下させずに、p+層10より注入したプラスの電荷(ホール)をn−層22に蓄積させ、伝導度変調を高めることができ、オン電圧を低減できる。
【0017】
図14はプレーナーゲート構造を持つIGBTの断面図である。これは特開平10−178174に示されている。この素子204と前述の素子203との違いは、n層23に一つのp層31内において隣り合うn+層40の内部端部から各々下ろした仮想垂線の間に位置し、n層23の他の領域よりも不純物濃度の高い領域231が部分的に形成される点である。領域231においては、アバランシェ降伏がn層23の他の領域よりも起こりやすい。これにより、ラッチアップしにくくなり、安全動作領域が広くなる。
【0018】
図15はプレーナーゲート構造を持つIGBTの断面である。これは特開平10−178174に示されている。この素子205と前述の素子203との違いは、ゲート電極3間距離をn層23の深さ程度まで狭くしてあり、n層23は底面で丸くなっている点である。この場合、電界はn層23の低部で一番強くなるので、アバランシェ降伏がn層23の他の領域よりも低部で起こりやすい。従って、安全動作領域が広くなる。
【0019】
【発明が解決しようとする課題】
しかしながら図11の半導体装置201では、一部の絶縁ゲート300間にのみ、エミッタ電極2が接触しているため、そこに電流が集中し、ラッチアップを起こしやすい。つまり、可制御電流が小さく安全動作領域が狭くなり、信頼性が低下する不具合がある。
【0020】
更にゲート電極300を形成するためにシリコンをドライエッチングするなど、トレンチゲート型IGBTの本来持つプロセスの複雑さから製造コストが上昇する問題もある。
【0021】
図12の半導体装置202では、ほぼすべての絶縁ゲート300間にエミッタ電極2が接触している。電流が集中することはないが、n層230を設けることにより、絶縁ゲート300の底部の角にいっそう電界が集中し易くなり、ゲート絶縁膜の信頼性が低下するという不具合がある。また、トレンチゲート型のために製造コストが上昇する。
【0022】
図13の半導体装置203では、絶縁ゲート300はプレーナー形であり、製造コストは低いという利点を有する。しかし、n層23のA-A’線上、つまり縦方向のシートキャリア濃度NAを1×1012cm-2以下と規定した場合、n層23の横方向のシートキャリア濃度は1×1012cm-2よりも低くなり、ホールの蓄積が十分ではなく、伝導度は十分に変調しない。
【0023】
つまり、オン電圧は本来の物理的限界値まで下がらず、オン損失が大きいという問題がある。また、電界はn層23の角部に集中しやすいため、アバランシェ降伏はここで起こり、最大可制御電流を大きくするのが難しい。その結果、安全動作領域が広くならず、更に信頼性を向上させるのは難しい。
【0024】
図14の半導体装置204では、電界はn層23の中央部のn層231に集中し易いため、アバランシェ降伏はここで起こり、最大化制御電流は大きくなる。安全動作領域は拡大するが、n層23のA-A’線上、つまり縦方向のシートキャリア濃度NAを1×1012cm-2以下と規定した場合、n層23の横方向のシートキャリア濃度は1×1012cm-2よりも低くなる。そのために、ホールの蓄積が十分にならず、伝導度は十分に変調しない。つまり、オン電圧は本来の物理的限界値まで下がらず、オン損失が大きいという同じ問題が発生する。
【0025】
図15の半導体装置205電界はn層23の低部に集中し易いため、アバランシェ降伏はここで起こり、最大化制御電流は大きくなる。しかし、ゲート電極3間距離をn層23の深さ程度まで狭くしなければならない。
【0026】
その場合、n+層40とp+層32、ゲート電極3とエミッタ電極2を精度良く位置させなければならず、そのためにより高価なリソグラフィー装置を必要とし、製造コストが上昇する。
【0027】
【課題を解決するための手段】
本発明は、一対の主表面を有する半導体基板と、前記半導体基板内に位置する第1導電型の第1の半導体領域と、前記第1の半導体領域に隣接する第2導電型の第2の半導体領域と、前記半導体基板の一方の主表面から前記第2の半導体領域内に延び、キャリア濃度が前記第2の半導体領域のキャリア濃度より高い第2導電型の第3の半導体領域と、前記半導体基板の一方の主表面から延び前記第3の半導体領域内に位置する第1導電型の第4の半導体領域と、前記半導体基板の一方の主表面から延び前記第4の半導体領域内に位置する第2導電型の第5の半導体領域と、前記第2、第3、第4及び第5の半導体領域の前記一方の主表面への露出面に対向して形成されたゲート絶縁膜と、前記ゲート絶縁膜に隣接して形成されたゲート電極と、前記第4の半導体領域と第5の半導体領域に低抵抗接触したエミッタ電極と、前記第1の半導体領域に低抵抗接触したコレクタ電極とを備え、前記第3の半導体領域のうち、ゲート電極の間に位置し、前記第3の半導体領域よりキャリア濃度の高い第7の半導体領域が形成された半導体装置である。
【0028】
【発明の実施の形態】
(実施例1)
本発明の実施例を図1を使って詳細に述べる。半導体装置100は、ほぼ平行で平坦な一方および他方の主表面120、122をもっている。他方の主表面122に露出したp+層10上にnバッファ層21が形成され、さらにその上にバッファ層21よりも不純物濃度が低いn−層22が形成されている。n−層22は、一方の主表面120に露出している。
【0029】
一方の主表面120からn−層22中にn−層22よりキャリア濃度の高いn層23が拡散されている。さらにn層23に取り囲まれるようにその内側にp層31が拡散されている。さらに、複数のP層31内にはn+層40が間隔を以って相並んで形成されている。
【0030】
n−層22、p層31、n層23、およびn+層40の一方の主表面120への露出面にまたがってゲート絶縁膜51が形成され、その上にゲート電極3が設けられている。
【0031】
他方の主表面122では、p+層10にコレクタ電極1が低抵抗接触している。また、一方の主表面120では、エミッタ電極2がn+層40およびp+層32に低抵抗接触している。p+層32は、p層31内に形成され、複数のn+層40にまたがってその下に位置している。
【0032】
このような半導体装置100をオン状態にするには、エミッタ電極2にマイナス電位、コレクタ電極1にプラス電位が印加された状態で、ゲート電極3にエミッタ電位より正の電位を与える。
【0033】
このとき、ゲート電極3の下部に位置するp層31の表面にn形反転層が形成され、電子がn+層40、反転層、n層23、n−層22、nバッファ層21を経由してp+層10に注入する。注入した電子により、p+層10からホールがnバッファ層21、n−層22へ注入される。
【0034】
これにより、n−層22は伝導度変調し、低抵抗化され、半導体装置100は低いオン電圧を示す。このとき、n層23は、注入したホールがp層31へ拡散するのを抑制し、ホールをn−層22中に蓄積する効果がある。この結果、伝導度変調が高まり、オン電圧が低減する。
【0035】
本発明者らは、図13に示したA-A’線に沿うシートキャリア濃度NAではなく、図1に示したB−B’線に沿うシートキャリア濃度NBにより降伏電圧が本質的に決定されることを見出した。
【0036】
これは拡散により、p層31、n層23が作られた場合、これらの層の中央付近の不純物は1次元的に下の方向に拡散するが、角部及び、ゲート電極3の直下では下方向のみならず、2次元的に横方向にも拡散することに起因する。
【0037】
その結果、n層23の角部のシートキャリア濃度NBは、中央部のシートキャリア濃度NAと異なり低くなる。降伏電圧は電界の最も強くなる場所のアバランシェ降伏により決定するが、ここで電界の最も強くなるのはp層31とn層23の角部の境界となるからである。
【0038】
図2はその検討結果で、図1に示すn層23のB−B’線に沿うシートキャリア濃度NBと降伏電圧の関係を示している。この図から明らかなように、B−B’線に沿うシートキャリア濃度NBが1×1012cm-2以上になると降伏電圧が著しく下がる。
【0039】
このことからn層23のB−B’線に沿うシートキャリア濃度NBは、1×1012cm-2以下にすることが望ましい。一方、特開平10−178174に示すとおり、オン電圧はシートキャリア濃度が高くなると単調に減少する。
【0040】
仮にB-B’線に沿うシートキャリア濃度NBを1×1012cm-2にするならば、A-A’線に沿うシートキャリア濃度NAはそれよりも高くすることができる。それによりA-A’線に沿うシートキャリア濃度NAを1×1012cm-2以下としたときよりも、n層23を最も効果的に形成できる結果、物理的限界までオン電圧を下げることが出来る。
【0041】
一方、本発明の実施例の半導体装置100では、p層31とn層23に逆バイアスが加わるターンオフ時には、n層23は空乏化する。その結果、n−層22に蓄積されたホールは直接p層31に流れ込むことが可能であり、高速にターンオフできる。さらに、ゲート酸化膜50の中央の一部をゲート絶縁膜51より厚くしたゲート絶縁膜52とすることにより、帰還容量を少なくできる。
【0042】
n層23のほぼ中央には、領域231が部分的に形成されている。この領域231のうち不純物濃度の最も高い部分が、一つのp層31内において隣り合うn+層40の内側端部から各々おろした仮想垂線C−C‘の間に位置している。本実施例ではp+層10を点線で示すp+層11のように電子の拡散長よりも薄くすることもできる。
【0043】
これによって、ホールの注入を抑制でき、全電流に対する電子電流の割合をさらに増やすことができるため、ラッチアップさせるためのホール電流が減少し、最大可制御電流が大きくなり、安全動作領域がさらに拡大する。
【0044】
また、P+層11を図のように位置させたとき、オン電圧を上昇させないため、半導体素子100のN―層の厚さは、P+層10を位置させたときの0.9倍以下にすることが好ましい。耐圧Vbを使った表現をすればVb/8μm以下にするのが好ましい。さらに、より最大可制御電流を大きくするにはp+層11の厚さを1μm以下にすることが望ましい。
【0045】
図3は、B-B’線に沿うシートキャリア濃度NBと領域231の中で最も濃度の高い部分C-C’線のシートキャリア濃度NCとの比NC/NBと、降伏電圧、最大可制御電流の関係を示している。
【0046】
NC/NBが大きくなるにつれ、最大可制御電流は単調に上昇することが分かる。これはNC/NBが大きくなるにつれ、オン状態からオフ状態へ移行するターンオフ時に起こる動的なアバランシェポイントがn層231のうち最も不純物濃度の高い位置に集中するからである。
【0047】
しかし、降伏電圧はNC/NBが5以上になると急激に低下する。NC/NBが5以下ではn層23とp層30の角で起きていた静的なアバランシェ位置が5以上になると移動してn層231のうち、不純物濃度の最も高い位置で決定するからである。このことからNC/NBは5以下とすることが望ましい。
【0048】
一方、図14に示された従来の半導体装置204に本実施例に類似した従来例が示されている。しかし、本実施例ではn層231の最も不純物濃度の高い位置Pkが一つのp層31内において隣り合うn+層40の内側端部から各々おろした仮想垂線C−C‘の間に位置している。すなわち、最も不純物濃度の高い位置Pkは、必ずしも仮想垂線C−C’の中心に位置する必要はない。
【0049】
これに対し、従来の半導体装置204では高濃度領域であるn層231内にある不純物濃度は、n層231を除いたn層23のどの場所よりも高くなければならない。そのためには最も不純物濃度の高い位置Pkは、図14に示すように仮想垂線C−C’の間の中心に位置に位置しなければならず、高価なホトリソグラフィーを必要とする点で異なる。本実施例では、濃度が最大となる点Pkがn層231の領域内にあればよい。
【0050】
また、上述したように耐圧を保持し、最大可制御電流を大きくするために好適なn層23とn層231の条件があることは本発明者が発見した新規な知見である。
【0051】
ここで本実施例の半導体装置100の製作方法について、図4から図7を使って説明する。まず、n−層となる基板上にnバッファ層21及びp+層10を形成する。これにエミッタ側に平面状に厚いゲート酸化膜52を形成し、所望の形状にパターン化する。
【0052】
さらに、n−層22が露出した表面に薄いゲート絶縁膜51となる酸化膜を形成する。それらの厚いゲート絶縁膜52となる酸化膜と薄いゲート絶縁膜51の上にゲート電極3として、多結晶シリコンを堆積する。ここで、厚いゲート絶縁膜52がほぼ左右対称となるように薄いゲート絶縁51上でゲート電極3とともに開口部をあける。
【0053】
このとき、開口部の左右の薄いゲート酸化膜51の平面方向の長さは、ほぼ等しくなるように設定する。また、図4に示すようにこの開口部よりゲート電極3をマスクとしてn層23の不純物としてリンをイオン注入する。
【0054】
次に図5に示すように、この開口部より狭いホトレジストのパターン1000を使ってn層231の不純物としてリンをイオン注入し、図6に示すように熱拡散する。
【0055】
次に同じ開口部よりゲート電極3をマスクとして、n層31の不純物としてホウ素をイオン注入し、図7に示すように熱拡散する。
【0056】
さらにn+層の下のp層31の横方向抵抗を低減する為にn+層の下に達するようにホトレジストを使ってp+層32の不純物ホウ素をイオン注入して拡散する。次に、ホトレジストのパターンを使ってn+層40の不純物である砒素又はリンをイオン注入し熱拡散する。
【0057】
その後、絶縁膜60を堆積し、ゲート電極3を覆うようにホトレジストを使って絶縁膜60に開口部をあけ、エミッタ電極2でp+層32とn+層40を短絡し、電気的に接触させる。
【0058】
さらにp+層10にもコレクタ電極1を形成し、電気的に結合する。p+層10の形成はコレクタ電極1を形成し、電気的に結合する直前にしてもよい。
【0059】
(実施例2)
図8は本発明の他の実施例を示す断面図である。本実施例の半導体装置105は、ゲート電極3はトレンチ構造をしており、ゲートの間隔の広いほうにはp層31を形成し、狭いほうにはn+層40とp+層32とp層31とn層23を形成している。
【0060】
n層23のほぼ中心にはn層23よりもキャリア濃度の高いn層231を形成している。これによりアバランシェはn層231で起こる為、安全動作領域が広くなる。また、ゲート電極3を従来のトレンチIGBTと比べて粗に形成しているので帰還容量も小さくできる。
【0061】
(実施例3)
図9は本発明を利用した他の実施例を示す断面図である。本実施例の半導体装置106は、ゲート電極3はトレンチ構造をしており、ゲートの間隔の広いほうにはp層31を形成し、狭いほうにはn+層40とp+層32とp層31とn層23を形成している。
【0062】
n層23のほぼ中心にはn層23よりもキャリア濃度の高いn層231を形成している。これによりアバランシェはn層231で起こる為、安全動作領域が広くなる。また、ゲート電極3を従来のトレンチIGBTと比べて粗に形成しているので帰還容量も小さくできる。本実施例ではp+層11を電子の拡散長よりも薄くすることによって、p+層11をからのホールの注入を抑制できる。
【0063】
これにより、全電流に対する電子電流の割合をさらに増やすことができるため、ラッチアップさせるためのホール電流が減少し、最大可制御電流が大きくなり、安全動作領域がさらに拡大する。
【0064】
また、このとき、オン電圧を上昇させないため、n−層24の厚さは半導体素子105の0.9倍以下にすることが好ましい。耐圧Vbを使った表現をすればVb/8μm以下にするのが好ましい。さらに、より最大可制御電流を大きくするにはp+層11の厚さを1μm以下にすることが望ましい。
【0065】
(実施例4)
図10は本発明の半導体装置を電力変換装置の一つであるインバータ装置に適用した応用例である。本発明の半導体装置を用いることにより、耐圧特性を損なうことなく、低損失性と高速制御が可能で、且つ帰還容量を介してくるゲートノイズを低減でき、高効率で、信頼性の高いインバータ装置が実現できる。
【0066】
低損失で高信頼な本発明の電力変換装置を使用することにより、たとえば電力を動力源として駆動する車両の冷却装置を単純化、小型化、軽量化ひいては低コスト化ができる。さらには、冷却にブロアを使用していた在来の新幹線をブロアレス化することができ、車両の軽量化、低騒音化、低損失化ができる。
【0067】
【発明の効果】
本発明によれば、オン電圧が低くスイッチングが早く、高耐圧化が容易で、ノイズの原因となる帰還容量が小さく、製造コストが低く、最大可制御電流が大きく安全動作領域が広い総合的に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明半導体装置の一実施例の構成を説明する断面図である。
【図2】図1のn層角部のシートキャリア濃度と特性の関係を表す図である。
【図3】図1のn層角部と中央部のシートキャリア濃度の比と特性の関係を表す図である。
【図4】本発明半導体装置の製造方法を説明する断面図である。
【図5】本発明に係る半導体装置の製造方法を説明する断面図である。
【図6】本発明に係る半導体装置の製造方法を説明する断面図である。
【図7】本発明に係る半導体装置の製造方法を説明する断面図である。
【図8】本発明半導体装置の実施例の構成を説明する断面図である。
【図9】本発明半導体装置の実施例の構成を説明する断面図である。
【図10】本発明半導体装置を使用した電力変換装置の例である。
【図11】従来の半導体装置を示す断面図である。
【図12】他の従来の半導体装置を示す断面図である。
【図13】他の従来の半導体装置を示す断面図である。
【図14】他の従来の半導体装置を示す断面図である。
【図15】他の従来の半導体装置を示す断面図である。
【符号の説明】
1…コレクタ電極、2…エミッタ電極、3…ゲート電極、10、32…p+層、21…nバッファ層、22…n−層、23…n層、31…p層、40…n+層、50…ゲート絶縁膜、60…絶縁膜、1000…ホトレジストパターン。
Claims (3)
- 一対の主表面を有する半導体基板と、
前記半導体基板内に位置する第1導電型の第1の半導体領域と、
前記第1の半導体領域に隣接して位置する第2導電型の第2の半導体領域と、
前記半導体基板の一方の主表面から前記第2の半導体領域内に伸び前記第2の半導体領域のキャリア濃度より高いキャリア濃度を有する第2導電型の第3の半導体領域と、
前記半導体基板の一方の主表面から前記第3の半導体領域内に延びた第1導電型の第4の半導体領域と、
前記半導体基板の一方の主表面から前記第4の半導体領域内に延びた第2導電型の第5の半導体領域と、
前記第2、第3、第4及び第5の半導体領域の前記半導体基板の一方の主表面への露出面に対向して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第4の半導体領域と第5の半導体領域に低抵抗接触したエミッタ電極と、
前記第1の半導体領域に低抵抗接触したコレクタ電極とを備え、
前記第3の半導体領域内で曲率が最も大きな第2導電体型の第6の半導体領域のシートキャリア濃度が1×1012cm−2以下であり、
前記第3の半導体領域内において、前記ゲート電極間に挟まれた領域に、前記第6の半導体領域よりキャリア濃度が高い第2導電体型の第7の半導体領域を有し、
前記第6の半導体領域と前記第7の半導体領域内の最も高いシートキャリア濃度の比が5以下であることを特徴とする半導体装置。 - 請求項1において、
前記第1の半導体領域と前記第2の半導体領域に挟まれ、前記第2の半導体領域のキャリア濃度より高いキャリア濃度を有する第2導電型の第8の半導体領域を有する半導体装置。 - 請求項1または2において、
前記第5の半導体領域に接触し、前記第4の半導体領域内にあり、前記エミッタ電極と低抵抗接触し、前記第4の半導体領域のキャリア濃度よりも高いキャリア濃度を有する第1導電型の第9の半導体領域を有する半導体装置。
Priority Applications (1)
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