JP3914120B2

JP3914120B2 - 半導体装置およびそれを用いる電力変換装置

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Publication number: JP3914120B2
Application number: JP2002258880A
Authority: JP
Inventors: 和博小山; 森　　睦宏; 秀男小林; 克明斉藤; 欣剛西村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-09-04
Filing date: 2002-09-04
Publication date: 2007-05-16
Anticipated expiration: 2022-09-04
Also published as: JP2004096051A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものである。
【０００２】
【従来の技術】
【特許文献１】
特開平10-178174号公報
【非特許文献１】
ISPSD（International Symposium on Power Semiconductor Devices and Ics、ISPSD2000,p.221〜p.224）
【非特許文献２】
International Symposium on Power Semiconductor Devices and Ics(ISPSD1996,p.349〜p.352)
高電圧を制御する半導体装置では、損失の小さいことが求められている。スイッチング損失を小さくするには、オン時に半導体装置での電圧降下が小さくオン電圧が小さいこと、スイッチング動作が高速であることが必要である。
【０００３】
高速にスイッチングをしても跳ね上がり電圧が少さく、ノイズが低いことが求められる。更に、高電圧を確実に阻止できること、可制御電流が大きく、安全動作領域が広い等の信頼性も求められている。また、製造コストを低くすることが重要な課題である。
【０００４】
このような状況下で、MOSゲートとトランジスタを複合した半導体装置である種々の絶縁ゲート形バイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下IGBTと略称する）が提案されている。その中で、オン電圧が低減できるキャリアを蓄積型IGBTが近年注目されている。
【０００５】
図１１は従来のキャリア蓄積型IGBTを説明する図で、溝形のトレンチゲートをもつIGBTの断面図である。この素子201の特徴は、通常のトレンチゲート形IGBTのエミッタ電極を絶縁膜60で間引いたことである。IEGT（Injection Enhanced IGBT）と呼ばれ、ISPSD（International Symposium on Power Semiconductor Devices and Ics、ISPSD2000,p.221〜p.224）で発表された素子である。
【０００６】
素子２０１は、ｐ＋層１０上に、ｎバッファ層２１が形成され、その上にｎ−層２２が設けられている。上面からはシリコンに溝が掘られ、ゲート絶縁膜５００、ゲート電極３００、３０１が形成される。ゲート電極３００の間でエミッタ電極２がｎ＋層４００とｐ＋層３２０に接触している。
【０００７】
ゲート電極３００、３０１は絶縁膜６０で覆われ、ゲート電極３０１に隣接するｐ層は絶縁膜６０によってエミッタ電極２と絶縁されている。ｐ＋層１０はコレクタ電極１に接触している。
【０００８】
素子２０１と通常のトレンチゲートを有するＩＧＢＴとの違いはゲート電極３０１に隣接するｐ層が、絶縁膜６０によってエミッタ電極２と絶縁されている点である。これによりｐ＋層１０より注入したプラスの電荷（ホール）をｎ−層２２に蓄積させ、伝導度変調を高めることができ、オン電圧を低減できる。
【０００９】
図１２も同じくトレンチゲートを持つIGBTの断面図である。Carrier Stored Trench-Gate Bipolar Transistor(CSTBT)とよばれ、International Symposium on Power Semiconductor Devices and Ics(ISPSD1996,p.349〜p.352)で発表された素子である。
【００１０】
素子２０２は、ｐ＋層１０上に、ｎバッファ層２１が形成され、その上にｎ−層２２が設けられている。上面からシリコンに溝が掘られ、ゲート絶縁膜５００、ゲート電極３００が形成され、ゲート電極３００間においてエミッタ電極２がｎ＋層４００とｐ＋層３２０に接触している。
【００１１】
その下のゲート電極３００間にはｐ層３１０、ｐ層３１０の下にはｎ層２３０が形成される。ゲート電極３００は絶縁膜６０で覆われている。一方、ｐ＋層はコレクタ電極１に接触している。
【００１２】
この素子２０２と、通常のトレンチゲートを有するＩＧＢＴとの違いは、ｎ層２３０を追加した点である。これによりｐ＋層１０より注入したプラスの電荷（ホール）をｎ−層２２に蓄積させ、伝導度変調を高めることができ、オン電圧を低減できる。
【００１３】
図１３はプレーナーゲート構造を持つIGBTの断面である。High-Conductivity IGBT（HiGT）と呼ばれ特開平1０−１７８１７４に示されている。素子２０３は、ｐ＋層１０上に、ｎバッファ層２１が形成され、その上にｎ−層２２が設けられている。
【００１４】
上表面からはｎ−層２２中にｎ−層２２よりキャリア濃度の高いｎ層２３が拡散されている。更にｎ層２３に取り囲まれるようにｐ層３１が拡散されている。Ｐ層３１内にはｎ＋層４０が導入されている。Ｐ層３１とｎ層２３の表面にはｎ＋層４０とｎ−層２２に跨ってゲート絶縁膜５１が形成され、その上にゲート電極１が接触している。
【００１５】
一方、ｐ＋層はコレクタ電極１に接触している。エミッタ電極２がｎ＋層４０及びｐ層内３１内に形成され、ｎ＋層４０下に達するp+層32に接触している。
【００１６】
通常のプレーナーゲート構造を持つIGBTと、この素子203との違いはｎ−層２２よりキャリア濃度の高いｎ層２３が形成され、そのシートキャリア濃度が1×10¹²cm-²以下である点である。これにより、降伏電圧を低下させずに、ｐ＋層１０より注入したプラスの電荷（ホール）をｎ−層２２に蓄積させ、伝導度変調を高めることができ、オン電圧を低減できる。
【００１７】
図１４はプレーナーゲート構造を持つＩＧＢＴの断面図である。これは特開平１０−１７８１７４に示されている。この素子２０４と前述の素子２０３との違いは、ｎ層２３に一つのｐ層３１内において隣り合うｎ＋層４０の内部端部から各々下ろした仮想垂線の間に位置し、ｎ層２３の他の領域よりも不純物濃度の高い領域２３１が部分的に形成される点である。領域２３１においては、アバランシェ降伏がｎ層２３の他の領域よりも起こりやすい。これにより、ラッチアップしにくくなり、安全動作領域が広くなる。
【００１８】
図１５はプレーナーゲート構造を持つＩＧＢＴの断面である。これは特開平１０−１７８１７４に示されている。この素子２０５と前述の素子２０３との違いは、ゲート電極３間距離をｎ層２３の深さ程度まで狭くしてあり、ｎ層２３は底面で丸くなっている点である。この場合、電界はｎ層２３の低部で一番強くなるので、アバランシェ降伏がｎ層２３の他の領域よりも低部で起こりやすい。従って、安全動作領域が広くなる。
【００１９】
【発明が解決しようとする課題】
しかしながら図１１の半導体装置２０１では、一部の絶縁ゲート３００間にのみ、エミッタ電極２が接触しているため、そこに電流が集中し、ラッチアップを起こしやすい。つまり、可制御電流が小さく安全動作領域が狭くなり、信頼性が低下する不具合がある。
【００２０】
更にゲート電極３００を形成するためにシリコンをドライエッチングするなど、トレンチゲート型ＩＧＢＴの本来持つプロセスの複雑さから製造コストが上昇する問題もある。
【００２１】
図１２の半導体装置２０２では、ほぼすべての絶縁ゲート３００間にエミッタ電極２が接触している。電流が集中することはないが、ｎ層２３０を設けることにより、絶縁ゲート３００の底部の角にいっそう電界が集中し易くなり、ゲート絶縁膜の信頼性が低下するという不具合がある。また、トレンチゲート型のために製造コストが上昇する。
【００２２】
図１３の半導体装置２０３では、絶縁ゲート３００はプレーナー形であり、製造コストは低いという利点を有する。しかし、ｎ層２３のA-A’線上、つまり縦方向のシートキャリア濃度N_Aを1×１０¹²cm^-2以下と規定した場合、ｎ層２３の横方向のシートキャリア濃度は1×10¹²cm^-2よりも低くなり、ホールの蓄積が十分ではなく、伝導度は十分に変調しない。
【００２３】
つまり、オン電圧は本来の物理的限界値まで下がらず、オン損失が大きいという問題がある。また、電界はｎ層２３の角部に集中しやすいため、アバランシェ降伏はここで起こり、最大可制御電流を大きくするのが難しい。その結果、安全動作領域が広くならず、更に信頼性を向上させるのは難しい。
【００２４】
図１４の半導体装置２０４では、電界はｎ層２３の中央部のｎ層２３１に集中し易いため、アバランシェ降伏はここで起こり、最大化制御電流は大きくなる。安全動作領域は拡大するが、ｎ層２３のA-A’線上、つまり縦方向のシートキャリア濃度N_Aを1×10¹²cm^-2以下と規定した場合、ｎ層２３の横方向のシートキャリア濃度は1×10¹²cm^-2よりも低くなる。そのために、ホールの蓄積が十分にならず、伝導度は十分に変調しない。つまり、オン電圧は本来の物理的限界値まで下がらず、オン損失が大きいという同じ問題が発生する。
【００２５】
図１５の半導体装置２０５電界はｎ層２３の低部に集中し易いため、アバランシェ降伏はここで起こり、最大化制御電流は大きくなる。しかし、ゲート電極３間距離をｎ層２３の深さ程度まで狭くしなければならない。
【００２６】
その場合、ｎ＋層４０とｐ＋層３２、ゲート電極３とエミッタ電極２を精度良く位置させなければならず、そのためにより高価なリソグラフィー装置を必要とし、製造コストが上昇する。
【００２７】
【課題を解決するための手段】
本発明は、一対の主表面を有する半導体基板と、前記半導体基板内に位置する第１導電型の第１の半導体領域と、前記第1の半導体領域に隣接する第2導電型の第2の半導体領域と、前記半導体基板の一方の主表面から前記第2の半導体領域内に延び、キャリア濃度が前記第2の半導体領域のキャリア濃度より高い第2導電型の第3の半導体領域と、前記半導体基板の一方の主表面から延び前記第3の半導体領域内に位置する第1導電型の第4の半導体領域と、前記半導体基板の一方の主表面から延び前記第４の半導体領域内に位置する第２導電型の第５の半導体領域と、前記第２、第３、第４及び第５の半導体領域の前記一方の主表面への露出面に対向して形成されたゲート絶縁膜と、前記ゲート絶縁膜に隣接して形成されたゲート電極と、前記第4の半導体領域と第5の半導体領域に低抵抗接触したエミッタ電極と、前記第１の半導体領域に低抵抗接触したコレクタ電極とを備え、前記第3の半導体領域のうち、ゲート電極の間に位置し、前記第３の半導体領域よりキャリア濃度の高い第７の半導体領域が形成された半導体装置である。
【００２８】
【発明の実施の形態】
（実施例１）
本発明の実施例を図１を使って詳細に述べる。半導体装置１００は、ほぼ平行で平坦な一方および他方の主表面１２０、１２２をもっている。他方の主表面１２２に露出したｐ＋層１０上にｎバッファ層２１が形成され、さらにその上にバッファ層２１よりも不純物濃度が低いｎ−層２２が形成されている。ｎ−層２２は、一方の主表面１２０に露出している。
【００２９】
一方の主表面１２０からｎ−層２２中にｎ−層２２よりキャリア濃度の高いｎ層２３が拡散されている。さらにｎ層２３に取り囲まれるようにその内側にｐ層３１が拡散されている。さらに、複数のＰ層３１内にはｎ＋層４０が間隔を以って相並んで形成されている。
【００３０】
ｎ−層２２、ｐ層３１、ｎ層２３、およびｎ＋層４０の一方の主表面１２０への露出面にまたがってゲート絶縁膜５１が形成され、その上にゲート電極３が設けられている。
【００３１】
他方の主表面１２２では、ｐ＋層１０にコレクタ電極１が低抵抗接触している。また、一方の主表面１２０では、エミッタ電極２がｎ＋層４０およびｐ＋層３２に低抵抗接触している。ｐ＋層３２は、ｐ層３１内に形成され、複数のｎ＋層４０にまたがってその下に位置している。
【００３２】
このような半導体装置１００をオン状態にするには、エミッタ電極２にマイナス電位、コレクタ電極１にプラス電位が印加された状態で、ゲート電極３にエミッタ電位より正の電位を与える。
【００３３】
このとき、ゲート電極３の下部に位置するｐ層３１の表面にｎ形反転層が形成され、電子がｎ＋層４０、反転層、ｎ層２３、ｎ−層２２、ｎバッファ層２１を経由してｐ＋層１０に注入する。注入した電子により、ｐ＋層１０からホールがｎバッファ層２１、ｎ−層２２へ注入される。
【００３４】
これにより、ｎ−層２２は伝導度変調し、低抵抗化され、半導体装置１００は低いオン電圧を示す。このとき、ｎ層２３は、注入したホールがｐ層３１へ拡散するのを抑制し、ホールをｎ−層２２中に蓄積する効果がある。この結果、伝導度変調が高まり、オン電圧が低減する。
【００３５】
本発明者らは、図１３に示したA-A’線に沿うシートキャリア濃度Ｎ_Aではなく、図１に示したＢ−Ｂ’線に沿うシートキャリア濃度ＮＢにより降伏電圧が本質的に決定されることを見出した。
【００３６】
これは拡散により、ｐ層３１、ｎ層２３が作られた場合、これらの層の中央付近の不純物は１次元的に下の方向に拡散するが、角部及び、ゲート電極３の直下では下方向のみならず、２次元的に横方向にも拡散することに起因する。
【００３７】
その結果、ｎ層２３の角部のシートキャリア濃度Ｎ_Bは、中央部のシートキャリア濃度Ｎ_Aと異なり低くなる。降伏電圧は電界の最も強くなる場所のアバランシェ降伏により決定するが、ここで電界の最も強くなるのはｐ層３１とｎ層２３の角部の境界となるからである。
【００３８】
図２はその検討結果で、図１に示すｎ層２３のＢ−Ｂ’線に沿うシートキャリア濃度Ｎ_Bと降伏電圧の関係を示している。この図から明らかなように、Ｂ−Ｂ’線に沿うシートキャリア濃度N_Bが1×10¹²cm-²以上になると降伏電圧が著しく下がる。
【００３９】
このことからｎ層２３のＢ−Ｂ’線に沿うシートキャリア濃度Ｎ_Bは、1×10¹²cm-²以下にすることが望ましい。一方、特開平１０−１７８１７４に示すとおり、オン電圧はシートキャリア濃度が高くなると単調に減少する。
【００４０】
仮にB-B’線に沿うシートキャリア濃度N_Bを1×10¹²cm-²にするならば、A-A’線に沿うシートキャリア濃度N_Aはそれよりも高くすることができる。それによりA-A’線に沿うシートキャリア濃度N_Aを1×10¹²cm-²以下としたときよりも、n層23を最も効果的に形成できる結果、物理的限界までオン電圧を下げることが出来る。
【００４１】
一方、本発明の実施例の半導体装置１００では、ｐ層３１とｎ層２３に逆バイアスが加わるターンオフ時には、ｎ層２３は空乏化する。その結果、ｎ−層２２に蓄積されたホールは直接ｐ層３１に流れ込むことが可能であり、高速にターンオフできる。さらに、ゲート酸化膜５０の中央の一部をゲート絶縁膜５１より厚くしたゲート絶縁膜52とすることにより、帰還容量を少なくできる。
【００４２】
n層２３のほぼ中央には、領域２３１が部分的に形成されている。この領域２３１のうち不純物濃度の最も高い部分が、一つのｐ層３１内において隣り合うｎ＋層４０の内側端部から各々おろした仮想垂線Ｃ−Ｃ‘の間に位置している。本実施例ではｐ+層１０を点線で示すｐ+層１１のように電子の拡散長よりも薄くすることもできる。
【００４３】
これによって、ホールの注入を抑制でき、全電流に対する電子電流の割合をさらに増やすことができるため、ラッチアップさせるためのホール電流が減少し、最大可制御電流が大きくなり、安全動作領域がさらに拡大する。
【００４４】
また、Ｐ⁺層１１を図のように位置させたとき、オン電圧を上昇させないため、半導体素子１００のＮ^―層の厚さは、Ｐ⁺層１０を位置させたときの０．９倍以下にすることが好ましい。耐圧Ｖｂを使った表現をすればＶｂ／８μｍ以下にするのが好ましい。さらに、より最大可制御電流を大きくするにはｐ＋層１１の厚さを１μｍ以下にすることが望ましい。
【００４５】
図3は、B-B’線に沿うシートキャリア濃度N_Bと領域231の中で最も濃度の高い部分C-C’線のシートキャリア濃度N_Cとの比N_C/N_Bと、降伏電圧、最大可制御電流の関係を示している。
【００４６】
N_C/N_Bが大きくなるにつれ、最大可制御電流は単調に上昇することが分かる。これはＮ_C／Ｎ_Bが大きくなるにつれ、オン状態からオフ状態へ移行するターンオフ時に起こる動的なアバランシェポイントがｎ層２３１のうち最も不純物濃度の高い位置に集中するからである。
【００４７】
しかし、降伏電圧はＮ_C／Ｎ_Bが５以上になると急激に低下する。Ｎ_C／Ｎ_Bが５以下ではｎ層２３とｐ層３０の角で起きていた静的なアバランシェ位置が５以上になると移動してｎ層２３１のうち、不純物濃度の最も高い位置で決定するからである。このことからＮ_C／Ｎ_Bは５以下とすることが望ましい。
【００４８】
一方、図1４に示された従来の半導体装置204に本実施例に類似した従来例が示されている。しかし、本実施例ではn層231の最も不純物濃度の高い位置Ｐkが一つのp層31内において隣り合うn+層40の内側端部から各々おろした仮想垂線Ｃ−Ｃ‘の間に位置している。すなわち、最も不純物濃度の高い位置Ｐkは、必ずしも仮想垂線Ｃ−Ｃ’の中心に位置する必要はない。
【００４９】
これに対し、従来の半導体装置２０４では高濃度領域であるｎ層２３１内にある不純物濃度は、ｎ層２３１を除いたｎ層２３のどの場所よりも高くなければならない。そのためには最も不純物濃度の高い位置Ｐｋは、図１４に示すように仮想垂線Ｃ−Ｃ’の間の中心に位置に位置しなければならず、高価なホトリソグラフィーを必要とする点で異なる。本実施例では、濃度が最大となる点Ｐkがn層231の領域内にあればよい。
【００５０】
また、上述したように耐圧を保持し、最大可制御電流を大きくするために好適なｎ層２３とｎ層２３１の条件があることは本発明者が発見した新規な知見である。
【００５１】
ここで本実施例の半導体装置１００の製作方法について、図４から図７を使って説明する。まず、ｎ−層となる基板上にｎバッファ層２１及びｐ＋層１０を形成する。これにエミッタ側に平面状に厚いゲート酸化膜５２を形成し、所望の形状にパターン化する。
【００５２】
さらに、ｎ−層２２が露出した表面に薄いゲート絶縁膜５１となる酸化膜を形成する。それらの厚いゲート絶縁膜５２となる酸化膜と薄いゲート絶縁膜５１の上にゲート電極３として、多結晶シリコンを堆積する。ここで、厚いゲート絶縁膜５２がほぼ左右対称となるように薄いゲート絶縁５１上でゲート電極３とともに開口部をあける。
【００５３】
このとき、開口部の左右の薄いゲート酸化膜５１の平面方向の長さは、ほぼ等しくなるように設定する。また、図４に示すようにこの開口部よりゲート電極３をマスクとしてｎ層２３の不純物としてリンをイオン注入する。
【００５４】
次に図５に示すように、この開口部より狭いホトレジストのパターン１０００を使ってｎ層２３１の不純物としてリンをイオン注入し、図６に示すように熱拡散する。
【００５５】
次に同じ開口部よりゲート電極３をマスクとして、ｎ層３１の不純物としてホウ素をイオン注入し、図７に示すように熱拡散する。
【００５６】
さらにｎ＋層の下のｐ層３１の横方向抵抗を低減する為にｎ＋層の下に達するようにホトレジストを使ってｐ＋層３２の不純物ホウ素をイオン注入して拡散する。次に、ホトレジストのパターンを使ってｎ＋層４０の不純物である砒素又はリンをイオン注入し熱拡散する。
【００５７】
その後、絶縁膜６０を堆積し、ゲート電極３を覆うようにホトレジストを使って絶縁膜６０に開口部をあけ、エミッタ電極２でｐ＋層３２とｎ＋層４０を短絡し、電気的に接触させる。
【００５８】
さらにｐ＋層１０にもコレクタ電極１を形成し、電気的に結合する。ｐ＋層１０の形成はコレクタ電極１を形成し、電気的に結合する直前にしてもよい。
【００５９】
（実施例２）
図８は本発明の他の実施例を示す断面図である。本実施例の半導体装置１０５は、ゲート電極３はトレンチ構造をしており、ゲートの間隔の広いほうにはｐ層３１を形成し、狭いほうにはｎ＋層４０とｐ＋層３２とｐ層３１とｎ層２３を形成している。
【００６０】
ｎ層２３のほぼ中心にはｎ層２３よりもキャリア濃度の高いｎ層２３１を形成している。これによりアバランシェはｎ層２３１で起こる為、安全動作領域が広くなる。また、ゲート電極３を従来のトレンチＩＧＢＴと比べて粗に形成しているので帰還容量も小さくできる。
【００６１】
（実施例３）
図９は本発明を利用した他の実施例を示す断面図である。本実施例の半導体装置１０６は、ゲート電極３はトレンチ構造をしており、ゲートの間隔の広いほうにはｐ層３１を形成し、狭いほうにはｎ＋層４０とｐ＋層３２とｐ層３１とｎ層２３を形成している。
【００６２】
ｎ層２３のほぼ中心にはｎ層２３よりもキャリア濃度の高いｎ層２３１を形成している。これによりアバランシェはｎ層２３１で起こる為、安全動作領域が広くなる。また、ゲート電極３を従来のトレンチＩＧＢＴと比べて粗に形成しているので帰還容量も小さくできる。本実施例ではｐ＋層１１を電子の拡散長よりも薄くすることによって、ｐ＋層１１をからのホールの注入を抑制できる。
【００６３】
これにより、全電流に対する電子電流の割合をさらに増やすことができるため、ラッチアップさせるためのホール電流が減少し、最大可制御電流が大きくなり、安全動作領域がさらに拡大する。
【００６４】
また、このとき、オン電圧を上昇させないため、ｎ−層２４の厚さは半導体素子１０５の０．９倍以下にすることが好ましい。耐圧Ｖｂを使った表現をすればＶｂ／８μｍ以下にするのが好ましい。さらに、より最大可制御電流を大きくするにはｐ＋層１１の厚さを１μｍ以下にすることが望ましい。
【００６５】
（実施例４）
図１０は本発明の半導体装置を電力変換装置の一つであるインバータ装置に適用した応用例である。本発明の半導体装置を用いることにより、耐圧特性を損なうことなく、低損失性と高速制御が可能で、且つ帰還容量を介してくるゲートノイズを低減でき、高効率で、信頼性の高いインバータ装置が実現できる。
【００６６】
低損失で高信頼な本発明の電力変換装置を使用することにより、たとえば電力を動力源として駆動する車両の冷却装置を単純化、小型化、軽量化ひいては低コスト化ができる。さらには、冷却にブロアを使用していた在来の新幹線をブロアレス化することができ、車両の軽量化、低騒音化、低損失化ができる。
【００６７】
【発明の効果】
本発明によれば、オン電圧が低くスイッチングが早く、高耐圧化が容易で、ノイズの原因となる帰還容量が小さく、製造コストが低く、最大可制御電流が大きく安全動作領域が広い総合的に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明半導体装置の一実施例の構成を説明する断面図である。
【図２】図１のn層角部のシートキャリア濃度と特性の関係を表す図である。
【図３】図１のn層角部と中央部のシートキャリア濃度の比と特性の関係を表す図である。
【図４】本発明半導体装置の製造方法を説明する断面図である。
【図５】本発明に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明半導体装置の実施例の構成を説明する断面図である。
【図９】本発明半導体装置の実施例の構成を説明する断面図である。
【図１０】本発明半導体装置を使用した電力変換装置の例である。
【図１１】従来の半導体装置を示す断面図である。
【図１２】他の従来の半導体装置を示す断面図である。
【図１３】他の従来の半導体装置を示す断面図である。
【図１４】他の従来の半導体装置を示す断面図である。
【図１５】他の従来の半導体装置を示す断面図である。
【符号の説明】
１…コレクタ電極、２…エミッタ電極、３…ゲート電極、１０、３２…ｐ＋層、２１…ｎバッファ層、２２…ｎ−層、２３…ｎ層、３１…ｐ層、４０…ｎ＋層、５０…ゲート絶縁膜、６０…絶縁膜、１０００…ホトレジストパターン。

Claims

一対の主表面を有する半導体基板と、
前記半導体基板内に位置する第１導電型の第１の半導体領域と、
前記第１の半導体領域に隣接して位置する第２導電型の第２の半導体領域と、
前記半導体基板の一方の主表面から前記第２の半導体領域内に伸び前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電型の第３の半導体領域と、
前記半導体基板の一方の主表面から前記第３の半導体領域内に延びた第１導電型の第４の半導体領域と、
前記半導体基板の一方の主表面から前記第４の半導体領域内に延びた第２導電型の第５の半導体領域と、
前記第２、第３、第４及び第５の半導体領域の前記半導体基板の一方の主表面への露出面に対向して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第４の半導体領域と第５の半導体領域に低抵抗接触したエミッタ電極と、
前記第１の半導体領域に低抵抗接触したコレクタ電極とを備え、
前記第３の半導体領域内で曲率が最も大きな第２導電体型の第６の半導体領域のシートキャリア濃度が１×１０^１２ｃｍ−^２以下であり、
前記第３の半導体領域内において、前記ゲート電極間に挟まれた領域に、前記第６の半導体領域よりキャリア濃度が高い第２導電体型の第７の半導体領域を有し、
前記第６の半導体領域と前記第７の半導体領域内の最も高いシートキャリア濃度の比が５以下であることを特徴とする半導体装置。
請求項１において、
前記第１の半導体領域と前記第２の半導体領域に挟まれ、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電型の第８の半導体領域を有する半導体装置。
請求項１または２において、
前記第５の半導体領域に接触し、前記第４の半導体領域内にあり、前記エミッタ電極と低抵抗接触し、前記第４の半導体領域のキャリア濃度よりも高いキャリア濃度を有する第１導電型の第９の半導体領域を有する半導体装置。