JP3550163B2 - プログラムの可能な多層神経回路網 - Google Patents
プログラムの可能な多層神経回路網 Download PDFInfo
- Publication number
- JP3550163B2 JP3550163B2 JP12385593A JP12385593A JP3550163B2 JP 3550163 B2 JP3550163 B2 JP 3550163B2 JP 12385593 A JP12385593 A JP 12385593A JP 12385593 A JP12385593 A JP 12385593A JP 3550163 B2 JP3550163 B2 JP 3550163B2
- Authority
- JP
- Japan
- Prior art keywords
- neural network
- multilayer neural
- synapse
- weight
- programmable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013528 artificial neural network Methods 0.000 title claims description 32
- 210000000225 synapse Anatomy 0.000 claims description 26
- 230000006870 function Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 7
- 230000000946 synaptic effect Effects 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 210000002569 neuron Anatomy 0.000 description 3
- 230000001537 neural effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Neurology (AREA)
- Mathematical Physics (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computational Linguistics (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Image Analysis (AREA)
- Read Only Memory (AREA)
Description
【産業上の利用分野】
本発明は神経回路網に係り、特に多層神経回路網に関する。
【0002】
【従来の技術】
一般的に多層神経回路網は学習により得られたシナプス加重値をそれぞれのシナプスが有するよう設計することにより望む機能を遂行させる。即ち、一つの製造された多層神経回路網は一つの機能のみを遂行することができた。それで、多層神経回路網を利用して認識システムを具現するのには限界があった。
【0003】
【発明が解決しようとする課題】
本発明の目的は一つの多層神経回路網が使用者により多数の機能の遂行できるプログラム可能な多層神経回路網を提供することである。
【0004】
【課題を解決するための手段】
前記の目的を達成するために本発明によるプログラムの可能な多層神経回路網は望む機能を遂行させるそれぞれのシナプスの加重値を貯蔵する加重値貯蔵手段と、前記貯蔵手段に貯蔵された値を各々のシナプスに伝達するためのインタフェ−ス手段と、前記加重値貯蔵手段からの加重値を有するようプログラムし望む出力を出力するための多層神経回路網手段を具備することを特徴とする。
【0005】
【作用】
多層神経回路のシナプス加重値を調節し、入力に対する望む出力を出すようプログラムできる。
【0006】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図1は本発明の一実施例によるプログラム可能な多層神経回路網のブロック図である。
図1において、学習された結果の加重値を貯蔵し前記貯蔵された加重値をそれぞれのシナプスに伝達するためのメモリ10、前記メモリ10の該当するアドレスを発生するためのアドレス発生回路20、前記アドレス発生回路20の出力信号を入力しデコ−ドして列アドレス信号を発生するための6対64列アドレスデコ−ダ−30、前記アドレス発生回路20の出力信号を入力しデコ−ドして行アドレス信号を発生するための5対32行アドレスデコ−ダ−40と、前記列アドレスデコ−ダ−30と行アドレスデコ−ダ−40により選択され前記メモリ10に貯蔵された加重値を有するシナプスからなる多層神経回路網50、前記各シナプスの値を出力するためのニュ−ロン60から構成されている。
【0007】
そして前記各シナプスは6対64列アドレスデコ−ダ−30と5対32行アドレスデコ−ダ−40からの出力信号を入力する NORゲ−ト70、前記 NORゲ−ト70の出力信号に応答して動作し前記メモリ10に貯蔵された加重値を貯蔵するDラッチ80(前記Dラッチ回路80の最上位ビットは符号を貯蔵するための符号ビットであり、残りのビットは大きさビットを表す)。入力デ−タとイネ−ブル信号及び前記符号ビット信号が0である場合に応答し前記Dラッチ回路80に貯蔵された信号を出力するためのNANDゲ−ト90、入力デ−タとイネ−ブル信号及び前記符号ビット信号が1である場合に応答し前記Dラッチ回路80に貯蔵された信号を出力するための ANDゲ−ト100、前記NANDゲ−ト90の出力信号によってイネ−ブルされるシナプスPMOSトランジスタ110、前記 ANDゲ−ト100の出力信号によりイネ−ブルされるシナプスNMOSトランジスタ120から構成されている。前記構成で前記8ビットで構成された多層神経回路網を一つでなく複数個連結し構成することも可能である。又、回路が一つのチップに集積化される時前記多層神経回路網を除いた他の回路構成は外部に別に構成しても関係ない。
【0008】
前記構成は次のように動作する。
第1段階;学習により得られた加重値をチップ選択信号とライトイネ−ブル信号に応答しアドレス発生回路20によって選択されたアドレスに該当するメモリ10に貯蔵する。
第2段階;リ−ドイネ−ブル信号に応答し前記アドレス発生回路20の出力信号により選択されたアドレスに該当するメモリ10に貯蔵されたデ−タをDラッチ回路80にラッチさせる。同時に前記アドレス発生回路20の出力信号を前記行アドレスデコ−ダ−40と前記列アドレスデコ−ダ−30に入力しデコ−ドして一つのシナプスを選択する。
【0009】
第3段階;前記行アドレスデコ−ダ−40と前記列アドレスデコ−ダ−30の出力があれば前記Dラッチ回路80に貯蔵されたデ−タが出力される。同時にNANDゲ−ト90や ANDゲ−ト100は入力デ−タとイネ−ブル信号を入力しその出力をイネ−ブルして前記シナプスPMOSトランジスタ110やシナプスNMOSトランジスタ120が適切な加重値が持てる。このようにしてプログラム可能な多層神経回路網が具現できる。
【0010】
図2は図1のシナプス MOSトランジスタを具現した回路を示す。
図2において、各々大きさが1、2、4、8、16、32、64、128であるシナプスPMOSトランジスタとシナプスNMOSトランジスタのドレイン電極を共通接続し前記シナプスPMOSトランジスタのソ−ス電極は電源電圧に連結しゲ−ト電極で第1入力信号(I1 〜I8 )を入力し前記シナプスNMOSトランジスタのソ−ス電極は接地電圧に連結しゲ−ト電極で第2入力信号(I1 ’〜I8 ’)を入力し前記ドレイン共通点を通じた出力信号をニュ−ロン150を通じて出力する。
【0011】
図3は図1に使用される8ビット3入力NANDゲ−トを表す。図3において入力信号INとイネ−ブル信号ENに応答し8ビットのデ−タを各々入力するための八つのNANDゲ−トから構成されている。図3に示した回路は入力信号INとイネ−ブル信号ENが“ロ−”レベルである場合にNANDゲ−トに入力されるデ−タが“ロ−”レベルなら“ハイ”レベルが出力され“ハイ”レベルなら“ロ−”レベルが出力される。
【0012】
図4は8ビットDラッチ回路の構成を示す。
図4において、8ビットラッチ回路のそれぞれのビットは制御信号を反転するためのインバ−タ−200、前記インバ−タ−200の反転された信号を入力して反転するためのインバ−タ−201、前記インバ−タ−200とインバ−タ−201の出力信号に制御され入力信号を伝送するためのCMOS伝送ゲ−ト202、前記CMOS伝送ゲ−ト202の出力信号とリセット信号CDを入力するNANDゲ−ト203、前記NANDゲ−ト203の出力信号を反転するインバ−タ−204、前記インバ−タ−200とインバ−タ−201の出力信号に応答し前記CMOS伝送ゲ−ト202の出力信号を伝送するためのCMOS伝送ゲ−ト205から構成されている。それで前記入力されるデ−タをラッチして出力する。
【0013】
図5は図1の回路の5対32列アドレスデコ−ダ−を示す。
図5において、五つのアドレス信号と反転されたアドレス信号を入力しその中の一つの出力のみをイネ−ブルさせる5入力NANDゲ−トから構成されている。
図6は図1の回路の6対64行アドレスデコ−ダ−を示す。
図6において、六つのアドレス信号と反転されたアドレス信号を入力しその中の一つの出力のみをイネ−ブルさせる6入力NANDゲ−トから構成されている。
【0014】
前記ラッチ回路やデコ−ダ−回路は一般に使用されるどんな回路を用いても関係ない。
従って、本発明は次のような長所がある。
第1、音声や文字を認識する認識回路に使用すれば望ましい。
第2、入力と出力に対するどんな機能でも満足させ得るようプログラムが可能である。即ち、様々な機能が遂行できる。
【図面の簡単な説明】
【図1】本発明による一実施例の8ビットシナプス値のための使用者によりプログラム可能な多層神経回路網のブロック図である。
【図2】図1に示した多層神経回路網に使用される8ビット神経大きさの比較器を示すである。
【図3】図1に示した多層神経回路網に使用される8ビット3入力NANDゲ−トを示す図である。
【図4】図1に示した多層神経回路網に使用される8ビットDラッチを示す図である。
【図5】図1に示した多層神経回路網に使用される5対32列デコ−ダ−を示す図である。
【図6】図1に示した多層神経回路網に使用される6対64行デコ−ダ−を示す図である。
【符号の説明】
10 メモリ
20 アドレス発生回路
30,40 アドレスデコーダー
50 多層関係回路網
60 ニューロン
70 NOR ゲート
80 Dラッチ回路
90,203 NANDゲート
100 AND ゲート
110 シナプスPMOSトランジスタ
120 シナプスNMOSトランジスタ
200,201,204 インバーター
202,205 CMOS伝送ゲート
Claims (6)
- 望む機能を遂行させる各々のシナプスの加重値を貯蔵する加重値貯蔵手段と、
前記貯蔵手段に貯蔵された値をそれぞれのシナプスに伝達するためのインタフェ−ス手段と、
前記加重値貯蔵手段からの加重値を有するようプログラムし望む出力を出力するための多層神経回路網手段を備えることを特徴とするプログラムの可能な多層神経回路網。 - 前記貯蔵手段は、
前記貯蔵手段のアドレスを指定するためのアドレス指定計数器と、
前記計数器により指定されたアドレスに外部から入力される加重値を入力するための読み取り及び書き込みの可能なメモリを具備することを特徴とする請求項1記載の多層神経回路網。 - 前記インタフェ−ス手段は、
前記多層神経回路網の各々の該当する行アドレスを指定するための行アドレス指定デコ−ダ−と、
前記多層神経回路網の各々の該当する列アドレスを指定するための列アドレス指定デコ−ダ−を具備することを特徴とする請求項1記載の多層神経回路網。 - 前記多層神経回路網の各々のアドレスに該当するセルは、
加重値の値ををポジティブにする複数個のPMOSトランジスタから構成されたシナプスPMOSトランジスタと、
加重値の値をネガチブにする複数個のNMOSトランジスタから構成されたシナプスNMOSトランジスタと、
前記インタフェ−ス手段の出力信号に応答するクロックが印加され前記メモリに貯蔵された加重値デ−タを入力するラッチ回路。
外部からのイネ−ブル信号と入力デ−タ信号に応答し前記ラッチ回路に貯蔵された加重値を前記シナプスPMOSトランジスタや前記シナプスNMOSトランジスタに伝達するためのゲ−ト回路を具備することを特徴とする請求項3記載のプログラムの可能な多層神経回路網。 - 前記シナプスPMOSトランジスタは長さの異なる複数個のゲ−トを一つのトランジスタに形成することを特徴とする請求項4記載のプログラムの可能な多層神経回路網。
- 前記シナプスNMOSトランジスタは長さの異なる複数個のゲ−トを一つのトランジスタに形成することを特徴とする請求項4記載のプログラムの可能な多層神経回路網。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920009480A KR960013367B1 (ko) | 1992-05-30 | 1992-05-30 | 프로그램이 가능한 다층 신경회로망 |
KR9480/1992 | 1992-05-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0652340A JPH0652340A (ja) | 1994-02-25 |
JP3550163B2 true JP3550163B2 (ja) | 2004-08-04 |
Family
ID=19334023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12385593A Expired - Fee Related JP3550163B2 (ja) | 1992-05-30 | 1993-05-26 | プログラムの可能な多層神経回路網 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5448682A (ja) |
JP (1) | JP3550163B2 (ja) |
KR (1) | KR960013367B1 (ja) |
DE (1) | DE4317993A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4105952C2 (de) * | 1991-02-26 | 2002-11-07 | Koenig & Bauer Ag | Vorrichtung zur Nachbehandlung inline lackierter Druckbogen |
JP3278080B2 (ja) * | 1993-02-22 | 2002-04-30 | 直 柴田 | 半導体集積回路 |
KR970007006B1 (ko) * | 1993-08-31 | 1997-05-01 | 한국전자통신연구원 | 인공 신경 회로와 패턴 분리 및 인식용 발진 신경 망의 구조 |
KR0185754B1 (ko) * | 1994-02-02 | 1999-05-15 | 정호선 | 맵핑회로와 이를 이용한 혼돈 신경망 |
KR100250977B1 (ko) * | 1997-10-16 | 2000-04-15 | 이계철 | 신경망 칩을 이용한 고속 패킷 스위치 제어기와이를 이용한 교환기 |
US8676734B2 (en) * | 2010-07-07 | 2014-03-18 | Qualcomm, Incorporated | Methods and systems for replaceable synaptic weight storage in neuro-processors |
KR101522955B1 (ko) * | 2015-01-19 | 2015-05-28 | 에이치제이산전(주) | 결상 보호 차단기 |
JP6914342B2 (ja) * | 2017-09-07 | 2021-08-04 | パナソニック株式会社 | 半導体記憶素子を用いたニューラルネットワーク演算回路 |
CN111738429B (zh) * | 2019-03-25 | 2023-10-13 | 中科寒武纪科技股份有限公司 | 一种计算装置及相关产品 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4807168A (en) * | 1987-06-10 | 1989-02-21 | The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration | Hybrid analog-digital associative neural network |
US4951239A (en) * | 1988-10-27 | 1990-08-21 | The United States Of America As Represented By The Secretary Of The Navy | Artificial neural network implementation |
US5010512A (en) * | 1989-01-12 | 1991-04-23 | International Business Machines Corp. | Neural network having an associative memory that learns by example |
DE4020007C2 (de) * | 1989-06-22 | 1994-09-29 | Nippon Telegraph & Telephone | Nichtflüchtiger Speicher |
US5101361A (en) * | 1989-09-29 | 1992-03-31 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Analog hardware for delta-backpropagation neural networks |
JP2907486B2 (ja) * | 1990-04-17 | 1999-06-21 | 富士通株式会社 | ニューラルネットワーク装置 |
JP3135910B2 (ja) * | 1990-10-18 | 2001-02-19 | 沖電気工業株式会社 | 神経回路 |
US5093900A (en) * | 1991-02-13 | 1992-03-03 | At&T Bell Laboratories | Reconfigurable neural network |
-
1992
- 1992-05-30 KR KR1019920009480A patent/KR960013367B1/ko not_active IP Right Cessation
-
1993
- 1993-05-26 JP JP12385593A patent/JP3550163B2/ja not_active Expired - Fee Related
- 1993-05-28 DE DE4317993A patent/DE4317993A1/de not_active Ceased
-
1995
- 1995-01-17 US US08/373,479 patent/US5448682A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR930023859A (ko) | 1993-12-21 |
KR960013367B1 (ko) | 1996-10-04 |
DE4317993A1 (de) | 1993-12-02 |
US5448682A (en) | 1995-09-05 |
JPH0652340A (ja) | 1994-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5852569A (en) | Content addressable memory multiple match detection circuit | |
JP2786614B2 (ja) | 半導体メモリ装置の欠陥セル救済方法とその回路 | |
JP2812262B2 (ja) | 連想記憶装置 | |
JP3550163B2 (ja) | プログラムの可能な多層神経回路網 | |
JP2001202785A (ja) | 連想メモリ | |
US5677882A (en) | Semiconductor memory having redundancy memory decoder circuit | |
US11031079B1 (en) | Dynamic digital perceptron | |
JP2588936B2 (ja) | 半導体記憶装置 | |
JPH01119982A (ja) | スタティック型ランダムアクセスメモリ | |
JPS6118833B2 (ja) | ||
US6597602B2 (en) | Semiconductor memory device | |
JP2741810B2 (ja) | 内容アドレス式メモリ | |
JPH01211396A (ja) | デコーダバッファ回路 | |
US6696990B2 (en) | Binary encoding circuit | |
US5233561A (en) | Composite semiconductor storage device and operating method therefor | |
US5012451A (en) | ROM circuit | |
JPS59225615A (ja) | ゲ−トアレイ内のram構成方法 | |
JPS6378394A (ja) | プリチヤ−ジクロツク発生回路 | |
JPS6255171B2 (ja) | ||
JPH07182874A (ja) | 半導体メモリセル回路およびメモリセルアレイ | |
JP2710505B2 (ja) | Uvep−rom読み出し回路 | |
KR100254473B1 (ko) | 로오 디코더 회로 | |
JP2838033B2 (ja) | 内容アドレス式メモリ | |
JPH08315587A (ja) | センス増幅器 | |
JPS60197996A (ja) | スタテイツク型ランダムアクセスメモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |