JP2710505B2 - Ｕｖｅｐ−ｒｏｍ読み出し回路 - Google Patents
Ｕｖｅｐ−ｒｏｍ読み出し回路Info
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- JP2710505B2 JP2710505B2 JP33669291A JP33669291A JP2710505B2 JP 2710505 B2 JP2710505 B2 JP 2710505B2 JP 33669291 A JP33669291 A JP 33669291A JP 33669291 A JP33669291 A JP 33669291A JP 2710505 B2 JP2710505 B2 JP 2710505B2
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Description
【０００１】
【産業上の利用分野】本発明はＵＶＥＰ−ＲＯＭ読み出
し回路に関し、特に電源電圧を低電圧化した場合にＲＯ
Ｍのデータの読み出しを可能としたＵＶＥＰ−ＲＯＭに
関する。
し回路に関し、特に電源電圧を低電圧化した場合にＲＯ
Ｍのデータの読み出しを可能としたＵＶＥＰ−ＲＯＭに
関する。
【０００２】
【従来の技術】従来のＵＶＥＰ−ＲＯＭ読み出し回路の
回路図を図３に示す。図３に示すように、従来の読み出
し回路は、アドレス信号（以下、Ａｄｄと称す）を入力
するデコード回路１（ここではＮＡＮＤ１）と、デコー
ド回路１の出力信号を入力する論理回路２（ここではイ
ンバータ２）と、論理回路２の出力側とソース側を接続
し、ドレイン側をワード線へ接続する“しきい値が０Ｖ
近傍のＮチャンネルトランジスタ（以下、Ｎチャンネル
ノンドープトランジスタと称す）３と、ワード線とＶPP
端子の間にシリアルに接続する”しきい値が−１Ｖ以上
のＰチャンネルトランジスタ（以下、Ｐチャンネルノン
ドープトランジスタと称す）６，７，８，９とから成
り、デコード回路１へ入力されるＡｄｄがインバータ１
０，１１，１２，１３へ入力され、インバータ１０，１
１，１２，１３の出力信号が、Ｐチャンネルノンドープ
トランジスタ６，７，８，９のゲートへ各各入力され
る。又、Ｎｃｈノンドープトランジスタ３のゲート入力
ＩＮのレベルを電源電圧より低いレベルへ設定する（こ
こでは、説明のために１〔Ｖ〕とする）。又、ＶPP端子
は“電源電圧（ここでは、説明のために２〔Ｖ〕とす
る）＋｜Ｐチャンノンドープトランジスタのしきい値
｜”のレベルが印加されるものとする。
回路図を図３に示す。図３に示すように、従来の読み出
し回路は、アドレス信号（以下、Ａｄｄと称す）を入力
するデコード回路１（ここではＮＡＮＤ１）と、デコー
ド回路１の出力信号を入力する論理回路２（ここではイ
ンバータ２）と、論理回路２の出力側とソース側を接続
し、ドレイン側をワード線へ接続する“しきい値が０Ｖ
近傍のＮチャンネルトランジスタ（以下、Ｎチャンネル
ノンドープトランジスタと称す）３と、ワード線とＶPP
端子の間にシリアルに接続する”しきい値が−１Ｖ以上
のＰチャンネルトランジスタ（以下、Ｐチャンネルノン
ドープトランジスタと称す）６，７，８，９とから成
り、デコード回路１へ入力されるＡｄｄがインバータ１
０，１１，１２，１３へ入力され、インバータ１０，１
１，１２，１３の出力信号が、Ｐチャンネルノンドープ
トランジスタ６，７，８，９のゲートへ各各入力され
る。又、Ｎｃｈノンドープトランジスタ３のゲート入力
ＩＮのレベルを電源電圧より低いレベルへ設定する（こ
こでは、説明のために１〔Ｖ〕とする）。又、ＶPP端子
は“電源電圧（ここでは、説明のために２〔Ｖ〕とす
る）＋｜Ｐチャンノンドープトランジスタのしきい値
｜”のレベルが印加されるものとする。
【０００３】次に従来の技術図３により動作説明を行な
う。Ａｄｄが全て論理的“１”が入力されると、ＮＡＮ
Ｄ１の出力は０Ｖとなり、インバータ２の出力は２Ｖレ
ベルを出力する。又、Ａｄｄを入力するインバータ１
０，１１，１２，１３の出力は０Ｖレベルを出力し、Ｐ
チャンノンドープトランジスタ６，７，８，９がＯＮ状
態となり、ワード線とＶPP端子が電気的に接続され、Ｖ
PP端子側から電流Ｉでワード線が充電される。
う。Ａｄｄが全て論理的“１”が入力されると、ＮＡＮ
Ｄ１の出力は０Ｖとなり、インバータ２の出力は２Ｖレ
ベルを出力する。又、Ａｄｄを入力するインバータ１
０，１１，１２，１３の出力は０Ｖレベルを出力し、Ｐ
チャンノンドープトランジスタ６，７，８，９がＯＮ状
態となり、ワード線とＶPP端子が電気的に接続され、Ｖ
PP端子側から電流Ｉでワード線が充電される。
【０００４】又、この時、ワード線はＶPP端子と同じレ
ベル“電源電圧＋｜Ｐチャンネルノンドープのしきい値
｜”まで充電される。又、電源電圧が２〔Ｖ〕、Ｐチャ
ンネルノンドープトランジスタのしきい値をたとえば−
１．４〔Ｖ〕、Ｎチャンネルノンドープトランジスタの
しきい値を０〔Ｖ〕とすると、Ｎチャンネルノンドープ
トランジスタ３のソース電位（インバータ２の出力）は
２Ｖ、ドレイン電位（ワード線）は３．４〔Ｖ〕、ゲー
ト電位は１〔Ｖ〕なのでＮチャンネルノンドープトラン
ジスタ３はＯＦＦ状態となり、インバータ２側へ電源電
圧以上の電位は加わらない。
ベル“電源電圧＋｜Ｐチャンネルノンドープのしきい値
｜”まで充電される。又、電源電圧が２〔Ｖ〕、Ｐチャ
ンネルノンドープトランジスタのしきい値をたとえば−
１．４〔Ｖ〕、Ｎチャンネルノンドープトランジスタの
しきい値を０〔Ｖ〕とすると、Ｎチャンネルノンドープ
トランジスタ３のソース電位（インバータ２の出力）は
２Ｖ、ドレイン電位（ワード線）は３．４〔Ｖ〕、ゲー
ト電位は１〔Ｖ〕なのでＮチャンネルノンドープトラン
ジスタ３はＯＦＦ状態となり、インバータ２側へ電源電
圧以上の電位は加わらない。
【０００５】又、ワード線は３．４〔Ｖ〕まで充電され
ているためＵＶＥＰ−ＲＯＭのメモリセル５が未書き込
みの場合ＶT が２Ｖになるように製造するため、ＯＮ状
態となり、又、書き込まれた状態の場合ＶT が８Ｖ以上
になるように製造するためＯＦＦ状態となる。
ているためＵＶＥＰ−ＲＯＭのメモリセル５が未書き込
みの場合ＶT が２Ｖになるように製造するため、ＯＮ状
態となり、又、書き込まれた状態の場合ＶT が８Ｖ以上
になるように製造するためＯＦＦ状態となる。
【０００６】Ａｄｄの信号線のうち１本でも論理的
“０”が入力されると、ＮＡＮＤ１の出力は電源レベル
となり、インバータ２の出力は０Ｖレベルとなる。又、
Ａｄｄを入力するインバータ１０，１１，１２，１３の
出力の中で１本以上が電源レベルを出力し、Ｐチャンネ
ルノンドープトランジスタ６，７，８，９のうちゲート
へ電源レベルを印加されたトランジスタがＯＦＦ状態と
なり、ワード線とＶPP端子は電気的に分離される。又、
Ｎチャンネルノンドープトランジスタ３のソース電位
（インバータ２の出力）は０Ｖか、ゲート電位が１
〔Ｖ〕であるためＯＮ状態となり、ワード線は０Ｖとな
る。そのためＵＶＥＰ−ＲＯＭのメモリセル５は未書込
みの場合、又、書き込まれた状態の場合でもＯＦＦ状態
となる。
“０”が入力されると、ＮＡＮＤ１の出力は電源レベル
となり、インバータ２の出力は０Ｖレベルとなる。又、
Ａｄｄを入力するインバータ１０，１１，１２，１３の
出力の中で１本以上が電源レベルを出力し、Ｐチャンネ
ルノンドープトランジスタ６，７，８，９のうちゲート
へ電源レベルを印加されたトランジスタがＯＦＦ状態と
なり、ワード線とＶPP端子は電気的に分離される。又、
Ｎチャンネルノンドープトランジスタ３のソース電位
（インバータ２の出力）は０Ｖか、ゲート電位が１
〔Ｖ〕であるためＯＮ状態となり、ワード線は０Ｖとな
る。そのためＵＶＥＰ−ＲＯＭのメモリセル５は未書込
みの場合、又、書き込まれた状態の場合でもＯＦＦ状態
となる。
【０００７】また、従来のＵＶＥＰ−ＲＯＭ読み出し回
路は、図４のように、メモリセルアレー領域を挟んで一
方へデータ読み出しのＸ−デコーダを配置し、もう他方
へＷＲＩＴＥ−デコーダを配置するマスクレイアウト配
置にする方法しかなかった。
路は、図４のように、メモリセルアレー領域を挟んで一
方へデータ読み出しのＸ−デコーダを配置し、もう他方
へＷＲＩＴＥ−デコーダを配置するマスクレイアウト配
置にする方法しかなかった。
【０００８】
【発明が解決しようとする課題】この従来のＵＶＥＰ−
ＲＯＭ読み出し回路は、ワード線とＶPP端子間にシリア
ルに接続するＰチャンネルトランジスタ（ＷＲＩＴＥ−
デコーダ）の段数が多くなっているため、ＶPP端子から
ワード線を充電するスピードが速くできない問題点があ
る。
ＲＯＭ読み出し回路は、ワード線とＶPP端子間にシリア
ルに接続するＰチャンネルトランジスタ（ＷＲＩＴＥ−
デコーダ）の段数が多くなっているため、ＶPP端子から
ワード線を充電するスピードが速くできない問題点があ
る。
【０００９】
【課題を解決するための手段】本発明のＵＶＥＰ−ＲＯ
Ｍ読み出し回路は、アドレス信号を入力するデコード回
路と、デコード回路の出力信号を入力する論理回路と、
論理回路の出力信号を第１のトランスファゲートのソー
ス側へ接続し、第１のトランスファゲートのドレイン側
をワード線へ接続し、ゲート側を制御信号へ接続する。
又、ドレイン側をワード線へ接続する第２のトランスフ
ァーゲートと、第２のトランスファーゲートのゲートを
前記デコーダ回路の出力側へ接続し、ソース側を電源レ
ベルに対して異電位のレベルへ接続することを備えてい
る。
Ｍ読み出し回路は、アドレス信号を入力するデコード回
路と、デコード回路の出力信号を入力する論理回路と、
論理回路の出力信号を第１のトランスファゲートのソー
ス側へ接続し、第１のトランスファゲートのドレイン側
をワード線へ接続し、ゲート側を制御信号へ接続する。
又、ドレイン側をワード線へ接続する第２のトランスフ
ァーゲートと、第２のトランスファーゲートのゲートを
前記デコーダ回路の出力側へ接続し、ソース側を電源レ
ベルに対して異電位のレベルへ接続することを備えてい
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である。この回路はＡｄｄ
を入力するデコード回路１（ここではＮＡＮＤ１）と、
デコード回路１の出力信号を入力する論理回路２（ここ
ではインバータ２）と、論理回路２の出力側とソース側
を接続し、ドレイン側をワード線へ接続するＮチャンネ
ルノンドープトランジスタ３と、ワード線とＶPP端子間
に接続するＰチャンネルノンドープトランジスタ４とを
有し、Ｐチャンネルノンドープトランジスタ４のゲート
をデコード回路１（ここではＮＡＮＤ１）の出力側へ接
続される。
る。図１は本発明の一実施例である。この回路はＡｄｄ
を入力するデコード回路１（ここではＮＡＮＤ１）と、
デコード回路１の出力信号を入力する論理回路２（ここ
ではインバータ２）と、論理回路２の出力側とソース側
を接続し、ドレイン側をワード線へ接続するＮチャンネ
ルノンドープトランジスタ３と、ワード線とＶPP端子間
に接続するＰチャンネルノンドープトランジスタ４とを
有し、Ｐチャンネルノンドープトランジスタ４のゲート
をデコード回路１（ここではＮＡＮＤ１）の出力側へ接
続される。
【００１１】この回路構成は、多層配線プロセスにより
実現する。又、Ｎｃｈノンドープトランジスタ３のゲー
ト入力ＩＮのレベルを電源電圧より低いレベルへ設定す
る（ここでは、説明のために１〔Ｖ〕とする）。又、Ｖ
PP端子は“電源電圧＋｜Ｐチャンネルノンドープトラン
ジスタのしきい値｜”のレベルが印加されている。
実現する。又、Ｎｃｈノンドープトランジスタ３のゲー
ト入力ＩＮのレベルを電源電圧より低いレベルへ設定す
る（ここでは、説明のために１〔Ｖ〕とする）。又、Ｖ
PP端子は“電源電圧＋｜Ｐチャンネルノンドープトラン
ジスタのしきい値｜”のレベルが印加されている。
【００１２】次に本発明図１の動作説明を行なう。Ａｄ
ｄが全て論理的“１”が入力されると、ＮＡＮＤ１の出
力は０Ｖとなり、インバータ２の出力は電源レベルを出
力する。又、ＮＡＮＤ１の出力を入力するＰチャンネル
ノンドープトランジスタ４のゲートも０〔Ｖ〕となり、
Ｐチャンネルノンドープトランジスタ４がＯＮ状態とな
り、ワード線とＶPP端子が電気的に接続され、ＶPP端子
側から電流Ｉ１でワード線が充電される。
ｄが全て論理的“１”が入力されると、ＮＡＮＤ１の出
力は０Ｖとなり、インバータ２の出力は電源レベルを出
力する。又、ＮＡＮＤ１の出力を入力するＰチャンネル
ノンドープトランジスタ４のゲートも０〔Ｖ〕となり、
Ｐチャンネルノンドープトランジスタ４がＯＮ状態とな
り、ワード線とＶPP端子が電気的に接続され、ＶPP端子
側から電流Ｉ１でワード線が充電される。
【００１３】又、この時、ワード線はＶPP端子と同じレ
ベル“電源電圧＋｜Ｐチャンネルノンドープトランジス
タのしきい値｜”まで充電される。
ベル“電源電圧＋｜Ｐチャンネルノンドープトランジス
タのしきい値｜”まで充電される。
【００１４】又、電源電圧が２〔Ｖ〕、Ｐチャンネルノ
ンドープトランジスタのしきい値を−１．４〔Ｖ〕，Ｎ
チャンネルノンドープトランジスタのしきい値を０
〔Ｖ〕とすると、Ｎチャンネルノンドープトランジスタ
３のソース電位（インバータ２の出力）は２〔Ｖ〕、ド
レイン電位（ワード線）は３．４〔Ｖ〕，ゲート電位は
１〔Ｖ〕なのでＮチャンネルノンドープトランジスタ３
はＯＦＦ状態となり、インバータ２側へ電源電圧以上の
電位は加わらない。
ンドープトランジスタのしきい値を−１．４〔Ｖ〕，Ｎ
チャンネルノンドープトランジスタのしきい値を０
〔Ｖ〕とすると、Ｎチャンネルノンドープトランジスタ
３のソース電位（インバータ２の出力）は２〔Ｖ〕、ド
レイン電位（ワード線）は３．４〔Ｖ〕，ゲート電位は
１〔Ｖ〕なのでＮチャンネルノンドープトランジスタ３
はＯＦＦ状態となり、インバータ２側へ電源電圧以上の
電位は加わらない。
【００１５】又、ワード線は３．４〔Ｖ〕まで充電され
ているためＵＶＥＰ−ＲＯＭのメモリセル５が未書込み
の場合ＶT が２ＶであるためＯＮ状態となり、又、書き
込まれた状態の場合ＶT が８Ｖ以上なのでＯＦＦ状態と
なる。
ているためＵＶＥＰ−ＲＯＭのメモリセル５が未書込み
の場合ＶT が２ＶであるためＯＮ状態となり、又、書き
込まれた状態の場合ＶT が８Ｖ以上なのでＯＦＦ状態と
なる。
【００１６】Ａｄｄの信号線のうち１本でも論理的
“０”が入力されると、ＮＡＮＤ１の出力は電源レベル
となり、インバータ２の出力は０〔Ｖ〕となる。又、Ｎ
ＡＮＤ１の出力を入力するＰチャンネルノンドープトラ
ンジスタ４のゲートも電源レベルとなり、Ｐチャンネル
ノンドープトランジスタ４がＯＦＦ状態となり、ワード
線とＶPP端子は電気的に分離される。
“０”が入力されると、ＮＡＮＤ１の出力は電源レベル
となり、インバータ２の出力は０〔Ｖ〕となる。又、Ｎ
ＡＮＤ１の出力を入力するＰチャンネルノンドープトラ
ンジスタ４のゲートも電源レベルとなり、Ｐチャンネル
ノンドープトランジスタ４がＯＦＦ状態となり、ワード
線とＶPP端子は電気的に分離される。
【００１７】又、Ｎチャンネルノンドープトランジスタ
３のソース電位（インバータ２の出力）は０〔Ｖ〕、ゲ
ート電位が１〔Ｖ〕であるためＯＮ状態となり、ワード
線は０〔Ｖ〕となる。そのためＵＶＥＰ−ＲＯＭのメモ
リセル５は未書込みの場合、又、書き込まれた状態の場
合でもＯＦＦ状態となる。
３のソース電位（インバータ２の出力）は０〔Ｖ〕、ゲ
ート電位が１〔Ｖ〕であるためＯＮ状態となり、ワード
線は０〔Ｖ〕となる。そのためＵＶＥＰ−ＲＯＭのメモ
リセル５は未書込みの場合、又、書き込まれた状態の場
合でもＯＦＦ状態となる。
【００１８】実際にマスクレイアウト配置を行なう場
合、図２のようにメモリセルアレー領域を挟んでＸ−デ
コーダを配置し、ワード線Ａは左側のＸ−デコーダがド
ライブし、ワード線Ｂは右側のＸ−デコーダからドライ
ブする。
合、図２のようにメモリセルアレー領域を挟んでＸ−デ
コーダを配置し、ワード線Ａは左側のＸ−デコーダがド
ライブし、ワード線Ｂは右側のＸ−デコーダからドライ
ブする。
【００１９】
【発明の効果】以上説明したように本発明は、ワード線
とＶPP端子間のＰチャンネルトランジスタを従来に比べ
１段へ減らしたため、ＶPP端子からワード線を充電する
スピードが格段に速くなった。（従来例に比べ１／４の
時間で充電が完了する）そのためＲＯＭのアクセスタイ
ムを従来例に比べワード線の充電を１／４の時間で完了
する時間だけ高速に行なえるという結果を有する。又、
従来に比べワード線とＶPP端子間のＰチャンネルトラン
ジスタのゲート制御回路が不用となったためレイアウト
面積も小さくできる。
とＶPP端子間のＰチャンネルトランジスタを従来に比べ
１段へ減らしたため、ＶPP端子からワード線を充電する
スピードが格段に速くなった。（従来例に比べ１／４の
時間で充電が完了する）そのためＲＯＭのアクセスタイ
ムを従来例に比べワード線の充電を１／４の時間で完了
する時間だけ高速に行なえるという結果を有する。又、
従来に比べワード線とＶPP端子間のＰチャンネルトラン
ジスタのゲート制御回路が不用となったためレイアウト
面積も小さくできる。
【図１】本発明の一実施例を示す図。
【図２】本発明を用いた場合のマスクレイアウト配置を
示す図。
示す図。
【図３】従来の回路を用いた場合のマスクレイアウト配
置を示す図。
置を示す図。
【図４】従来の回路図。
１ ＮＡＮＤ回路 ２，１０，１１，１２，１３ インバータ回路 ３ Ｎｃｈノンドープトランジスタ ４，６，７，８，９ Ｐｃｈノンドープトランジスタ ５ ＵＶＥＰ−ＲＯＭメモリセル Ａｄｄ アドレス信号 ＩＮ Ｎｃｈノンドープトランジスタゲートレベル ＶPP 高電圧発生回路からの出力端子 Ｉ，Ｉ1 ＶPP端子側からのワード線充電電流
Claims (1)
- 【請求項１】 アドレス信号を入力するデコード回路
と、前記デコード回路の出力信号を入力する論理回路
と、前記論理回路の出力信号をソース側へ接続しドレイ
ン側をワード線へ接続し、ゲート側を制御信号へ接続す
る第１のトランスファーゲートと、ドレイン側をワード
線へ接続し、ゲートを前記デコーダ回路の出力側へ接続
しソース側を電源レベルに対して異電位のレベルへ接続
する第２のトランスファゲートとを有することを特徴と
するＵＶＥＰ−ＲＯＭ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33669291A JP2710505B2 (ja) | 1991-12-19 | 1991-12-19 | Ｕｖｅｐ−ｒｏｍ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33669291A JP2710505B2 (ja) | 1991-12-19 | 1991-12-19 | Ｕｖｅｐ−ｒｏｍ読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166388A JPH05166388A (ja) | 1993-07-02 |
| JP2710505B2 true JP2710505B2 (ja) | 1998-02-10 |
Family
ID=18301821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33669291A Expired - Fee Related JP2710505B2 (ja) | 1991-12-19 | 1991-12-19 | Ｕｖｅｐ−ｒｏｍ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710505B2 (ja) |
-
1991
- 1991-12-19 JP JP33669291A patent/JP2710505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05166388A (ja) | 1993-07-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
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