KR960013367B1 - 프로그램이 가능한 다층 신경회로망 - Google Patents

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Abstract

내용없음.

Description

프로그램이 가능한 다층 신경회로망
제1도는 본 발명에 따른 일 실시예의 8비트 시냅스 값을 위한 사용자에 의해서 프로그램이 가능한 다층 신경 회로망의 블럭도를 나타내는 것이다.
제2도는 제1도에 사용되는 8비트 신경 크기 비교기를 나타내는 것이다.
제3도는 제1도에 사용되는 8비트 3입력 NAND 게이트를 나타내는 것이다.
제4도는 제1도에 사용되는 8비트 D래치를 나타내는 것이다.
제5도는 제1도에 사용되는 5 대 32열 디코더를 나타내는 것이다.
제6도는 제1도에 사용되는 6 대 64행 디코더를 나타내는 것이다.
본 발명은 신경회로망에 관한 것으로, 특히 다층신경회로망에 관한 것이다.
일반적으로 다층 신경회로망은 학습에 의해서 얻어진 시냅스 가중치를 각각의 시냅스들이 가지게 설계함으로써 원하는 기능을 수행하도록 한다. 즉, 하나의 제조된 다층 신경 회로망은 하나의 기능만을 수행할 수가 있었다. 그래서 다층 신경회로망을 이용하여 인식 시스템을 구현하기 위해서는 한계가 있었다.
본 발명의 목적은 하나의 다층신경 회로망이 사용자에 의해서 다수의 기능을 수행할 수 있는 것이 가능한 다층 신경 회로망을 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 프로그램 가능한 다층 신경 회로망은 원하는 기능을 수행하도록 하는 각각의 시냅스들의 가중치를 저장하는 가중치 저장 수단; 상기 저장 수단에 저장된 값을 각각의 시냅스들에 전달하기 위한 인터페이스 수단; 상기 가중치 저장 수단으로부터의 가중치를 가지게 프로그램하고 원하는 출력을 출력하기 위한 다층 신경 회로망 수단을 구비한 것을 특징으로 한다.
첨부된 도면을 참고로하여 본 발명에 따른 프로그램 가능한 다층 신경회로망을 설명하면 다음과 같다.
제1도는 본 발명에 따른 일 실시예의 프로그램 가능한 다층 신경회로망의 블럭도를 나타내는 것이다.
제1도에 있어서, 학습된 결과의 가중치를 저장하고 상기 저장된 가중치을 각각의 시냅스에 전달하기 위한 메모리(10), 상기 메모리(10)의 해당되는 어드레스를 발생하기 위한 어드레스 발생회로(20), 상기 어드레스 발생회로(20)의 출력신호를 입력하고 디코드하여 열 어드레스 신호를 발생하기 위한 6대 64열 어드레스 디코더(30), 상기 어드레스 발생회로(20)의 출력신호를 입력하고 디코드하여 행 어드레스 신호를 발생하기 위한 5대 32행 어드레스 디코더(40), 상기 행 어드레스 디코더 (30)과 열 어드레스 디코더(40)에 의해서 선택되고 상기 메모리(10)에 저장된 가중치를 가지는 시냅스들로 이루어진 다층 신경회로망(50), 상기 각 시냅스들의 값을 출력하기 위한 뉴런들(60)로 구성되어 있다.
그리고 상기 각 시냅스들은 6대 64열 어드레스 디코더(30)와 5대 32행 어드레스 디코더(40)으로 부터의 출력신호를 입력하는 NOR 게이트(70), 상기 NOR게이트(70)의 출력신호에 응답하여 동작하고 상기 메모리(10)에 저장된 가중치를 저장하는 D래치(80)(상기 D래치(80)의 최상위 비트는 부호를 저장하기 위한 부호 비트이고 나머지 비트는 크기 비트를 나타낸다.), 입력 데이타와 인에이블 신호, 및 상기 부호비트신호가 0알 경우에 응답하여 상기 D래치 회로(80)에 저장된 신호를 출력하기 위한 NAND 게이트들(90), 입력 데이타와 인에이블 신호, 및 상기 부호 비트 신호가 1일 경우에 응답하여 상기 D래치회로(80)에 저장된 신호를 출력하기 위한 AND 게이트들(100), 상기 게이트들(90)의 출력신호에 의해서 인에이블되는 시냅스 PMOS트랜지스터(110), 상기 AND게이트들(100)의 출력신호에 의해서 인에이블되는 시냅스 MOS 트랜지스터(120)로 구성되어 있다. 상기 구성에서 상기 8비트로 구성된 다층신경회로망을 하나가 아니라 여러개 연결하여 구성하는 것도 가능하다. 또한, 상기 다층신경망 회로를 제외한 다른 회로구성은 외부에 별도로 구성해도 상관이 없다.
상기 구성은 다음과 같이 동작한다.
제1단계, 학습에 의해서 얻어진 가중치들을 칩 선택신호와 라이트 인에이블 신호에 응답하여 어드레스 발생회로(20)에 의해서 선택된 어드레스에 해당되는 메모리(10)에 저장한다.
제2단계, 리드 인에이블 신호에 응답하고 상기 어드레스 발생회로(20)의 출력신호에 의해서 선택된 어드레스에 해당하는 메모리(10)에 저장된 데이타를 D래치회로(80)에 래치시키다. 동시에 상기 어드레스 발생회로(20)의 출력신호를 상기 행 어드레스 디코더(40)와 상기 열어드레스 디코더(30)에 입력하여 디코드하여 하나의 시냅스를 선택한다.
제3단계, 상기 행 어드레스 디코더(40)와 상기 열 어드레스 디코더(30)의 출력이 있으면 상기 D래치회로(80)에 저장된 데이타가 출력된다. 동시에 입력데이타와 인에이블 신호를 입력하여 상기 NAND 게이트들(90)이나 AND 게이트들(100)의 출력을 인에이블하여 상기 시냅스 PMOS트랜지스터(110)이나 시냅스 MOS 트랜지스터들(120)이 적절한 가중치를 가질 수 있게 한다. 이와같이 하여 프로그램 가능한 다층 신경 회로망의 구현이 가능하다.
제2도는 제1도의 시냅스 모스 트랜지스터를 구현한 회로를 나타내는 것이다.
제2도에 있어서, 각각 크기가 1, 2, 4, 8, 16, 32, 64, 128인 시냅스 PMOS 트랜지스터와 시냅스 NMOS 트랜지스터의 드레인 전극을 공통 접속하고 상기 시냅스 PMOS 트랜지스터의 소오스 전극은 전원 전압에 연결하고 게이트 전극으로 입력신호를 입력하고 상기 시냅스 NMOS 트랜지스터의 소오스 전극은 전비전압에 연결하고 게이트 전극으로 입력신호를 입력하여 상기 드레인 공통점을 통한 출력신호를 인버터로 된 뉴런을 통하여 출력한다.
제3도는 8비트 D래치 회로의 구성을 나타내는 것이다.
제3도에 있어서, 8비트 래치 회로의 각각의 비트는 제어신호를 반전하기 위한 인버터(200), 상기 인버터(200)의 반전된 신호를 입력하여 반전하기 위한 인버터(201), 상기 인버터(200)과 인버터(201)의 출력신호에 제어되고 입력신호를 전송하기 위한 CMOS 게이트들(202), 상기 CMOS 전송 게이트(202)의 출력신호와 클럭신호를 입력하는 NAND 게이트들(203), 상기 NAND 게이트(203)의 출력신호를 반전하는 인버터들(204), 상기 인버터(200)과 인버터(201)의 출력신호에 응답하여 상기 CMOS 전송 게이트(202)의 출력신호를 전송하기 위한 CMOS 전송 게이트들(205)로 구성되어 있다.
그래서 상기 입력되는 데이타를 래치하여 출력하게 된다.
제4도는 제1도의 회로의 5대 32열 어드레스 디코더를 나타내는 것이다.
제4도에 있어서, 5개의 어드레스 신호와 반전된 어드레스 신호를 입력하여 그중 하나의 출력만이 인에이블되게 하는 5입력 NAND 게이트들로 구성되어 있다.
제5도는 제1도의 회로의 6대 64행 어드레스 디코더를 나타내는 것이다.
제5도에 있어서, 6개의 어드레스 신호와 반전된 어드레스 신호를 입력하여 그중 하나의 출력만이 인에이블되게 하는 6입력 NAND 게이트들로 구성되어 있다.
상기 래치 회로나 디코더회로는 일반적으로 사용되는 어떠한 회로를 사용해도 상관이 없다.
따라서, 본 발명은 다음과 같은 장점이 있다.
첫째, 음성이나 문자를 인식하는 인식회로에 사용하면 바람직하다.
둘째, 입력과 출력에 대한 어떤 기능이라도 만족시킬 수 있게 프로그램이 가능하다. 즉, 여러가지 기능을 수행할 수 있다.

Claims (4)

  1. 외부로부터 입력되는 가중치를 소정의 어드레스에 입력하기 위한 읽기와 쓰기가 가능한 메모리와, 상기 메모리의 어드레스를 지정하기 위한 어드레스 지정 계수기를 구비하여, 원하는 기능을 수행하도록 하는 각각의 시냅스들의 가중치를 저장하는 가중치 저장수단, 상기 각각의 시냅스에 해당하는 행 어드레스를 지정하기 위한 행어드레스지정 디코더와, 상기 각각의 시냅스에 해당하는 열 어드레스를 지정하기 위한 열어 드레스지정 디코더를 구비하여, 상기 메모리로부터 독출되는 가중치를 상기 두개의 디코더들에 의해 지정되는 시냅스에 전달하기 위한 인터페이스수단, 및 상기 두개의 디코더들에 의해 선택되며, 상기 메모리로부터 독출되는 가중치를 가지도록 프로그램되는 시냅스들로 이루어진 다층신경회로망수단을 구비하는 것을 특징으로 하는 프로그램이 가능한 다층 신경회로망.
  2. 제1항에 있어서, 상기 다층 신경회로망의 각각의 어드레스에 해당하는 셀은 가중치 값을 포지티브하게 하는 복수개의 PMOS트랜지스터들로 구성된 시냅스 PMOS트랜지스터; 가중치 값을 네가티브하게 하는 복수개의 NMOS트랜지스터들로 구성된 시냅스 NMOS트랜지스터; 상기 행 어드레스지정 디코더와 상기 열 어드레스지정 디코더의 출력신호에 응답하는 클럭이 인가되어 상기 메모리에 지정된 가중치 데이터를 입력하는 래치회로; 외부로부터의 인에이블 신호와 입력 데이타 신호에 응답하여 상기 래치 회로에 저장된 가중치를 상기 시냅스 PMOS 트랜지스터나 상기 시냅스 NMOS 트랜지스터에 전달하기 위한 게이트회로를 구비한 것을 특징으로 하는 프로그램이 가능한 다층 신경회로망.
  3. 제2항에 있어서, 상기 시냅스 PMOS 트랜지스터는 길이가 다른 복수개의 게이트들을 하나의 트랜지스터에 형성한 것을 특징으로 하는 프로그램이 가능한 다층 신경회로망.
  4. 제2항에 있어서, 상기 시냅스 NMOS 트랜지스터는 길이가 다른 복수개의 게이트들을 하나의 트랜지스터에 형성한 것을 특징으로 하는 프로그램이 가능한 다층 신경회로망.
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