JP3548127B2

JP3548127B2 - 低供給電圧アナログ乗算器

Info

Publication number: JP3548127B2
Application number: JP2001052695A
Authority: JP
Inventors: ヴァレリオ・ピサーティ; マルコ・カッツァニーガ; アレッサンドロ・ヴェンカ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2000-02-29
Filing date: 2001-02-27
Publication date: 2004-07-28
Anticipated expiration: 2021-02-27
Also published as: ITMI20000391A0; US7061300B2; EP1130768A2; US20010050586A1; EP1130768A3; JP2001291049A; IT1316688B1; ITMI20000391A1

Description

【０００１】
【発明の属する技術分野】
本発明は回路面積が最低限増加するが低供給電圧での精度の向上が達成されるアナログ乗算器の改善に関する。
【０００２】
具体的には、本発明は図３に示すような一対の差動セルを備えた低供給電圧アナログ乗算器に関する。各セルは、エミッタ同士が結合された一対のバイポーラ・トランジスタから成り、各セルの第１のトランジスタは、そのベース端子で入力信号を受け、またバイアス部材を介して第１の基準電圧と接続されたコレクタ端子を有する。
【０００３】
【従来の技術】
アナログ信号の処理では、２つのアナログ入力信号の積に比例する信号出力が可能な回路を必要とする場合が多い。
【０００４】
このような回路はアナログ乗算器という専門用語で一般に呼ばれている。アナログ乗算器は例えば、変調器のバランスをとるために使用されるだけでなく位相検出器やその種の装置内でも使用される。出力が入力の２次式タイプの伝達関数を有するデジタル信号変換器の場合、アナログ乗算器を用いて、互いに同一の２つのアナログ入力信号に比例する信号の生成を行うことが不可欠である。
【０００５】
多くのアナログ乗算器がバイポーラ・トランジスタ(ＢＪＴ)の指数伝達関数に基づくものである。実際には、エミッタ同士が連結された差動段は(差動)コレクタ出力電流の生成が可能な基本的な乗算セルを構成することができる。このコレクタ出力電流は、その入力(差動段を形成するバイポーラ・トランジスタの対からなるベース端子)に対して印加される電圧差に依存する。
【０００６】
基本的なセルを複製することにより、入力電圧の差動平面の２つまたは４つの象限に渡って作動可能なアナログ乗算器を得ることができる。
【０００７】
４象限乗算器の典型的なセルはギルバート(Gilbert)セルまたは回路と文献では呼ばれている。
【０００８】
この回路構成についての参考文献として、例えば、「“アクティブ・フィードバックを用いる高性能モノリシック乗算器”(A High-Performance Monolithic Multiplier Using Active Feedback")」、半導体回路のＩＥＥＥジャーナル、vol. sc-19, No. 6,１９７４年１２月, 米国,ニューヨーク, p.364-373, Berrie Gilbert著がある。
【０００９】
この種の乗算器では、回路の非線形性によって導入されるエラーを少なくするための方策が講じられることが多い。簡単に言えば、アナログ乗算器の上流側に予歪段が接続されて、入力信号内に予歪が導入されこの乗算セルの双曲線正接伝達特性が補償される。
【００１０】
この予歪段は通常ダイオード構成のバイポーラ・トランジスタの形をしているため、電流入力信号は、双曲線正接の逆数(reciprocal)である伝達関数を持つ電圧出力信号の生成を強いられる。
【００１１】
このタイプの乗算器は、例えば「”アナログ集積回路・・・分析と設計”(Analog Integrated Circuits -- Analysis and Design)」、Paul R. Grey and Robert G. Meyer著, McGraw-Hill社)という文献の中で公知である。これらの回路ついての詳細な記述と分析については該文献の１０章、p.６９４〜７０５以下に記載されている。
【００１２】
アナログ乗算器の期待される基本的特徴の中には、高い精度と相対的に低い電力消費量および中程度の回路の複雑さが含まれる。
【００１３】
しかし、これらの特徴の中の１つを得るためにその他の特徴の１つまたはすべてをトレードに出す必要が生じる場合もある。
【００１４】
特に、上述の従来型のアナログ乗算器は低い供給電圧で実現することはできない。
【００１５】
また、コモンモード(common mode)出力電圧は乗算器の中央ノードにおける電位として変動し、この電位は入力の和の１／２に等しい。このため従来型の乗算器は入力信号の急激な変動の影響を受け易い。
【００１６】
最後に、ＤＣ利得の精度はバイアス・ジェネレータのＩの値に依存する。
【００１７】
【発明が解決しようとする課題】
本発明の基底に在る技術上の問題は、独自の簡単な構成上および機能上の特徴をもつアナログ乗算器構造を提供することである。このアナログ乗算器構造には非常に低い供給電圧を供給することができ、また複数段のカスケード接続を行うことで十分な速度を保持しながら入力の線形性を高めることが可能であるために、従来の解決方法の制限が解消される。
【００１８】
本発明のもう１つの目的は作動時に非常に信頼性が高く、製造するのに比較的費用のかからないアナログ乗算器を提供することである。
【００１９】
【課題を解決するための手段】
本発明の基になる原理は、圧縮装置および伸長装置のヘッドにおける信号の動力が乗算器の利得値にかかわらず一定である乗算器の構成である。この原理によって、段の乗算係数に依存しない一定の乗算器の高調波歪が保証される。
【００２０】
この原理に基づいて、上記に示したようなアナログ乗算器によって上記の技術上の問題点が解決される。このアナログ乗算器は各セルの第２のトランジスタがダイオード構成であり、各々対をなす第２のトランジスタのベース端子に対応する共通ノードでセルが相互に接続されることを特徴とする。
【００２１】
この発明は、一対の差動セル(１０、１１)を有し、各セルが接続されたエミッタ同士が結合された一対のバイポーラ・トランジスタ(２、３、６、７)から成り、各セル(１０、１１)の第１のトランジスタ(２、６)がそのベース端子で入力信号(Ｖｉｎ＋、Ｖｉｎ−)を受けコレクタ端子がバイアス部材(４、８)を介して第１の基準電圧(Ｖｃｃ)に接続され、各セルの第２のトランジスタ(３、７)がダイオード構成を成し、各々対をなす第２のトランジスタ(３、７)のベース端子に相当する共通ノード(Ａ)において前記セルが相互に接続されていることを特徴とする低供給電圧アナログ乗算器にある。
【００２２】
また、前記第１の基準電圧と前記共通ノード(Ａ)との間に接続された電流発生装置(１２)を含むことを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００２３】
また、前記共通ノード(Ａ)と接続された前記電流発生装置(１２)からの電流に等しい電流(２Ｉ)を配給するようにされたバイアス電流発生装置(５、９)が、各結合されたエミッタと第２の基準電圧(ＧＮＤ)との間に接続されていることを特徴とする請求項２に記載の低供給電圧アナログ乗算器にある。
【００２４】
また、各々対をなす前記第１のトランジスタ(２、６)のコレクタ端子が前記乗算器の差動出力(ＯＵＴ−、ＯＵＴ＋)を形成することを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００２５】
また、完全差動構成であることを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００２６】
また、前記各すべてのトランジスタがｎｐｎバイポーラ・トランジスタであることを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００２７】
また、前記バイアス部材が前記第１の基準供給電圧に関して順方向にバイアスをかけられるダイオード(４、８)からなることを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００２８】
また、同一構造を持つ乗算器とカスケード接続され、負荷ダイオードがカスケードの第１のセルとカスケードの最後のセルとに設けられたことを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００２９】
また、前記第２のセル(１１)の前記第２のトランジスタ(７)の面積が前記第１のセル(１０)の第２のトランジスタ(３)の面積を超えることを特徴とする請求項１に記載の低供給電圧アナログ乗算器にある。
【００３０】
本発明による乗算器の特徴と利点は添付図面を参照する以下の説明により明らかになる。例を挙げて以下説明を行う本発明の実施の形態は本発明を限定するものではない。
【００３１】
【発明の実施の形態】
これらの図面の特に図１に、本発明を具現化しまた好ましくは信号変調器での使用を意図するアナログ乗算器の回路構成が全体を１で示す概略的形で示されている。
【００３２】
この構造１には、相互に接続している第１の回路部分１０と第２の回路部分１１とが含まれる。これらの部分１０と１１は、相互に接続されて完全な差動構成になっている本質的差動セルである。
【００３３】
第１部分すなわちセル１０は、第１の入力信号ＩＮ＋を受信するように設けられる制御端子(ベース端子)を持つ第１のバイポーラ・トランジスタ２を備えている。
【００３４】
第１のトランジスタ２はダイオード４を介して第１の基準供給電圧Ｖｃｃと接続している導通端子(コレクタ端子)を備えている。このダイオード４は電源に関して順方向にバイアスがかけられる。
【００３５】
コレクタ・ノードは乗算器１の第１の出力端子ＯＵＴ−を形成する。
【００３６】
部分１０は、第１のトランジスタ２のエミッタ端子と接続されたエミッタ端子を持つ第２のバイポーラ・トランジスタ３をさらに備える。
【００３７】
第１のトランジスタ２と第２のトランジスタ３のエミッタ端子は、電流２Ｉを配給する電流発生装置５を介して第２の基準電圧ＧＮＤと接続される。
【００３８】
第２のトランジスタ３のベース端子とコレクタ端子とが相互接続されていることによりトランジスタのダイオード構成(ダイオード接続)が提供される。
【００３９】
また第２のトランジスタ３のベース端子はまた、回路構成１の第１のセル１０と第２のセル１１用の相互接続ノードＡを形成する。
【００４０】
第２のセル１１は第１のセルと類似し、第１のセル１０と鏡像関係をなして接続されている。また第２のセル１１は第２の入力信号ＩＮ−を受信するように設けられるベース端子を備えた第１のバイポーラ・トランジスタ６を備える。
【００４１】
第２のセル１１の第１のトランジスタ６は、ダイオード８を通じて第１の基準供給電圧Ｖｃｃと接続されるコレクタ端子を有する。このダイオード８は電源に関して順方向にバイアスがかけられる。
【００４２】
コレクタ・ノードは乗算器１の第２の出力端子ＯＵＴ＋を形成する。
【００４３】
第２のセル１１は、第１のトランジスタ６のエミッタ端子と接続されたエミッタ端子を備えた第２のバイポーラ・トランジスタ７をさらに備える。
【００４４】
第２のセル１１の第１のトランジスタ６と第２のトランジスタ７のエミッタ端子は、電流２Ｉを配給する電流発生装置９を介して第２の基準電圧ＧＮＤと接続される。
【００４５】
第２のトランジスタ７のベース端子とコレクタ端子とが相互に接続されることによりトランジスタのダイオード構成が提供される。
【００４６】
好ましくは、ノードＡへ電流２Ｉを配給する電流発生装置１２が、セル１０と１１とを相互に接続するノードＡと第１の基準電圧Ｖｃｃとの間で接続されることが望ましい。
【００４７】
構造１のトランジスタはすべてｎｐｎバイポーラ・トランジスタである。しかし、この回路はｎｐｎトランジスタの代わりにｐｎｐトランジスタで構成することもできる。
【００４８】
さらに別の実施の形態では、第２のセル１１の第２のトランジスタ７の寸法は第１のセル１０の第２のトランジスタ３より１.８倍大きくてもよい。
【００４９】
電流発生装置５、９、１２の電流Ｉの値を変更することによりトランジスタ３と７の相互コンダクタンスを変えることができ、それによって乗算器の利得値が変更される。
【００５０】
従来の解決方法とは異なり、本発明の乗算器は、バイアス・ジェネレータの電流Ｉが変動しても一定のままであるＤＣ出力電圧Ｖｏｕｔを有する。これは最低限の高調波歪に最適の状態である。
【００５１】
図２に図示のように本発明の乗算器は同タイプの他の乗算器とのカスケード接続に適している。この場合、入力の線形性が高められる。負荷ダイオード４、８がカスケード接続された第１のセル及び最後のセルに接続される。
【００５２】
本発明による乗算器によって上記技術上の問題点が解決され、いくつかの利点が提供される。それらの利点の中で最も大きな利点は３Ｖ以下の非常に低い電圧を乗算器に供給できることである。
【００５３】
コモンモード電圧とは図１のトランジスタ２と３の間のベース・エミッタ電圧低下による電圧差である。
【００５４】
本発明の回路構成はきわめて簡単であり、非常に高速であることが証明されている。
【００５５】
本乗算器は非常に低い電圧の供給が可能であり、しかも、ピーク・トゥ・ピーク振幅の入力信号が６００ｍＶ以上の場合でも、高速動作と出力信号の低い高調波歪とが示される。
【００５６】
添付の請求項に定義された本発明の範囲内で本明細書で上述された構造に対する変更および修正を行うことができる。
【図面の簡単な説明】
【図１】本発明による低供給電圧アナログ乗算器を概略的に示す図である。
【図２】本発明による１組のカスケード接続された低供給電圧アナログ乗算器の更なる詳細図である。
【図３】従来技術によるアナログ乗算器を概略的に示す図である。
【符号の説明】
１低供給電圧アナログ乗算器、２第１のバイポーラ・トランジスタ、３第２のバイポーラ・トランジスタ、４ダイオード、５電流発生装置、６第１のバイポーラ・トランジスタ、７第２のバイポーラ・トランジスタ、８ダイオード、９電流発生装置、１０第１の回路部分(セル)、１１第２の回路部分(セル)、１２電流発生装置。

Claims

一対の差動セルを有し、各セルが接続されたエミッタ同士が結合された一対のバイポーラ・トランジスタから成り、各セルの第１のトランジスタがそのベース端子で入力信号を受けコレクタ端子がバイアス部材を介して第１の基準電圧に接続され、各セルの第２のトランジスタがダイオード構成を成し、各々対をなす第２のトランジスタのベース端子に相当する共通ノードにおいて前記セルが相互に接続されていることを特徴とする低供給電圧アナログ乗算器。
前記第１の基準電圧と前記共通ノードとの間に接続された電流発生装置を含むことを特徴とする請求項１に記載の低供給電圧アナログ乗算器。
前記共通ノードと接続された前記電流発生装置からの電流に等しい電流を配給するようにされたバイアス電流発生装置が、各結合されたエミッタと第２の基準電圧との間に接続されていることを特徴とする請求項２に記載の低供給電圧アナログ乗算器。
各々対をなす前記第１のトランジスタのコレクタ端子が前記乗算器の差動出力を形成することを特徴とする請求項１に記載の低供給電圧アナログ乗算器。
完全差動構成であることを特徴とする請求項１に記載の低供給電圧アナログ乗算器。
前記各すべてのトランジスタがｎｐｎバイポーラ・トランジスタであることを特徴とする請求項１に記載の低供給電圧アナログ乗算器。
前記バイアス部材が前記第１の基準供給電圧に関して順方向にバイアスをかけられるダイオードからなることを特徴とする請求項１に記載の低供給電圧アナログ乗算器。
同一構造を持つ乗算器とカスケード接続され、負荷ダイオードがカスケードの第１のセルとカスケードの最後のセルとに設けられたことを特徴とする請求項１に記載の低供給電圧アナログ乗算器。
前記第２のセルの前記第２のトランジスタの面積が前記第１のセルの第２のトランジスタの面積を超えることを特徴とする請求項１に記載の低供給電圧アナログ乗算器。