CN101361140A - 测试装置 - Google Patents

测试装置 Download PDF

Info

Publication number
CN101361140A
CN101361140A CNA2007800015999A CN200780001599A CN101361140A CN 101361140 A CN101361140 A CN 101361140A CN A2007800015999 A CNA2007800015999 A CN A2007800015999A CN 200780001599 A CN200780001599 A CN 200780001599A CN 101361140 A CN101361140 A CN 101361140A
Authority
CN
China
Prior art keywords
bad
quality
fail
reading
piece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800015999A
Other languages
English (en)
Inventor
佐藤新哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN101361140A publication Critical patent/CN101361140A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008Error analysis, representation of errors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602Interface to device under test
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5606Error catch memory

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Beans For Foods Or Fodder (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Dry Shavers And Clippers (AREA)
  • Steroid Compounds (AREA)
  • Lubricants (AREA)

Abstract

本发明提供一种以高效率管理测试结果为目的的测试装置,该测试装置包括:测试被测试存储器的各单元的测试部;对应被测试存储器的各单元,在失效存储器中保存表示该单元好坏的失效信息的失效信息保存部;对被测试存储器具有的每个块,计数在该块内中被检测出的不良单元的数目的计数部;块接收要求读出块所包含的各单元的失效信息的读出要求接收部;将读出目标块内的不良单元的数和预先被确定的基准数进行比较的比较部;把读出目标块内的不良单元的数超过基准数作为条件,为了对读出要求回信,将包含读出目标块内的各单元的失效信息的回信数据列中,连续的复数的失效信息转换成表示品质不良的值的变换部;以及回信数据列压缩后回信的压缩部。

Description

测试装置
技术领域
本发明涉及测试存储器的测试装置。本发明尤其涉及一种存储作为测试结果获得的不良单元的信息的测试装置。
背景技术
在制造半导体器件时,为了提高成品率、减少费用,可制造性设计(DFM:Design for Manufacturing)变得不可缺少。例如,在重新使半导体器件的制造程序运行的时候,有时在其初期阶段得不到足够的成品率。在这种情况下为了查找其中的原因,需要改变曝光装置的掩膜图案的设计,或者更改在晶片上的半导体器件的配置。也许这种改进一次还不够充分,有时需要多次重复追查原因并进行调整。
有关对半导体器件的闪存器进行测试的技术,请参考下述专利参考文献1:
专利文献1:特开平10-125092号公报。
为了使该工艺效率化,而尽早开始高效率的制造,应实现故障原因的查找效率化。以前,在半导体器件的测试装置中,为了便于查找原因,在每个存储单元记录半导体器件产生的故障,并提供给设计师。然而,在使制造程序运行的初期阶段中,即使在同样的半导体器件内,有时也会将只有一部分单元发生故障的块和在很多单元发生故障的块混在一起。对只有一部分单元发生故障的块,其发生故障的位置有助于查找原因。另一方面,关于多个单元发生故障的块,也有块整体性的状态构成故障原因的情况,即使掌握各不良单元的位置,也难以在查明原因上起作用。
同时,由于每个单元的故障信息构成庞大的数据量,最好将该信息数据压缩后保存。然而,如果在按照地址顺序记录发生故障的单元时,故障的发生部位多且分散的话,则容易降低数据压缩的可压缩性。也就是,故障太多的块不仅不利于查找原因,而且在记录故障信息的时候,对存储容量可能存在不必要的压力。这样,对全部块都记录每个单元的故障,效率性降低。
因此,本发明的目的在于提供能够解决上述课题的测试装置及测试方法。该目的由权利要求书中的独立权利要求记载的技术特征的组合实现。而从属权利要求规定了对本发明更有利的具体例子。
发明内容
根据本发明的第一形态,提供一种测试装置,是测试被测试存储器的测试装置,包括:进行上述被测试存储器的各单元的测试的测试部;对应上述被测试存储器的各单元,将表示该单元的好坏的失效信息保存在失效存储器内的失效信息保存部;对每个具有被测试存储器的块,计数在该块内被检测出的不良单元的个数的计数部;接收读取块所包含的各单元的上述失效信息要求的读出要求接收部分;将读出目标块内的不良单元的数,与预先所确定的基准数加以比较的比较部;把上述读出目标块内的不良单元的数超过上述基准数作为条件,为了对上述读出要求回信,将包含上述读出目标块内的各单元的上述失效信息的回信数据列中的、连续的多个失效信息变换成表示品质不良的值的变换部;以及压缩上述回信数据列后回信的压缩部。
同时,上述变换部以上述读出目标块内的品质不良单元的数超过上述基准数作为条件,可输出表示上述读出目标块内的全单元不良的上述回信数据列。
同时,上述压缩部可以在连续的多个上述失效信息是同一值的时候,进行将连续的多个上述失效信息转换成表示与上述失效信息的值连续的个数的信息的运行长度压缩。
另外,还包括块信息保存部,对应被测试存储器的各块,把表示该块内是否存在品质不良单元的不良块信息、和表示该块内品质不良单元数是否超过上述基准数的信息,存储在不良块存储器中;上述变换部,把表示上述读出目标块内的不良单元数超过上述基准数的所述不良超过信息存储在所述不良块存储器中作为条件,为了对读出要求回信,可将包含读出目标块内的各单元的失效信息的回信数据列中的,连续的多个失效信息转换成表示品质不良的值。
上述的发明的概要,并未列举出本发明必要的技术特征的全部,这些特征的次级组合,也能成为发明。
附图说明
图1表示本发明的实施例涉及的测试装置10的整体构造。
图2表示本发明的实施例涉及的被测试存储器100内部结构的具体例。
图3是本发明的实施例涉及的在失效存储器40记录的失效信息的一例,给出失效集中发生的情况和分散发生的情况的对比。
图4表示本发明的实施例涉及的不良记录模块180中存储失效信息的功能的构造。
图5表示本发明的实施例涉及的不良记录模块180中读出失效信息的功能构造。
图6表示通过本发明的实施例涉及的不良记录模块180,读出失效信息的处理流程。
附图标记:
10 测试装置
40 失效存储器
50 不良块存储器
60 计数存储器
65 界限寄存器
100 被测试存储器
110 控制部
120 时限控制发生器
130 测试图案信号产生器
140 波形整形器
150 驱动器
160 比测器
170 比较部
180 不良记录模块
210 数据
220 错误校验码
230 控制信息
240 主要区域
250 临时区域
400 地址选择部
410 地址选择部
420 计数部
500 读出要求接收部
510 比较部
520 变换部
530 压缩部
具体实施方式
下面通过发明的最佳实施方式(以下称为实施方式)说明本发明,不过,以下的实施方式不是限定权利要求范围所涉及的发明,实施方式中说明的特征组合的全部未必都是发明的解决手段所必须的。
图1表示本发明的实施方式涉及的测试装置10的整体构造。测试装置10,分别协动并作为本发明的测试部工作。其具有控制部110、时限控制发生器120、测试图案信号产生器130、波形整形器140、驱动器150、比测器160以及比较部170。同时,测试装置10具有读取测试结果,或输出已读取的测试结果的不良记录模块180。时限控制发生器120,采用根据从测试图案信号产生器130输出的时限控制组信号(TS信号)指定的时限控制数据,生成表示测试的1个循环的周期时钟,和表示测试循环的开始时限的RATE信号。并且,时限控制发生器120,将周期时钟供给测试图案信号产生器130,向波形整形器140供给RATE信号及时限控制时钟。
测试图案信号产生器130,生成按照周期时钟供给被测试存储器100的测试图案信号的数据,并提供给波形整形器140。该测试图案信号的数据,包含为了将数据列写入被测试存储器100,由应该供给被测试存储器100的信号构成的测试图案信号,以及为了从被测试存储器100读出存入的数据列,由应该供给被测试存储器100的信号组成的测试图案信号。波形整形器140,向被测试存储器100的测试目标页存入测试用的数据列。这时,波形整形器140按照时限控制时钟及RATE信号,将该数据列整形为应该供给被测试存储器100的时限控制的波形。
驱动器150,作为测试图案信号向被测试存储器100提供被波形整形器140整形后的测试图案数据。比测器160,用于读出被测试目标页所存入的测试用的数据列。具体地说,比测器160,按照测试图案,将被测试存储器100输出的输出信号和预先确定的基准电压进行比较,取得输出信号的逻辑值,将顺序取得的逻辑值作为数据列。比较部170,根据测试图案信号,将从被测试存储器100读出的数据列中包含的数据分别与测试图案产生器130预先生成的期待值进行比较。这个期望值,即通过波形整形器140对被测试存储器100写入的数据列。
品质不良记录模块180从测试图案信号产生器130接收地址。同时,品质不良记录模块180从比较部170接收对应被测试存储器100各单元的表示该单元好坏的失效信息。并且,品质不良记录模块180具有失效存储器40,其将从比较部170接收的失效信息存储到与从失效存储器40中的测试图案信号产生器130接收到的地址对应的地址中。即,测试图案信号产生器130具有本发明涉及的失效信息保存部的功能,通过对品质不良记录模块180顺序供给测试目标的地址,将失效信息依次存储到失效存储器40中。同时,品质不良记录模块180,具有存储不良块信息的不良块存储器50。不良块信息表示每个块是否在该块里(上)存在品质不良单元。同时,品质不良记录模块180具有存储计数信息的计数存储器60。计数信息表示包含在每个块上的品质不良单元的数目。
控制部110,指示上述各部件开始以上例示的测试处理。例如,控制部110指示时限控制发生器120依次执行几个测试处理,在其执行完成后,指示不良记录模块180读出测试结果,输出给外部设备。
本实施方式涉及的测试装置10,在如上构成的测试处理中,在不阻碍掩模图案和制造过程产生的故障的原因分析的范围内,忽略部分测试结果的输出。这样,使之减少表示测试结果的数据的大小,降低存储器的必要容量和通信网络的载荷,进而达到提高故障原因分析效率的目的。
图2表示本发明的实施方式涉及的被测试存储器100内部构成的具体例。有关本实施方式的被测试存储器100,可以是非易失性存储器设备的闪存器,被测试存储器100的存储区划分成多个块。各块,比如有64KB的数据存储容量,例如由32个等的复数的页组成。所谓块,表示在发生不良时,被备用的储存区代替的单位。也就是,如果可能按页置换的话,块的构成可以只包含1个页。
在本实施方式中举例说明的被测试存储器100,例如以具有2KB等的数据存储容量的页为单位进行数据列的读写。更具体地说,被测试存储器100,例如有8比特等的复数的数据IO端子,通过这些复数的数据IO端子,每一输入输出循环传送1个字的(比如8比特)数据。并且在1次的读出或写入处理中,通过沿着列方向按顺序转送页内的各字,来进行以页为单位的读写。
被测试存储器100里面的存储区,包括主要区域240及临时区域250。主要区域240,是存储被测试存储器100应该存储的数据210的区域。临时区域250,是存储表示用于修正数据210产生的比特错误的错误校验码220,以及存储表示禁止利用该页等的控制信息230的区域。在这个临时区域250中,如果作为控制信息230存储特定的数值的话,则包含该控制信息230的块整体性被设定成不能使用,或者包含其控制信息230的页整体被设定成不能使用。写入什么样的数值、成为什么样的设定、以及能够进行什么样设定,不同规格的测试存储器100的定义也不同。
图3是发明的实施方式涉及的由失效存储器40存储的失效信息的一个例子,其给出了失效集中发生的情况和分散发生的情况的对比。横坐标轴表示列方向,纵坐标轴表示页方向,品质不良单元加斜线表示。同时,在沿列方向接续的复数的存储单元中,分配了连续的多个地址值。如图3(a)所示,如果品质不良单元沿列方向连续的话,则品质不良单元的地址连续。这样,如果通过运行长度(run length)方式的数据压缩等进行数据压缩的话,将由于表示连续的多个单元的位数据被压缩成表示其个数的微小的数据,则失效信息的数据大小被大幅度压缩。
另一方面,如图(b)所示,品质不良单元在列方向上不连续,且品质不良单元本身的数目较多;品质不良单元的地址不连续,且作为品质不良单元应该管理地址的件数变多。因为这个缘故,比如,当由于用运行长度(run length)进行数据压缩等时,连续单元的数目少,较难压缩失效信息数据。这样,如果在多数的品质不良单元分散存在时,尽管其品质不良单元的位置不重要,但是失效信息的数据也变得很大。与此相对,根据本实施方式涉及的品质不良记录模块180,可以通过以与失效信息的内容对应的不同方式压缩失效信息,一边保留对故障分析至关重要的信息,还可以压缩作为整体应该管理的数据大小。
图4表示本发明的实施方式涉及的不良记录模块180中存储失效信息的功能的构成。不良记录模块180具有:失效存储器40、不良块存储器50、计数存储器60、地址选择部400、地址选择部410以及计数部420。失效存储器40,对应被测试存储器100各存储单元,存储表现该存储单元的好坏的失效信息。具体地说,失效存储器40,从测试图案信号产生器130输入测试目标的存储单元的地址,从比较部170输入表示该存储单元的好坏的失效信息。然后,失效存储器40将该失效信息存储到与该地址对应的地址上。
地址选择部400是有关本发明的块信息保存部的一个例子。从测试图案信号产生器130输入地址,通过屏蔽输入的那个地址的例如下位数位等,生成其地址所表示的存储单元所属的块的识别信息,提供给不良块存储器50。不良块存储器50,在与接收供给的其识别信息对应的地址上,存储从比较部170接收的失效信息。不良块存储器50,如果存储关于某块表示品质不良的失效信息时,此后,即使输入关于那个块表示正常的失效信息,也维持已经存储的失效信息。以此,地址选择部400,能够在不良块存储器50中存储对应各块,表示在该块内是否存在品质不良单元的不良块信息。
地址选择部410从测试图案信号产生器130输入地址,通过屏蔽输入的那个地址的例如下位数位等,生成其地址所表示的存储单元所属的块的识别信息,提供给计数存储器60。计数部420,每次从比较部170输入表示存储单元是不良的失效信息,计数值便递增一次。并且,计数存储器60,每次各块的测试终止时,从测试图案信号产生器130接收指示保存计数值的信号。接收到这个信号,计数存储器60,将计数部420的计数值存储到与地址选择部410接收的识别信息对应的地址。这样,计数部420通过与地址选择部410及测试图案信号产生器130协动,可以对被测试存储器100具有的每块,计算出该块内中被检测出的品质不良单元的数目。
图5表示本发明的实施方式涉及的品质不良记录模块180中读取失效信息的功能的构造。品质不良记录模块180,在图4所表示的构造之外又增加了读出要求接收部500、比较部510、变换部520和压缩部530。在第一阶段的处理中,读出要求接收部500从控制部110接收应该储存在不良块存储器50中储存的各块的品质不良单元数的要求。接收其要求,读出要求接收部500,对地址选择部400及地址选择部410分别依次输出各块内的各存储单元的地址。同时,读出要求接收部500,对应各地址,对计数存储器60输出经由地址选择部410的读出指令;对不良块存储器50输出经由地址选择部400的写入指令。
于是,首先地址选择部410通过屏蔽所输入的其地址的例如下位数位等,生成其地址表示的存储单元所属的块的识别信息,提供给计数存储器60。计数存储器60,向比较部510输出与接收到的与其识别信息对应的地址上存储的不良单元的计数值。比较部510,比较读出目标块内的品质不良单元的数和预先确定的基准数。界限寄存器65存储该预先被确定的基准数。该基准数,是使用者从故障分析法的观点,按经不起实际使用的数预先设定的。该基准数,可以是根据作为测试目标的被测试存储器100的种类、测试的种类等进行修改的数值。
顺序输出的比较结果,以表示该块的品质不良单元的数目是否超过基准数的不良超过信息,被存储在不良块存储器50内。地址选择部400,通过屏蔽从读出要求接收部500输入的其地址的例如下位数位等,生成其地址表示的存储单元所属的块的识别信息,提供给不良块存储器50。这样,地址选择部400能够在不良块存储器50中,在与其识别信息对应的地址上保存该品质不良超过信息。
接下来,作为第二阶段的处理,读出要求接收部500,从控制部110接收包含在块中的各单元的失效信息的读出要求。接收其要求,读出要求接收部500,对失效存储器40及地址选择部400分别顺序输出各块内的各存储单元的地址。同时,读出要求接收部500,对应各地址,对失效存储器40输出读出指令;对不良块存储器50输出经由地址选择部400的读出指令。另外,关于被测试存储器100全块,如果品质不良单元的数超过基准数时,不需要读出失效存储器40。在这种情况下,读出要求接收部500可以不向失效存储器40输出读出指令。
变换部520,以读出目标块内的品质不良单元的数超过上述基准数为条件,对压缩部530输出表示该读出目标块内的全单元都是不良的数据列。变换部520,例如通过“或”门等实现。该“或”门,围绕各块,向压缩部530输出从不良块存储器50读出的品质不良超过信息,以及从失效存储器40读出的失效信息的逻辑和。这样,如果在从不良块存储器50读出了关于某块品质不良单元的数超过基准数的品质不良超过信息(逻辑值1)时,不管从失效存储器40供给的失效信息的内容是什么,向压缩部530供给关于全部的存储单元是不良的信号。
压缩部530,将如上所述输出的数据列数据进行压缩后对控制部110输出。例如,压缩部530,将数据列运行长度(run 1ength)压缩后输出。所谓运行长度压缩,是在连续的多个失效信息是同一值的情况下,将连续的多个失效信息转换成表示失效信息的值和连续的个数信息的压缩。因此,如果某块的全部的存储单元都是不良的话,压缩效率变得非常高,压缩后的数据列的大小非常小。这样,能够通过将变换部520的变换处理与压缩部530的运行长度压缩组合,压缩后的数据可以非常小。
同时,对以上所示的处理,在第一阶段中,不良块存储器50存储品质不良超过信息,在第二阶段中基于其品质不良超过信息压缩数据列,不过,这两个阶段也可以合并执行。即例如,读出要求接收部500分别对失效存储器40及计数存储器60的每一个,与读出指令一起顺序供给各块的各地址。并且,变换部520不是从不良块存储器50读出品质不良超过信息,而是将从比较部510顺序输出的信号作为品质不良超过信息输入。根据这样的构造,因为品质不良超过信息从比较部510对变换部520直接输出,所以可以在不良块存储器50中不设置存储品质不良超过信息的区域。
图6表示通过本发明的实施方式涉及的不良记录模块180读出失效信息的处理流程图。首先,时限控制发生器120、测试图案信号产生器130、波形整形器140、驱动器150、比测器160及比较部170协动,进行被测试存储器100读出测试(S600)。即,测试关于被测试存储器100各存储单元已经保存的逻辑值是不是正确地被读出,其结果作为失效信息存储在失效存储器40中。其次,测试装置10对各自的块重复以下的处理(S610)。以下,将处理目标的块叫做该块。
首先,读出要求接收部500对地址选择部410工作,从计数存储器60读出表示该块包含的品质不良单元的数的计数值(S620)。比较部510,在该块的品质不良单元的数超过预先被决定的基准数时(S630:YES),将表现其指标的品质不良超过信息与该块的不良块信息对应存储到不良块存储器50(S640)中。其品质不良超过信息例如是逻辑值1。在各块重复以上的处理(S650)。
其次,测试装置10围绕各个块重复以下的处理(S660)。首先,读出要求接收部500对地址选择部400工作,从不良块存储器50读出与该块的不良块信息对应存储的不良超过信息(S670)。把品质不良超过信息是表示品质不良单元的数比基准数多的逻辑值1做为条件(S675:YES),变换部520输出表示该块内的全单元不良的数据列(S680)。接收该数据列,压缩部530压缩这个数据列后返回信息。
另外,上述说明将全部的单元作为品质不良变换的单位是块,不过,其单位也可以是块的一部分。即,变换部520,以该块内的品质不良单元的数超过基准数为条件,也可以针对读出要求,对控制部110,将应该回信的回信数据列中连续的复数的失效信息变换成表示品质不良的值。总之,与回信数据列是该块内的各存储单元的失效信息相对,作为变换目标的失效信息也可以是其中一部分。
另一方面,把品质不良超过信息是表示品质不良单元的数比基准数少的逻辑值0为条件(S675:NO),变换部520不变换失效信息而对压缩部530输出,压缩部530压缩其失效信息后回信(S685)。测试装置10,围绕各块重复以上的处理(S690)。
上述根据本实施方式涉及的测试装置10,关于被测试存储器100里面的全块,不是一律进行同样的数据压缩,而是只将难以在品质不良分析中起作用,且不能期待充分的压缩效率的块,作为全部是品质不良单元的数据来压缩。以此,即使在紧接制造过程的运行开始之后的容易发生故障的情况中,也能高效率地分析其故障,同时还能够进一步节省在存储故障信息、或用于转送所需的计算机资源。
以上用实施方式说明了本发明。不过,本发明权利范围并不限定于上述实施方式所记载的内容。本行业的技术人员明白,对于上述实施方式可以进行多种多样的变形或改良。例如品质不良超过信息可以用于修复(repair)处理。具体地说,测试装置10对品质不良单元超过基准数的数据块,可以进行将该块替换成在同样的被测试存储器100里面设置的备用的块的处理。根据权利要求范围的记载可以明确,如此加以变形及改良的方式也包含在本发明的权利要求范围之内。

Claims (4)

1.一种测试装置,用于测试被测试存储器,其特征在于具有:
测试所述被测试存储器的各单元的测试部;
对应所述被测试存储器的各单元,在失效存储器中存储表示该单元的好坏的失效信息的失效信息存储部;
在被测试存储器具有的每个块中,计数该块内中被检测出的不良单元的个数的计数部;
接收块包含的各单元的所述失效信息的读出要求的读出要求接收部;
对读出目标块内的不良单元的个数和预先设定的基准数进行比较的比较部;
以所述读出目标块内的不良单元的数目超过所述基准数为条件,为了对上述读出要求回信将包含所述读出目标块内的各单元的所述失效信息的回信数据列中的、连续的多个失效信息变换成表示品质不良的值的变换部;
以及压缩所述回信数据列后回信的压缩部。
2.根据权利要求1所述的测试装置,其特征在于所述变换部是以所述读出目标块内的品质不良单元的数超过所述基准数为条件,输出表示所述读出目标块内的全单元不良的所述回信数据列。
3.根据权利要求2所述的测试装置,其特征在于所述压缩部在连续的多个所述失效信息是同一值的时候,将连续的多个所述失效信息转换成表示所述失效信息的值和连续的个数的信息的运行长度进行压缩。
4.根据权利要求1所述的测试装置,其特征在于还包括:
块信息保存部,对应所述被测试存储器的各块,将表示在该块内是否存在品质不良单元的不良块信息和表示该块内的品质不良单元的数是否超过所述基准数的品质不良超过信息存储在不良块存储器中;
所述变换部,把表示所述读出目标块内的不良单元的数超过基准数的所述不良超过信息存储在所述不良块存储器中作为条件,为了对读出要求回信,将包括读出目标块内的各单元的失效信息的回信数据列中的、连续的多个失效信息转换成表示品质不良的值。
CNA2007800015999A 2007-02-16 2007-02-16 测试装置 Pending CN101361140A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/052851 WO2008099502A1 (ja) 2007-02-16 2007-02-16 試験装置

Publications (1)

Publication Number Publication Date
CN101361140A true CN101361140A (zh) 2009-02-04

Family

ID=39689761

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007800015999A Pending CN101361140A (zh) 2007-02-16 2007-02-16 测试装置

Country Status (8)

Country Link
US (1) US8074130B2 (zh)
EP (1) EP1978527B1 (zh)
JP (1) JP4472004B2 (zh)
CN (1) CN101361140A (zh)
AT (1) ATE484834T1 (zh)
DE (1) DE602007009794D1 (zh)
TW (1) TWI361349B (zh)
WO (1) WO2008099502A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021468A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 存储器的出错信息记录方法及冗余替代方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7620861B2 (en) * 2007-05-31 2009-11-17 Kingtiger Technology (Canada) Inc. Method and apparatus for testing integrated circuits by employing test vector patterns that satisfy passband requirements imposed by communication channels
JP2010134979A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 演算処理装置および記憶装置用試験装置の制御方法
JP4448895B1 (ja) * 2009-03-10 2010-04-14 株式会社アドバンテスト 試験装置および試験方法
KR101586046B1 (ko) * 2009-05-26 2016-01-18 삼성전자주식회사 저장 장치 및 그것의 읽기 방법
JP5087704B2 (ja) * 2009-07-13 2012-12-05 株式会社アドバンテスト 試験装置および救済解析方法
US8429470B2 (en) * 2010-03-10 2013-04-23 Micron Technology, Inc. Memory devices, testing systems and methods
TWI452879B (zh) * 2010-04-27 2014-09-11 Univ Nat Sun Yat Sen 特殊應用網路晶片之全晶片拓樸產生合成方法
JP2012221521A (ja) * 2011-04-06 2012-11-12 Advantest Corp メモリリペア解析装置、メモリリペア解析方法、および試験装置
KR102507774B1 (ko) * 2018-03-08 2023-03-09 에스케이하이닉스 주식회사 메모리 칩 및 그것을 포함하는 테스트 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60263528A (ja) * 1984-06-09 1985-12-27 Dainippon Screen Mfg Co Ltd 2値画像デ−タ圧縮方法
JPS6418606A (en) 1987-07-14 1989-01-23 Kyushu Electron Metal Manufacture of semi-conductor wafer
EP0424612A3 (en) * 1989-08-30 1992-03-11 International Business Machines Corporation Apparatus and method for real time data error capture and compression for redundancy analysis of a memory
KR0148153B1 (ko) * 1994-05-31 1998-09-15 김광호 비트스터핑 제거장치
JP3545535B2 (ja) * 1996-05-29 2004-07-21 株式会社アドバンテスト 半導体メモリ試験方法および装置
JP3700797B2 (ja) * 1996-08-09 2005-09-28 株式会社アドバンテスト メモリ試験装置
JPH10125092A (ja) 1996-10-22 1998-05-15 Advantest Corp フラッシュメモリ試験装置
JP3377217B2 (ja) * 1997-03-24 2003-02-17 株式会社アドバンテスト データパターンの圧縮及び伸張方法並びに圧縮及び伸張装置
JP3558252B2 (ja) * 1997-11-10 2004-08-25 株式会社アドバンテスト 半導体メモリ試験装置
JPH11213695A (ja) * 1998-01-21 1999-08-06 Advantest Corp 半導体メモリ試験装置
DE10137332B4 (de) * 2001-07-31 2014-11-06 Qimonda Ag Verfahren und Anordnung zur Ausgabe von Fehlerinformationen aus Halbleitereinrichtungen
US7107501B2 (en) * 2002-05-31 2006-09-12 Infineon Technologies Ag Test device, test system and method for testing a memory circuit
US6973613B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. Error detection/correction code which detects and corrects component failure and which provides single bit error correction subsequent to component failure
CA2414632A1 (en) * 2002-12-18 2004-06-18 Logicvision, Inc. Method and circuit for collecting memory failure information
US7404109B2 (en) * 2003-06-12 2008-07-22 Verigy (Singapore) Pte. Ltd. Systems and methods for adaptively compressing test data
JP4704131B2 (ja) * 2005-07-04 2011-06-15 株式会社アドバンテスト 試験装置、及び試験方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021468A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 存储器的出错信息记录方法及冗余替代方法

Also Published As

Publication number Publication date
JP4472004B2 (ja) 2010-06-02
EP1978527A4 (en) 2009-06-17
JPWO2008099502A1 (ja) 2010-05-27
EP1978527B1 (en) 2010-10-13
ATE484834T1 (de) 2010-10-15
TW200836056A (en) 2008-09-01
US20080201621A1 (en) 2008-08-21
TWI361349B (en) 2012-04-01
DE602007009794D1 (de) 2010-11-25
EP1978527A1 (en) 2008-10-08
US8074130B2 (en) 2011-12-06
WO2008099502A1 (ja) 2008-08-21

Similar Documents

Publication Publication Date Title
CN101361140A (zh) 测试装置
Jeong et al. A fast built-in redundancy analysis for memories with optimal repair rate using a line-based search tree
CN101147204A (zh) 测试装置以及选择装置
US20060064618A1 (en) Method and apparatus of build-in self-diagnosis and repair in a memory with syndrome identification
KR20000067917A (ko) 중복성 분석의 반도체 메모리 시험기
CN101458971A (zh) 一种嵌入式存储器的测试***及测试方法
CN102456415B (zh) 半导体存储器件及其操作方法
CN101303897A (zh) 存储器、修复***与其测试方法
US7757134B2 (en) Test apparatus for testing a memory and electronic device housing a circuit
JP2020193900A (ja) 試験装置
CN103021467A (zh) 故障诊断电路
CN114550791A (zh) 备用电路修补位置确定方法及装置、集成电路修补方法
US6449704B1 (en) Memory failure analysis device that records which regions have at least one defect
US20110103164A1 (en) Semiconductor memory device and method for performing data compression test of the same
CN100444286C (zh) 存储单元信号窗测试方法和设备
CN100375196C (zh) 并列测试及烧录***中读取半导体晶元数据的方法
US20050030822A1 (en) Apparatus and method for reading out defect information items from an integrated chip
CN213459060U (zh) 存储器和存储器测试***
CN101145400A (zh) 内嵌存储器的soc位映射实现方法
JP5029883B2 (ja) 半導体試験装置
CN104134464A (zh) 地址线测试***及方法
JP4704131B2 (ja) 試験装置、及び試験方法
CN116504297A (zh) 存储芯片的测试方法、装置、存储介质与电子设备
CN114496050A (zh) 存储器、存储器测试***以及存储器测试方法
KR100914023B1 (ko) 시험 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20090204

C20 Patent right or utility model deemed to be abandoned or is abandoned