JP3531598B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents

半導体装置、メモリシステムおよび電子機器

Info

Publication number
JP3531598B2
JP3531598B2 JP2000320977A JP2000320977A JP3531598B2 JP 3531598 B2 JP3531598 B2 JP 3531598B2 JP 2000320977 A JP2000320977 A JP 2000320977A JP 2000320977 A JP2000320977 A JP 2000320977A JP 3531598 B2 JP3531598 B2 JP 3531598B2
Authority
JP
Japan
Prior art keywords
signal
block
refresh
semiconductor device
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000320977A
Other languages
English (en)
Other versions
JP2002133860A (ja
Inventor
浩一 水垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000320977A priority Critical patent/JP3531598B2/ja
Priority to US09/971,914 priority patent/US6704234B2/en
Publication of JP2002133860A publication Critical patent/JP2002133860A/ja
Application granted granted Critical
Publication of JP3531598B2 publication Critical patent/JP3531598B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、リフレッシュによ
りデータを保持する半導体装置、そのリフレッシュ方
法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】半導体メモリの一つに、ＶＳＲＡＭ（Ｖir
tually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリ
セルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲ
ＡＭは、列アドレスと行アドレスとをマルチプレックス
する必要がない。また、ユーザは、リフレッシュを考慮
せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過
性）。
【０００３】
【発明が解決しようとする課題】ところで、ＶＳＲＡＭ
の中には、例えば通常動作状態や省電力状態などのよう
に、複数の動作状態を取り得るものがある。このような
ＶＳＲＡＭにおいて、各動作状態においてどのように内
部リフレッシュを行えばよいかについては、十分な考慮
がなされていなかった。このような問題は、いわゆるＶ
ＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ
制御部とを内蔵したダイナミック型の半導体メモリ装置
に共通する問題である。
【０００４】本発明は、上述した従来の課題を解決する
ためになされたものであり、半導体メモリ装置が取り得
る複数の動作状態にそれぞれ適したリフレッシュ動作を
実行することのできる技術を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】（１）本発明に係る半導
体装置のリフレッシュ方法は、複数のブロックに分割さ
れたメモリセルアレイを有する半導体装置のリフレッシ
ュ方法であって、前記半導体装置を外部アクセス可能な
状態にする、第１ステップと、前記半導体装置が外部ア
クセス可能な状態中、前記複数のブロックのうち、外部
アクセスすべきブロック以外のブロックに対してリフレ
ッシュをする、第２ステップと、前記半導体装置を外部
アクセス不可能な状態にする、第３ステップと、前記半
導体装置が外部アクセス不可能な状態中、前記メモリセ
ルアレイの一部に対してのみリフレッシュをする、第４
ステップと、を備える。
【０００６】本発明に係る半導体装置は、データを保持
するためにリフレッシュをしなければならない。このた
め、半導体装置が外部アクセス不可能な状態中でも、リ
フレッシュにより電力が消費される。この状態では、主
に、リフレッシュのために電力が消費される。本発明に
よれば、半導体装置が外部アクセス不可能な状態中、全
てのメモリセルに対してリフレッシュをするのではな
く、メモリセルアレイの一部に対してのみリフレッシュ
をする。よって、本発明によれば、この状態中にリフレ
ッシュに要する電力を小さくできるので、低消費電力を
図ることができる。
【０００７】ここで、メモリセルアレイの一部に対して
のみリフレッシュをするとは、データが失われてはいけ
ない部分にあるメモリセルだけリフレッシュをするとい
う意味である。例えば、メモリセルアレイが１６Ｍビッ
トなら、４Ｍビットの部分に失われてはいけないデータ
を記憶し、その部分だけリフレッシュをするのである。
残り１２Ｍビットの部分は、半導体装置が外部アクセス
不可能な状態中、リフレッシュされないので、１２Ｍビ
ットのデータは消える。
【０００８】また、本発明は、半導体装置が外部アクセ
ス不可能な状態中、メモリセルアレイの一部に対しての
みリフレッシュをしている。そこに失われてはいけない
データを記憶させれば、バックアップ用のメモリを別に
設ける必要がなくなる。
【０００９】また、本発明によれば、半導体装置が外部
アクセス可能な状態では、外部アクセスすべきブロック
に対する外部アクセス中に、リフレッシュすべきブロッ
クに対してリフレッシュをするので、半導体装置を効率
的に動作させることができる。
【００１０】なお、半導体装置が外部アクセス可能な状
態とは、例えば、オペレーション状態のことである。半
導体装置が外部アクセス不可能な状態とは、例えば、パ
ワーダウン状態のこと、または、待機状態およびパワー
ダウン状態のことである。
【００１１】外部アクセスすべきブロックの数は、一
つ、または、それより多くすることができる。外部アク
セスすべきブロックの数は、半導体装置の設計において
任意に決めることができる。
【００１２】ブロックに対してリフレッシュをすると
は、例えば、ブロックのある行のメモリセルに対するリ
フレッシュを意味する。行は１行でもよいし、複数行で
もよい。これらは、半導体装置の設計において任意に決
めることができる。
【００１３】外部アクセスとは、例えば、メモリセルへ
のデータの読み出しまたは書き込みを意味する。
【００１４】（２）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。
【００１５】前記半導体装置が外部アクセス不可能な状
態中のリフレッシュ周期は、前記半導体装置が外部アク
セス可能な状態中のリフレッシュ周期より長い。
【００１６】リフレッシュ周期とは、以下の通りであ
る。所定のメモリセルに対してリフレッシュをする動作
をし、次に、他の所定のメモリセルに対してリフレッシ
ュをする動作をし、この動作を繰り返すことにより、全
てのメモリセルに対してリフレッシュをする。この動作
の周期をリフレッシュ周期という。この動作は、例え
ば、リフレッシュタイミング信号がアクティブになるタ
イミングで開始される。
【００１７】本発明では、半導体装置が外部アクセス不
可能な状態中、メモリセルアレイの一部に対してのみリ
フレッシュをするので、リフレッシュしなければならな
いメモリセルの数は、半導体装置が外部アクセス可能な
状態中に比べて少ない。このため、半導体装置が外部ア
クセス不可能な状態中のリフレッシュ周期を、半導体装
置が外部アクセス可能な状態中のリフレッシュ周期より
長くできるので、低消費電力を図ることができる。
【００１８】（３）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。
【００１９】複数の信号で構成され、かつ、前記メモリ
セルアレイのリフレッシュすべきメモリセルを選択する
ための、リフレッシュアドレス信号を発生する、第５ス
テップを備え、前記第４ステップは、前記複数のブロッ
クの各々の一部に対してのみリフレッシュされるよう
に、前記複数の信号のうち、一部の信号の論理を一定に
する、第６ステップを含む。
【００２０】複数のブロックの各々の一部に対してのみ
リフレッシュする、とは、メモリセルアレイの一部に対
してのみリフレッシュをする、の一例である。これは、
例えば、行アドレス信号のうち、一部の信号の論理を一
定にすることにより、または、列アドレス信号のうち、
一部の信号の論理を一定にすることにより行うことがで
きる。なお、メモリセルアレイの一部に対してのみリフ
レッシュをする、の他の例としては、あるブロックのみ
リフレッシュをする、がある。これは、ブロックアドレ
ス信号の論理を一定にすることにより行うことができ
る。
【００２１】（４）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。
【００２２】前記第６ステップ後、前記複数のブロック
の各々の一部に対してのみリフレッシュされるように、
前記複数のブロックの各々のワード線を選択する、第７
ステップを備える。
【００２３】（５）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。
【００２４】前記第６ステップ後、前記複数のブロック
の各々の一部に対してのみリフレッシュされるように、
前記複数のブロックの各々の行アドレスを選択する、第
８ステップを備える。
【００２５】（６）本発明に係る半導体装置は、リフレ
ッシュによりデータを保持する半導体装置であって、複
数のブロックに分割された、メモリセルアレイと、複数
の信号で構成され、かつ、前記複数のブロックの各々に
位置するリフレッシュすべきメモリセルを選択するため
の、リフレッシュアドレス信号を発生する、リフレッシ
ュアドレス信号発生回路と、前記半導体装置が外部アク
セス不可能な状態中、前記複数の信号のうち、一部の信
号の論理を一定にする処理を行う、リフレッシュアドレ
ス信号制御回路と、前記半導体装置が外部アクセス可能
な状態中、前記処理がされていない前記リフレッシュア
ドレス信号にもとづいて、前記複数のブロックのうち、
外部アクセスすべきブロック以外のブロックに位置する
前記メモリセルに対してリフレッシュを行い、かつ、前
記半導体装置が外部アクセス不可能な状態中、前記処理
がされた前記リフレッシュアドレス信号にもとづいて、
前記複数のブロックの各々に位置する前記メモリセルに
対してリフレッシュを行う、リフレッシュ制御回路と、
を備える。
【００２６】本発明によれば、（１）、（３）で説明し
たことと同様のことが言える。なお、リフレッシュアド
レス信号発生回路は、例えば、リフレッシュカウンタの
ことである。リフレッシュアドレス信号制御回路は、例
えば、リフレッシュアドレスコントロールのことであ
る。
【００２７】（７）本発明に係る半導体装置は、前記半
導体装置が外部アクセス不可能な状態中のリフレッシュ
周期を、前記半導体装置が外部アクセス可能な状態中の
リフレッシュ周期より長くする、リフレッシュ周期制御
回路を備える。
【００２８】本発明によれば、（２）で説明したことと
同様のことが言える。なお、リフレッシュ周期制御回路
は、例えば、リフレッシュタイミング信号にもとづい
て、リフレッシュをする場合、リフレッシュタイミング
信号の周期を変える分周コントロールのことである。
【００２９】（８）本発明に係る半導体装置は、前記複
数のブロックの各々に対応して設けらた、複数のプリデ
コーダを備え、前記複数のプリデコーダは、前記リフレ
ッシュアドレス信号にもとづいて、前記メモリセルを選
択するワード線を駆動するための信号を発生する。
【００３０】（９）本発明に係る半導体装置は、前記リ
フレッシュ制御回路は、前記複数のブロックの各々に対
応して設けられ、前記複数のブロックの各々に対してリ
フレッシュ要求信号を発生する、複数のリフレッシュ要
求信号発生回路と、前記複数のブロックの各々に対応し
て設けられ、前記リフレッシュ要求信号にもとづいて、
前記複数のブロックのうち、前記外部アクセスすべきブ
ロック以外のブロックに位置する前記メモリセル対して
リフレッシュ実施信号を発生する、複数のブロックコン
トロールと、を含む。
【００３１】（１０）本発明に係る半導体装置は、以下
のようにすることができる。
【００３２】前記半導体装置は、ＶＳＲＡＭ（Ｖirtual
ly Ｓtatic ＲＡＭ）を含む。
【００３３】（１１）本発明に係るメモリシステムは、
上記（６）〜（１０）のいずれかに記載の前記半導体装
置を備える。
【００３４】（１２）本発明に係る電子機器は、上記
（６）〜（１０）のいずれかの半導体装置を備える。
【００３５】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて具体的に説明する。本実施形態
は、ＶＳＲＡＭに本発明を適用したものである。
【００３６】［半導体装置の構成］まず、本実施形態の
構成を説明する。図１は、本実施形態に係る半導体装置
１の回路ブロック図である。以下、各ブロックについて
説明する。
【００３７】（Ａ）データ入出力バッファ１０には、１
６ビットのデータ（Ｉ／Ｏ0〜Ｉ／Ｏ15）が入出力され
る。
【００３８】（Ｂ）メモリセルアレイ２０には、複数の
メモリセルがアレイ状に配置されている。メモリセル
は、ｎ型ＭＯＳトランジスタであるアクセストランジス
タと、データを保持するキャパシタと、を含む。メモリ
セルアレイ２０は、四つのブロック、つまり、ブロック
Ａ、ブロックＢ、ブロックＣ、ブロックＤ、に分けられ
ている。メモリセルアレイ２０が、例えば、１６Ｍビッ
トとすると、各ブロックは、それぞれ、例えば、４Ｍビ
ットとなる。なお、本発明においては、メモリセルアレ
イ２０は二以上のブロックに分割されていればよい。ブ
ロックの個数は、奇数個、偶数個、いずれでもよい。
【００３９】各ブロックは、それぞれ、複数のワード線
と、これらのワード線と交差する複数のビット線対と、
これらのワード線とこれらのビット線対との交点に対応
して設けられた上記メモリセルと、を備える。ワード線
は、それぞれ、ブロックの各行にあるメモリセルと対応
している。つまり、あるワード線を選択することによ
り、そのワード線と対応する行のメモリセルが選択され
る。
【００４０】各ブロックＡ〜Ｄは、それぞれに対応す
る、行デコーダ２４Ａ〜２４Ｄおよび列デコーダ２６Ａ
〜２６Ｄを備える。行デコーダにより、上記ワード線が
選択される。列デコーダにより、上記ビット線対が選択
される。
【００４１】（Ｃ）アドレスバッファ６０には、外部ア
クセス（例えば、読み出しまたは書き込み）のためのア
ドレス信号Ａ′0〜Ａ′19が外部から入力される。アド
レス信号Ａ′0、Ａ′1は、ブロックアドレス信号Ａ0、
Ａ1に割り当てられる。つまり、ブロックアドレス信号
Ａ0は、最下位のアドレス信号Ａ′0が割り当てられる。
ブロックアドレス信号Ａ1は、最下位より一つ上のアド
レス信号Ａ′1が割り当てられる。ブロックアドレス信
号Ａ0、Ａ1をもとにして、ブロックＡ〜Ｄのうち、外部
アクセスされるメモリセルが配置されているブロックが
選択される。
【００４２】アドレス信号Ａ′2〜Ａ′7は、列アドレス
信号Ａ2〜Ａ7に割り当てられる。列アドレス信号Ａ2〜
Ａ7は、列デコーダ２６Ａ〜２６Ｄに入力する。列アド
レス信号Ａ2〜Ａ7をもとにして、ブロックＡ〜Ｄの各々
の列アドレスが選択される。
【００４３】アドレス信号Ａ′8〜Ａ′19は、行アドレ
ス信号Ａ8〜Ａ19に割り当てられる。行アドレス信号Ａ8
〜Ａ19は、後で説明する行プリデコーダ３０Ａ〜３０Ｄ
に入力する。行アドレス信号Ａ8〜Ａ19をもとにして、
ブロックＡ〜Ｄの各々の行アドレスが選択される。な
お、ブロックアドレス信号、列アドレス信号、行アドレ
ス信号の順番で、アドレス信号Ａ′0〜Ａ′19が割り当
てられているが、これと異なる順番でもよい。
【００４４】（Ｄ）ブロック選択信号発生回路８０に
は、ブロックアドレス信号Ａ0、Ａ1が入力される。ブロ
ック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択
信号が出力される。
【００４５】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＡ選
択信号、および、ＬレベルのブロックＢ、Ｃ、Ｄ選択信
号が出力される。ＨレベルのブロックＡ選択信号をもと
に、ブロックＡが選択される。
【００４６】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＢ選
択信号、および、ＬレベルのブロックＡ、Ｃ、Ｄ選択信
号が出力される。ＨレベルのブロックＢ選択信号をもと
に、ブロックＢが選択される。
【００４７】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＣ選
択信号、および、ＬレベルのブロックＡ、Ｂ、Ｄ選択信
号が出力される。ＨレベルのブロックＣ選択信号をもと
に、ブロックＣが選択される。
【００４８】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＤ選
択信号、および、ＬレベルのブロックＡ、Ｂ、Ｃ選択信
号が出力される。ＨレベルのブロックＤ選択信号をもと
に、ブロックＤが選択される。なお、ブロック選択信号
発生回路８０については、［ブロック選択信号発生回
路］の欄で詳細に説明する。
【００４９】（Ｅ）ＲＦ（リフレッシュ）タイミング信
号発生回路７０は、リング発振回路を含み、ＲＦ（リフ
レッシュ）タイミング信号を発生する。ＲＦタイミング
信号発生回路７０は、定期的にＲＦタイミング信号をＨ
レベル（アクティブ）にする。ＲＦタイミング信号のＨ
レベルへの立ち上がりにもとづいて、次に述べるＲＦ
（リフレッシュ）要求信号Ａ〜ＤがＨレベル（アクティ
ブ）にされる。なお、ＲＦタイミング信号発生回路７０
については、［ＲＦタイミング信号発生回路］の欄で詳
細に説明する。
【００５０】（Ｆ）ＲＦ要求信号Ａ発生回路５０Ａ〜Ｒ
Ｆ要求信号Ｄ発生回路５０Ｄは、それぞれ、ブロックＡ
〜Ｄに対応して設けられ、ＲＦタイミング信号発生回路
７０からのＲＦタイミング信号が入力する。ＲＦ要求信
号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄか
らは、それぞれ、ＲＦ要求信号Ａ〜Ｄが出力される。な
お、ＲＦ要求信号発生回路については、［ＲＦ要求信号
発生回路］の欄で詳細に説明する。
【００５１】（Ｇ）ブロックＡコントロール４０Ａ〜ブ
ロックＤコントロール４０Ｄは、それぞれ、ブロックＡ
〜Ｄに対応して設けられている。ブロックＡコントロー
ル４０Ａ〜ブロックＤコントロール４０Ｄには、それぞ
れに対応するＲＦ要求信号Ａ〜ＤおよびブロックＡ〜Ｄ
選択信号が入力される。
【００５２】ブロックＡコントロール４０Ａ〜ブロック
Ｄコントロール４０Ｄは、それぞれに対応するブロック
Ａ〜Ｄにおいて、外部アクセス実施またはリフレッシュ
実施のコントロールをするものである。つまり、あるタ
イミングで、各ブロックコントロールには、それぞれに
対応する、Ｈレベル（アクティブ）のＲＦ要求信号Ａ〜
Ｄが入力される。そして、アクティブ（Ｈレベル）のブ
ロック選択信号が入力された、いずれか一のブロックコ
ントロール（例えば、ブロックＡコントロール４０Ａ）
からは、Ｈレベル（アクティブ）の外部アクセス実施信
号Ａが出力される。この外部アクセス実施信号をもと
に、上記一のブロックコントロールと対応するブロック
（例えば、ブロックＡ）において、該当するメモリセル
で外部アクセスが行われる。
【００５３】一方、残り全ての他のブロックコントロー
ル（例えば、ブロックＢコントロール４０Ｂ、ブロック
Ｃコントロール４０Ｃ、ブロックＤコントロール４０
Ｄ）には、Ｌレベル（ノンアクティブ）のブロック選択
信号が入力されているので、これらのブロックコントロ
ールからは、Ｈレベル（アクティブ）のリフレッシュ実
施信号が出力される。これらのリフレッシュ実施信号を
もとに、上記残り全ての他のブロックコントロールと対
応するブロック（例えば、ブロックＢ、ブロックＣ、ブ
ロックＤ）において、該当する行のメモリセルのリフレ
ッシュが行われる。なお、ブロックコントロールについ
ては、［ブロックコントロール］の欄で詳細に説明す
る。
【００５４】（Ｈ）ＲＦカウンタコントロール９０に
は、ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発
生回路５０ＤからのＲＦ要求信号Ａ〜Ｄが入力される。
ＲＦカウンタコントロール９０は、カウントアップ信号
を出力する。カウントアップ信号はＲＦカウンタ１００
に入力する。なお、ＲＦカウンタコントロール９０につ
いては、［ＲＦカウンタコントロール］の欄で詳細に説
明する。
【００５５】（Ｉ）ＲＦカウンタ１００は、通常のカウ
ンタと同様の構成をしている。ＲＦカウンタ１００か
ら、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19が出
力される。リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ
19は、ＲＦアドレスコントロール１２０を介して、行プ
リデコーダ３０Ａ〜３０Ｄに入力する。リフレッシュア
ドレス信号ＲＦＡ8〜ＲＦＡ19をもとにして、ブロック
Ａ〜Ｄの各々に位置するリフレッシュすべき行にある複
数のメモリセルが選択される。
【００５６】（Ｊ）ＲＦアドレスコントロール１２０
は、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19のう
ち、信号ＲＦＡ18、信号ＲＦＡ19の論理を一定にする機
能を有する。これにより、パワーダウン状態中、ブロッ
クＡ〜Ｄの各々の一部に対してのみリフレッシュされる
ようにしている。これが本実施形態の特徴の一つであ
る。この特徴については、［ＲＦアドレスコントロー
ル］の欄で詳細に説明する。
【００５７】（Ｋ）行プリデコーダ３０Ａ〜３０Ｄは、
それぞれに対応する行デコーダ２４Ａ〜２４Ｄに、ワー
ド線を駆動するための信号を供給するものであり、以下
のような動作をする。行プリデコーダ３０Ａ〜３０Ｄに
は、ＲＦアドレスコントロール１２０からのリフレッシ
ュアドレス信号ＲＦＡ8〜ＲＦＡ19およびアドレスバッ
ファ６０からの行アドレス信号Ａ8〜Ａ19が入力されて
いる。例えば、ブロックＡが外部アクセスすべきブロッ
クのとき、行プリデコーダ３０Ａには、Ｈレベル（アク
ティブ）の外部アクセス実施信号Ａが入力し、行プリデ
コーダ３０Ｂ〜３０Ｄには、それぞれ、Ｈレベル（アク
ティブ）のＲＦ実施信号Ｂ、Ｃ、Ｄが入力される。これ
により、行プリデコーダ３０Ａは、外部アクセスするメ
モリセルを選択するワード線を駆動するための信号を、
行デコーダ２４Ａに供給する。一方、行プリデコーダ３
０Ｂ〜３０Ｄは、リフレッシュする行のメモリセルを選
択するワード線を駆動するための信号を、それぞれ、行
デコーダ２４Ｂ〜２４Ｄに供給する。なお、行プリデコ
ーダ３０Ａ〜３０Ｄについては、［行プリデコーダ］の
欄で詳細に説明する。
【００５８】（Ｌ）半導体装置１は、モードコントロー
ル１１０を備える。モードコントロール１１０の説明の
前に、オペレーション状態およびスタンバイ状態につい
て説明する。半導体装置１には、オペレーション状態と
スタンバイ状態とがある。オペレーション状態のとき
は、外部アクセスが可能となる。スタンバイ状態のとき
は、外部アクセスが不可能となる。スタンバイ状態でも
リフレッシュは行われる。
【００５９】スタンバイ状態には、待機状態とパワーダ
ウン状態とがある。待機状態とは、例えば、半導体装置
１を含むシステムは動作中であるが、半導体装置１はチ
ップセレクト信号／ＣＳにより選択されていない状態を
いう。パワーダウン状態とは、例えば、半導体装置１を
含むシステムが待機中である状態をいう。
【００６０】モードコントロール１１０には、外部から
チップセレクト信号／ＣＳ′、スヌーズ信号／ＺＺ′、
ライトイネーブル信号／ＷＥ′、アウトプットイネーブ
ル信号／ＯＥ′が入力される。そして、モードコントロ
ール１１０からは、チップセレクト信号／ＣＳ、スヌー
ズ信号／ＺＺ、ライトイネーブル信号／ＷＥ、アウトプ
ットイネーブル信号／ＯＥが出力される。
【００６１】チップセレクト信号／ＣＳがＬレベルで、
スヌーズ信号／ＺＺがＨレベルのとき、オペレーション
状態となる。チップセレクト信号／ＣＳがＨレベルで、
スヌーズ信号／ＺＺがＨレベルのとき、待機状態とな
る。チップセレクト信号／ＣＳがＨレベルで、スヌーズ
信号／ＺＺがＬレベルのとき、パワーダウン状態とな
る。パワーダウン状態では、半導体装置１の消費電流が
最少の状態となる。
【００６２】（Ｍ）半導体装置１は、クロック１３０を
備える。クロック１３０から出力されるクロック信号
が、半導体装置１の外部アクセス、リフレッシュ等の動
作の際の基準信号となる。
【００６３】［半導体装置のリフレッシュ動作］半導体
装置１への外部アクセス（例えば、データの読み出しお
よび書き込み）は、通常のＳＲＡＭ（static random ac
cess memory）と同じなので説明を省略する。半導体装
置１のリフレッシュ動作について、オペレーション状
態、待機状態、パワーダウン状態、に分けて、説明す
る。
【００６４】｛オペレーション状態｝図１および図２を
用いて、半導体装置１のオペレーション状態中のリフレ
ッシュ動作を説明する。図２は、半導体装置１のオペレ
ーション状態を説明するためのタイミングチャートであ
る。チップセレクト信号／ＣＳはＬレベルであり、か
つ、スヌーズ信号／ＺＺはＨレベルであるので、オペレ
ーション状態となっている。
【００６５】アドレスとは、外部アクセスされるメモリ
セルのアドレスである。アドレスは、ブロックアドレス
信号Ａ0、Ａ1、列アドレス信号Ａ2〜Ａ7、行アドレス信
号Ａ 8〜Ａ19により特定される。
【００６６】ブロックアドレスとは、選択されるブロッ
ク（つまり、外部アクセスされるメモリセルが属するブ
ロック）のアドレスである。例えば、アドレスａ1はブ
ロックＢにあり、アドレスａ2、ａ3はブロックＡにあ
り、アドレスａ4はブロックＣにある。
【００６７】さて、時刻ｔ0で、ＲＦタイミング信号が
Ｈレベル（アクティブ）となる。ＲＦタイミング信号が
Ｈレベルの状態で、最初のクロック信号（ｃ1）にもと
づいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）
となる（時刻ｔ1）。この仕組みは、［ＲＦ要求信号発
生回路］の｛オペレーション状態および待機状態のとき
の動作｝の欄で説明している。
【００６８】時刻ｔ1では、ブロックＡが選択されてい
る。クロック信号（ｃ1）およびブロックＡの選択にも
とづいて、ブロックＡコントロール４０Ａから、Ｈレベ
ル（アクティブ）の外部アクセス実施信号Ａが出力され
る。一方、残りのブロックコントロールから、クロック
信号ｃ1およびＲＦ要求信号Ｂ、Ｃ、Ｄにもとづいて、
ＲＦ実施信号Ｂ、Ｃ、Ｄが出力される。これらの仕組み
は、［ブロックコントロール］の欄で説明している。
【００６９】時刻ｔ1後、外部アクセスすべきメモリセ
ル（このメモリセルはブロックＡに位置する）では、外
部アクセス実施信号Ａにより、外部アクセスがなされ
る。つまり、行デコーダ２４Ａと列デコーダ２６Ａとに
より選択されたメモリセルにおいて、外部アクセス（例
えば、書き込みまたは読み出し）動作がなされる。一
方、残りのブロックでは、ＲＦ実施信号Ｂ、Ｃ、Ｄによ
り、リフレッシュすべき行（例えば、第ｎ行）のメモリ
セルにおいて、リフレッシュがなされる。これらの仕組
みは、［行プリデコーダ］の欄で説明している。
【００７０】リフレッシュに必要な期間経過後、ＲＦ要
求信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）とな
る。これにより、ＲＦ実施信号Ｂ、Ｃ、ＤがＬレベル
（ノンアクティブ）となるので、リフレッシュが終了す
る（時刻ｔ2）。この仕組みは、［ブロックコントロー
ル］の欄で説明している。
【００７１】ブロックアドレスがブロックＡの選択期間
中、ブロックＡのリフレッシュすべき第ｎ行のメモリセ
ルでは、リフレッシュが延期される。ブロックアドレス
が、ブロックＡから他のブロックに変わったとき、ブロ
ックＡのリフレッシュすべき第ｎ行のメモリセルでは、
リフレッシュが行われる。これを詳細に説明する。時刻
ｔ3（クロック信号（ｃ2）発生）において、ブロックア
ドレスが、ブロックＡからブロックＣに変わる。ＲＦ要
求信号Ａは、Ｈレベル（アクティブ）状態なので、クロ
ック信号（ｃ2）およびＨレベルのＲＦ要求信号Ａにも
とづいて、ブロックＡコントロール４０Ａから、Ｈレベ
ルのＲＦ実施信号Ａが出力される。これにより、ブロッ
クＡでは、ブロックＡの選択期間に他の各ブロックでリ
フレッシュされた行と同じ行（第ｎ行）のメモリセルが
リフレッシュされる。そして、リフレッシュに必要な期
間経過後、ＲＦ要求信号ＡがＬレベルとなる。これによ
り、ＲＦ実施信号ＡがＬレベルとなるので、リフレッシ
ュが終了する（時刻ｔ4）。
【００７２】以上により、オペレーション状態中におけ
る、ブロックＡ〜Ｄの第ｎ行のワード線により選択され
るメモリセルに対するリフレッシュが終了する。
【００７３】なお、ブロックＡ〜Ｄの第ｎ行のワード線
には、次の二つの意味があるが、本実施形態ではいずれ
でもよい。第１の意味は、ブロックＡ〜Ｄにおいて、幾
何学的位置が同じ位置にあるワード線である。第２の意
味は、ブロックＡ〜Ｄにおいて、アドレス空間上の同じ
行、つまり、ブロックコントロールからみて同じ行にあ
るワード線である。第２の意味の場合、ブロックＡ〜Ｄ
の第ｎ行のワード線は、必ずしも、幾何学的位置が同じ
ではない。
【００７４】｛待機状態｝次に、図１および図３を用い
て、半導体装置１の待機状態中のリフレッシュ動作を説
明する。図３は、半導体装置１の待機状態を説明するた
めのタイミングチャートである。チップセレクト信号／
ＣＳはＨレベルであり、かつ、スヌーズ信号／ＺＺはＨ
レベルであるので、待機状態となっている。
【００７５】さて、時刻ｔ10で、ＲＦタイミング信号が
Ｈレベルとなる。ＲＦタイミング信号がＨレベルに立ち
上がった後の最初のクロック信号の立ち上がり（ｃ11）
にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクテ
ィブ）となる（時刻ｔ11）。この仕組みは、［ＲＦ要求
信号発生回路］の｛オペレーション状態および待機状態
のときの動作｝の欄で説明している。
【００７６】待機状態では、いずれのブロックＡ〜Ｄも
選択されないので、ブロックＡコントロール４０Ａ〜ブ
ロックＤコントロール４０Ｄから、それぞれ、Ｈレベル
のＲＦ実施信号Ａ〜Ｄが出力される。これにより、ブロ
ックＡ〜Ｄにおいて、リフレッシュすべき行のメモリセ
ルで、リフレッシュがなされる。そして、リフレッシュ
に必要な期間経過後、ＲＦ要求信号Ａ〜ＤがＬレベルと
なる。これにより、ＲＦ実施信号Ａ〜ＤがＬレベルとな
り、リフレッシュが終了する（時刻ｔ12）。
【００７７】以上により、待機状態中における、ブロッ
クＡ〜Ｄのリフレッシュすべき行（例えば、第ｎ行）の
ワード線と接続されたメモリセルに対するリフレッシュ
が終了する。
【００７８】｛パワーダウン状態｝次に、図１および図
４を用いて、半導体装置１のパワーダウン状態中のリフ
レッシュ動作を説明する。図４は、半導体装置１のパワ
ーダウン状態を説明するためのタイミングチャートであ
る。チップセレクト信号／ＣＳはＨレベルであり、か
つ、スヌーズ信号／ＺＺはＬレベルであるので、パワー
ダウン状態となっている。
【００７９】パワーダウン状態中、クロック信号は停止
している。このため、ＲＦタイミング信号の立ち上げを
もとにして、リフレッシュを行っている。すなわち、時
刻ｔ 20で、ＲＦタイミング信号がＨレベル（アクティ
ブ）に立ち上がる。これにより、ＲＦ要求信号Ａ〜Ｄが
Ｈレベル（アクティブ）となる。この仕組みは、［ＲＦ
要求信号発生回路］の｛パワーダウン状態のときの動
作｝の欄で説明している。この後の動作は、｛待機状
態｝の時刻ｔ11以後の説明と同じである。
【００８０】以上が半導体装置１のリフレッシュ動作で
ある。本実施形態では、ブロックＡ〜Ｄの各々の第ｎ行
のワード線で選択されるメモリセルにおいて、リフレッ
シュの動作が行われ、次に、ブロックＡ〜Ｄの各々の第
ｎ＋１行のワード線で選択されるメモリセルにおいて、
リフレッシュの動作が行われる。そして、最後の行（本
実施形態では、第４０９５行）のワード線で選択される
メモリセルにおいて、リフレッシュの動作が行われる
と、最初の行（第０行）のワード線で選択されるメモリ
セルにおいて、リフレッシュの動作が行われる。以上の
一連の動作が繰り返される。この動作の周期をリフレッ
シュ周期という。リフレッシュ周期は、例えば、あるＲ
Ｆタイミング信号の立ち上げから始まり、次のＲＦタイ
ミング信号の立ち上げまでの期間である（図１４参
照）。
【００８１】ここで、本実施形態の主な効果を説明す
る。図２に示すように、本実施形態では、オペレーショ
ン状態中、ある一のブロック（例えば、ブロックＡ）で
外部アクセス中に、そのブロック以外、残り全ての他の
ブロック（例えば、ブロックＢ、Ｃ、Ｄ）のリフレッシ
ュすべき行のメモリセルのリフレッシュをするので、半
導体装置１を効率的に動作させることができる。
【００８２】また、本実施形態では、ブロックＡ〜Ｄの
選択は、ブロックアドレス信号Ａ0、Ａ1によりなされ
る。つまり、外部からのアドレス信号Ａ′0〜Ａ′19の
うち、下位を、ブロックアドレス信号に割り当ててい
る。アドレス信号は下位になるほど、頻繁に変わるの
で、外部アクセスされるブロックは絶えず変わりやす
い。したがって、このように、ブロックアドレス信号を
割り当てると、あるブロックにおいて、リフレッシュが
延期され続けるのを防ぐことが可能となる。よって、全
てのブロックでのリフレッシュの確実性を高めることが
できる。
【００８３】［ブロック選択信号発生回路］次に、ブロ
ック選択信号発生回路８０について、図５を用いて詳細
に説明する。図５は、ブロック選択信号発生回路８０の
回路ブロック図である。ブロック選択信号発生回路８０
には、チップセレクト信号／ＣＳ、ブロックアドレス信
号Ａ 0、Ａ1が入力される。ブロック選択信号発生回路８
０からは、ブロックＡ〜Ｄ選択信号が出力される。ブロ
ック選択信号発生回路８０は、次の（Ａ）〜（Ｅ）にな
るように、その論理回路が構成されている。
【００８４】（Ａ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベ
ル、Ｌレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＡ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信
号が出力される。
【００８５】（Ｂ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベ
ル、Ｌレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＢ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＡ選択信号、ブロックＣ選択信号、ブロックＤ選択信
号が出力される。
【００８６】（Ｃ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベ
ル、Ｈレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＣ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＡ選択信号、ブロックＢ選択信号、ブロックＤ選択信
号が出力される。
【００８７】（Ｄ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベ
ル、Ｈレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＤ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信
号が出力される。
【００８８】（Ｅ）チップセレクト信号／ＣＳがＨレベ
ルのとき、ブロック選択信号発生回路８０から、Ｌレベ
ル（ノンアクティブ）のブロックＡ選択信号、ブロック
Ｂ選択信号、ブロックＣ選択信号、ブロックＤ選択信号
が出力される。
【００８９】［ブロックコントロール］次に、ブロック
コントロールについて、ブロックＡコントロール４０Ａ
を例として詳細に説明する。図６は、ブロックＡコント
ロール４０Ａおよびこれに関連する回路の回路ブロック
図である。ブロックＡコントロール４０Ａは、外部アク
セス実施信号Ａ発生回路４２、ＲＦ実施信号Ａ発生回路
４４、遅延回路４６、ＡＮＤゲート４８およびインバー
タ４９を備える。
【００９０】ブロックＡが選択される（外部アクセスさ
れる）場合の動作を説明する。この場合、Ｈレベル（ア
クテッブ）のブロックＡ選択信号、および、Ｈレベル
（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコント
ロール４０Ａに入力される。
【００９１】これにより、ＡＮＤゲート４８には、Ｈレ
ベルのブロックＡ選択信号およびＨレベルのＲＦ要求信
号Ａが入力される。これにより、ＡＮＤゲート４８から
は、Ｌレベルの信号が出力され、このＬレベルの信号は
ＲＦ実施信号Ａ発生回路４４に入力される。
【００９２】一方、外部アクセス実施信号Ａ発生回路４
２には、ＨレベルのブロックＡ選択信号が入力される。
【００９３】クロック１３０からのクロック信号は、外
部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号
Ａ発生回路４４に入力する。外部アクセス実施信号Ａ発
生回路４２には、ＨレベルのブロックＡ選択信号が入力
されているので、クロック信号にもとづいて、外部アク
セス実施信号Ａ発生回路４２からＨレベル（アクティ
ブ）の外部アクセス実施信号Ａが出力される。なお、Ｒ
Ｆ実施信号Ａ発生回路４４には、ＡＮＤゲート４８から
のＬレベルの信号が入力されているので、ＲＦ実施信号
Ａ発生回路４４からは、Ｌレベル（ノンアクティブ）の
ＲＦ実施信号Ａが出力される。Ｈレベルの外部アクセス
実施信号Ａが、ブロックＡコントロール４０Ａの出力信
号となる。
【００９４】次に、ブロックＡが選択されない（外部ア
クセスされない）場合の動作を説明する。Ｌレベル（ノ
ンアクテッブ）のブロックＡ選択信号、および、Ｈレベ
ル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコン
トロール４０Ａに入力される。
【００９５】これにより、ＡＮＤゲート４８には、Ｌレ
ベルのブロックＡ選択信号およびＨレベルのＲＦ要求信
号Ａが入力される。これにより、ＡＮＤゲート４８から
はＨレベルの信号が出力され、このＨレベルの信号はＲ
Ｆ実施信号Ａ発生回路４４に入力される。
【００９６】一方、外部アクセス実施信号Ａ発生回路４
２には、ＬレベルのブロックＡ選択信号が入力される。
【００９７】クロック１３０からのクロック信号は、外
部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号
Ａ発生回路４４に入力する。ＲＦ実施信号Ａ発生回路４
４には、ＡＮＤゲート４８からのＨレベルの信号が入力
されているので、クロック信号にもとづいて、ＲＦ実施
信号Ａ発生回路４４からＨレベル（アクティブ）のＲＦ
実施信号Ａが出力される。なお、外部アクセス実施信号
Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が
入力されているので、外部アクセス実施信号Ａ発生回路
４２からは、Ｌレベル（ノンアクティブ）の外部アクセ
ス実施信号Ａが出力される。Ｈレベル（アクティブ）の
ＲＦ実施信号Ａが、ブロックＡコントロール４０Ａの出
力信号となる。
【００９８】なお、ＲＦ実施信号Ａは、遅延回路４６に
も入力されている。よって、ＨレベルのＲＦ実施信号Ａ
は、遅延回路４６に入力される。遅延回路４６は、リフ
レッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）
後、Ｈレベルのリセット信号Ａを出力する。このリセッ
ト信号Ａはインバータ４９で反転され、Ｌレベルのリセ
ット信号Ａとなり、ＲＦ要求信号Ａ発生回路５０Ａのリ
セット（／Ｒ）に入力される。この結果、ＲＦ要求信号
ＡがＬレベル（ノンアクティブ）となる。これにより、
ＲＦ実施信号ＡがＬレベル（ノンアクティブ）となるの
で、リフレッシュが終了する。
【００９９】他のブロックコントロールも、ブロックＡ
コントロール４０Ａと同様の構成をし、同様の動作をす
る。以上のように、本実施形態では、オペレーション状
態中、クロック信号にもとづいて、あるブロックコント
ロールからの外部アクセス実施信号の発生（Ｈレベル）
と、残り全ての他のブロックコントロールからのＲＦ実
施信号の発生（Ｈレベル）と、を同期させている。
【０１００】［ＲＦ要求信号発生回路］ＲＦ要求信号発
生回路について、ＲＦ要求信号Ａ発生回路５０Ａを用い
て説明する。図７は、ＲＦ要求信号Ａ発生回路５０Ａの
回路ブロック図である。ＲＦ要求信号Ａ発生回路５０Ａ
には、クロック１３０からのクロック信号、モードコン
トロール１１０からのスヌーズ信号／ＺＺ、ＲＦタイミ
ング信号発生回路７０からのＲＦタイミング信号、ブロ
ックＡコントロール４０Ａからのリセット信号Ａが、そ
れぞれ、入力される。そして、ＲＦ要求信号Ａ発生回路
５０Ａからは、ＲＦ要求信号Ａが出力される。ＲＦ要求
信号Ａ発生回路５０Ａの具体的動作について説明する。
【０１０１】｛オペレーション状態および待機状態のと
きの動作｝ＲＦタイミング信号の立ち上がり部分がパル
ス化回路５２に入力すると、Ｈレベルのパルスが発生す
る。このパルスがフリップフロップ５６の入力Ｓに加わ
ると、フリップフロップ５６の出力ＱからＨレベルの信
号が出力され、ＮＡＮＤゲート５３の入力端子５３ｂに
入力される。
【０１０２】一方、半導体装置１のオペレーション状態
および待機状態では、Ｈレベルのスヌーズ信号／ＺＺが
ＮＡＮＤゲート５５の入力端子５５ｂに入力している。
そして、ＲＦ要求信号発生回路５０にＨレベルのクロッ
ク信号が入力すると、Ｈレベルのクロック信号がインバ
ータ５７により反転され、Ｌレベルとなり、このＬレベ
ル信号がＮＡＮＤゲート５５の入力端子５５ａに入力す
る。これにより、ＮＡＮＤゲート５５から出力されたＨ
レベルの信号が、ＮＡＮＤゲート５３の入力端子５３ａ
に入力する。
【０１０３】入力端子５３ａ、５３ｂには、Ｈレベルの
信号が入力されているので、ＮＡＮＤゲート５３からは
Ｌレベルの信号が出力され、このＬレベル信号は、フリ
ップフロップ５１の入力／Ｓに加わる。これにより、フ
リップフロップ５１がセットされ、その出力ＱからＨレ
ベルの信号が出力される。この信号がＨレベル（アクテ
ィブ）のＲＦ要求信号Ａとなる。
【０１０４】なお、ＮＡＮＤゲート５３からのＬレベル
の信号は遅延回路５４を介してフリップフロップ５６の
入力／Ｒにも加わるので、フリップフロップ５６の出力
ＱはＬレベルになる。このようにしないと、フリップフ
ロップ５１がリセット信号Ａによりリセットされること
により、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）
になっても、ＡＴＤ信号（Ｈレベル）が入力されると、
ＲＦタイミング信号の立ち上がり部分が入力していない
のにかかわらず、ＲＦ要求信号ＡがＨレベル（アクティ
ブ）となるからである。
【０１０５】｛パワーダウン状態のときの動作｝ＲＦタ
イミング信号の立ち上がり部分がパルス化回路５２に入
力することにより、オペレーション状態および待機状態
のときの動作と同様に、Ｈレベルの信号がＮＡＮＤゲー
ト５３の入力端子５３ｂに入力される。
【０１０６】一方、半導体装置１のパワーダウン状態
中、Ｌレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５
５の入力端子５５ｂに入力している。これにより、ＮＡ
ＮＤゲート５５からは、Ｈレベルの信号が出力される。
このＨレベルの信号は、ＮＡＮＤゲート５３の入力端子
５３ａに入力される。
【０１０７】入力端子５３ａ、５３ｂには、Ｈレベルの
信号が入力されているので、オペレーション状態および
待機状態のときの動作と同様に、ＲＦ要求信号Ａ発生回
路５０ＡからはＨレベル（アクティブ）のＲＦ要求信号
Ａが出力される。
【０１０８】他のＲＦ要求信号発生回路も、ＲＦ要求信
号Ａ発生回路５０Ａと同様の構成をし、同様の動作をす
る。
【０１０９】［行プリデコーダ］次に、行プリデコーダ
３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例と
して詳細に説明する。図８は、行プリデコーダ３０Ａお
よびこれに関連する回路の回路ブロック図である。行プ
リデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19に対応
した数、つまり、１２個の選択部３２-１〜３２-１２を
備える。選択部３２-１〜３２-１２は、それぞれ、行ア
ドレス信号またはリフレッシュアドレス信号の選択をす
る。
【０１１０】選択部３２-１〜３２-１２は、それぞれ、
スイッチ＆ラッチ回路３４、３６および判定回路３８を
備える。スイッチ＆ラッチ回路３４には、行アドレス信
号（選択部３２-１でいうと行アドレス信号Ａ8）が入力
する。スイッチ＆ラッチ回路３６には、ＲＦアドレスコ
ントロール１２０を介して、ＲＦカウンタ１００からの
リフレッシュアドレス信号（選択部３２-１でいうとリ
フレッシュアドレス信号ＲＦＡ8）が入力する。
【０１１１】判定回路３８には、ブロックＡコントロー
ル４０Ａ（図１）からの信号、つまり、Ｈレベルの外部
アクセス実施信号Ａ、または、ＨレベルのＲＦ実施信号
Ａのいずれかが入力される。判定回路３８に、Ｈレベル
の外部アクセス実施信号Ａが入力したことを、判定回路
３８が判定したとき、判定回路３８は、行アドレスラッ
チ信号を出力する。行アドレスラッチ信号は、スイッチ
＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回
路３４には、行アドレス信号がラッチされ、出力され
る。これにより、行プリデコーダ３０Ａは、行アドレス
信号Ａ8〜Ａ19を出力する。これは、外部アクセスすべ
きメモリセルを選択するワード線を駆動するための信号
である。この駆動信号は、行デコーダ２４Ａに入力され
る。この駆動信号をもとに、行デコーダ２４Ａは、外部
アクセスすべきメモリセルが属する行のワード線を選択
する。
【０１１２】一方、判定回路３８に、ＨレベルのＲＦ実
施信号Ａが入力したことを、判定回路３８が判定したと
き、判定回路３８は、ＲＦアドレスラッチ信号を出力す
る。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路
３６に入力するので、スイッチ＆ラッチ回路３６には、
リフレッシュアドレス信号がラッチされ、出力される。
これにより、行プリデコーダ３０Ａは、リフレッシュア
ドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。これは、リ
フレッシュすべき行のメモリセルを選択するワード線を
駆動するための信号である。この駆動信号は、行デコー
ダ２４Ａに入力される。この駆動信号をもとに、行デコ
ーダ２４Ａは、リフレッシュすべき行のワード線を選択
する。
【０１１３】行プリデコーダ３０Ｂ〜３０Ｄも、行プリ
デコーダ３０Ａと同様の構成をし、同様の動作をする。
【０１１４】［ＲＦアドレスコントロール］次に、ＲＦ
アドレスコントロール１２０について、詳細に説明す
る。図９は、ＲＦアドレスコントロール１２０の回路ブ
ロック図である。ＲＦアドレスコントロール１２０に
は、ＲＦカウンタ１００からのリフレッシュアドレス信
号ＲＦＡ 8〜ＲＦＡ19と、モードコントロール１１０か
らのスヌーズ信号／ＺＺとが入力する。ＲＦアドレスコ
ントロール１２０は、次の（Ａ）、（Ｂ）になるよう
に、その論理回路が構成されている。
【０１１５】（Ａ）スヌーズ信号／ＺＺがＨレベル、つ
まり、オペレーション状態や待機状態のとき、ＲＦカウ
ンタ１００からのリフレッシュアドレス信号ＲＦＡ8〜
ＲＦＡ19は、そのまま、ＲＦアドレスコントロール１２
０から出力される。このときは、リフレッシュアドレス
信号ＲＦＡ8〜ＲＦＡ19により、ブロックＡ〜Ｄの各々
において、全ての行アドレスが選択される。このため、
ブロックＡ〜Ｄの各々の全てのメモリセルに対してリフ
レッシュされる。
【０１１６】（Ｂ）スヌーズ信号／ＺＺがＬレベル、つ
まり、パワーダウン状態のとき、ＲＦカウンタ１００か
らのリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19のう
ち、信号ＲＦＡ8〜ＲＦＡ17は、そのまま、ＲＦアドレ
スコントロール１２０から出力される。これに対して、
信号ＲＦＡ18、ＲＦＡ19は、いずれもＬレベルにされ、
ＲＦアドレスコントロール１２０から出力される。この
結果、パワーダウン状態中、ブロックＡ〜Ｄの各々の一
部の行アドレスのみが選択されるため、ブロックＡ〜Ｄ
の各々の一部のメモリセルに対してのみリフレッシュさ
れる。これを、図１０に示すと、ブロックＡ〜Ｄの斜線
の領域にあるメモリセルのみリフレッシュされる。これ
らの領域には、失われてはいけないデータが記憶され
る。
【０１１７】なお、待機状態中もパワーダウン状態中の
ように、信号ＲＦＡ18、ＲＦＡ19をＬレベルに固定する
ことにより、ブロックＡ〜Ｄの各々の一部のメモリセル
に対してのみリフレッシュされるようにしてもよい。
【０１１８】ＲＦアドレスコントロール１２０による主
な効果は次の三つである。
【０１１９】（効果１）パワーダウン状態中、メモリセ
ルアレイ２０の全てに対してリフレッシュをするのでは
なく、メモリセルアレイ２０の一部に対してのみリフレ
ッシュをする。よって、パワーダウン状態中、リフレッ
シュに要する電力を小さくできるので、低消費電力を図
ることができる。
【０１２０】（効果２）バックアップ用のメモリを別に
設ける必要がなくなる。例えば、１６ＭビットのＤＲＡ
Ｍの場合、バックアップ用メモリとして、４Ｍビットの
ＳＲＡＭを用いることがある。これにより、ＤＲＡＭが
パワーダウン状態中、失われてはいけないデータを４Ｍ
ビットのＳＲＡＭで記憶し、低消費電力を図ることがで
きる。本実施形態では、半導体装置１がパワーダウン状
態中、メモリセルアレイ２０の一部に対してのみリフレ
ッシュをすることにより、バックアップ用のメモリを不
要にしている。
【０１２１】（効果３）パワーダウン状態中、メモリセ
ルアレイ２０の一部に対してのみリフレッシュをする。
よって、パワーダウン状態中のリフレッシュ周期を、オ
ペレーション状態中や待機状態中のリフレッシュ周期よ
りも長くできるので、この点からも低消費電力を図るこ
とができる。以下、これについて詳しく説明する。
【０１２２】本実施形態では、各ブロックの第ｎ行のメ
モリセルに対してリフレッシュをする動作をし、次に、
第ｎ＋１行のメモリセルに対してリフレッシュをする動
作をする。この動作を繰り返すことにより、オペレーシ
ョン状態中や待機状態中、メモリセルアレイ２０の全体
に対してリフレッシュをし、パワーダウン状態中、メモ
リセルアレイ２０の一部に対してのみリフレッシュをす
る。この動作の周期をリフレッシュ周期という。この動
作は、例えば、ＲＦタイミング信号の立ち上げにより開
始される。
【０１２３】本実施形態では、パワーダウン状態中、メ
モリセルアレイ２０の一部に対してのみリフレッシュを
するので、リフレッシュしなければならないメモリセル
の数は、オペレーション状態中や待機状態中に比べて少
ない。このため、パワーダウン状態中のリフレッシュ周
期を、オペレーション状態中や待機状態中のリフレッシ
ュ周期よりも長くできる。これを、例を用いて説明する
と、次のとおりである。
【０１２４】各ブロックＡ〜Ｄの行を０行〜４０９５行
とする。リフレッシュの実力値（メモリセルがデータを
保持できる時間）を１２８ｍｓとする。
【０１２５】オペレーション状態中や待機状態中のよう
に、０行〜４０９５行（ワード線の本数が４０９６
本）、つまり、リフレッシュサイクル数が約４０００回
の場合、リフレッシュ周期は以下のとおりである。
【０１２６】リフレッシュ周期＝１２８ｍｓ÷４０００
＝３２μｓ一方、パワーダウン状態中、リフレッシュす
るのは、ブロックＡ〜Ｄの各々の１／４、つまり、０行
〜１０２３行（ワード線の本数が１０２４本）とする。
リフレッシュサイクル数が約１０００回なので、リフレ
ッシュ周期は以下のとおりである。
【０１２７】リフレッシュ周期＝１２８ｍｓ÷１０００
＝１２８μｓよって、ブロックＡ〜Ｄの各々の１／４の
みをリフレッシュする場合、ブロックＡ〜Ｄの各々のす
べてをリフレッシュする場合に比べて、リフレッシュ周
期を４倍にできる。この結果、パワーダウン状態中にお
ける消費電力を小さくできる。
【０１２８】［ＲＦタイミング信号発生回路］次に、Ｒ
Ｆタイミング信号発生回路７０について説明する。［Ｒ
Ｆアドレスコントロール］の（効果３）の欄で説明した
ように、パワーダウン状態中のリフレッシュ周期を、オ
ペレーション状態中や待機状態中のリフレッシュ周期よ
り長くすることにより、低消費電力化を図っている。本
実施形態では、ＲＦタイミング信号の立ち上げのタイミ
ングをリフレッシュの開始としている。このため、パワ
ーダウン状態中のＲＦタイミング信号の周期を、オペレ
ーション状態中や待機状態中のＲＦタイミング信号の周
期より長くすることにより、パワーダウン状態中のリフ
レッシュ周期を、オペレーション状態中や待機状態中の
リフレッシュ周期より長くすることができる。これは、
図１１に示すＲＦタイミング信号発生回路７０により実
現できる。
【０１２９】ＲＦタイミング信号発生回路７０は、リン
グ発振回路と、分周コントロールと、を備える。リング
発振回路から発生したパルス信号は、分周コントロール
に入力する。分周コントロールから出力したパルス信号
がＲＦタイミング信号発生回路７０の出力信号であるＲ
Ｆタイミング信号となる。分周コントロールには、モー
ドコントロール１１０からのスヌーズ信号／ＺＺが入力
する。
【０１３０】スヌーズ信号／ＺＺがＨレベル、つまり、
オペレーション状態や待機状態のとき、リング発振回路
から出力された信号は、分周コントロールにより、図１
２に示すように、周期ＴのＲＦタイミング信号となる。
一方、スヌーズ信号／ＺＺがＬレベル、つまり、パワー
ダウン状態のとき、リング発振回路から出力された信号
は、分周コントロールにより、周期４ＴのＲＦタイミン
グ信号となる。
【０１３１】以上のように、分周コントロールは、リフ
レッシュ周期制御回路としての機能を果たし、分周コン
トロールにより、パワーダウン状態中のリフレッシュ周
期を、オペレーション状態中や待機状態中のリフレッシ
ュ周期より長くすることができる。なお、分周コントロ
ールは、ＲＦタイミング信号発生回路７０内に設けられ
ているが、ＲＦタイミング信号発生回路７０外であって
もよい。
【０１３２】［ＲＦカウンタコントロール］上記の［半
導体装置のリフレッシュ動作］の｛オペレーション状
態｝で説明したように、本実施形態において、外部から
アクセスされているブロックではリフレッシュが延期さ
れる。本実施形態は、全てのブロックＡ〜Ｄでのリフレ
ッシュを確実にするため、図１に示すように、ＲＦカウ
ンタコントロール９０を設けている。
【０１３３】ＲＦカウンタコントロール９０は、全ての
ブロックＡ〜Ｄにおいて、第ｎ行のワード線により選択
されるメモリセルのリフレッシュ終了後、カウントアッ
プ信号を発生する。これにより、ＲＦカウンタ１００の
計数値が一つ増加し、ＲＦカウンタ１００は、それに対
応するリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を
出力する。ＲＦカウンタ１００からのこの出力により、
行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード
線を駆動するための信号を供給する。
【０１３４】図１３は、ＲＦカウンタコントロール９０
の回路ブロック図である。ＲＦカウンタコントロール９
０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅
延回路９６と、インバータ９８と、を備える。
【０１３５】ＮＯＲゲート９２には、ＲＦ要求信号Ａ〜
Ｄが入力される。ＮＯＲゲート９２の出力信号は、ＮＡ
ＮＤゲート９４に入力される。これには、二つの経路が
ある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮ
Ｄゲート９４の入力端子９４ａへ直接つながる経路であ
る。他の一つは、遅延回路９６、インバータ９８を介し
て、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９
４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲ
ート９４からは、アクティブロウのカウントアップ信号
が出力される。
【０１３６】ＲＦカウンタコントロール９０がカウント
アップ信号を出力する仕組みを、図１、図１３および図
１４を用いて説明する。図１４は、半導体装置１の、あ
る期間におけるオペレーション状態のタイミングチャー
トである。チップセレクト信号／ＣＳはＬレベルであ
り、オペレーション状態となっている。
【０１３７】時刻ｔ0〜時刻ｔ2までの半導体装置１の動
作は、図２に示すタイミングチャートの時刻ｔ0〜時刻
ｔ2までのそれの動作と同じである。つまり、ブロック
Ｂ、ブロックＣ、ブロックＤにおいて、第ｎ行のワード
線により選択されるメモリセルのリフレッシュが行われ
る。
【０１３８】次のＲＦタイミング信号がＨレベルとなっ
た（時刻ｔ5）後、最初のクロック信号（ｃ3）の発生に
もとづいて、ＲＦ要求信号Ｂ〜ＤがＨレベルとなる（時
刻ｔ6）。
【０１３９】時刻ｔ1から始まり、時刻ｔ6で終わる期間
（この期間中、各ブロックＡ〜Ｄにおいて、一回のリフ
レッシュが可能となる。）、ブロックＡが選択され続け
ているので、ブロックＡでは、第ｎ行のワード線により
選択されるメモリセルのリフレッシュが行われない（あ
るリフレッシュ周期でのリフレッシュの延期）。このた
め、このリフレッシュ周期では、ＲＦ要求信号ＡがＨレ
ベルのままであるので、ＮＯＲゲート９２はＬレベルの
信号を出力する。よって、このリフレッシュ周期では、
ＮＡＮＤゲート９４がＨレベルの信号を出力するので、
カウントアップ信号は発生しない。
【０１４０】よって、次のリフレッシュ周期において
も、各ブロックＡ〜Ｄで、同じ行、つまり、第ｎ行のワ
ード線で選択されるメモリセルのリフレッシュが行われ
る。詳しく説明すると、時刻ｔ6で、ブロックＢが選択
されるので、外部アクセス実施信号Ｂ、ＲＦ実施信号
Ａ、Ｃ、Ｄが、Ｈレベルとなる。これにより、ブロック
Ａ、Ｃ、Ｄにおいて、第ｎ行のワード線で選択されるメ
モリセルのリフレッシュが行われる。
【０１４１】時刻ｔ7において、ブロックアドレスが、
ブロックＢからブロックＣに変わる。ＲＦ要求信号Ｂ
は、Ｈレベルの状態なので、ＲＦ実施信号ＢがＨレベル
となる。このＲＦ実施信号Ｂにより、ブロックＢでは、
第ｎ行のワード線で選択されるメモリセルにおいて、リ
フレッシュが行われる。そして、所定時間経過後、ＲＦ
要求信号ＢがＬレベルとなる。これにより、ＲＦ実施信
号ＢがＬレベルとなり、リフレッシュが終了する（時刻
ｔ8）。以上により、ブロックＡ〜Ｄの第ｎ行のワード
線で選択されるメモリセルに対するリフレッシュが終了
する。
【０１４２】時刻ｔ8において、全てのＲＦ要求信号Ａ
〜ＤがＬレベルとなるので、ＮＯＲゲート９２からは、
Ｈレベルの信号が出力される。ＮＡＮＤゲート９４の入
力端子９４ａには、直ちに、Ｈレベルの信号が入力され
る。入力端子９４ｂには、Ｈレベルの信号が入力され続
けているので、ＮＡＮＤゲート９４からは、アクティブ
ロウ（Ｌレベル）のカウントアップ信号が出力される
（時刻ｔ9）。なお、ＮＯＲゲート９２から出力される
Ｈレベルの信号は、遅延回路９６を通り、インバータ９
８でＬレベルの信号となり、入力端子９４ｂに入力され
るので、ＮＡＮＤゲート９４から出力される信号は、直
ちにＨレベルとなる。
【０１４３】カウントアップ信号によりＲＦカウンタ１
００の計数値が一つ増加し、ＲＦカウンタ１００は、そ
れに対応するリフレッシュアドレス信号、つまり、次の
リフレッシュされるべき行に対応するアドレス信号を出
力する。ＲＦカウンタ１００からのこの出力により、リ
フレッシュ実施信号が入力された行プリデコーダ３０Ａ
〜３０Ｄからは、次のリフレッシュすべき行である第ｎ
＋１行のワード線で選択されるメモリセルのリフレッシ
ュをするための信号が供給される。
【０１４４】以上のように、本実施形態では、あるリフ
レッシュ周期に、ブロックＡ〜Ｄの全てにおいて、第ｎ
行のワード線で選択されるメモリセルのリフレッシュが
行われるまで、第ｎ＋１行のワード線で選択されるメモ
リセルにおいて、リフレッシュが行われない。このた
め、全ての行のメモリセルにおいて、リフレッシュを確
実にすることができる。
【０１４５】ところで、ＲＦカウンタコントロール９０
を設ける場合、リフレッシュの実力値（メモリセルがデ
ータを保持できる時間）と、リフレッシュサイクル数
（各ブロックＡ〜Ｄの行の数、つまり、ワード線数。本
実施形態では、４０９６）を考慮して、リフレッシュ周
期を決めなければならない。つまり、例えば、リフレッ
シュの実力値が２００ｍｓ、リフレッシュサイクル数が
約４０００回（行数が４０９６だから）の条件下で、Ｒ
Ｆタイミング信号の周期（リフレッシュ周期）を５０μ
ｓとする。
【０１４６】５０μｓ×４０００＝２００ｍｓ この条件では、一回でもリフレッシュが延期されると、
データを保持できなくなる。このため、例えば、ＲＦタ
イミング信号の周期（リフレッシュ周期）を４５μｓと
する。
【０１４７】４５μｓ×４０００＝１８０ｍｓ （２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回 ＲＦタイミング信号の周期（リフレッシュ周期）を４５
μｓとすれば、４４４回までリフレッシュの延期をして
も、データを保持できる。
【０１４８】なお、図１４に示すように、リフレッシュ
周期（時刻ｔ0〜時刻ｔ5）において、ブロックＡの第ｎ
行のワード線と接続されたメモリセルでは、まだ、リフ
レッシュが行われていない。本実施形態では、次のリフ
レッシュ周期（時刻ｔ5〜）において、第ｎ行（同じ
行）のワード線と接続されたメモリセルのリフレッシュ
を行っている。しかしながら、本発明はこれに限定され
ず、第ｎ＋１行のワード線と接続されたメモリセルのリ
フレッシュをしてもよい。
【０１４９】［半導体装置の電子機器への応用例］半導
体装置１は、例えば、携帯機器のような電子機器に応用
することができる。図１５は、携帯電話機のシステムの
一部のブロック図である。ＶＳＲＡＭが半導体装置１で
ある。ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリ（flash
memory）は、アドレス信号Ａ′0〜Ａ′19のバスライン
により、相互に接続されている。また、ＣＰＵ、ＶＳＲ
ＡＭ、フラッシュメモリは、データ信号Ｉ／Ｏ0〜Ｉ／
Ｏ15のバスラインにより、相互に接続されている。さら
に、ＣＰＵは、バスラインにより、キーボードおよびＬ
ＣＤドライバと接続されている。ＬＣＤドライバは、バ
スラインにより、液晶表示部と接続されている。ＣＰ
Ｕ、ＶＳＲＡＭおよびフラッシュメモリでメモリシステ
ムを構成している。
【０１５０】図１６は、図１５に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図
である。
【図２】本実施形態に係る半導体装置のオペレーション
状態を説明するためのタイミングチャートである。
【図３】本実施形態に係る半導体装置の待機状態を説明
するためのタイミングチャートである。
【図４】本実施形態に係る半導体装置のパワーダウン状
態を説明するためのタイミングチャートである。
【図５】本実施形態に係る半導体装置に備えられたブロ
ック選択信号発生回路の回路ブロック図である。
【図６】本実施形態に係る半導体装置に備えられたブロ
ックＡコントロールおよびこれに関連する回路の回路ブ
ロック図である。
【図７】本実施形態に係る半導体装置に備えられたＲＦ
要求信号Ａ発生回路の回路ブロック図である。
【図８】本実施形態に係る半導体装置に備えられた行プ
リデコーダおよびこれに関連する回路の回路ブロック図
である。
【図９】本実施形態に係る半導体装置に備えられたＲＦ
アドレスコントロールの回路ブロック図である。
【図１０】本実施形態に係る半導体装置に備えられたメ
モリセルアレイのブロック図である。
【図１１】本実施形態に係る半導体装置に備えられたＲ
Ｆタイミング信号発生回路のブロック図である。
【図１２】ＲＦタイミング信号とスヌーズ信号／ＺＺと
の関係を示す波形図である。
【図１３】本実施形態に係る半導体装置に備えられたＲ
Ｆカウンタコントロールの回路ブロック図である。
【図１４】本実施形態に係る半導体装置の、ある期間に
おけるオペレーション状態のタイミングチャートであ
る。
【図１５】本実施形態に係る半導体装置を備えた、携帯
電話機のシステムの一部のブロック図である。
【図１６】図１５に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。
【符号の説明】
１ 半導体装置 １０ データ入出力バッファ ２０ メモリセルアレイ ２４Ａ〜２４Ｄ 行デコーダ ２６Ａ〜２６Ｄ 列デコーダ ３０Ａ〜３０Ｄ 行プリデコーダ ３２-１〜３２-１２ 選択部 ３４ スイッチ＆ラッチ回路 ３６ スイッチ＆ラッチ回路 ３８ 判定回路 ４０Ａ ブロックＡコントロール ４０Ｂ ブロックＢコントロール ４０Ｃ ブロックＣコントロール ４０Ｄ ブロックＤコントロール ４２ 外部アクセス実施信号Ａ発生回路 ４４ ＲＦ実施信号Ａ発生回路 ４６ 遅延回路 ４８ ＡＮＤゲート ４９ インバータ ５０Ａ ＲＦ要求信号Ａ発生回路 ５０Ｂ ＲＦ要求信号Ｂ発生回路 ５０Ｃ ＲＦ要求信号Ｃ発生回路 ５０Ｄ ＲＦ要求信号Ｄ発生回路 ５１ フリップフロップ ５２ パルス化回路 ５３ ＮＡＮＤゲート ５３ａ、５３ｂ 入力端子 ５４ 遅延回路 ５５ ＮＡＮＤゲート ５５ａ、５５ｂ 入力端子 ５６ フリップフロップ ５７ インバータ ６０ アドレスバッファ ７０ ＲＦタイミング信号発生回路 ８０ ブロック選択信号発生回路 ９０ ＲＦカウンタコントロール ９２ ＮＯＲゲート ９４ ＮＡＮＤゲート ９４ａ、９４ｂ 入力端子 ９６ 遅延回路 ９８ インバータ １００ ＲＦカウンタ １１０ モードコントロール、 １２０ ＲＦアドレスコントロール １３０ クロック
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/403

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルがアレイ状に配置されたメモ
    リセルアレイを備えた半導体装置において、 前記メモリセルアレイを分割した複数のブロックと、 前記複数のブロックにそれぞれ対応して設けられた複数
    のブロックコントロールと、 前記複数のブロックコントロールにそれぞれ対応して設
    けられ、同時にアクティブとなる複数のリフレッシュ要
    求信号をそれぞれ発生する複数のリフレッシュ要求信号
    発生回路と、 複数の信号で構成され、かつ、前記複数のブロックの各
    々に位置するリフレッシュすべきメモリセルを選択する
    ための、第１のリフレッシュアドレス信号を発生する、
    リフレッシュアドレス信号発生回路と、 前記半導体装置が外部アクセス不可能な状態中、前記複
    数の信号のうち、一部の信号の論理を一定にする処理し
    て、第２のリフレッシュアドレス信号を出力する、リフ
    レッシュアドレス信号制御回路と、 を有し、前記複数のブロックコントロールの各々は、 クロック信号とブロックアドレス信号とが入力され、前
    記ブロックアドレス信号により対応するブロックが選択
    された時に、前記クロック信号に同期して外部アクセス
    実施信号を出力する外部アクセス実施信号発生回路と、 前記クロック信号及び前記ブロックアドレス信号に加
    え、対応する前記リフレッシュ要求信号発生回路からの
    前記リフレッシュ要求信号が入力され、対応する前記リ
    フレッシュ要求信号発生回路からの前記リフレッシュ要
    求信号がアクティブであって、かつ、前記ブロックアド
    レス信号により対応するブロックが選択されない時に、
    前記クロック信号に同期してリフレッシュ実施信号を出
    力するリフレッシュ実施信号発生回路と、 を含み、 前記半導体装置が外部アクセス可能な状態中、前記第１
    のリフレッシュアドレス信号にもとづいて、前記リフレ
    ッシュ実施信号が出力された全てのブロックの各々に位
    置する前記メモリセルに対してリフレッシュを行い、か
    つ、 前記半導体装置が外部アクセス不可能な状態中、前記第
    ２のリフレッシュアドレス信号にもとづいて、前記リフ
    レッシュ実施信号が出力された全てのブロックの各々の
    一部に位置する前記メモリセルに対してリフレッシュを
    行う、半導体装置。
  2. 【請求項２】 請求項１において、 前記半導体装置が外部アクセス不可能な状態中のリフレ
    ッシュ周期を、前記半導体装置が外部アクセス可能な状
    態中のリフレッシュ周期より長くする、リフレッシュ周
    期制御回路を備える、半導体装置。
  3. 【請求項３】 請求項１または２において、 前記複数のブロックの各々に対応して設けられた、複数
    のプリデコーダを備え、 前記複数のプリデコーダは、前記第１または第２のリフ
    レッシュアドレス信号にもとづいて、前記メモリセルを
    選択するワード線を駆動するための信号を発生する、半
    導体装置。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic
    ＲＡＭ）を含む、半導体装置。
  5. 【請求項５】 請求項１〜４のいずれかに記載の前記半
    導体装置を備える、メモリシステム。
  6. 【請求項６】 請求項１〜４のいずれかに記載の前記半
    導体装置を備える、電子機器。
JP2000320977A 2000-10-20 2000-10-20 半導体装置、メモリシステムおよび電子機器 Expired - Fee Related JP3531598B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000320977A JP3531598B2 (ja) 2000-10-20 2000-10-20 半導体装置、メモリシステムおよび電子機器
US09/971,914 US6704234B2 (en) 2000-10-20 2001-10-09 Semiconductor device, refreshing method thereof, memory system, and electronic instrument

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000320977A JP3531598B2 (ja) 2000-10-20 2000-10-20 半導体装置、メモリシステムおよび電子機器

Publications (2)

Publication Number Publication Date
JP2002133860A JP2002133860A (ja) 2002-05-10
JP3531598B2 true JP3531598B2 (ja) 2004-05-31

Family

ID=18799178

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000320977A Expired - Fee Related JP3531598B2 (ja) 2000-10-20 2000-10-20 半導体装置、メモリシステムおよび電子機器

Country Status (2)

Country Link
US (1) US6704234B2 (ja)
JP (1) JP3531598B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093164A (ja) * 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP3640165B2 (ja) * 2000-10-20 2005-04-20 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
JP4767401B2 (ja) * 2000-10-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
WO2004070729A1 (ja) * 2003-02-05 2004-08-19 Fujitsu Limited 半導体メモリ
US6862238B1 (en) * 2003-09-25 2005-03-01 Infineon Technologies Ag Memory system with reduced refresh current
EP1628282A1 (en) 2004-08-20 2006-02-22 Dialog Semiconductor GmbH Display controller with DRAM graphics memory
US7158434B2 (en) * 2005-04-29 2007-01-02 Infineon Technologies, Ag Self-refresh circuit with optimized power consumption
US7239559B2 (en) * 2005-05-05 2007-07-03 International Business Machines Corporation Methods and apparatus for accessing memory
JP2007035151A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0628850A (ja) 1992-07-07 1994-02-04 Mitsubishi Electric Corp ダイナミックｒａｍの制御回路
JPH06162768A (ja) 1992-11-19 1994-06-10 Kawasaki Steel Corp メモリ制御装置
JPH08147970A (ja) 1994-11-21 1996-06-07 Matsushita Electric Ind Co Ltd Ｄｒａｍコントローラ
KR100225951B1 (ko) * 1996-10-22 1999-10-15 김영환 노이즈 감소형 반도체 메모리 장치
JP2000123568A (ja) 1998-10-14 2000-04-28 Ricoh Co Ltd Ｄｒａｍリフレッシュ制御回路およびリフレッシュ制御回路を内蔵したｄｒａｍ
JP4056173B2 (ja) 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
JP2002093164A (ja) * 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP3640165B2 (ja) * 2000-10-20 2005-04-20 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
JP2002203389A (ja) 2000-10-27 2002-07-19 Toshiba Corp 半導体メモリ

Also Published As

Publication number Publication date
US6704234B2 (en) 2004-03-09
JP2002133860A (ja) 2002-05-10
US20020049884A1 (en) 2002-04-25

Similar Documents

Publication Publication Date Title
JP2002093164A (ja) 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP3140461B2 (ja) ランダム・アクセス・メモリ
JP3936087B2 (ja) 半導体メモリ装置のリフレッシュ方法及び回路
JP3531598B2 (ja) 半導体装置、メモリシステムおよび電子機器
JP2001332084A (ja) 半導体記憶装置及び半導体記憶装置のリフレッシュ方法
US6657920B2 (en) Circuit for generating internal address in semiconductor memory device
JPH0922591A (ja) カウンタ回路、カウントシーケンス生成方法及びアドレスシーケンス生成方法
JP2002157880A (ja) 半導体記憶装置
JP2002042463A (ja) 半導体装置、そのリフレッシュ方法および電子機器
JP3640165B2 (ja) 半導体装置、メモリシステムおよび電子機器
JPH10134569A (ja) 同期型ダイナミック・ランダム・アクセス・メモリ
JP3624811B2 (ja) 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP3531592B2 (ja) 半導体装置及び電子機器
JP3624849B2 (ja) 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2004185686A (ja) 半導体記憶装置
JP4203704B2 (ja) 半導体装置、そのリフレッシュ方法、メモリのリフレッシュ方法、メモリシステムおよび電子機器
JP2002050176A (ja) 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JPH05217366A (ja) ダイナミック型半導体メモリ
TWI220525B (en) SRAM-compatible memory device employing DRAM cells
JPH0644773A (ja) ダイナミック型半導体メモリ
JP2937203B2 (ja) 半導体メモリ装置
JP2002203389A (ja) 半導体メモリ
JP3190119B2 (ja) 半導体記憶装置
JPS5918791B2 (ja) 電子的デ−タ記憶システム
JPH11273340A (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040223

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080312

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090312

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090312

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100312

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100312

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110312

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120312

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120312

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140312

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees