JP3640165B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents
半導体装置、メモリシステムおよび電子機器 Download PDFInfo
- Publication number
- JP3640165B2 JP3640165B2 JP2000320978A JP2000320978A JP3640165B2 JP 3640165 B2 JP3640165 B2 JP 3640165B2 JP 2000320978 A JP2000320978 A JP 2000320978A JP 2000320978 A JP2000320978 A JP 2000320978A JP 3640165 B2 JP3640165 B2 JP 3640165B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- refresh
- block
- semiconductor device
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュによりデータを保持する半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】
半導体メモリの一つに、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲＡＭは、列アドレスと行アドレスとをマルチプレックスする必要がない。また、ユーザは、リフレッシュを考慮せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過性）。
【０００３】
【発明が解決しようとする課題】
ところで、ＶＳＲＡＭの中には、例えば通常動作状態や省電力状態などのように、複数の動作状態を取り得るものがある。このようなＶＳＲＡＭにおいて、各動作状態においてどのように内部リフレッシュを行えばよいかについては、十分な考慮がなされていなかった。このような問題は、いわゆるＶＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ制御部とを内蔵したダイナミック型の半導体メモリ装置に共通する問題である。
【０００４】
本発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置が取り得る複数の動作状態にそれぞれ適したリフレッシュ動作を実行することのできる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置のリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
前記半導体装置を外部アクセス可能な状態にする、第１ステップと、
前記半導体装置が外部アクセス可能な状態中、第１リフレッシュ周期により、前記複数のブロックのうち外部アクセスすべきブロック以外のブロックに対してリフレッシュをする、第２ステップと、
前記半導体装置を外部アクセス不可能な状態にする、第３ステップと、
前記半導体装置が外部アクセス不可能な状態中、前記第１リフレッシュ周期より長い周期である第２リフレッシュ周期により、前記複数のブロックの各々に対してリフレッシュをする、第４ステップと、
を備える。
【０００６】
本発明によれば、半導体装置が外部アクセス不可能な状態（例えば、パワーダウン状態）中の消費電力を抑えることができるので、低消費電力を図ることができる。この詳細は、発明の実施の形態で説明する。なお、第１リフレッシュ周期、第２リフレッシュ周期は、ともに、半導体装置の特性を考慮して決まり、例えば、第２リフレッシュ周期は、第１リフレッシュ周期の２倍〜１０倍である。分周器（分周コントロール）により、リフレッシュ周期を決めるときは、例えば、２倍、４倍、８倍である。
【０００７】
また、本発明によれば、半導体装置が外部アクセス可能な状態では、外部アクセスすべきブロックに対する外部アクセス中に、リフレッシュすべきブロックに対してリフレッシュをするので、半導体装置を効率的に動作させることができる。
【０００８】
なお、半導体装置が外部アクセス可能な状態とは、例えば、オペレーション状態のことである。半導体装置が外部アクセス不可能な状態とは、例えば、パワーダウン状態のこと、または、待機状態およびパワーダウン状態のことである。
【０００９】
外部アクセスすべきブロックの数は、一つ、または、それより多くすることができる。外部アクセスすべきブロックの数は、半導体装置の設計において任意に決めることができる。
【００１０】
ブロックに対してリフレッシュをするとは、例えば、ブロックのある行のメモリセルに対するリフレッシュを意味する。行は１行でもよいし、複数行でもよい。これらは、半導体装置の設計において任意に決めることができる。
【００１１】
外部アクセスとは、例えば、メモリセルへのデータの読み出しまたは書き込みを意味する。
【００１２】
（２）本発明に係る半導体装置のリフレッシュ方法は、以下のようにすることができる。
【００１３】
前記第２ステップは、前記第１リフレッシュ周期の基準となる、第１周期のリフレッシュタイミング信号を発生するステップを含み、
前記第４ステップは、前記第２リフレッシュ周期の基準となり、前記第１周期より長い周期である、第２周期のリフレッシュタイミング信号を発生するステップを含む。
【００１４】
リフレッシュ周期は、リフレッシュタイミング信号の周期を基準として決めることができる。本発明によれば、第１周期のリフレッシュタイミング信号により第１リフレッシュ周期を決めることができ、第２周期のリフレッシュタイミング信号により第２リフレッシュ周期を決めることができる。リフレッシュ周期は、例えば、リフレッシュタイミング信号がアクティブになるタイミングで開始される。
【００１５】
（３）本発明に係る半導体装置は、
リフレッシュによりデータを保持する半導体装置であって、
複数のブロックに分割された、メモリセルアレイと、
前記半導体装置が外部アクセス可能な状態中、第１リフレッシュ周期により、前記複数のブロックのうち、外部アクセスすべきブロック以外のブロックに対してリフレッシュをし、かつ、
前記半導体装置が外部アクセス不可能な状態中、前記第１リフレッシュ周期より長い周期である第２リフレッシュ周期により、前記複数のブロックの各々に対してリフレッシュをする、リフレッシュ制御回路と、
を備える。
【００１６】
本発明によれば、（１）で説明したことと同様のことが言える。
【００１７】
（４）本発明に係る半導体装置は、
前記メモリセルアレイが形成される半導体基板に印加する基板電圧を発生する、基板電圧発生回路を備え、
前記基板電圧発生回路は、前記半導体装置が外部アクセス可能な状態中、前記半導体装置が外部アクセス不可能な状態中のいずれも、同じ値の電圧を発生する。
【００１８】
なお、基板電圧は、半導体装置が外部アクセス可能な状態中、第１リフレッシュ周期によりメモリセルがデータを保持でき、かつ、半導体装置が外部アクセス不可能な状態中、第２リフレッシュ周期によりメモリセルがデータを保持できる値である。
【００１９】
（５）本発明に係る半導体装置において、
前記リフレッシュ制御回路は、
リフレッシュタイミング信号を発生する、リフレッシュタイミング信号発生回路と、
前記複数のブロックの各々に対応して設けられ、前記リフレッシュタイミング信号にもとづいて、各々に対応する前記複数のブロックに対してリフレッシュ要求信号を発生する、複数のリフレッシュ要求信号発生回路と、
前記複数のブロックの各々に対応して設けられ、前記リフレッシュ要求信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ実施信号を発生する、複数のブロックコントロールと、
を含む。
【００２０】
（６）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、
前記半導体装置が外部アクセス可能な状態中、前記第１リフレッシュ周期の基準となる第１周期の前記リフレッシュタイミング信号を発生し、
前記半導体装置が外部アクセス不可能な状態中、前記第２リフレッシュ周期の基準となる第２周期の前記リフレッシュタイミング信号を発生する。
【００２１】
（７）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、
前記リフレッシュタイミング信号を生成する、発振回路と、
前記第１周期および前記第２周期の前記リフレッシュタイミング信号を生成するために、前記発振回路に印加する電圧を調整する、電圧調整回路と、
を含む。
【００２２】
（８）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、
発振回路と、
前記発振回路からの信号を分周することにより、前記第１周期および前記第２周期の前記リフレッシュタイミング信号、または、前記第２周期の前記リフレッシュタイミング信号を生成する、分周コントロールと、
を含む。
【００２３】
分周コントロールにより、第１および第２周期のリフレッシュタイミング信号を生成してもよい。また、発振回路からの信号をそのまま第１周期のリフレッシュタイミング信号とし、分周コントロールにより、第２周期のリフレッシュタイミング信号を生成してもよい。
【００２４】
（９）本発明に係る半導体装置は、以下のようにすることができる。
【００２５】
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む。
【００２６】
（１０）本発明に係るメモリシステムは、上記（３）〜（９）のいずれかに記載の前記半導体装置を備える。
【００２７】
（１１）本発明に係る電子機器は、上記（３）〜（９）のいずれかの半導体装置を備える。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて具体的に説明する。本実施形態は、ＶＳＲＡＭに本発明を適用したものである。
【００２９】
［半導体装置の構成］
まず、本実施形態の構成を説明する。図１は、本実施形態に係る半導体装置１の回路ブロック図である。以下、各ブロックについて説明する。
【００３０】
（Ａ）データ入出力バッファ１０には、１６ビットのデータ（Ｉ／Ｏ0〜Ｉ／Ｏ15）が入出力される。
【００３１】
（Ｂ）メモリセルアレイ２０には、複数のメモリセルがアレイ状に配置されている。メモリセルは、ｎ型ＭＯＳトランジスタであるアクセストランジスタと、データを保持するキャパシタと、を含む。メモリセルアレイ２０は、四つのブロック、つまり、ブロックＡ、ブロックＢ、ブロックＣ、ブロックＤ、に分けられている。メモリセルアレイ２０が、例えば、１６Ｍビットとすると、各ブロックは、それぞれ、例えば、４Ｍビットとなる。なお、本発明においては、メモリセルアレイ２０は二以上のブロックに分割されていればよい。ブロックの個数は、奇数個、偶数個、いずれでもよい。
【００３２】
各ブロックは、それぞれ、複数のワード線と、これらのワード線と交差する複数のビット線対と、これらのワード線とこれらのビット線対との交点に対応して設けられた上記メモリセルと、を備える。ワード線は、それぞれ、ブロックの各行にあるメモリセルと対応している。つまり、あるワード線を選択することにより、そのワード線と対応する行のメモリセルが選択される。
【００３３】
各ブロックＡ〜Ｄは、それぞれに対応する、行デコーダ２４Ａ〜２４Ｄおよび列デコーダ２６Ａ〜２６Ｄを備える。行デコーダにより、上記ワード線が選択される。列デコーダにより、上記ビット線対が選択される。
【００３４】
（Ｃ）アドレスバッファ６０には、外部アクセス（例えば、読み出しまたは書き込み）のためのアドレス信号Ａ′0〜Ａ′19が外部から入力される。アドレス信号Ａ′0、Ａ′1は、ブロックアドレス信号Ａ0、Ａ1に割り当てられる。つまり、ブロックアドレス信号Ａ0は、最下位のアドレス信号Ａ′0が割り当てられる。ブロックアドレス信号Ａ1は、最下位より一つ上のアドレス信号Ａ′1が割り当てられる。ブロックアドレス信号Ａ0、Ａ1をもとにして、ブロックＡ〜Ｄのうち、外部アクセスされるメモリセルが配置されているブロックが選択される。
【００３５】
アドレス信号Ａ′2〜Ａ′7は、列アドレス信号Ａ2〜Ａ7に割り当てられる。列アドレス信号Ａ2〜Ａ7は、列デコーダ２６Ａ〜２６Ｄに入力する。列アドレス信号Ａ2〜Ａ7をもとにして、ブロックＡ〜Ｄの各々の列アドレスが選択される。
【００３６】
アドレス信号Ａ′8〜Ａ′19は、行アドレス信号Ａ8〜Ａ19に割り当てられる。行アドレス信号Ａ8〜Ａ19は、後で説明する行プリデコーダ３０Ａ〜３０Ｄに入力する。行アドレス信号Ａ8〜Ａ19をもとにして、ブロックＡ〜Ｄの各々の行アドレスが選択される。なお、ブロックアドレス信号、列アドレス信号、行アドレス信号の順番で、アドレス信号Ａ′0〜Ａ′19が割り当てられているが、これと異なる順番でもよい。
【００３７】
（Ｄ）半導体装置１は、モードコントロール１１０を備える。モードコントロール１１０の説明の前に、オペレーション状態およびスタンバイ状態について説明する。半導体装置１には、オペレーション状態とスタンバイ状態とがある。オペレーション状態のときは、外部アクセスが可能となる。スタンバイ状態のときは、外部アクセスが不可能となる。スタンバイ状態でもリフレッシュは行われる。
【００３８】
スタンバイ状態には、待機状態とパワーダウン状態とがある。待機状態とは、例えば、半導体装置１を含むシステムは動作中であるが、半導体装置１はチップセレクト信号／ＣＳにより選択されていない状態をいう。パワーダウン状態とは、例えば、半導体装置１を含むシステムが待機中である状態をいう。
【００３９】
モードコントロール１１０には、外部からチップセレクト信号／ＣＳ′、スヌーズ信号／ＺＺ′、ライトイネーブル信号／ＷＥ′、アウトプットイネーブル信号／ＯＥ′が入力される。そして、モードコントロール１１０からは、チップセレクト信号／ＣＳ、スヌーズ信号／ＺＺ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥが出力される。
【００４０】
チップセレクト信号／ＣＳがＬレベルで、スヌーズ信号／ＺＺがＨレベルのとき、オペレーション状態となる。チップセレクト信号／ＣＳがＨレベルで、スヌーズ信号／ＺＺがＨレベルのとき、待機状態となる。チップセレクト信号／ＣＳがＨレベルで、スヌーズ信号／ＺＺがＬレベルのとき、パワーダウン状態となる。パワーダウン状態では、半導体装置１の消費電流が最少の状態となる。
【００４１】
（Ｅ）基板電圧発生回路１２０は、半導体装置１が形成される基板に印加する、基板電圧Ｖbbを発生する回路である。基板電圧Ｖbbの絶対値を小さくすると、パワーダウン状態中ではメモリセルのデータの保持時間が長くなり、オペレーション状態中ではメモリセルのデータの保持時間が短くなる。データの保持時間が長いと、リフレッシュ周期を長くできるので、低消費電力を図れる。本実施形態の特徴の一つとして、パワーダウン状態中のリフレッシュ周期を、オペレーション状態中のそれよりも長くすることにより、低消費電力化を図っている。これについては、［リフレッシュ周期］の欄で詳細に説明する。
【００４２】
（Ｆ）ＲＦ（リフレッシュ）タイミング信号発生回路７０は、リング発振回路を含み、ＲＦ（リフレッシュ）タイミング信号を発生する。ＲＦタイミング信号発生回路７０は、定期的にＲＦタイミング信号をＨレベル（アクティブ）にする。ＲＦタイミング信号のＨレベルへの立ち上がりにもとづいて、次に述べるＲＦ（リフレッシュ）要求信号Ａ〜ＤがＨレベル（アクティブ）にされる。ＲＦタイミング信号の周期がリフレッシュ周期となり、パワーダウン状態中のＲＦタイミング信号の周期（リフレッシュ周期）を、オペレーション状態中や待機状態中のそれよりも長くすることにより、低消費電力化を図っている。なお、ＲＦタイミング信号発生回路７０については、［ＲＦタイミング信号発生回路］の欄で詳細に説明する。
【００４３】
（Ｇ）ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄは、それぞれ、ブロックＡ〜Ｄに対応して設けられ、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号が入力する。ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄからは、それぞれ、ＲＦ要求信号Ａ〜Ｄが出力される。なお、ＲＦ要求信号発生回路については、［ＲＦ要求信号発生回路］の欄で詳細に説明する。
【００４４】
（Ｈ）ブロック選択信号発生回路８０には、ブロックアドレス信号Ａ0、Ａ1が入力される。ブロック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択信号が出力される。
【００４５】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＡ選択信号、および、ＬレベルのブロックＢ、Ｃ、Ｄ選択信号が出力される。ＨレベルのブロックＡ選択信号をもとに、ブロックＡが選択される。
【００４６】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＢ選択信号、および、ＬレベルのブロックＡ、Ｃ、Ｄ選択信号が出力される。ＨレベルのブロックＢ選択信号をもとに、ブロックＢが選択される。
【００４７】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＣ選択信号、および、ＬレベルのブロックＡ、Ｂ、Ｄ選択信号が出力される。ＨレベルのブロックＣ選択信号をもとに、ブロックＣが選択される。
【００４８】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＤ選択信号、および、ＬレベルのブロックＡ、Ｂ、Ｃ選択信号が出力される。ＨレベルのブロックＤ選択信号をもとに、ブロックＤが選択される。なお、ブロック選択信号発生回路８０については、［ブロック選択信号発生回路］の欄で詳細に説明する。
【００４９】
（Ｉ）ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄは、それぞれ、ブロックＡ〜Ｄに対応して設けられている。ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄには、それぞれに対応するＲＦ要求信号Ａ〜ＤおよびブロックＡ〜Ｄ選択信号が入力される。
【００５０】
ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄは、それぞれに対応するブロックＡ〜Ｄにおいて、外部アクセス実施またはリフレッシュ実施のコントロールをするものである。つまり、あるタイミングで、各ブロックコントロールには、それぞれに対応する、Ｈレベル（アクティブ）のＲＦ要求信号Ａ〜Ｄが入力される。そして、アクティブ（Ｈレベル）のブロック選択信号が入力された、いずれか一のブロックコントロール（例えば、ブロックＡコントロール４０Ａ）からは、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが出力される。この外部アクセス実施信号をもとに、上記一のブロックコントロールと対応するブロック（例えば、ブロックＡ）において、該当するメモリセルで外部アクセスが行われる。
【００５１】
一方、残り全ての他のブロックコントロール（例えば、ブロックＢコントロール４０Ｂ、ブロックＣコントロール４０Ｃ、ブロックＤコントロール４０Ｄ）には、Ｌレベル（ノンアクティブ）のブロック選択信号が入力されているので、これらのブロックコントロールからは、Ｈレベル（アクティブ）のリフレッシュ実施信号が出力される。これらのリフレッシュ実施信号をもとに、上記残り全ての他のブロックコントロールと対応するブロック（例えば、ブロックＢ、ブロックＣ、ブロックＤ）において、該当する行のメモリセルのリフレッシュが行われる。なお、ブロックコントロールについては、［ブロックコントロール］の欄で詳細に説明する。
【００５２】
（Ｊ）ＲＦカウンタコントロール９０には、ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０ＤからのＲＦ要求信号Ａ〜Ｄが入力される。ＲＦカウンタコントロール９０は、カウントアップ信号を出力する。カウントアップ信号はＲＦカウンタ１００に入力する。なお、ＲＦカウンタコントロール９０については、［ＲＦカウンタコントロール］の欄で詳細に説明する。
【００５３】
（Ｋ）ＲＦカウンタ１００は、通常のカウンタと同様の構成をしている。ＲＦカウンタ１００から、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19が出力される。リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19は、行プリデコーダ３０Ａ〜３０Ｄに入力する。リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19をもとにして、ブロックＡ〜Ｄの各々に位置するリフレッシュすべき行にある複数のメモリセルが選択される。
【００５４】
（Ｌ）行プリデコーダ３０Ａ〜３０Ｄは、それぞれに対応する行デコーダ２４Ａ〜２４Ｄに、ワード線を駆動するための信号を供給するものであり、以下のような動作をする。行プリデコーダ３０Ａ〜３０Ｄには、ＲＦカウンタ１００からのリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19およびアドレスバッファ６０からの行アドレス信号Ａ8〜Ａ19が入力されている。例えば、ブロックＡが外部アクセスすべきブロックのとき、行プリデコーダ３０Ａには、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが入力し、行プリデコーダ３０Ｂ〜３０Ｄには、それぞれ、Ｈレベル（アクティブ）のＲＦ実施信号Ｂ、Ｃ、Ｄが入力される。これにより、行プリデコーダ３０Ａは、外部アクセスするメモリセルを選択するワード線を駆動するための信号を、行デコーダ２４Ａに供給する。一方、行プリデコーダ３０Ｂ〜３０Ｄは、リフレッシュする行のメモリセルを選択するワード線を駆動するための信号を、それぞれ、行デコーダ２４Ｂ〜２４Ｄに供給する。なお、行プリデコーダ３０Ａ〜３０Ｄについては、［行プリデコーダ］の欄で詳細に説明する。
【００５５】
（Ｍ）半導体装置１は、クロック１３０を備える。クロック１３０から出力されるクロック信号が、半導体装置１の外部アクセス、リフレッシュ等の動作の際の基準信号となる。
【００５６】
［半導体装置のリフレッシュ動作］
半導体装置１への外部アクセス（例えば、データの読み出しおよび書き込み）は、通常のＳＲＡＭ（static random access memory）と同じなので説明を省略する。半導体装置１のリフレッシュ動作について、オペレーション状態、待機状態、パワーダウン状態、に分けて、説明する。
【００５７】
｛オペレーション状態｝
図１および図２を用いて、半導体装置１のオペレーション状態中のリフレッシュ動作を説明する。図２は、半導体装置１のオペレーション状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＬレベルであり、かつ、スヌーズ信号／ＺＺはＨレベルであるので、オペレーション状態となっている。
【００５８】
アドレスとは、外部アクセスされるメモリセルのアドレスである。アドレスは、ブロックアドレス信号Ａ0、Ａ1、列アドレス信号Ａ2〜Ａ7、行アドレス信号Ａ8〜Ａ19により特定される。
【００５９】
ブロックアドレスとは、選択されるブロック（つまり、外部アクセスされるメモリセルが属するブロック）のアドレスである。例えば、アドレスａ1はブロックＢにあり、アドレスａ2、ａ3はブロックＡにあり、アドレスａ4はブロックＣにある。
【００６０】
さて、時刻ｔ0で、ＲＦタイミング信号がＨレベル（アクティブ）となる。ＲＦタイミング信号がＨレベルの状態で、最初のクロック信号（ｃ1）にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる（時刻ｔ1）。この仕組みは、［ＲＦ要求信号発生回路］の｛オペレーション状態および待機状態のときの動作｝の欄で説明している。
【００６１】
時刻ｔ1では、ブロックＡが選択されている。クロック信号（ｃ1）およびブロックＡの選択にもとづいて、ブロックＡコントロール４０Ａから、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが出力される。一方、残りのブロックコントロールから、クロック信号ｃ1およびＲＦ要求信号Ｂ、Ｃ、Ｄにもとづいて、ＲＦ実施信号Ｂ、Ｃ、Ｄが出力される。これらの仕組みは、［ブロックコントロール］の欄で説明している。
【００６２】
時刻ｔ1後、外部アクセスすべきメモリセル（このメモリセルはブロックＡに位置する）では、外部アクセス実施信号Ａにより、外部アクセスがなされる。つまり、行デコーダ２４Ａと列デコーダ２６Ａとにより選択されたメモリセルにおいて、外部アクセス（例えば、書き込みまたは読み出し）動作がなされる。一方、残りのブロックでは、ＲＦ実施信号Ｂ、Ｃ、Ｄにより、リフレッシュすべき行（例えば、第ｎ行）のメモリセルにおいて、リフレッシュがなされる。これらの仕組みは、［行プリデコーダ］の欄で説明している。
【００６３】
リフレッシュに必要な期間経過後、ＲＦ要求信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）となる。これにより、ＲＦ実施信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）となるので、リフレッシュが終了する（時刻ｔ2）。この仕組みは、［ブロックコントロール］の欄で説明している。
【００６４】
ブロックアドレスがブロックＡの選択期間中、ブロックＡのリフレッシュすべき第ｎ行のメモリセルでは、リフレッシュが延期される。ブロックアドレスが、ブロックＡから他のブロックに変わったとき、ブロックＡのリフレッシュすべき第ｎ行のメモリセルでは、リフレッシュが行われる。これを詳細に説明する。時刻ｔ3（クロック信号（ｃ2）発生）において、ブロックアドレスが、ブロックＡからブロックＣに変わる。ＲＦ要求信号Ａは、Ｈレベル（アクティブ）状態なので、クロック信号（ｃ2）およびＨレベルのＲＦ要求信号Ａにもとづいて、ブロックＡコントロール４０Ａから、ＨレベルのＲＦ実施信号Ａが出力される。これにより、ブロックＡでは、ブロックＡの選択期間に他の各ブロックでリフレッシュされた行と同じ行（第ｎ行）のメモリセルがリフレッシュされる。そして、リフレッシュに必要な期間経過後、ＲＦ要求信号ＡがＬレベルとなる。これにより、ＲＦ実施信号ＡがＬレベルとなるので、リフレッシュが終了する（時刻ｔ4）。
【００６５】
以上により、オペレーション状態中における、ブロックＡ〜Ｄの第ｎ行のワード線により選択されるメモリセルに対するリフレッシュが終了する。
【００６６】
なお、ブロックＡ〜Ｄの第ｎ行のワード線には、次の二つの意味があるが、本実施形態ではいずれでもよい。第１の意味は、ブロックＡ〜Ｄにおいて、幾何学的位置が同じ位置にあるワード線である。第２の意味は、ブロックＡ〜Ｄにおいて、アドレス空間上の同じ行、つまり、ブロックコントロールからみて同じ行にあるワード線である。第２の意味の場合、ブロックＡ〜Ｄの第ｎ行のワード線は、必ずしも、幾何学的位置が同じではない。
【００６７】
｛待機状態｝
次に、図１および図３を用いて、半導体装置１の待機状態中のリフレッシュ動作を説明する。図３は、半導体装置１の待機状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＨレベルであり、かつ、スヌーズ信号／ＺＺはＨレベルであるので、待機状態となっている。
【００６８】
さて、時刻ｔ10で、ＲＦタイミング信号がＨレベルとなる。ＲＦタイミング信号がＨレベルに立ち上がった後の最初のクロック信号の立ち上がり（ｃ11）にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる（時刻ｔ11）。この仕組みは、［ＲＦ要求信号発生回路］の｛オペレーション状態および待機状態のときの動作｝の欄で説明している。
【００６９】
待機状態では、いずれのブロックＡ〜Ｄも選択されないので、ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄから、それぞれ、ＨレベルのＲＦ実施信号Ａ〜Ｄが出力される。これにより、ブロックＡ〜Ｄにおいて、リフレッシュすべき行のメモリセルで、リフレッシュがなされる。そして、リフレッシュに必要な期間経過後、ＲＦ要求信号Ａ〜ＤがＬレベルとなる。これにより、ＲＦ実施信号Ａ〜ＤがＬレベルとなり、リフレッシュが終了する（時刻ｔ12）。
【００７０】
以上により、待機状態中における、ブロックＡ〜Ｄのリフレッシュすべき行（例えば、第ｎ行）のワード線と接続されたメモリセルに対するリフレッシュが終了する。
【００７１】
｛パワーダウン状態｝
次に、図１および図４を用いて、半導体装置１のパワーダウン状態中のリフレッシュ動作を説明する。図４は、半導体装置１のパワーダウン状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＨレベルであり、かつ、スヌーズ信号／ＺＺはＬレベルであるので、パワーダウン状態となっている。
【００７２】
パワーダウン状態中、クロック信号は停止している。このため、ＲＦタイミング信号の立ち上げをもとにして、リフレッシュを行っている。すなわち、時刻ｔ20で、ＲＦタイミング信号がＨレベル（アクティブ）に立ち上がる。これにより、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる。この仕組みは、［ＲＦ要求信号発生回路］の｛パワーダウン状態のときの動作｝の欄で説明している。この後の動作は、｛待機状態｝の時刻ｔ11以後の説明と同じである。
【００７３】
以上が半導体装置１のリフレッシュ動作である。本実施形態では、ブロックＡ〜Ｄの各々の第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われ、次に、ブロックＡ〜Ｄの各々の第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われる。そして、最後の行（本実施形態では、第４０９５行）のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われると、最初の行（第０行）のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われる。以上の一連の動作が繰り返される。この動作の周期をリフレッシュ周期という。リフレッシュ周期は、例えば、あるＲＦタイミング信号の立ち上げから始まり、次のＲＦタイミング信号の立ち上げまでの期間である（図２０参照）。
【００７４】
ここで、本実施形態の主な効果を説明する。図２に示すように、本実施形態では、オペレーション状態中、ある一のブロック（例えば、ブロックＡ）で外部アクセス中に、そのブロック以外、残り全ての他のブロック（例えば、ブロックＢ、Ｃ、Ｄ）のリフレッシュすべき行のメモリセルのリフレッシュをするので、半導体装置１を効率的に動作させることができる。
【００７５】
また、本実施形態では、ブロックＡ〜Ｄの選択は、ブロックアドレス信号Ａ0、Ａ1によりなされる。つまり、外部からのアドレス信号Ａ′0〜Ａ′19のうち、下位を、ブロックアドレス信号に割り当てている。アドレス信号は下位になるほど、頻繁に変わるので、外部アクセスされるブロックは絶えず変わりやすい。したがって、このように、ブロックアドレス信号を割り当てると、あるブロックにおいて、リフレッシュが延期され続けるのを防ぐことが可能となる。よって、全てのブロックでのリフレッシュの確実性を高めることができる。
【００７６】
［リフレッシュ周期］
本実施形態の特徴の一つとして、パワーダウン状態中のリフレッシュ周期をオペレーション状態中のリフレッシュ周期と異ならせ、パワーダウン状態中のリフレッシュ周期を長くしている。これにより、パワーダウン状態中の消費電力を抑えることができ、低消費電力を図ることができる。以下、これについて詳細に説明する。
【００７７】
（Ａ）メモリセルアレイ２０のメモリセルは、データを保持するためにリフレッシュをしなければならない。半導体装置１は、所定のメモリセルに対してリフレッシュをする動作をし、次に、他の所定のメモリセルに対してリフレッシュをする動作をし、この動作を周期的に行うことにより、全てのメモリセルに対してリフレッシュをする。この周期をリフレッシュ周期といい、メモリセルがデータを保持できる時間を考慮して決められる。リフレッシュ周期を長くすると、電力消費を抑えることができるが、リフレッシュ周期を長くしすぎると、メモリセルがデータを保持できなくなる。半導体装置１がパワーダウン状態中でも、リフレッシュは必要であり、パワーダウン状態中では、主に、リフレッシュのために電力が消費される。
【００７８】
（Ｂ）基板電圧発生回路１２０の基板電圧Ｖbbの絶対値を小さくすると、パワーダウン状態中ではメモリセルのデータの保持時間が長くなり、オペレーション状態中ではメモリセルのデータの保持時間が短くなる。これについて詳細に説明する。図５は、メモリセルのデータの保持時間（ｍｓ）と基板電圧Ｖbb（Ｖ）との関係の一例を示すグラフである。メモリセルは、ｎ型ＭＯＳトランジスタと、キャパシタと、で構成される。ｎ型ＭＯＳトランジスタなので、基板電圧Ｖbbは、マイナスとなっている。ｐ型ＭＯＳトランジスタの場合、基板電圧Ｖbbは、プラスとなる。実線はオペレーション状態中を示し、点線はパワーダウン状態中を示している。
【００７９】
先程述べたように、パワーダウン状態中は、基板電圧Ｖbbの絶対値が小さくなるほど、メモリセルのデータの保持時間が長くなる。この理由を図６で説明する。図６は、パワーダウン状態中のメモリセルの断面図であり、キャパシタに蓄積された電荷のリークの経路を示している。基板電圧Ｖbbはマイナスなので、基板電圧Ｖbbの絶対値が小さくなるほど、キャパシタに蓄積された電荷が基板にリークしにくくなる。よって、メモリセルのデータの保持時間を長くすることができる。
【００８０】
オペレーション状態中も、図５の実線に示すように、基板電圧Ｖbbの絶対値が小さくなると、基板電圧Ｖbbの絶対値が所定値（この例では、−１．０Ｖ）になるまでは、データを保持できる時間が長くなる。しかし、基板電圧Ｖbbの絶対値が所定値（この例では、−１．０Ｖ）より小さくなると、データを保持できる時間が短くなる。この理由を図７で説明する。図７は、オペレーション状態中のメモリセルの断面図であり、キャパシタに蓄積された電荷のリークの経路を示している。基板電圧Ｖbbの絶対値が小さくなると、キャパシタに蓄積された電荷が基板にリークしにくくなるのは、先程と同じである。しかし、基板電圧Ｖbbの絶対値が所定値より小さくなると、ｎＭＯＳトランジスタのしきい値（Ｖth）が下がる。よって、オペレーション状態中、ビット線ＢＬの電位が接地電位になると、キャパシタの電荷はビット線ＢＬと接続した不純物領域にリークしやすくなる。よって、基板電圧Ｖbbの絶対値を小さくしすぎると、メモリセルのデータの保持時間が短くなる。
【００８１】
（Ｃ）従って、リフレッシュ周期が一つの場合、図５の実線（オペレーション状態中）と点線（パワーダウン状態中）とが交わり、かつ、データ保持の時間が最も長い時間（この例では、−１．０Ｖ）をもとにして、リフレッシュ周期を決めなけらばらない。このため、基板電圧Ｖbbの絶対値を小さくすることによって、パワーダウン状態中のリフレッシュ周期を長くする、ということができない。
【００８２】
本実施形態は、パワーダウン状態中のリフレッシュ周期をオペレーション状態中のリフレッシュ周期と異ならせているので、基板電圧Ｖbbを、この例で言えば、−１．０Ｖより絶対値が小さい−０．６Ｖ〜−０．８Ｖにすることができる。例えば、−０．６Ｖの場合、パワーダウン状態中のデータ保持時間は８００ｍｓとなるので、パワーダウン状態中のリフレッシュ周期を長くできる。なお、−０．６Ｖの場合、オペレーション状態中のデータ保持時間は３００ｍｓになるので、オペレーション状態中ではリフレッシュ周期を短くしなければらない。しかしながら、例えば、一日のうち、携帯機器がオペレーション状態中は少しであり（例えば、３０分）、大部分の時間は、パワーダウン状態中である（例えば、２４時間−３０分）。よって、パワーダウン状態中に電力消費を抑えることができる本発明によれば、低消費電力を図ることができる。
【００８３】
なお、本実施形態では、待機状態中のリフレッシュ周期もオペレーション状態中のリフレッシュ周期と同じにしているが、待機状態中のリフレッシュ周期をパワーダウン状態中のリフレッシュ周期と同じにすることもできる。また、メモリセルのアクセストランジスタがｐ型ＭＯＳトランジスタの場合でも本発明は適用できる。
【００８４】
［ＲＦタイミング信号発生回路］
次に、ＲＦタイミング信号発生回路７０について説明する。［リフレッシュ周期］の欄で説明したように、パワーダウン状態中のリフレッシュ周期を、オペレーション状態中のリフレッシュ周期より長くすることにより、低消費電力化を図っている。本実施形態では、ＲＦタイミング信号の立ち上げのタイミングをリフレッシュの開始とし、ＲＦタイミング信号の周期をリフレッシュ周期としている。このため、パワーダウン状態中のＲＦタイミング信号の周期を、オペレーション状態中のＲＦタイミング信号の周期より長くすることにより、パワーダウン状態中のリフレッシュ周期を、オペレーション状態中のリフレッシュ周期より長くすることができる。これは、ＲＦタイミング信号発生回路７０により実現できる。ＲＦタイミング信号発生回路７０には、例えば、以下の二つのタイプがある。
【００８５】
（タイプ１）
図８は、タイプ１のＲＦタイミング信号発生回路７０である。ＲＦタイミング信号発生回路７０は、電圧調整回路７２と、リング発振回路７４と、を備える。図９は、電圧調整回路７２の一例の回路図であり、図１０は、リング発振回路７４の一例の回路図である。リング発振回路７４から発生したパルス信号が、ＲＦタイミング信号発生回路７０の出力信号であるＲＦタイミング信号となる。
【００８６】
電圧調整回路７２には、モードコントロール１１０からのスヌーズ信号／ＺＺが入力する。電圧調整回路７２から出力される電圧Ｖaは、図１１に示すように、スヌーズ信号／ＺＺがＨレベル（オペレーション状態、待機状態）のとき、ＶaＨであり、スヌーズ信号／ＺＺがＬレベル（パワーダウン状態）のとき、ＶaＨより小さいＶaＬである。電圧調整回路７２から出力される電圧Ｖaにより、図１０に示すリング発振回路７４から出力されるＲＦタイミング信号の周期が変わる。つまり、電圧ＶaがＶaＬのときの方が、ＶaＨのときよりも、ＲＦタイミング信号の周期が長くなる。ＲＦタイミング信号の周期の具体的な数値について説明する。
【００８７】
本実施形態では、スヌーズ信号／ＺＺがＨレベル（オペレーション状態、待機状態）のとき、リング発振回路７４から出力された信号は、図１２に示すように、例えば、周期７５μｓのＲＦタイミング信号となる。
【００８８】
一方、スヌーズ信号／ＺＺがＬレベル（パワーダウン状態）のとき、リング発振回路から出力された信号は、図１２に示すように、例えば、周期２００μｓのＲＦタイミング信号となる。
【００８９】
周期７５μｓ、２００μｓは、図５に示す例における基板電圧Ｖbbが−０．６Ｖの場合から求めたものである。つまり、オペレーション状態中のメモリセルのデータ保持時間は３００ｍｓである。図１に示すブロックＡ〜Ｄの各々の行を０行〜４０９５行（ワード線の本数が４０９６本）とすると、リフレッシュサイクル数が約４０００回となる。ＲＦタイミング信号の周期（リフレッシュ周期）は以下のとおりである。
【００９０】
ＲＦタイミング信号の周期＝３００ｍｓ÷４０００＝７５μｓ
一方、パワーダウン状態中のデータ保持時間は８００ｍｓなので、ＲＦタイミング信号の周期（リフレッシュ周期）は以下のとおりである。
【００９１】
ＲＦタイミング信号の周期＝８００ｍｓ÷４０００＝２００μｓ
（タイプ２）
図１３は、タイプ２のＲＦタイミング信号発生回路７０である。ＲＦタイミング信号発生回路７０は、リング発振回路と、分周コントロールと、を備える。リング発振回路から発生したパルス信号は、分周コントロールに入力する。分周コントロールから出力したパルス信号が、ＲＦタイミング信号発生回路７０の出力信号であるＲＦタイミング信号となる。分周コントロールには、モードコントロール１１０からのスヌーズ信号／ＺＺが入力する。
【００９２】
スヌーズ信号／ＺＺがＨレベル（オペレーション状態や待機状態）のとき、リング発振回路から出力された信号は、分周コントロールにより、図１４に示すように、周期Ｔ（例えば、７５μｓ）のＲＦタイミング信号となる。一方、スヌーズ信号／ＺＺがＬレベル（パワーダウン状態）のとき、リング発振回路から出力された信号は、分周コントロールにより、周期Ｔより長い周期である、例えば、周期４ＴのＲＦタイミング信号となる。
【００９３】
なお、分周コントロールは、ＲＦタイミング信号発生回路７０内に設けられているが、ＲＦタイミング信号発生回路７０外であってもよい。
【００９４】
［ブロック選択信号発生回路］
次に、ブロック選択信号発生回路８０について、図１５を用いて詳細に説明する。図１５は、ブロック選択信号発生回路８０の回路ブロック図である。ブロック選択信号発生回路８０には、チップセレクト信号／ＣＳ、ブロックアドレス信号Ａ0、Ａ1が入力される。ブロック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択信号が出力される。ブロック選択信号発生回路８０は、次の（Ａ）〜（Ｅ）になるように、その論理回路が構成されている。
【００９５】
（Ａ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＡ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００９６】
（Ｂ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＢ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００９７】
（Ｃ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＣ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＤ選択信号が出力される。
【００９８】
（Ｄ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＤ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信号が出力される。
【００９９】
（Ｅ）チップセレクト信号／ＣＳがＨレベルのとき、ブロック選択信号発生回路８０から、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【０１００】
［ブロックコントロール］
次に、ブロックコントロールについて、ブロックＡコントロール４０Ａを例として詳細に説明する。図１６は、ブロックＡコントロール４０Ａおよびこれに関連する回路の回路ブロック図である。ブロックＡコントロール４０Ａは、外部アクセス実施信号Ａ発生回路４２、ＲＦ実施信号Ａ発生回路４４、遅延回路４６、ＡＮＤゲート４８およびインバータ４９を備える。
【０１０１】
ブロックＡが選択される（外部アクセスされる）場合の動作を説明する。この場合、Ｈレベル（アクテッブ）のブロックＡ選択信号、および、Ｈレベル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコントロール４０Ａに入力される。
【０１０２】
これにより、ＡＮＤゲート４８には、ＨレベルのブロックＡ選択信号およびＨレベルのＲＦ要求信号Ａが入力される。これにより、ＡＮＤゲート４８からは、Ｌレベルの信号が出力され、このＬレベルの信号はＲＦ実施信号Ａ発生回路４４に入力される。
【０１０３】
一方、外部アクセス実施信号Ａ発生回路４２には、ＨレベルのブロックＡ選択信号が入力される。
【０１０４】
クロック１３０からのクロック信号は、外部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号Ａ発生回路４４に入力する。外部アクセス実施信号Ａ発生回路４２には、ＨレベルのブロックＡ選択信号が入力されているので、クロック信号にもとづいて、外部アクセス実施信号Ａ発生回路４２からＨレベル（アクティブ）の外部アクセス実施信号Ａが出力される。なお、ＲＦ実施信号Ａ発生回路４４には、ＡＮＤゲート４８からのＬレベルの信号が入力されているので、ＲＦ実施信号Ａ発生回路４４からは、Ｌレベル（ノンアクティブ）のＲＦ実施信号Ａが出力される。Ｈレベルの外部アクセス実施信号Ａが、ブロックＡコントロール４０Ａの出力信号となる。
【０１０５】
次に、ブロックＡが選択されない（外部アクセスされない）場合の動作を説明する。Ｌレベル（ノンアクテッブ）のブロックＡ選択信号、および、Ｈレベル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコントロール４０Ａに入力される。
【０１０６】
これにより、ＡＮＤゲート４８には、ＬレベルのブロックＡ選択信号およびＨレベルのＲＦ要求信号Ａが入力される。これにより、ＡＮＤゲート４８からはＨレベルの信号が出力され、このＨレベルの信号はＲＦ実施信号Ａ発生回路４４に入力される。
【０１０７】
一方、外部アクセス実施信号Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が入力される。
【０１０８】
クロック１３０からのクロック信号は、外部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号Ａ発生回路４４に入力する。ＲＦ実施信号Ａ発生回路４４には、ＡＮＤゲート４８からのＨレベルの信号が入力されているので、クロック信号にもとづいて、ＲＦ実施信号Ａ発生回路４４からＨレベル（アクティブ）のＲＦ実施信号Ａが出力される。なお、外部アクセス実施信号Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が入力されているので、外部アクセス実施信号Ａ発生回路４２からは、Ｌレベル（ノンアクティブ）の外部アクセス実施信号Ａが出力される。Ｈレベル（アクティブ）のＲＦ実施信号Ａが、ブロックＡコントロール４０Ａの出力信号となる。
【０１０９】
なお、ＲＦ実施信号Ａは、遅延回路４６にも入力されている。よって、ＨレベルのＲＦ実施信号Ａは、遅延回路４６に入力される。遅延回路４６は、リフレッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）後、Ｈレベルのリセット信号Ａを出力する。このリセット信号Ａはインバータ４９で反転され、Ｌレベルのリセット信号Ａとなり、ＲＦ要求信号Ａ発生回路５０Ａのリセット（／Ｒ）に入力される。この結果、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）となる。これにより、ＲＦ実施信号ＡがＬレベル（ノンアクティブ）となるので、リフレッシュが終了する。
【０１１０】
他のブロックコントロールも、ブロックＡコントロール４０Ａと同様の構成をし、同様の動作をする。以上のように、本実施形態では、オペレーション状態中、クロック信号にもとづいて、あるブロックコントロールからの外部アクセス実施信号の発生（Ｈレベル）と、残り全ての他のブロックコントロールからのＲＦ実施信号の発生（Ｈレベル）と、を同期させている。
【０１１１】
［ＲＦ要求信号発生回路］
ＲＦ要求信号発生回路について、ＲＦ要求信号Ａ発生回路５０Ａを用いて説明する。図１７は、ＲＦ要求信号Ａ発生回路５０Ａの回路ブロック図である。ＲＦ要求信号Ａ発生回路５０Ａには、クロック１３０からのクロック信号、モードコントロール１１０からのスヌーズ信号／ＺＺ、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号、ブロックＡコントロール４０Ａからのリセット信号Ａが、それぞれ、入力される。そして、ＲＦ要求信号Ａ発生回路５０Ａからは、ＲＦ要求信号Ａが出力される。ＲＦ要求信号Ａ発生回路５０Ａの具体的動作について説明する。
【０１１２】
｛オペレーション状態および待機状態のときの動作｝
ＲＦタイミング信号の立ち上がり部分がパルス化回路５２に入力すると、Ｈレベルのパルスが発生する。このパルスがフリップフロップ５６の入力Ｓに加わると、フリップフロップ５６の出力ＱからＨレベルの信号が出力され、ＮＡＮＤゲート５３の入力端子５３ｂに入力される。
【０１１３】
一方、半導体装置１のオペレーション状態および待機状態では、Ｈレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５５の入力端子５５ｂに入力している。そして、ＲＦ要求信号発生回路５０にＨレベルのクロック信号が入力すると、Ｈレベルのクロック信号がインバータ５７により反転され、Ｌレベルとなり、このＬレベル信号がＮＡＮＤゲート５５の入力端子５５ａに入力する。これにより、ＮＡＮＤゲート５５から出力されたＨレベルの信号が、ＮＡＮＤゲート５３の入力端子５３ａに入力する。
【０１１４】
入力端子５３ａ、５３ｂには、Ｈレベルの信号が入力されているので、ＮＡＮＤゲート５３からはＬレベルの信号が出力され、このＬレベル信号は、フリップフロップ５１の入力／Ｓに加わる。これにより、フリップフロップ５１がセットされ、その出力ＱからＨレベルの信号が出力される。この信号がＨレベル（アクティブ）のＲＦ要求信号Ａとなる。
【０１１５】
なお、ＮＡＮＤゲート５３からのＬレベルの信号は遅延回路５４を介してフリップフロップ５６の入力／Ｒにも加わるので、フリップフロップ５６の出力ＱはＬレベルになる。このようにしないと、フリップフロップ５１がリセット信号Ａによりリセットされることにより、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）になっても、ＡＴＤ信号（Ｈレベル）が入力されると、ＲＦタイミング信号の立ち上がり部分が入力していないのにかかわらず、ＲＦ要求信号ＡがＨレベル（アクティブ）となるからである。
【０１１６】
｛パワーダウン状態のときの動作｝
ＲＦタイミング信号の立ち上がり部分がパルス化回路５２に入力することにより、オペレーション状態および待機状態のときの動作と同様に、Ｈレベルの信号がＮＡＮＤゲート５３の入力端子５３ｂに入力される。
【０１１７】
一方、半導体装置１のパワーダウン状態中、Ｌレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５５の入力端子５５ｂに入力している。これにより、ＮＡＮＤゲート５５からは、Ｈレベルの信号が出力される。このＨレベルの信号は、ＮＡＮＤゲート５３の入力端子５３ａに入力される。
【０１１８】
入力端子５３ａ、５３ｂには、Ｈレベルの信号が入力されているので、オペレーション状態および待機状態のときの動作と同様に、ＲＦ要求信号Ａ発生回路５０ＡからはＨレベル（アクティブ）のＲＦ要求信号Ａが出力される。
【０１１９】
他のＲＦ要求信号発生回路も、ＲＦ要求信号Ａ発生回路５０Ａと同様の構成をし、同様の動作をする。
【０１２０】
［行プリデコーダ］
次に、行プリデコーダ３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例として詳細に説明する。図１８は、行プリデコーダ３０Ａおよびこれに関連する回路の回路ブロック図である。行プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19に対応した数、つまり、１２個の選択部３２-１〜３２-１２を備える。選択部３２-１〜３２-１２は、それぞれ、行アドレス信号またはリフレッシュアドレス信号の選択をする。
【０１２１】
選択部３２-１〜３２-１２は、それぞれ、スイッチ＆ラッチ回路３４、３６および判定回路３８を備える。スイッチ＆ラッチ回路３４には、行アドレス信号（選択部３２-１でいうと行アドレス信号Ａ8）が入力する。スイッチ＆ラッチ回路３６には、ＲＦカウンタ１００からのリフレッシュアドレス信号（選択部３２-１でいうとリフレッシュアドレス信号ＲＦＡ8）が入力する。
【０１２２】
判定回路３８には、ブロックＡコントロール４０Ａ（図１）からの信号、つまり、Ｈレベルの外部アクセス実施信号Ａ、または、ＨレベルのＲＦ実施信号Ａのいずれかが入力される。判定回路３８に、Ｈレベルの外部アクセス実施信号Ａが入力したことを、判定回路３８が判定したとき、判定回路３８は、行アドレスラッチ信号を出力する。行アドレスラッチ信号は、スイッチ＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回路３４には、行アドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19を出力する。これは、外部アクセスすべきメモリセルを選択するワード線を駆動するための信号である。この駆動信号は、行デコーダ２４Ａに入力される。この駆動信号をもとに、行デコーダ２４Ａは、外部アクセスすべきメモリセルが属する行のワード線を選択する。
【０１２３】
一方、判定回路３８に、ＨレベルのＲＦ実施信号Ａが入力したことを、判定回路３８が判定したとき、判定回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路３６に入力するので、スイッチ＆ラッチ回路３６には、リフレッシュアドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。これは、リフレッシュすべき行のメモリセルを選択するワード線を駆動するための信号である。この駆動信号は、行デコーダ２４Ａに入力される。この駆動信号をもとに、行デコーダ２４Ａは、リフレッシュすべき行のワード線を選択する。
【０１２４】
行プリデコーダ３０Ｂ〜３０Ｄも、行プリデコーダ３０Ａと同様の構成をし、同様の動作をする。
【０１２５】
［ＲＦカウンタコントロール］
上記の［半導体装置のリフレッシュ動作］の｛オペレーション状態｝で説明したように、本実施形態において、外部からアクセスされているブロックではリフレッシュが延期される。本実施形態は、全てのブロックＡ〜Ｄでのリフレッシュを確実にするため、図１に示すように、ＲＦカウンタコントロール９０を設けている。
【０１２６】
ＲＦカウンタコントロール９０は、全てのブロックＡ〜Ｄにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュ終了後、カウントアップ信号を発生する。これにより、ＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。ＲＦカウンタ１００からのこの出力により、行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆動するための信号を供給する。
【０１２７】
図１９は、ＲＦカウンタコントロール９０の回路ブロック図である。ＲＦカウンタコントロール９０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８と、を備える。
【０１２８】
ＮＯＲゲート９２には、ＲＦ要求信号Ａ〜Ｄが入力される。ＮＯＲゲート９２の出力信号は、ＮＡＮＤゲート９４に入力される。これには、二つの経路がある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ａへ直接つながる経路である。他の一つは、遅延回路９６、インバータ９８を介して、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲート９４からは、アクティブロウのカウントアップ信号が出力される。
【０１２９】
ＲＦカウンタコントロール９０がカウントアップ信号を出力する仕組みを、図１、図１９および図２０を用いて説明する。図２０は、半導体装置１の、ある期間におけるオペレーション状態のタイミングチャートである。チップセレクト信号／ＣＳはＬレベルであり、オペレーション状態となっている。
【０１３０】
時刻ｔ0〜時刻ｔ2までの半導体装置１の動作は、図２に示すタイミングチャートの時刻ｔ0〜時刻ｔ2までのそれの動作と同じである。つまり、ブロックＢ、ブロックＣ、ブロックＤにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。
【０１３１】
次のＲＦタイミング信号がＨレベルとなった（時刻ｔ5）後、最初のクロック信号（ｃ3）の発生にもとづいて、ＲＦ要求信号Ｂ〜ＤがＨレベルとなる（時刻ｔ6）。
【０１３２】
時刻ｔ1から始まり、時刻ｔ6で終わる期間（この期間中、各ブロックＡ〜Ｄにおいて、一回のリフレッシュが可能となる。）、ブロックＡが選択され続けているので、ブロックＡでは、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われない（あるリフレッシュ周期でのリフレッシュの延期）。このため、このリフレッシュ周期では、ＲＦ要求信号ＡがＨレベルのままであるので、ＮＯＲゲート９２はＬレベルの信号を出力する。よって、このリフレッシュ周期では、ＮＡＮＤゲート９４がＨレベルの信号を出力するので、カウントアップ信号は発生しない。
【０１３３】
よって、次のリフレッシュ周期においても、各ブロックＡ〜Ｄで、同じ行、つまり、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。詳しく説明すると、時刻ｔ6で、ブロックＢが選択されるので、外部アクセス実施信号Ｂ、ＲＦ実施信号Ａ、Ｃ、Ｄが、Ｈレベルとなる。これにより、ブロックＡ、Ｃ、Ｄにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。
【０１３４】
時刻ｔ7において、ブロックアドレスが、ブロックＢからブロックＣに変わる。ＲＦ要求信号Ｂは、Ｈレベルの状態なので、ＲＦ実施信号ＢがＨレベルとなる。このＲＦ実施信号Ｂにより、ブロックＢでは、第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、所定時間経過後、ＲＦ要求信号ＢがＬレベルとなる。これにより、ＲＦ実施信号ＢがＬレベルとなり、リフレッシュが終了する（時刻ｔ8）。以上により、ブロックＡ〜Ｄの第ｎ行のワード線で選択されるメモリセルに対するリフレッシュが終了する。
【０１３５】
時刻ｔ8において、全てのＲＦ要求信号Ａ〜ＤがＬレベルとなるので、ＮＯＲゲート９２からは、Ｈレベルの信号が出力される。ＮＡＮＤゲート９４の入力端子９４ａには、直ちに、Ｈレベルの信号が入力される。入力端子９４ｂには、Ｈレベルの信号が入力され続けているので、ＮＡＮＤゲート９４からは、アクティブロウ（Ｌレベル）のカウントアップ信号が出力される（時刻ｔ9）。なお、ＮＯＲゲート９２から出力されるＨレベルの信号は、遅延回路９６を通り、インバータ９８でＬレベルの信号となり、入力端子９４ｂに入力されるので、ＮＡＮＤゲート９４から出力される信号は、直ちにＨレベルとなる。
【０１３６】
カウントアップ信号によりＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号、つまり、次のリフレッシュされるべき行に対応するアドレス信号を出力する。ＲＦカウンタ１００からのこの出力により、リフレッシュ実施信号が入力された行プリデコーダ３０Ａ〜３０Ｄからは、次のリフレッシュすべき行である第ｎ＋１行のワード線で選択されるメモリセルのリフレッシュをするための信号が供給される。
【０１３７】
以上のように、本実施形態では、あるリフレッシュ周期に、ブロックＡ〜Ｄの全てにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われるまで、第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われない。このため、全ての行のメモリセルにおいて、リフレッシュを確実にすることができる。
【０１３８】
ところで、ＲＦカウンタコントロール９０を設ける場合、リフレッシュの実力値（メモリセルがデータを保持できる時間）と、リフレッシュサイクル数（各ブロックＡ〜Ｄの行の数、つまり、ワード線数。本実施形態では、４０９６）を考慮して、リフレッシュ周期を決めなければならない。つまり、例えば、リフレッシュの実力値が２００ｍｓ、リフレッシュサイクル数が約４０００回（行数が４０９６だから）の条件下で、ＲＦタイミング信号の周期（リフレッシュ周期）を５０μｓとする。
【０１３９】
５０μｓ×４０００＝２００ｍｓ
この条件では、一回でもリフレッシュが延期されると、データを保持できなくなる。このため、例えば、ＲＦタイミング信号の周期（リフレッシュ周期）を４５μｓとする。
【０１４０】
４５μｓ×４０００＝１８０ｍｓ
（２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回
ＲＦタイミング信号の周期（リフレッシュ周期）を４５μｓとすれば、４４４回までリフレッシュの延期をしても、データを保持できる。
【０１４１】
なお、図２０に示すように、リフレッシュ周期（時刻ｔ0〜時刻ｔ5）において、ブロックＡの第ｎ行のワード線と接続されたメモリセルでは、まだ、リフレッシュが行われていない。本実施形態では、次のリフレッシュ周期（時刻ｔ5〜）において、第ｎ行（同じ行）のワード線と接続されたメモリセルのリフレッシュを行っている。しかしながら、本発明はこれに限定されず、第ｎ＋１行のワード線と接続されたメモリセルのリフレッシュをしてもよい。
【０１４２】
［半導体装置の電子機器への応用例］
半導体装置１は、例えば、携帯機器のような電子機器に応用することができる。図２１は、携帯電話機のシステムの一部のブロック図である。ＶＳＲＡＭが半導体装置１である。ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリ（flash memory）は、アドレス信号Ａ′0〜Ａ′19のバスラインにより、相互に接続されている。また、ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリは、データ信号Ｉ／Ｏ0〜Ｉ／Ｏ15のバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＶＳＲＡＭおよびフラッシュメモリでメモリシステムを構成している。
【０１４３】
図２２は、図２１に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図である。
【図２】本実施形態に係る半導体装置のオペレーション状態を説明するためのタイミングチャートである。
【図３】本実施形態に係る半導体装置の待機状態を説明するためのタイミングチャートである。
【図４】本実施形態に係る半導体装置のパワーダウン状態を説明するためのタイミングチャートである。
【図５】メモリセルのデータの保持時間（ｍｓ）と基板電圧Ｖbb（Ｖ）との関係の一例を示すグラフである。
【図６】パワーダウン状態中のメモリセルの断面図である。
【図７】オペレーション状態中のメモリセルの断面図である。
【図８】本実施形態に係る半導体装置に備えられたＲＦタイミング信号発生回路のタイプ１のブロック図である。
【図９】ＲＦタイミング信号発生回路のタイプ１に備えられた電圧調整回路の回路図である。
【図１０】ＲＦタイミング信号発生回路のタイプ１に備えられたリング発振回路の回路図である。
【図１１】電圧調整回路からの電圧Ｖaとスヌーズ信号／ＺＺとの関係を示す波形図である。
【図１２】ＲＦタイミング信号発生回路のタイプ１における、ＲＦタイミング信号とスヌーズ信号／ＺＺとの関係を示す波形図である。
【図１３】本実施形態に係る半導体装置に備えられたＲＦタイミング信号発生回路のタイプ２のブロック図である。
【図１４】ＲＦタイミング信号発生回路のタイプ２における、ＲＦタイミング信号とスヌーズ信号／ＺＺとの関係を示す波形図である。
【図１５】本実施形態に係る半導体装置に備えられたブロック選択信号発生回路の回路ブロック図である。
【図１６】本実施形態に係る半導体装置に備えられたブロックＡコントロールおよびこれに関連する回路の回路ブロック図である。
【図１７】本実施形態に係る半導体装置に備えられたＲＦ要求信号Ａ発生回路の回路ブロック図である。
【図１８】本実施形態に係る半導体装置に備えられた行プリデコーダおよびこれに関連する回路の回路ブロック図である。
【図１９】本実施形態に係る半導体装置に備えられたＲＦカウンタコントロールの回路ブロック図である。
【図２０】本実施形態に係る半導体装置の、ある期間におけるオペレーション状態のタイミングチャートである。
【図２１】本実施形態に係る半導体装置を備えた、携帯電話機のシステムの一部のブロック図である。
【図２２】図２１に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１ 半導体装置
１０ データ入出力バッファ
２０ メモリセルアレイ
２４Ａ〜２４Ｄ 行デコーダ
２６Ａ〜２６Ｄ 列デコーダ
３０Ａ〜３０Ｄ 行プリデコーダ
３２-１〜３２-１２ 選択部
３４ スイッチ＆ラッチ回路
３６ スイッチ＆ラッチ回路
３８ 判定回路
４０Ａ ブロックＡコントロール
４０Ｂ ブロックＢコントロール
４０Ｃ ブロックＣコントロール
４０Ｄ ブロックＤコントロール
４２ 外部アクセス実施信号Ａ発生回路
４４ ＲＦ実施信号Ａ発生回路
４６ 遅延回路
４８ ＡＮＤゲート
４９ インバータ
５０Ａ ＲＦ要求信号Ａ発生回路
５０Ｂ ＲＦ要求信号Ｂ発生回路
５０Ｃ ＲＦ要求信号Ｃ発生回路
５０Ｄ ＲＦ要求信号Ｄ発生回路
５１ フリップフロップ
５２ パルス化回路
５３ ＮＡＮＤゲート
５３ａ、５３ｂ 入力端子
５４ 遅延回路
５５ ＮＡＮＤゲート
５５ａ、５５ｂ 入力端子
５６ フリップフロップ
５７ インバータ
６０ アドレスバッファ
７０ ＲＦタイミング信号発生回路
７２ 電圧調整回路
７４ リング発振回路
８０ ブロック選択信号発生回路
９０ ＲＦカウンタコントロール
９２ ＮＯＲゲート
９４ ＮＡＮＤゲート
９４ａ、９４ｂ 入力端子
９６ 遅延回路
９８ インバータ
１００ ＲＦカウンタ
１１０ モードコントロール
１２０ 基板電圧発生回路
１３０ クロック
【発明の属する技術分野】
本発明は、リフレッシュによりデータを保持する半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】
半導体メモリの一つに、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲＡＭは、列アドレスと行アドレスとをマルチプレックスする必要がない。また、ユーザは、リフレッシュを考慮せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過性）。
【０００３】
【発明が解決しようとする課題】
ところで、ＶＳＲＡＭの中には、例えば通常動作状態や省電力状態などのように、複数の動作状態を取り得るものがある。このようなＶＳＲＡＭにおいて、各動作状態においてどのように内部リフレッシュを行えばよいかについては、十分な考慮がなされていなかった。このような問題は、いわゆるＶＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ制御部とを内蔵したダイナミック型の半導体メモリ装置に共通する問題である。
【０００４】
本発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置が取り得る複数の動作状態にそれぞれ適したリフレッシュ動作を実行することのできる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置のリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
前記半導体装置を外部アクセス可能な状態にする、第１ステップと、
前記半導体装置が外部アクセス可能な状態中、第１リフレッシュ周期により、前記複数のブロックのうち外部アクセスすべきブロック以外のブロックに対してリフレッシュをする、第２ステップと、
前記半導体装置を外部アクセス不可能な状態にする、第３ステップと、
前記半導体装置が外部アクセス不可能な状態中、前記第１リフレッシュ周期より長い周期である第２リフレッシュ周期により、前記複数のブロックの各々に対してリフレッシュをする、第４ステップと、
を備える。
【０００６】
本発明によれば、半導体装置が外部アクセス不可能な状態（例えば、パワーダウン状態）中の消費電力を抑えることができるので、低消費電力を図ることができる。この詳細は、発明の実施の形態で説明する。なお、第１リフレッシュ周期、第２リフレッシュ周期は、ともに、半導体装置の特性を考慮して決まり、例えば、第２リフレッシュ周期は、第１リフレッシュ周期の２倍〜１０倍である。分周器（分周コントロール）により、リフレッシュ周期を決めるときは、例えば、２倍、４倍、８倍である。
【０００７】
また、本発明によれば、半導体装置が外部アクセス可能な状態では、外部アクセスすべきブロックに対する外部アクセス中に、リフレッシュすべきブロックに対してリフレッシュをするので、半導体装置を効率的に動作させることができる。
【０００８】
なお、半導体装置が外部アクセス可能な状態とは、例えば、オペレーション状態のことである。半導体装置が外部アクセス不可能な状態とは、例えば、パワーダウン状態のこと、または、待機状態およびパワーダウン状態のことである。
【０００９】
外部アクセスすべきブロックの数は、一つ、または、それより多くすることができる。外部アクセスすべきブロックの数は、半導体装置の設計において任意に決めることができる。
【００１０】
ブロックに対してリフレッシュをするとは、例えば、ブロックのある行のメモリセルに対するリフレッシュを意味する。行は１行でもよいし、複数行でもよい。これらは、半導体装置の設計において任意に決めることができる。
【００１１】
外部アクセスとは、例えば、メモリセルへのデータの読み出しまたは書き込みを意味する。
【００１２】
（２）本発明に係る半導体装置のリフレッシュ方法は、以下のようにすることができる。
【００１３】
前記第２ステップは、前記第１リフレッシュ周期の基準となる、第１周期のリフレッシュタイミング信号を発生するステップを含み、
前記第４ステップは、前記第２リフレッシュ周期の基準となり、前記第１周期より長い周期である、第２周期のリフレッシュタイミング信号を発生するステップを含む。
【００１４】
リフレッシュ周期は、リフレッシュタイミング信号の周期を基準として決めることができる。本発明によれば、第１周期のリフレッシュタイミング信号により第１リフレッシュ周期を決めることができ、第２周期のリフレッシュタイミング信号により第２リフレッシュ周期を決めることができる。リフレッシュ周期は、例えば、リフレッシュタイミング信号がアクティブになるタイミングで開始される。
【００１５】
（３）本発明に係る半導体装置は、
リフレッシュによりデータを保持する半導体装置であって、
複数のブロックに分割された、メモリセルアレイと、
前記半導体装置が外部アクセス可能な状態中、第１リフレッシュ周期により、前記複数のブロックのうち、外部アクセスすべきブロック以外のブロックに対してリフレッシュをし、かつ、
前記半導体装置が外部アクセス不可能な状態中、前記第１リフレッシュ周期より長い周期である第２リフレッシュ周期により、前記複数のブロックの各々に対してリフレッシュをする、リフレッシュ制御回路と、
を備える。
【００１６】
本発明によれば、（１）で説明したことと同様のことが言える。
【００１７】
（４）本発明に係る半導体装置は、
前記メモリセルアレイが形成される半導体基板に印加する基板電圧を発生する、基板電圧発生回路を備え、
前記基板電圧発生回路は、前記半導体装置が外部アクセス可能な状態中、前記半導体装置が外部アクセス不可能な状態中のいずれも、同じ値の電圧を発生する。
【００１８】
なお、基板電圧は、半導体装置が外部アクセス可能な状態中、第１リフレッシュ周期によりメモリセルがデータを保持でき、かつ、半導体装置が外部アクセス不可能な状態中、第２リフレッシュ周期によりメモリセルがデータを保持できる値である。
【００１９】
（５）本発明に係る半導体装置において、
前記リフレッシュ制御回路は、
リフレッシュタイミング信号を発生する、リフレッシュタイミング信号発生回路と、
前記複数のブロックの各々に対応して設けられ、前記リフレッシュタイミング信号にもとづいて、各々に対応する前記複数のブロックに対してリフレッシュ要求信号を発生する、複数のリフレッシュ要求信号発生回路と、
前記複数のブロックの各々に対応して設けられ、前記リフレッシュ要求信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ実施信号を発生する、複数のブロックコントロールと、
を含む。
【００２０】
（６）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、
前記半導体装置が外部アクセス可能な状態中、前記第１リフレッシュ周期の基準となる第１周期の前記リフレッシュタイミング信号を発生し、
前記半導体装置が外部アクセス不可能な状態中、前記第２リフレッシュ周期の基準となる第２周期の前記リフレッシュタイミング信号を発生する。
【００２１】
（７）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、
前記リフレッシュタイミング信号を生成する、発振回路と、
前記第１周期および前記第２周期の前記リフレッシュタイミング信号を生成するために、前記発振回路に印加する電圧を調整する、電圧調整回路と、
を含む。
【００２２】
（８）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、
発振回路と、
前記発振回路からの信号を分周することにより、前記第１周期および前記第２周期の前記リフレッシュタイミング信号、または、前記第２周期の前記リフレッシュタイミング信号を生成する、分周コントロールと、
を含む。
【００２３】
分周コントロールにより、第１および第２周期のリフレッシュタイミング信号を生成してもよい。また、発振回路からの信号をそのまま第１周期のリフレッシュタイミング信号とし、分周コントロールにより、第２周期のリフレッシュタイミング信号を生成してもよい。
【００２４】
（９）本発明に係る半導体装置は、以下のようにすることができる。
【００２５】
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む。
【００２６】
（１０）本発明に係るメモリシステムは、上記（３）〜（９）のいずれかに記載の前記半導体装置を備える。
【００２７】
（１１）本発明に係る電子機器は、上記（３）〜（９）のいずれかの半導体装置を備える。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて具体的に説明する。本実施形態は、ＶＳＲＡＭに本発明を適用したものである。
【００２９】
［半導体装置の構成］
まず、本実施形態の構成を説明する。図１は、本実施形態に係る半導体装置１の回路ブロック図である。以下、各ブロックについて説明する。
【００３０】
（Ａ）データ入出力バッファ１０には、１６ビットのデータ（Ｉ／Ｏ0〜Ｉ／Ｏ15）が入出力される。
【００３１】
（Ｂ）メモリセルアレイ２０には、複数のメモリセルがアレイ状に配置されている。メモリセルは、ｎ型ＭＯＳトランジスタであるアクセストランジスタと、データを保持するキャパシタと、を含む。メモリセルアレイ２０は、四つのブロック、つまり、ブロックＡ、ブロックＢ、ブロックＣ、ブロックＤ、に分けられている。メモリセルアレイ２０が、例えば、１６Ｍビットとすると、各ブロックは、それぞれ、例えば、４Ｍビットとなる。なお、本発明においては、メモリセルアレイ２０は二以上のブロックに分割されていればよい。ブロックの個数は、奇数個、偶数個、いずれでもよい。
【００３２】
各ブロックは、それぞれ、複数のワード線と、これらのワード線と交差する複数のビット線対と、これらのワード線とこれらのビット線対との交点に対応して設けられた上記メモリセルと、を備える。ワード線は、それぞれ、ブロックの各行にあるメモリセルと対応している。つまり、あるワード線を選択することにより、そのワード線と対応する行のメモリセルが選択される。
【００３３】
各ブロックＡ〜Ｄは、それぞれに対応する、行デコーダ２４Ａ〜２４Ｄおよび列デコーダ２６Ａ〜２６Ｄを備える。行デコーダにより、上記ワード線が選択される。列デコーダにより、上記ビット線対が選択される。
【００３４】
（Ｃ）アドレスバッファ６０には、外部アクセス（例えば、読み出しまたは書き込み）のためのアドレス信号Ａ′0〜Ａ′19が外部から入力される。アドレス信号Ａ′0、Ａ′1は、ブロックアドレス信号Ａ0、Ａ1に割り当てられる。つまり、ブロックアドレス信号Ａ0は、最下位のアドレス信号Ａ′0が割り当てられる。ブロックアドレス信号Ａ1は、最下位より一つ上のアドレス信号Ａ′1が割り当てられる。ブロックアドレス信号Ａ0、Ａ1をもとにして、ブロックＡ〜Ｄのうち、外部アクセスされるメモリセルが配置されているブロックが選択される。
【００３５】
アドレス信号Ａ′2〜Ａ′7は、列アドレス信号Ａ2〜Ａ7に割り当てられる。列アドレス信号Ａ2〜Ａ7は、列デコーダ２６Ａ〜２６Ｄに入力する。列アドレス信号Ａ2〜Ａ7をもとにして、ブロックＡ〜Ｄの各々の列アドレスが選択される。
【００３６】
アドレス信号Ａ′8〜Ａ′19は、行アドレス信号Ａ8〜Ａ19に割り当てられる。行アドレス信号Ａ8〜Ａ19は、後で説明する行プリデコーダ３０Ａ〜３０Ｄに入力する。行アドレス信号Ａ8〜Ａ19をもとにして、ブロックＡ〜Ｄの各々の行アドレスが選択される。なお、ブロックアドレス信号、列アドレス信号、行アドレス信号の順番で、アドレス信号Ａ′0〜Ａ′19が割り当てられているが、これと異なる順番でもよい。
【００３７】
（Ｄ）半導体装置１は、モードコントロール１１０を備える。モードコントロール１１０の説明の前に、オペレーション状態およびスタンバイ状態について説明する。半導体装置１には、オペレーション状態とスタンバイ状態とがある。オペレーション状態のときは、外部アクセスが可能となる。スタンバイ状態のときは、外部アクセスが不可能となる。スタンバイ状態でもリフレッシュは行われる。
【００３８】
スタンバイ状態には、待機状態とパワーダウン状態とがある。待機状態とは、例えば、半導体装置１を含むシステムは動作中であるが、半導体装置１はチップセレクト信号／ＣＳにより選択されていない状態をいう。パワーダウン状態とは、例えば、半導体装置１を含むシステムが待機中である状態をいう。
【００３９】
モードコントロール１１０には、外部からチップセレクト信号／ＣＳ′、スヌーズ信号／ＺＺ′、ライトイネーブル信号／ＷＥ′、アウトプットイネーブル信号／ＯＥ′が入力される。そして、モードコントロール１１０からは、チップセレクト信号／ＣＳ、スヌーズ信号／ＺＺ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥが出力される。
【００４０】
チップセレクト信号／ＣＳがＬレベルで、スヌーズ信号／ＺＺがＨレベルのとき、オペレーション状態となる。チップセレクト信号／ＣＳがＨレベルで、スヌーズ信号／ＺＺがＨレベルのとき、待機状態となる。チップセレクト信号／ＣＳがＨレベルで、スヌーズ信号／ＺＺがＬレベルのとき、パワーダウン状態となる。パワーダウン状態では、半導体装置１の消費電流が最少の状態となる。
【００４１】
（Ｅ）基板電圧発生回路１２０は、半導体装置１が形成される基板に印加する、基板電圧Ｖbbを発生する回路である。基板電圧Ｖbbの絶対値を小さくすると、パワーダウン状態中ではメモリセルのデータの保持時間が長くなり、オペレーション状態中ではメモリセルのデータの保持時間が短くなる。データの保持時間が長いと、リフレッシュ周期を長くできるので、低消費電力を図れる。本実施形態の特徴の一つとして、パワーダウン状態中のリフレッシュ周期を、オペレーション状態中のそれよりも長くすることにより、低消費電力化を図っている。これについては、［リフレッシュ周期］の欄で詳細に説明する。
【００４２】
（Ｆ）ＲＦ（リフレッシュ）タイミング信号発生回路７０は、リング発振回路を含み、ＲＦ（リフレッシュ）タイミング信号を発生する。ＲＦタイミング信号発生回路７０は、定期的にＲＦタイミング信号をＨレベル（アクティブ）にする。ＲＦタイミング信号のＨレベルへの立ち上がりにもとづいて、次に述べるＲＦ（リフレッシュ）要求信号Ａ〜ＤがＨレベル（アクティブ）にされる。ＲＦタイミング信号の周期がリフレッシュ周期となり、パワーダウン状態中のＲＦタイミング信号の周期（リフレッシュ周期）を、オペレーション状態中や待機状態中のそれよりも長くすることにより、低消費電力化を図っている。なお、ＲＦタイミング信号発生回路７０については、［ＲＦタイミング信号発生回路］の欄で詳細に説明する。
【００４３】
（Ｇ）ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄは、それぞれ、ブロックＡ〜Ｄに対応して設けられ、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号が入力する。ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄからは、それぞれ、ＲＦ要求信号Ａ〜Ｄが出力される。なお、ＲＦ要求信号発生回路については、［ＲＦ要求信号発生回路］の欄で詳細に説明する。
【００４４】
（Ｈ）ブロック選択信号発生回路８０には、ブロックアドレス信号Ａ0、Ａ1が入力される。ブロック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択信号が出力される。
【００４５】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＡ選択信号、および、ＬレベルのブロックＢ、Ｃ、Ｄ選択信号が出力される。ＨレベルのブロックＡ選択信号をもとに、ブロックＡが選択される。
【００４６】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＢ選択信号、および、ＬレベルのブロックＡ、Ｃ、Ｄ選択信号が出力される。ＨレベルのブロックＢ選択信号をもとに、ブロックＢが選択される。
【００４７】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＣ選択信号、および、ＬレベルのブロックＡ、Ｂ、Ｄ選択信号が出力される。ＨレベルのブロックＣ選択信号をもとに、ブロックＣが選択される。
【００４８】
ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＤ選択信号、および、ＬレベルのブロックＡ、Ｂ、Ｃ選択信号が出力される。ＨレベルのブロックＤ選択信号をもとに、ブロックＤが選択される。なお、ブロック選択信号発生回路８０については、［ブロック選択信号発生回路］の欄で詳細に説明する。
【００４９】
（Ｉ）ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄは、それぞれ、ブロックＡ〜Ｄに対応して設けられている。ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄには、それぞれに対応するＲＦ要求信号Ａ〜ＤおよびブロックＡ〜Ｄ選択信号が入力される。
【００５０】
ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄは、それぞれに対応するブロックＡ〜Ｄにおいて、外部アクセス実施またはリフレッシュ実施のコントロールをするものである。つまり、あるタイミングで、各ブロックコントロールには、それぞれに対応する、Ｈレベル（アクティブ）のＲＦ要求信号Ａ〜Ｄが入力される。そして、アクティブ（Ｈレベル）のブロック選択信号が入力された、いずれか一のブロックコントロール（例えば、ブロックＡコントロール４０Ａ）からは、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが出力される。この外部アクセス実施信号をもとに、上記一のブロックコントロールと対応するブロック（例えば、ブロックＡ）において、該当するメモリセルで外部アクセスが行われる。
【００５１】
一方、残り全ての他のブロックコントロール（例えば、ブロックＢコントロール４０Ｂ、ブロックＣコントロール４０Ｃ、ブロックＤコントロール４０Ｄ）には、Ｌレベル（ノンアクティブ）のブロック選択信号が入力されているので、これらのブロックコントロールからは、Ｈレベル（アクティブ）のリフレッシュ実施信号が出力される。これらのリフレッシュ実施信号をもとに、上記残り全ての他のブロックコントロールと対応するブロック（例えば、ブロックＢ、ブロックＣ、ブロックＤ）において、該当する行のメモリセルのリフレッシュが行われる。なお、ブロックコントロールについては、［ブロックコントロール］の欄で詳細に説明する。
【００５２】
（Ｊ）ＲＦカウンタコントロール９０には、ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０ＤからのＲＦ要求信号Ａ〜Ｄが入力される。ＲＦカウンタコントロール９０は、カウントアップ信号を出力する。カウントアップ信号はＲＦカウンタ１００に入力する。なお、ＲＦカウンタコントロール９０については、［ＲＦカウンタコントロール］の欄で詳細に説明する。
【００５３】
（Ｋ）ＲＦカウンタ１００は、通常のカウンタと同様の構成をしている。ＲＦカウンタ１００から、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19が出力される。リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19は、行プリデコーダ３０Ａ〜３０Ｄに入力する。リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19をもとにして、ブロックＡ〜Ｄの各々に位置するリフレッシュすべき行にある複数のメモリセルが選択される。
【００５４】
（Ｌ）行プリデコーダ３０Ａ〜３０Ｄは、それぞれに対応する行デコーダ２４Ａ〜２４Ｄに、ワード線を駆動するための信号を供給するものであり、以下のような動作をする。行プリデコーダ３０Ａ〜３０Ｄには、ＲＦカウンタ１００からのリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19およびアドレスバッファ６０からの行アドレス信号Ａ8〜Ａ19が入力されている。例えば、ブロックＡが外部アクセスすべきブロックのとき、行プリデコーダ３０Ａには、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが入力し、行プリデコーダ３０Ｂ〜３０Ｄには、それぞれ、Ｈレベル（アクティブ）のＲＦ実施信号Ｂ、Ｃ、Ｄが入力される。これにより、行プリデコーダ３０Ａは、外部アクセスするメモリセルを選択するワード線を駆動するための信号を、行デコーダ２４Ａに供給する。一方、行プリデコーダ３０Ｂ〜３０Ｄは、リフレッシュする行のメモリセルを選択するワード線を駆動するための信号を、それぞれ、行デコーダ２４Ｂ〜２４Ｄに供給する。なお、行プリデコーダ３０Ａ〜３０Ｄについては、［行プリデコーダ］の欄で詳細に説明する。
【００５５】
（Ｍ）半導体装置１は、クロック１３０を備える。クロック１３０から出力されるクロック信号が、半導体装置１の外部アクセス、リフレッシュ等の動作の際の基準信号となる。
【００５６】
［半導体装置のリフレッシュ動作］
半導体装置１への外部アクセス（例えば、データの読み出しおよび書き込み）は、通常のＳＲＡＭ（static random access memory）と同じなので説明を省略する。半導体装置１のリフレッシュ動作について、オペレーション状態、待機状態、パワーダウン状態、に分けて、説明する。
【００５７】
｛オペレーション状態｝
図１および図２を用いて、半導体装置１のオペレーション状態中のリフレッシュ動作を説明する。図２は、半導体装置１のオペレーション状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＬレベルであり、かつ、スヌーズ信号／ＺＺはＨレベルであるので、オペレーション状態となっている。
【００５８】
アドレスとは、外部アクセスされるメモリセルのアドレスである。アドレスは、ブロックアドレス信号Ａ0、Ａ1、列アドレス信号Ａ2〜Ａ7、行アドレス信号Ａ8〜Ａ19により特定される。
【００５９】
ブロックアドレスとは、選択されるブロック（つまり、外部アクセスされるメモリセルが属するブロック）のアドレスである。例えば、アドレスａ1はブロックＢにあり、アドレスａ2、ａ3はブロックＡにあり、アドレスａ4はブロックＣにある。
【００６０】
さて、時刻ｔ0で、ＲＦタイミング信号がＨレベル（アクティブ）となる。ＲＦタイミング信号がＨレベルの状態で、最初のクロック信号（ｃ1）にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる（時刻ｔ1）。この仕組みは、［ＲＦ要求信号発生回路］の｛オペレーション状態および待機状態のときの動作｝の欄で説明している。
【００６１】
時刻ｔ1では、ブロックＡが選択されている。クロック信号（ｃ1）およびブロックＡの選択にもとづいて、ブロックＡコントロール４０Ａから、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが出力される。一方、残りのブロックコントロールから、クロック信号ｃ1およびＲＦ要求信号Ｂ、Ｃ、Ｄにもとづいて、ＲＦ実施信号Ｂ、Ｃ、Ｄが出力される。これらの仕組みは、［ブロックコントロール］の欄で説明している。
【００６２】
時刻ｔ1後、外部アクセスすべきメモリセル（このメモリセルはブロックＡに位置する）では、外部アクセス実施信号Ａにより、外部アクセスがなされる。つまり、行デコーダ２４Ａと列デコーダ２６Ａとにより選択されたメモリセルにおいて、外部アクセス（例えば、書き込みまたは読み出し）動作がなされる。一方、残りのブロックでは、ＲＦ実施信号Ｂ、Ｃ、Ｄにより、リフレッシュすべき行（例えば、第ｎ行）のメモリセルにおいて、リフレッシュがなされる。これらの仕組みは、［行プリデコーダ］の欄で説明している。
【００６３】
リフレッシュに必要な期間経過後、ＲＦ要求信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）となる。これにより、ＲＦ実施信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）となるので、リフレッシュが終了する（時刻ｔ2）。この仕組みは、［ブロックコントロール］の欄で説明している。
【００６４】
ブロックアドレスがブロックＡの選択期間中、ブロックＡのリフレッシュすべき第ｎ行のメモリセルでは、リフレッシュが延期される。ブロックアドレスが、ブロックＡから他のブロックに変わったとき、ブロックＡのリフレッシュすべき第ｎ行のメモリセルでは、リフレッシュが行われる。これを詳細に説明する。時刻ｔ3（クロック信号（ｃ2）発生）において、ブロックアドレスが、ブロックＡからブロックＣに変わる。ＲＦ要求信号Ａは、Ｈレベル（アクティブ）状態なので、クロック信号（ｃ2）およびＨレベルのＲＦ要求信号Ａにもとづいて、ブロックＡコントロール４０Ａから、ＨレベルのＲＦ実施信号Ａが出力される。これにより、ブロックＡでは、ブロックＡの選択期間に他の各ブロックでリフレッシュされた行と同じ行（第ｎ行）のメモリセルがリフレッシュされる。そして、リフレッシュに必要な期間経過後、ＲＦ要求信号ＡがＬレベルとなる。これにより、ＲＦ実施信号ＡがＬレベルとなるので、リフレッシュが終了する（時刻ｔ4）。
【００６５】
以上により、オペレーション状態中における、ブロックＡ〜Ｄの第ｎ行のワード線により選択されるメモリセルに対するリフレッシュが終了する。
【００６６】
なお、ブロックＡ〜Ｄの第ｎ行のワード線には、次の二つの意味があるが、本実施形態ではいずれでもよい。第１の意味は、ブロックＡ〜Ｄにおいて、幾何学的位置が同じ位置にあるワード線である。第２の意味は、ブロックＡ〜Ｄにおいて、アドレス空間上の同じ行、つまり、ブロックコントロールからみて同じ行にあるワード線である。第２の意味の場合、ブロックＡ〜Ｄの第ｎ行のワード線は、必ずしも、幾何学的位置が同じではない。
【００６７】
｛待機状態｝
次に、図１および図３を用いて、半導体装置１の待機状態中のリフレッシュ動作を説明する。図３は、半導体装置１の待機状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＨレベルであり、かつ、スヌーズ信号／ＺＺはＨレベルであるので、待機状態となっている。
【００６８】
さて、時刻ｔ10で、ＲＦタイミング信号がＨレベルとなる。ＲＦタイミング信号がＨレベルに立ち上がった後の最初のクロック信号の立ち上がり（ｃ11）にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる（時刻ｔ11）。この仕組みは、［ＲＦ要求信号発生回路］の｛オペレーション状態および待機状態のときの動作｝の欄で説明している。
【００６９】
待機状態では、いずれのブロックＡ〜Ｄも選択されないので、ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄから、それぞれ、ＨレベルのＲＦ実施信号Ａ〜Ｄが出力される。これにより、ブロックＡ〜Ｄにおいて、リフレッシュすべき行のメモリセルで、リフレッシュがなされる。そして、リフレッシュに必要な期間経過後、ＲＦ要求信号Ａ〜ＤがＬレベルとなる。これにより、ＲＦ実施信号Ａ〜ＤがＬレベルとなり、リフレッシュが終了する（時刻ｔ12）。
【００７０】
以上により、待機状態中における、ブロックＡ〜Ｄのリフレッシュすべき行（例えば、第ｎ行）のワード線と接続されたメモリセルに対するリフレッシュが終了する。
【００７１】
｛パワーダウン状態｝
次に、図１および図４を用いて、半導体装置１のパワーダウン状態中のリフレッシュ動作を説明する。図４は、半導体装置１のパワーダウン状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＨレベルであり、かつ、スヌーズ信号／ＺＺはＬレベルであるので、パワーダウン状態となっている。
【００７２】
パワーダウン状態中、クロック信号は停止している。このため、ＲＦタイミング信号の立ち上げをもとにして、リフレッシュを行っている。すなわち、時刻ｔ20で、ＲＦタイミング信号がＨレベル（アクティブ）に立ち上がる。これにより、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる。この仕組みは、［ＲＦ要求信号発生回路］の｛パワーダウン状態のときの動作｝の欄で説明している。この後の動作は、｛待機状態｝の時刻ｔ11以後の説明と同じである。
【００７３】
以上が半導体装置１のリフレッシュ動作である。本実施形態では、ブロックＡ〜Ｄの各々の第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われ、次に、ブロックＡ〜Ｄの各々の第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われる。そして、最後の行（本実施形態では、第４０９５行）のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われると、最初の行（第０行）のワード線で選択されるメモリセルにおいて、リフレッシュの動作が行われる。以上の一連の動作が繰り返される。この動作の周期をリフレッシュ周期という。リフレッシュ周期は、例えば、あるＲＦタイミング信号の立ち上げから始まり、次のＲＦタイミング信号の立ち上げまでの期間である（図２０参照）。
【００７４】
ここで、本実施形態の主な効果を説明する。図２に示すように、本実施形態では、オペレーション状態中、ある一のブロック（例えば、ブロックＡ）で外部アクセス中に、そのブロック以外、残り全ての他のブロック（例えば、ブロックＢ、Ｃ、Ｄ）のリフレッシュすべき行のメモリセルのリフレッシュをするので、半導体装置１を効率的に動作させることができる。
【００７５】
また、本実施形態では、ブロックＡ〜Ｄの選択は、ブロックアドレス信号Ａ0、Ａ1によりなされる。つまり、外部からのアドレス信号Ａ′0〜Ａ′19のうち、下位を、ブロックアドレス信号に割り当てている。アドレス信号は下位になるほど、頻繁に変わるので、外部アクセスされるブロックは絶えず変わりやすい。したがって、このように、ブロックアドレス信号を割り当てると、あるブロックにおいて、リフレッシュが延期され続けるのを防ぐことが可能となる。よって、全てのブロックでのリフレッシュの確実性を高めることができる。
【００７６】
［リフレッシュ周期］
本実施形態の特徴の一つとして、パワーダウン状態中のリフレッシュ周期をオペレーション状態中のリフレッシュ周期と異ならせ、パワーダウン状態中のリフレッシュ周期を長くしている。これにより、パワーダウン状態中の消費電力を抑えることができ、低消費電力を図ることができる。以下、これについて詳細に説明する。
【００７７】
（Ａ）メモリセルアレイ２０のメモリセルは、データを保持するためにリフレッシュをしなければならない。半導体装置１は、所定のメモリセルに対してリフレッシュをする動作をし、次に、他の所定のメモリセルに対してリフレッシュをする動作をし、この動作を周期的に行うことにより、全てのメモリセルに対してリフレッシュをする。この周期をリフレッシュ周期といい、メモリセルがデータを保持できる時間を考慮して決められる。リフレッシュ周期を長くすると、電力消費を抑えることができるが、リフレッシュ周期を長くしすぎると、メモリセルがデータを保持できなくなる。半導体装置１がパワーダウン状態中でも、リフレッシュは必要であり、パワーダウン状態中では、主に、リフレッシュのために電力が消費される。
【００７８】
（Ｂ）基板電圧発生回路１２０の基板電圧Ｖbbの絶対値を小さくすると、パワーダウン状態中ではメモリセルのデータの保持時間が長くなり、オペレーション状態中ではメモリセルのデータの保持時間が短くなる。これについて詳細に説明する。図５は、メモリセルのデータの保持時間（ｍｓ）と基板電圧Ｖbb（Ｖ）との関係の一例を示すグラフである。メモリセルは、ｎ型ＭＯＳトランジスタと、キャパシタと、で構成される。ｎ型ＭＯＳトランジスタなので、基板電圧Ｖbbは、マイナスとなっている。ｐ型ＭＯＳトランジスタの場合、基板電圧Ｖbbは、プラスとなる。実線はオペレーション状態中を示し、点線はパワーダウン状態中を示している。
【００７９】
先程述べたように、パワーダウン状態中は、基板電圧Ｖbbの絶対値が小さくなるほど、メモリセルのデータの保持時間が長くなる。この理由を図６で説明する。図６は、パワーダウン状態中のメモリセルの断面図であり、キャパシタに蓄積された電荷のリークの経路を示している。基板電圧Ｖbbはマイナスなので、基板電圧Ｖbbの絶対値が小さくなるほど、キャパシタに蓄積された電荷が基板にリークしにくくなる。よって、メモリセルのデータの保持時間を長くすることができる。
【００８０】
オペレーション状態中も、図５の実線に示すように、基板電圧Ｖbbの絶対値が小さくなると、基板電圧Ｖbbの絶対値が所定値（この例では、−１．０Ｖ）になるまでは、データを保持できる時間が長くなる。しかし、基板電圧Ｖbbの絶対値が所定値（この例では、−１．０Ｖ）より小さくなると、データを保持できる時間が短くなる。この理由を図７で説明する。図７は、オペレーション状態中のメモリセルの断面図であり、キャパシタに蓄積された電荷のリークの経路を示している。基板電圧Ｖbbの絶対値が小さくなると、キャパシタに蓄積された電荷が基板にリークしにくくなるのは、先程と同じである。しかし、基板電圧Ｖbbの絶対値が所定値より小さくなると、ｎＭＯＳトランジスタのしきい値（Ｖth）が下がる。よって、オペレーション状態中、ビット線ＢＬの電位が接地電位になると、キャパシタの電荷はビット線ＢＬと接続した不純物領域にリークしやすくなる。よって、基板電圧Ｖbbの絶対値を小さくしすぎると、メモリセルのデータの保持時間が短くなる。
【００８１】
（Ｃ）従って、リフレッシュ周期が一つの場合、図５の実線（オペレーション状態中）と点線（パワーダウン状態中）とが交わり、かつ、データ保持の時間が最も長い時間（この例では、−１．０Ｖ）をもとにして、リフレッシュ周期を決めなけらばらない。このため、基板電圧Ｖbbの絶対値を小さくすることによって、パワーダウン状態中のリフレッシュ周期を長くする、ということができない。
【００８２】
本実施形態は、パワーダウン状態中のリフレッシュ周期をオペレーション状態中のリフレッシュ周期と異ならせているので、基板電圧Ｖbbを、この例で言えば、−１．０Ｖより絶対値が小さい−０．６Ｖ〜−０．８Ｖにすることができる。例えば、−０．６Ｖの場合、パワーダウン状態中のデータ保持時間は８００ｍｓとなるので、パワーダウン状態中のリフレッシュ周期を長くできる。なお、−０．６Ｖの場合、オペレーション状態中のデータ保持時間は３００ｍｓになるので、オペレーション状態中ではリフレッシュ周期を短くしなければらない。しかしながら、例えば、一日のうち、携帯機器がオペレーション状態中は少しであり（例えば、３０分）、大部分の時間は、パワーダウン状態中である（例えば、２４時間−３０分）。よって、パワーダウン状態中に電力消費を抑えることができる本発明によれば、低消費電力を図ることができる。
【００８３】
なお、本実施形態では、待機状態中のリフレッシュ周期もオペレーション状態中のリフレッシュ周期と同じにしているが、待機状態中のリフレッシュ周期をパワーダウン状態中のリフレッシュ周期と同じにすることもできる。また、メモリセルのアクセストランジスタがｐ型ＭＯＳトランジスタの場合でも本発明は適用できる。
【００８４】
［ＲＦタイミング信号発生回路］
次に、ＲＦタイミング信号発生回路７０について説明する。［リフレッシュ周期］の欄で説明したように、パワーダウン状態中のリフレッシュ周期を、オペレーション状態中のリフレッシュ周期より長くすることにより、低消費電力化を図っている。本実施形態では、ＲＦタイミング信号の立ち上げのタイミングをリフレッシュの開始とし、ＲＦタイミング信号の周期をリフレッシュ周期としている。このため、パワーダウン状態中のＲＦタイミング信号の周期を、オペレーション状態中のＲＦタイミング信号の周期より長くすることにより、パワーダウン状態中のリフレッシュ周期を、オペレーション状態中のリフレッシュ周期より長くすることができる。これは、ＲＦタイミング信号発生回路７０により実現できる。ＲＦタイミング信号発生回路７０には、例えば、以下の二つのタイプがある。
【００８５】
（タイプ１）
図８は、タイプ１のＲＦタイミング信号発生回路７０である。ＲＦタイミング信号発生回路７０は、電圧調整回路７２と、リング発振回路７４と、を備える。図９は、電圧調整回路７２の一例の回路図であり、図１０は、リング発振回路７４の一例の回路図である。リング発振回路７４から発生したパルス信号が、ＲＦタイミング信号発生回路７０の出力信号であるＲＦタイミング信号となる。
【００８６】
電圧調整回路７２には、モードコントロール１１０からのスヌーズ信号／ＺＺが入力する。電圧調整回路７２から出力される電圧Ｖaは、図１１に示すように、スヌーズ信号／ＺＺがＨレベル（オペレーション状態、待機状態）のとき、ＶaＨであり、スヌーズ信号／ＺＺがＬレベル（パワーダウン状態）のとき、ＶaＨより小さいＶaＬである。電圧調整回路７２から出力される電圧Ｖaにより、図１０に示すリング発振回路７４から出力されるＲＦタイミング信号の周期が変わる。つまり、電圧ＶaがＶaＬのときの方が、ＶaＨのときよりも、ＲＦタイミング信号の周期が長くなる。ＲＦタイミング信号の周期の具体的な数値について説明する。
【００８７】
本実施形態では、スヌーズ信号／ＺＺがＨレベル（オペレーション状態、待機状態）のとき、リング発振回路７４から出力された信号は、図１２に示すように、例えば、周期７５μｓのＲＦタイミング信号となる。
【００８８】
一方、スヌーズ信号／ＺＺがＬレベル（パワーダウン状態）のとき、リング発振回路から出力された信号は、図１２に示すように、例えば、周期２００μｓのＲＦタイミング信号となる。
【００８９】
周期７５μｓ、２００μｓは、図５に示す例における基板電圧Ｖbbが−０．６Ｖの場合から求めたものである。つまり、オペレーション状態中のメモリセルのデータ保持時間は３００ｍｓである。図１に示すブロックＡ〜Ｄの各々の行を０行〜４０９５行（ワード線の本数が４０９６本）とすると、リフレッシュサイクル数が約４０００回となる。ＲＦタイミング信号の周期（リフレッシュ周期）は以下のとおりである。
【００９０】
ＲＦタイミング信号の周期＝３００ｍｓ÷４０００＝７５μｓ
一方、パワーダウン状態中のデータ保持時間は８００ｍｓなので、ＲＦタイミング信号の周期（リフレッシュ周期）は以下のとおりである。
【００９１】
ＲＦタイミング信号の周期＝８００ｍｓ÷４０００＝２００μｓ
（タイプ２）
図１３は、タイプ２のＲＦタイミング信号発生回路７０である。ＲＦタイミング信号発生回路７０は、リング発振回路と、分周コントロールと、を備える。リング発振回路から発生したパルス信号は、分周コントロールに入力する。分周コントロールから出力したパルス信号が、ＲＦタイミング信号発生回路７０の出力信号であるＲＦタイミング信号となる。分周コントロールには、モードコントロール１１０からのスヌーズ信号／ＺＺが入力する。
【００９２】
スヌーズ信号／ＺＺがＨレベル（オペレーション状態や待機状態）のとき、リング発振回路から出力された信号は、分周コントロールにより、図１４に示すように、周期Ｔ（例えば、７５μｓ）のＲＦタイミング信号となる。一方、スヌーズ信号／ＺＺがＬレベル（パワーダウン状態）のとき、リング発振回路から出力された信号は、分周コントロールにより、周期Ｔより長い周期である、例えば、周期４ＴのＲＦタイミング信号となる。
【００９３】
なお、分周コントロールは、ＲＦタイミング信号発生回路７０内に設けられているが、ＲＦタイミング信号発生回路７０外であってもよい。
【００９４】
［ブロック選択信号発生回路］
次に、ブロック選択信号発生回路８０について、図１５を用いて詳細に説明する。図１５は、ブロック選択信号発生回路８０の回路ブロック図である。ブロック選択信号発生回路８０には、チップセレクト信号／ＣＳ、ブロックアドレス信号Ａ0、Ａ1が入力される。ブロック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択信号が出力される。ブロック選択信号発生回路８０は、次の（Ａ）〜（Ｅ）になるように、その論理回路が構成されている。
【００９５】
（Ａ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＡ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００９６】
（Ｂ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＢ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００９７】
（Ｃ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＣ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＤ選択信号が出力される。
【００９８】
（Ｄ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＤ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信号が出力される。
【００９９】
（Ｅ）チップセレクト信号／ＣＳがＨレベルのとき、ブロック選択信号発生回路８０から、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【０１００】
［ブロックコントロール］
次に、ブロックコントロールについて、ブロックＡコントロール４０Ａを例として詳細に説明する。図１６は、ブロックＡコントロール４０Ａおよびこれに関連する回路の回路ブロック図である。ブロックＡコントロール４０Ａは、外部アクセス実施信号Ａ発生回路４２、ＲＦ実施信号Ａ発生回路４４、遅延回路４６、ＡＮＤゲート４８およびインバータ４９を備える。
【０１０１】
ブロックＡが選択される（外部アクセスされる）場合の動作を説明する。この場合、Ｈレベル（アクテッブ）のブロックＡ選択信号、および、Ｈレベル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコントロール４０Ａに入力される。
【０１０２】
これにより、ＡＮＤゲート４８には、ＨレベルのブロックＡ選択信号およびＨレベルのＲＦ要求信号Ａが入力される。これにより、ＡＮＤゲート４８からは、Ｌレベルの信号が出力され、このＬレベルの信号はＲＦ実施信号Ａ発生回路４４に入力される。
【０１０３】
一方、外部アクセス実施信号Ａ発生回路４２には、ＨレベルのブロックＡ選択信号が入力される。
【０１０４】
クロック１３０からのクロック信号は、外部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号Ａ発生回路４４に入力する。外部アクセス実施信号Ａ発生回路４２には、ＨレベルのブロックＡ選択信号が入力されているので、クロック信号にもとづいて、外部アクセス実施信号Ａ発生回路４２からＨレベル（アクティブ）の外部アクセス実施信号Ａが出力される。なお、ＲＦ実施信号Ａ発生回路４４には、ＡＮＤゲート４８からのＬレベルの信号が入力されているので、ＲＦ実施信号Ａ発生回路４４からは、Ｌレベル（ノンアクティブ）のＲＦ実施信号Ａが出力される。Ｈレベルの外部アクセス実施信号Ａが、ブロックＡコントロール４０Ａの出力信号となる。
【０１０５】
次に、ブロックＡが選択されない（外部アクセスされない）場合の動作を説明する。Ｌレベル（ノンアクテッブ）のブロックＡ選択信号、および、Ｈレベル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコントロール４０Ａに入力される。
【０１０６】
これにより、ＡＮＤゲート４８には、ＬレベルのブロックＡ選択信号およびＨレベルのＲＦ要求信号Ａが入力される。これにより、ＡＮＤゲート４８からはＨレベルの信号が出力され、このＨレベルの信号はＲＦ実施信号Ａ発生回路４４に入力される。
【０１０７】
一方、外部アクセス実施信号Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が入力される。
【０１０８】
クロック１３０からのクロック信号は、外部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号Ａ発生回路４４に入力する。ＲＦ実施信号Ａ発生回路４４には、ＡＮＤゲート４８からのＨレベルの信号が入力されているので、クロック信号にもとづいて、ＲＦ実施信号Ａ発生回路４４からＨレベル（アクティブ）のＲＦ実施信号Ａが出力される。なお、外部アクセス実施信号Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が入力されているので、外部アクセス実施信号Ａ発生回路４２からは、Ｌレベル（ノンアクティブ）の外部アクセス実施信号Ａが出力される。Ｈレベル（アクティブ）のＲＦ実施信号Ａが、ブロックＡコントロール４０Ａの出力信号となる。
【０１０９】
なお、ＲＦ実施信号Ａは、遅延回路４６にも入力されている。よって、ＨレベルのＲＦ実施信号Ａは、遅延回路４６に入力される。遅延回路４６は、リフレッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）後、Ｈレベルのリセット信号Ａを出力する。このリセット信号Ａはインバータ４９で反転され、Ｌレベルのリセット信号Ａとなり、ＲＦ要求信号Ａ発生回路５０Ａのリセット（／Ｒ）に入力される。この結果、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）となる。これにより、ＲＦ実施信号ＡがＬレベル（ノンアクティブ）となるので、リフレッシュが終了する。
【０１１０】
他のブロックコントロールも、ブロックＡコントロール４０Ａと同様の構成をし、同様の動作をする。以上のように、本実施形態では、オペレーション状態中、クロック信号にもとづいて、あるブロックコントロールからの外部アクセス実施信号の発生（Ｈレベル）と、残り全ての他のブロックコントロールからのＲＦ実施信号の発生（Ｈレベル）と、を同期させている。
【０１１１】
［ＲＦ要求信号発生回路］
ＲＦ要求信号発生回路について、ＲＦ要求信号Ａ発生回路５０Ａを用いて説明する。図１７は、ＲＦ要求信号Ａ発生回路５０Ａの回路ブロック図である。ＲＦ要求信号Ａ発生回路５０Ａには、クロック１３０からのクロック信号、モードコントロール１１０からのスヌーズ信号／ＺＺ、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号、ブロックＡコントロール４０Ａからのリセット信号Ａが、それぞれ、入力される。そして、ＲＦ要求信号Ａ発生回路５０Ａからは、ＲＦ要求信号Ａが出力される。ＲＦ要求信号Ａ発生回路５０Ａの具体的動作について説明する。
【０１１２】
｛オペレーション状態および待機状態のときの動作｝
ＲＦタイミング信号の立ち上がり部分がパルス化回路５２に入力すると、Ｈレベルのパルスが発生する。このパルスがフリップフロップ５６の入力Ｓに加わると、フリップフロップ５６の出力ＱからＨレベルの信号が出力され、ＮＡＮＤゲート５３の入力端子５３ｂに入力される。
【０１１３】
一方、半導体装置１のオペレーション状態および待機状態では、Ｈレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５５の入力端子５５ｂに入力している。そして、ＲＦ要求信号発生回路５０にＨレベルのクロック信号が入力すると、Ｈレベルのクロック信号がインバータ５７により反転され、Ｌレベルとなり、このＬレベル信号がＮＡＮＤゲート５５の入力端子５５ａに入力する。これにより、ＮＡＮＤゲート５５から出力されたＨレベルの信号が、ＮＡＮＤゲート５３の入力端子５３ａに入力する。
【０１１４】
入力端子５３ａ、５３ｂには、Ｈレベルの信号が入力されているので、ＮＡＮＤゲート５３からはＬレベルの信号が出力され、このＬレベル信号は、フリップフロップ５１の入力／Ｓに加わる。これにより、フリップフロップ５１がセットされ、その出力ＱからＨレベルの信号が出力される。この信号がＨレベル（アクティブ）のＲＦ要求信号Ａとなる。
【０１１５】
なお、ＮＡＮＤゲート５３からのＬレベルの信号は遅延回路５４を介してフリップフロップ５６の入力／Ｒにも加わるので、フリップフロップ５６の出力ＱはＬレベルになる。このようにしないと、フリップフロップ５１がリセット信号Ａによりリセットされることにより、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）になっても、ＡＴＤ信号（Ｈレベル）が入力されると、ＲＦタイミング信号の立ち上がり部分が入力していないのにかかわらず、ＲＦ要求信号ＡがＨレベル（アクティブ）となるからである。
【０１１６】
｛パワーダウン状態のときの動作｝
ＲＦタイミング信号の立ち上がり部分がパルス化回路５２に入力することにより、オペレーション状態および待機状態のときの動作と同様に、Ｈレベルの信号がＮＡＮＤゲート５３の入力端子５３ｂに入力される。
【０１１７】
一方、半導体装置１のパワーダウン状態中、Ｌレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５５の入力端子５５ｂに入力している。これにより、ＮＡＮＤゲート５５からは、Ｈレベルの信号が出力される。このＨレベルの信号は、ＮＡＮＤゲート５３の入力端子５３ａに入力される。
【０１１８】
入力端子５３ａ、５３ｂには、Ｈレベルの信号が入力されているので、オペレーション状態および待機状態のときの動作と同様に、ＲＦ要求信号Ａ発生回路５０ＡからはＨレベル（アクティブ）のＲＦ要求信号Ａが出力される。
【０１１９】
他のＲＦ要求信号発生回路も、ＲＦ要求信号Ａ発生回路５０Ａと同様の構成をし、同様の動作をする。
【０１２０】
［行プリデコーダ］
次に、行プリデコーダ３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例として詳細に説明する。図１８は、行プリデコーダ３０Ａおよびこれに関連する回路の回路ブロック図である。行プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19に対応した数、つまり、１２個の選択部３２-１〜３２-１２を備える。選択部３２-１〜３２-１２は、それぞれ、行アドレス信号またはリフレッシュアドレス信号の選択をする。
【０１２１】
選択部３２-１〜３２-１２は、それぞれ、スイッチ＆ラッチ回路３４、３６および判定回路３８を備える。スイッチ＆ラッチ回路３４には、行アドレス信号（選択部３２-１でいうと行アドレス信号Ａ8）が入力する。スイッチ＆ラッチ回路３６には、ＲＦカウンタ１００からのリフレッシュアドレス信号（選択部３２-１でいうとリフレッシュアドレス信号ＲＦＡ8）が入力する。
【０１２２】
判定回路３８には、ブロックＡコントロール４０Ａ（図１）からの信号、つまり、Ｈレベルの外部アクセス実施信号Ａ、または、ＨレベルのＲＦ実施信号Ａのいずれかが入力される。判定回路３８に、Ｈレベルの外部アクセス実施信号Ａが入力したことを、判定回路３８が判定したとき、判定回路３８は、行アドレスラッチ信号を出力する。行アドレスラッチ信号は、スイッチ＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回路３４には、行アドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19を出力する。これは、外部アクセスすべきメモリセルを選択するワード線を駆動するための信号である。この駆動信号は、行デコーダ２４Ａに入力される。この駆動信号をもとに、行デコーダ２４Ａは、外部アクセスすべきメモリセルが属する行のワード線を選択する。
【０１２３】
一方、判定回路３８に、ＨレベルのＲＦ実施信号Ａが入力したことを、判定回路３８が判定したとき、判定回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路３６に入力するので、スイッチ＆ラッチ回路３６には、リフレッシュアドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。これは、リフレッシュすべき行のメモリセルを選択するワード線を駆動するための信号である。この駆動信号は、行デコーダ２４Ａに入力される。この駆動信号をもとに、行デコーダ２４Ａは、リフレッシュすべき行のワード線を選択する。
【０１２４】
行プリデコーダ３０Ｂ〜３０Ｄも、行プリデコーダ３０Ａと同様の構成をし、同様の動作をする。
【０１２５】
［ＲＦカウンタコントロール］
上記の［半導体装置のリフレッシュ動作］の｛オペレーション状態｝で説明したように、本実施形態において、外部からアクセスされているブロックではリフレッシュが延期される。本実施形態は、全てのブロックＡ〜Ｄでのリフレッシュを確実にするため、図１に示すように、ＲＦカウンタコントロール９０を設けている。
【０１２６】
ＲＦカウンタコントロール９０は、全てのブロックＡ〜Ｄにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュ終了後、カウントアップ信号を発生する。これにより、ＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。ＲＦカウンタ１００からのこの出力により、行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆動するための信号を供給する。
【０１２７】
図１９は、ＲＦカウンタコントロール９０の回路ブロック図である。ＲＦカウンタコントロール９０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８と、を備える。
【０１２８】
ＮＯＲゲート９２には、ＲＦ要求信号Ａ〜Ｄが入力される。ＮＯＲゲート９２の出力信号は、ＮＡＮＤゲート９４に入力される。これには、二つの経路がある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ａへ直接つながる経路である。他の一つは、遅延回路９６、インバータ９８を介して、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲート９４からは、アクティブロウのカウントアップ信号が出力される。
【０１２９】
ＲＦカウンタコントロール９０がカウントアップ信号を出力する仕組みを、図１、図１９および図２０を用いて説明する。図２０は、半導体装置１の、ある期間におけるオペレーション状態のタイミングチャートである。チップセレクト信号／ＣＳはＬレベルであり、オペレーション状態となっている。
【０１３０】
時刻ｔ0〜時刻ｔ2までの半導体装置１の動作は、図２に示すタイミングチャートの時刻ｔ0〜時刻ｔ2までのそれの動作と同じである。つまり、ブロックＢ、ブロックＣ、ブロックＤにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。
【０１３１】
次のＲＦタイミング信号がＨレベルとなった（時刻ｔ5）後、最初のクロック信号（ｃ3）の発生にもとづいて、ＲＦ要求信号Ｂ〜ＤがＨレベルとなる（時刻ｔ6）。
【０１３２】
時刻ｔ1から始まり、時刻ｔ6で終わる期間（この期間中、各ブロックＡ〜Ｄにおいて、一回のリフレッシュが可能となる。）、ブロックＡが選択され続けているので、ブロックＡでは、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われない（あるリフレッシュ周期でのリフレッシュの延期）。このため、このリフレッシュ周期では、ＲＦ要求信号ＡがＨレベルのままであるので、ＮＯＲゲート９２はＬレベルの信号を出力する。よって、このリフレッシュ周期では、ＮＡＮＤゲート９４がＨレベルの信号を出力するので、カウントアップ信号は発生しない。
【０１３３】
よって、次のリフレッシュ周期においても、各ブロックＡ〜Ｄで、同じ行、つまり、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。詳しく説明すると、時刻ｔ6で、ブロックＢが選択されるので、外部アクセス実施信号Ｂ、ＲＦ実施信号Ａ、Ｃ、Ｄが、Ｈレベルとなる。これにより、ブロックＡ、Ｃ、Ｄにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。
【０１３４】
時刻ｔ7において、ブロックアドレスが、ブロックＢからブロックＣに変わる。ＲＦ要求信号Ｂは、Ｈレベルの状態なので、ＲＦ実施信号ＢがＨレベルとなる。このＲＦ実施信号Ｂにより、ブロックＢでは、第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、所定時間経過後、ＲＦ要求信号ＢがＬレベルとなる。これにより、ＲＦ実施信号ＢがＬレベルとなり、リフレッシュが終了する（時刻ｔ8）。以上により、ブロックＡ〜Ｄの第ｎ行のワード線で選択されるメモリセルに対するリフレッシュが終了する。
【０１３５】
時刻ｔ8において、全てのＲＦ要求信号Ａ〜ＤがＬレベルとなるので、ＮＯＲゲート９２からは、Ｈレベルの信号が出力される。ＮＡＮＤゲート９４の入力端子９４ａには、直ちに、Ｈレベルの信号が入力される。入力端子９４ｂには、Ｈレベルの信号が入力され続けているので、ＮＡＮＤゲート９４からは、アクティブロウ（Ｌレベル）のカウントアップ信号が出力される（時刻ｔ9）。なお、ＮＯＲゲート９２から出力されるＨレベルの信号は、遅延回路９６を通り、インバータ９８でＬレベルの信号となり、入力端子９４ｂに入力されるので、ＮＡＮＤゲート９４から出力される信号は、直ちにＨレベルとなる。
【０１３６】
カウントアップ信号によりＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号、つまり、次のリフレッシュされるべき行に対応するアドレス信号を出力する。ＲＦカウンタ１００からのこの出力により、リフレッシュ実施信号が入力された行プリデコーダ３０Ａ〜３０Ｄからは、次のリフレッシュすべき行である第ｎ＋１行のワード線で選択されるメモリセルのリフレッシュをするための信号が供給される。
【０１３７】
以上のように、本実施形態では、あるリフレッシュ周期に、ブロックＡ〜Ｄの全てにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われるまで、第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われない。このため、全ての行のメモリセルにおいて、リフレッシュを確実にすることができる。
【０１３８】
ところで、ＲＦカウンタコントロール９０を設ける場合、リフレッシュの実力値（メモリセルがデータを保持できる時間）と、リフレッシュサイクル数（各ブロックＡ〜Ｄの行の数、つまり、ワード線数。本実施形態では、４０９６）を考慮して、リフレッシュ周期を決めなければならない。つまり、例えば、リフレッシュの実力値が２００ｍｓ、リフレッシュサイクル数が約４０００回（行数が４０９６だから）の条件下で、ＲＦタイミング信号の周期（リフレッシュ周期）を５０μｓとする。
【０１３９】
５０μｓ×４０００＝２００ｍｓ
この条件では、一回でもリフレッシュが延期されると、データを保持できなくなる。このため、例えば、ＲＦタイミング信号の周期（リフレッシュ周期）を４５μｓとする。
【０１４０】
４５μｓ×４０００＝１８０ｍｓ
（２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回
ＲＦタイミング信号の周期（リフレッシュ周期）を４５μｓとすれば、４４４回までリフレッシュの延期をしても、データを保持できる。
【０１４１】
なお、図２０に示すように、リフレッシュ周期（時刻ｔ0〜時刻ｔ5）において、ブロックＡの第ｎ行のワード線と接続されたメモリセルでは、まだ、リフレッシュが行われていない。本実施形態では、次のリフレッシュ周期（時刻ｔ5〜）において、第ｎ行（同じ行）のワード線と接続されたメモリセルのリフレッシュを行っている。しかしながら、本発明はこれに限定されず、第ｎ＋１行のワード線と接続されたメモリセルのリフレッシュをしてもよい。
【０１４２】
［半導体装置の電子機器への応用例］
半導体装置１は、例えば、携帯機器のような電子機器に応用することができる。図２１は、携帯電話機のシステムの一部のブロック図である。ＶＳＲＡＭが半導体装置１である。ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリ（flash memory）は、アドレス信号Ａ′0〜Ａ′19のバスラインにより、相互に接続されている。また、ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリは、データ信号Ｉ／Ｏ0〜Ｉ／Ｏ15のバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＶＳＲＡＭおよびフラッシュメモリでメモリシステムを構成している。
【０１４３】
図２２は、図２１に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図である。
【図２】本実施形態に係る半導体装置のオペレーション状態を説明するためのタイミングチャートである。
【図３】本実施形態に係る半導体装置の待機状態を説明するためのタイミングチャートである。
【図４】本実施形態に係る半導体装置のパワーダウン状態を説明するためのタイミングチャートである。
【図５】メモリセルのデータの保持時間（ｍｓ）と基板電圧Ｖbb（Ｖ）との関係の一例を示すグラフである。
【図６】パワーダウン状態中のメモリセルの断面図である。
【図７】オペレーション状態中のメモリセルの断面図である。
【図８】本実施形態に係る半導体装置に備えられたＲＦタイミング信号発生回路のタイプ１のブロック図である。
【図９】ＲＦタイミング信号発生回路のタイプ１に備えられた電圧調整回路の回路図である。
【図１０】ＲＦタイミング信号発生回路のタイプ１に備えられたリング発振回路の回路図である。
【図１１】電圧調整回路からの電圧Ｖaとスヌーズ信号／ＺＺとの関係を示す波形図である。
【図１２】ＲＦタイミング信号発生回路のタイプ１における、ＲＦタイミング信号とスヌーズ信号／ＺＺとの関係を示す波形図である。
【図１３】本実施形態に係る半導体装置に備えられたＲＦタイミング信号発生回路のタイプ２のブロック図である。
【図１４】ＲＦタイミング信号発生回路のタイプ２における、ＲＦタイミング信号とスヌーズ信号／ＺＺとの関係を示す波形図である。
【図１５】本実施形態に係る半導体装置に備えられたブロック選択信号発生回路の回路ブロック図である。
【図１６】本実施形態に係る半導体装置に備えられたブロックＡコントロールおよびこれに関連する回路の回路ブロック図である。
【図１７】本実施形態に係る半導体装置に備えられたＲＦ要求信号Ａ発生回路の回路ブロック図である。
【図１８】本実施形態に係る半導体装置に備えられた行プリデコーダおよびこれに関連する回路の回路ブロック図である。
【図１９】本実施形態に係る半導体装置に備えられたＲＦカウンタコントロールの回路ブロック図である。
【図２０】本実施形態に係る半導体装置の、ある期間におけるオペレーション状態のタイミングチャートである。
【図２１】本実施形態に係る半導体装置を備えた、携帯電話機のシステムの一部のブロック図である。
【図２２】図２１に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１ 半導体装置
１０ データ入出力バッファ
２０ メモリセルアレイ
２４Ａ〜２４Ｄ 行デコーダ
２６Ａ〜２６Ｄ 列デコーダ
３０Ａ〜３０Ｄ 行プリデコーダ
３２-１〜３２-１２ 選択部
３４ スイッチ＆ラッチ回路
３６ スイッチ＆ラッチ回路
３８ 判定回路
４０Ａ ブロックＡコントロール
４０Ｂ ブロックＢコントロール
４０Ｃ ブロックＣコントロール
４０Ｄ ブロックＤコントロール
４２ 外部アクセス実施信号Ａ発生回路
４４ ＲＦ実施信号Ａ発生回路
４６ 遅延回路
４８ ＡＮＤゲート
４９ インバータ
５０Ａ ＲＦ要求信号Ａ発生回路
５０Ｂ ＲＦ要求信号Ｂ発生回路
５０Ｃ ＲＦ要求信号Ｃ発生回路
５０Ｄ ＲＦ要求信号Ｄ発生回路
５１ フリップフロップ
５２ パルス化回路
５３ ＮＡＮＤゲート
５３ａ、５３ｂ 入力端子
５４ 遅延回路
５５ ＮＡＮＤゲート
５５ａ、５５ｂ 入力端子
５６ フリップフロップ
５７ インバータ
６０ アドレスバッファ
７０ ＲＦタイミング信号発生回路
７２ 電圧調整回路
７４ リング発振回路
８０ ブロック選択信号発生回路
９０ ＲＦカウンタコントロール
９２ ＮＯＲゲート
９４ ＮＡＮＤゲート
９４ａ、９４ｂ 入力端子
９６ 遅延回路
９８ インバータ
１００ ＲＦカウンタ
１１０ モードコントロール
１２０ 基板電圧発生回路
１３０ クロック
Claims (7)
- リフレッシュによりメモリセルのデータを保持する半導体装置であって、
複数のブロックに分割された、メモリセルアレイと、
前記半導体装置が外部アクセス可能な状態中は第１リフレッシュ周期により、前記半導体装置が外部アクセス不可能な状態中は前記第１リフレッシュ周期より長い周期である第２リフレッシュ周期により、それぞれ前記メモリセルアレイに対してリフレッシュをする、リフレッシュ制御回路と、
前記メモリセルアレイが形成される半導体基板に印加する基板電圧を発生する、基板電圧発生回路と、
を備え、
前記基板電圧発生回路は、前記半導体装置が外部アクセス可能な状態中、前記半導体装置が外部アクセス不可能な状態中のいずれも、同じ値の前記基板電圧を発生し、かつ、前記メモリセルでのデータ保持時間が、前記外部アクセス可能な状態中よりも前記外部アクセスが不可能な状態中のほうが長くなる前記基板電圧を発生し、
前記リフレッシュ制御回路は、
リフレッシュタイミング信号を発生する、リフレッシュタイミング信号発生回路を、備え、
前記リフレッシュタイミング信号発生回路は、
前記半導体装置が外部アクセス可能な状態中、前記第１リフレッシュ周期の基準となる第１周期の前記リフレッシュタイミング信号を発生し、
前記半導体装置が外部アクセス不可能な状態中、前記第２リフレッシュ周期の基準となる第２周期の前記リフレッシュタイミング信号を発生する、半導体装置。 - 請求項１において、
前記リフレッシュ制御回路は、
前記複数のブロックの各々に対応して設けられ、前記リフレッシュタイミング信号にもとづいて、各々に対応する前記複数のブロックに対してリフレッシュ要求信号を発生する、複数のリフレッシュ要求信号発生回路と、
前記複数のブロックの各々に対応して設けられ、前記リフレッシュ要求信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ実施信号を発生する、複数のブロックコントロールと、
を含む、半導体装置。 - 請求項１又は２において、
前記リフレッシュタイミング信号発生回路は、
前記リフレッシュタイミング信号を生成する、発振回路と、
前記第１周期および前記第２周期の前記リフレッシュタイミング信号を生成するために、前記発振回路に印加する電圧を調整する、電圧調整回路と、
を含む、半導体装置。 - 請求項１又は２において、
前記リフレッシュタイミング信号発生回路は、
発振回路と、
前記発振回路からの信号を分周することにより、前記第１周期および前記第２周期の前記リフレッシュタイミング信号、または、前記第２周期の前記リフレッシュタイミング信号を生成する、分周コントロールと、
を含む、半導体装置。 - 請求項１乃至４のいずれかにおいて、
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む、半導体装置。 - 請求項１乃至５のいずれかに記載の前記半導体装置を備える、メモリシステム。
- 請求項１乃至５のいずれかに記載の前記半導体装置を備える、電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320978A JP3640165B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置、メモリシステムおよび電子機器 |
| US09/972,053 US6538948B2 (en) | 2000-10-20 | 2001-10-09 | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320978A JP3640165B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置、メモリシステムおよび電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002133861A JP2002133861A (ja) | 2002-05-10 |
| JP3640165B2 true JP3640165B2 (ja) | 2005-04-20 |
Family
ID=18799179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320978A Expired - Fee Related JP3640165B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置、メモリシステムおよび電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6538948B2 (ja) |
| JP (1) | JP3640165B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3531598B2 (ja) * | 2000-10-20 | 2004-05-31 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
| JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
| KR20060084071A (ko) * | 2005-01-17 | 2006-07-24 | 삼성전자주식회사 | 반도체 메모리에서의 리프레쉬 제어회로 및 그에 따른제어방법 |
| JP2009004010A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 半導体記憶装置およびその駆動方法 |
| US7936639B2 (en) | 2007-09-27 | 2011-05-03 | Micron Technology, Inc. | System and method for processing signals in high speed DRAM |
| US7929368B2 (en) | 2008-12-30 | 2011-04-19 | Micron Technology, Inc. | Variable memory refresh devices and methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3577148B2 (ja) * | 1995-11-28 | 2004-10-13 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3862330B2 (ja) * | 1996-05-22 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
| KR100234365B1 (ko) * | 1997-01-30 | 1999-12-15 | 윤종용 | 반도체 메모리장치의 리프레쉬 방법 및 회로 |
| JP3745185B2 (ja) * | 2000-03-13 | 2006-02-15 | 沖電気工業株式会社 | ダイナミックランダムアクセスメモリ |
| JP3531598B2 (ja) * | 2000-10-20 | 2004-05-31 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
-
2000
- 2000-10-20 JP JP2000320978A patent/JP3640165B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-09 US US09/972,053 patent/US6538948B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002133861A (ja) | 2002-05-10 |
| US20020048208A1 (en) | 2002-04-25 |
| US6538948B2 (en) | 2003-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6560153B2 (en) | Semiconductor device, method for refreshing the same, system memory, and electronics apparatus | |
| US7215588B2 (en) | Apparatus for controlling self-refresh period in memory device | |
| US8116161B2 (en) | System and method for refreshing a DRAM device | |
| US20090147606A1 (en) | Memory refresh method and apparatus | |
| US6285610B1 (en) | Burn-in test circuit | |
| JP2003100074A (ja) | 集積回路の温度変化に応じた動作制御 | |
| US4688196A (en) | Semiconductor dynamic memory device with less power consumption in internal refresh mode | |
| US6490215B2 (en) | Semiconductor memory device and refreshing method of semiconductor memory device | |
| US6765839B2 (en) | Refresh circuit having variable restore time according to operating mode of semiconductor memory device and refresh method of the same | |
| US20040093461A1 (en) | Self-refresh device and method | |
| JP4778694B2 (ja) | 半導体集積回路 | |
| JP3640165B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP3531598B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP2002157880A (ja) | 半導体記憶装置 | |
| US6744685B2 (en) | Semiconductor device, method for refreshing the same, and electronic equipment | |
| JP3624811B2 (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
| JP3624849B2 (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
| US6404688B2 (en) | Semiconductor memory device having a self-refresh operation | |
| JP4203704B2 (ja) | 半導体装置、そのリフレッシュ方法、メモリのリフレッシュ方法、メモリシステムおよび電子機器 | |
| JP3531592B2 (ja) | 半導体装置及び電子機器 | |
| JP3415248B2 (ja) | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 | |
| JPH05217366A (ja) | ダイナミック型半導体メモリ | |
| JP2002050176A (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
| JPH1064259A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050110 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100128 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |