JP2002050176A - 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 ＶＳＲＡＭのような半導体装置のリフレッシ
ュ方法を提供すること。 【解決手段】 半導体装置１は、メモリセルアレイ２０
が四つのブロック、すなわち、ブロック（０）２２Ａ、
ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロッ
ク（３）２２Ｄに分割されている。半導体装置１の外部
で発生する外部クロック信号にもとづき、あるブロック
２２における外部アクセスと、残り全ての他のブロック
２２におけるリフレッシュと、を同期させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リフレッシュによ
りデータを保持する半導体装置、そのリフレッシュ方
法、メモリシステムおよび電子機器に関する。

【０００２】

【背景技術】半導体メモリの一つに、ＶＳＲＡＭ（Ｖir
tually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリ
セルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲ
ＡＭは、列アドレスと行アドレスとをマルチプレックス
する必要がない。また、ユーザは、リフレッシュを考慮
せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過
性）。

【０００３】

【発明が解決しようとする課題】本発明の目的は、リフ
レッシュによりデータを保持する半導体装置、そのリフ
レッシュ方法、メモリシステムおよび電子機器を提供す
ることである。

【０００４】

【課題を解決するための手段】（１）本発明に係る半導
体装置のリフレッシュ方法は、複数のブロックに分割さ
れたメモリセルアレイを有する半導体装置のリフレッシ
ュ方法であって、前記半導体装置の外部で発生するクロ
ック信号である外部クロック信号にもとづいて、少なく
とも一つの前記ブロックで、外部アクセスと、少なくと
も一つの他の前記ブロックで、リフレッシュと、を行
う、外部アクセス-リフレッシュステップを備える。

【０００５】本発明によれば、外部アクセスすべきブロ
ックにおける外部アクセス中に、リフレッシュすべきブ
ロックでリフレッシュをするので、半導体装置を効率的
に動作させることができる。また、本発明を、例えば、
携帯機器に応用した場合、外部クロック信号は、待機時
であっても、半導体装置に入力可能である。よって、待
機時でも、外部クロック信号により、リフレッシュが可
能となる。

【０００６】なお、少なくとも一つの前記ブロック、お
よび、少なくとも一つの他の前記ブロックは、半導体装
置の設計において任意に決めることができる。例えば、
少なくとも一つの前記ブロックを一つのブロックとし、
少なくとも一つの他の前記ブロックを一つのブロック以
外、残り全てのブロックとすることができる。また、少
なくとも一つの前記ブロックを複数のブロックとするこ
ともできる。

【０００７】外部クロック信号とは、例えば、ＣＰＵで
発生するクロック信号、システムクロック発生回路によ
り出力されたクロック信号をいう。

【０００８】ブロックにおけるリフレッシュとは、例え
ば、ブロックのある行のメモリセルのリフレッシュを意
味する。行は１行でもよいし、複数行でもよい。これら
は、半導体装置の設計において任意に決めることができ
る。

【０００９】外部アクセスとは、例えば、メモリセルへ
のデータの読み出しまたは書き込みを意味する。

【００１０】（２）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００１１】前記外部アクセス-リフレッシュステップ
は、前記外部クロック信号にもとづいて、各前記ブロッ
クにおけるリフレッシュ要求を発生するリフレッシュ要
求ステップと、前記外部クロック信号にもとづいて、外
部アクセスすべき前記ブロックのアドレスである、ブロ
ックアドレスを選択する、ブロックアドレス選択ステッ
プと、前記外部クロック信号および前記ブロックアドレ
スの選択にもとづいて、外部アクセスすべき前記ブロッ
クにおいて、外部アクセスを実施する外部アクセス実施
ステップと、前記外部クロック信号および前記リフレッ
シュ要求にもとづいて、リフレッシュすべき前記ブロッ
クにおいて、リフレッシュを実施するリフレッシュ実施
ステップと、を含む。

【００１２】（３）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００１３】前記外部クロック信号にもとづき、前記リ
フレッシュ要求ステップと前記ブロックアドレス選択ス
テップとを同期させる。

【００１４】これによれば、あるブロックに外部アクセ
スをしようとするとき、そのブロックではリフレッシュ
中ということを防ぐことが可能となる。

【００１５】（４）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００１６】前記外部クロック信号にもとづき、前記外
部アクセス実施ステップと前記リフレッシュ実施ステッ
プとを同期させる。

【００１７】これによれば、あるブロックに外部アクセ
スをしようとするとき、そのブロックではリフレッシュ
中ということを防ぐことが可能となる。

【００１８】（５）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００１９】前記リフレッシュ実施ステップは、前記ブ
ロックアドレス選択期間中に含まれる。

【００２０】これによれば、あるブロックで外部アクセ
スをしようとするとき、そのブロックではリフレッシュ
中ということはなく、外部アクセスが遅れることはな
い。

【００２１】なお、リフレッシュ実施ステップの期間に
は、例えば、リフレッシュ実施信号発生期間がある。

【００２２】（６）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００２３】外部アクセスすべき前記ブロックにおける
外部アクセス終了後、外部アクセスが終了した前記ブロ
ックでリフレッシュが行われる。

【００２４】これによれば、すべてのブロックでリフレ
ッシュが行なえる。

【００２５】（７）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００２６】前記ブロックアドレス選択ステップは、外
部アクセスのために前記半導体装置に入力される、外部
からのアドレス信号において、前記アドレス信号の下位
を、前記ブロックアドレスを選択するためのブロックア
ドレス信号に割り当てる。

【００２７】アドレス信号は下位になるほど、頻繁に変
わるので、上記のようにブロックアドレス信号を決める
と、外部アクセスされるブロックは絶えず変わりやす
い。よって、これによれば、あるブロックにおいて、外
部アクセスされ続ける（つまり、リフレッシュが延期さ
れ続ける）のを防ぐことが可能となる。これにより、す
べてのブロックでのリフレッシュの確実性を高めること
ができる。

【００２８】ブロックアドレス信号を、アドレス信号の
最下位から順に選択することが望ましい。これは、例え
ば、ブロックが二つの場合、最下位のアドレス信号を、
ブロックアドレス信号として割り当てるという意味であ
り、例えば、ブロックが三〜四つの場合、最下位のアド
レス信号および最下位より一つ上のアドレス信号を、ブ
ロックアドレス信号として割り当てるという意味であ
り、例えば、ブロックが五〜八つの場合、最下位のアド
レス信号、最下位より一つ上のアドレス信号および最下
位より二つ上のアドレス信号を、ブロックアドレス信号
として割り当てるという意味である。

【００２９】（８）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００３０】前記リフレッシュ要求ステップは、各前記
ブロックの少なくとも一つのメモリセルのリフレッシュ
要求を含み、リフレッシュ可能期間に、外部アクセスす
べき前記ブロックの前記メモリセルのリフレッシュがさ
れない場合、次のリフレッシュ可能期間に、各前記ブロ
ックの前記メモリセルのリフレッシュを再度要求するリ
フレッシュ再度要求ステップを含む。

【００３１】これによれば、以下の効果を有する。ある
ブロックで外部アクセスがされ続けることがある。これ
により、各ブロックにおいて、リフレッシュの要求がな
されたメモリセルのリフレッシュが、リフレッシュ可能
期間に、全てのブロックで行われない場合がある。本発
明によれば、次のリフレッシュ可能期間に、各ブロック
において、先程のリフレッシュ可能期間で、リフレッシ
ュの要求がされたのと同じメモリセルのリフレッシュ要
求が再度なされる。このため、全てのメモリセルにおい
て、リフレッシュを確実にすることができる。

【００３２】なお、少なくとも一つのメモリセルとは、
例えば、各ブロックのある行のメモリセルを意味する。
行は１行でもよいし、複数行でもよい。これらは、半導
体装置の設計において任意に決めることができる。

【００３３】リフレッシュ可能期間は、例えば、リフレ
ッシュ要求の発生から始まり、次のリフレッシュ要求の
発生までの期間である。リフレッシュ可能期間内に、各
ブロックのあるリフレッシュされるべきメモリセルのリ
フレッシュが行われる。リフレッシュ可能期間は、メモ
リセルがデータを保持できる期間内において任意に設定
できる。

【００３４】（９）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。

【００３５】前記リフレッシュ可能期間に、各前記ブロ
ックの前記メモリセルのリフレッシュがされた場合、次
のリフレッシュ可能期間に、各前記ブロックの少なくと
も一つの他のメモリセルのリフレッシュを要求するステ
ップを備える。

【００３６】少なくとも一つの他のメモリセルとは、例
えば、先程説明した各ブロックのある行と異なる行のメ
モリセルを意味し、半導体装置の設計において任意に決
めることができる。例えば、ある行がブロックの第ｎ行
のとき、異なる行はブロックの第ｎ＋１行となる。

【００３７】（１０）本発明に係る半導体装置のリフレ
ッシュ方法は、以下のようにすることができる。

【００３８】前記半導体装置は、ＶＳＲＡＭ（Ｖirtual
ly Ｓtatic ＲＡＭ）を含む。

【００３９】（１１）本発明に係る半導体装置は、複数
のブロックに分割されたメモリセルアレイと、前記半導
体装置の外部で発生するクロック信号である外部クロッ
ク信号が入力される入力部と、外部クロック信号にもと
づき、少なくとも一つの前記ブロックにおける外部アク
セスと、少なくとも一つの他の前記ブロックにおけるリ
フレッシュと、を同期させる同期回路と、を備える。

【００４０】本発明によれば、（１）で説明したことと
同様のことが言える。なお、入力部には、例えば、ＣＬ
Ｋ（クロック）バッファがある。

【００４１】（１２）本発明に係る半導体装置は、以下
のようにすることができる。

【００４２】前記同期回路は、外部アクセスすべき前記
ブロックのアドレスである、ブロックアドレス信号を発
生するブロックアドレス信号発生回路と、各前記ブロッ
クに対応して設けられ、各前記ブロックにおけるリフレ
ッシュ要求信号を発生する、複数のリフレッシュ要求信
号発生回路と、各前記ブロックに対応して設けられ、ブ
ロックアドレス信号およびリフレッシュ要求信号のうち
少なくとも一方をもとに、各前記ブロックにおけるリフ
レッシュ実施信号または外部アクセス実施信号を発生す
る、複数のブロックコントロールと、を含む。

【００４３】ブロックアドレス信号発生回路は、例え
ば、外部アクセスのための外部からのアドレス信号が入
力されるアドレスバッファに含めることができる。

【００４４】（１３）本発明に係る半導体装置は、以下
のようにすることができる。

【００４５】外部アクセスすべき前記ブロックに対応す
る前記ブロックコントロールは、ブロックアドレス信号
をもとに、外部アクセスすべき前記ブロックにおいて、
外部アクセスを実施する外部アクセス実施信号を発生
し、リフレッシュすべき前記ブロックに対応する前記ブ
ロックコントロールは、リフレッシュ要求信号をもと
に、リフレッシュすべき前記ブロックにおいて、リフレ
ッシュを実施するリフレッシュ実施信号を発生する。

【００４６】（１４）本発明に係る半導体装置は、以下
のようにすることができる。

【００４７】前記ブロック信号発生回路を含み、外部ア
クセスのための外部からのアドレス信号が入力されるア
ドレスバッファを備え、前記ブロックアドレス信号を、
前記アドレス信号のうち、下位を割り当てる。

【００４８】これによれば、（７）で説明したことと同
様のことが言える。

【００４９】（１５）本発明に係る半導体装置は、以下
のようにすることができる。

【００５０】各前記ブロックにおいて、リフレッシュす
べき少なくとも一つのメモリセルを決定する決定回路
と、リフレッシュ可能期間に、外部アクセスにより、少
なくとも一つの前記ブロックの前記メモリセルのリフレ
ッシュが行われなかったことを判断する判断回路と、前
記判断回路の判断をもとに、次のリフレッシュ可能期間
に、各前記ブロックの前記メモリセルのリフレッシュを
再度決定する再度決定回路と、を備える。

【００５１】これによれば、（８）で説明したことと同
様のことが言える。なお、決定回路には、例えば、リフ
レッシュカウンタがある。判断回路には、例えば、リフ
レッシュカウンタコントロールがある。再度決定回路に
は、例えば、リフレッシュカウンタがある。

【００５２】（１６）本発明に係る半導体装置は、以下
のようにすることができる。

【００５３】リフレッシュ可能期間に、各前記ブロック
の前記メモリセルのリフレッシュが行われたことによ
り、各前記ブロックにおいて、リフレッシュすべき少な
くとも一つの他のメモリセルを決定する他の決定回路を
備える。

【００５４】他の決定回路には、例えば、リフレッシュ
カウンタがある。

【００５５】（１７）本発明に係る半導体装置は、以下
のようにすることができる。

【００５６】前記半導体装置は、ＶＳＲＡＭ（Ｖirtual
ly Ｓtatic ＲＡＭ）を含む。

【００５７】（１８）本発明に係るメモリシステムは、
上記（１）〜（１７）のいずれかの半導体装置を備え
る。

【００５８】（１９）本発明に係る電子機器は、上記
（１）〜（１７）のいずれかの半導体装置を備える。

【００５９】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて具体的に説明する。本実施形態
は、ＶＳＲＡＭに本発明を適用したものである。

【００６０】［半導体装置の構成］まず、本実施形態の
構成を説明する。図１は、本実施形態に係る半導体装置
１の回路ブロック図である。半導体装置１は、データ入
出力バッファ１０と、メモリセルアレイ２０と、ＣＬＫ
（クロック）バッファ８０と、アドレスバッファ６０
と、を備える。

【００６１】データ入出力バッファ１０には、１６ビッ
トのデータ（Ｉ／Ｏ₀〜Ｉ／Ｏ₁₅）が入出力される。

【００６２】メモリセルアレイ２０には、複数のメモリ
セルがアレイ状に配置されている。メモリセルは、ｎ型
ＭＯＳトランジスタであるアクセストランジスタと、デ
ータを記憶するキャパシタと、を含む。メモリセルアレ
イ２０は、四つのブロック２２、つまり、ブロック
（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）
２２Ｃ、ブロック（３）２２Ｄ、に分けられている。な
お、本発明においては、メモリセルアレイ２０は二以上
のブロックに分割されていればよい。ブロックの個数
は、奇数個、偶数個、いずれでもよい。

【００６３】各ブロック２２は、それぞれ、メモリセル
の行毎に、各メモリセルを選択するための複数のワード
線と、これらのワード線と交差する複数のビット線対
と、これらのワード線とこれらのビット線対との交点に
対応して設けられた上記メモリセルと、を備える。メモ
リセルアレイ２０が例えば、１６Ｍビットとすると、各
ブロック２２は、それぞれ、例えば、４Ｍビットとな
る。

【００６４】各ブロック２２は、それぞれ、行デコーダ
２４および列デコーダ２６を備える。行デコーダ２４に
より、上記ワード線が選択される。列デコーダ２６によ
り、上記ビット線対が選択される。

【００６５】ＣＬＫ（クロック）バッファ８０には、半
導体装置１の外部で発生するクロック信号である外部ク
ロック信号が入力する。外部クロック信号は、図１０に
示すＣＰＵから送られる。外部クロック信号は、各種信
号の同期に使われる。

【００６６】アドレスバッファ６０には、ＣＬＫバッフ
ァ８０からの外部クロック信号に同期して、外部アクセ
スのためのアドレス信号Ａ₀〜Ａ₁₉が外部から入力され
る。アドレス信号Ａ₀、Ａ₁は、ブロックアドレス信号Ａ
₀、Ａ₁に割り当てられる。ブロックアドレス信号Ａ₀、
Ａ₁により、読み出しまたは書き込みがなされるブロッ
ク２２が選択される。つまり、ブロックアドレス信号
（Ａ₀、Ａ₁）が、（“Ｌ”、“Ｌ”）のとき、ブロック
（０）２２Ａが選択され、ブロックアドレス信号
（Ａ₀、Ａ₁）が、（“Ｈ”、“Ｌ”）のとき、ブロック
（１）２２Ｂが選択され、ブロックアドレス信号
（Ａ₀、Ａ₁）が、（“Ｌ”、“Ｈ”）のとき、ブロック
（２）２２Ｃが選択され、ブロックアドレス信号
（Ａ₀、Ａ₁）が、（“Ｈ”、“Ｈ”）のとき、ブロック
（３）２２Ｄが選択される。アドレス信号Ａ₀は、最下
位のアドレス信号であり、アドレス信号Ａ₁は、最下位
より一つ上のアドレス信号である。

【００６７】アドレス信号Ａ₂〜Ａ₇は、列アドレス信号
Ａ₂〜Ａ₇に割り当てられる。列アドレス信号Ａ₂〜Ａ₇に
より、各ブロック２２の列アドレスが選択される。アド
レス信号Ａ₈〜Ａ₁₉は、行アドレス信号Ａ₈〜Ａ₁₉に割り
当てられる。行アドレス信号Ａ₈〜Ａ₁₉により、各ブロ
ック２２の行アドレスが選択される。なお、ブロックア
ドレス信号、列アドレス信号、行アドレス信号の順番
で、アドレス信号Ａ₀〜Ａ₁₉が割り当てられているが、
これと異なる順番でもよい。アドレスバッファ６０につ
いては後で詳細に説明する。

【００６８】半導体装置１は、さらに、四つのＲＦ（リ
フレッシュ）要求信号発生回路５０と、ＲＦ（リフレッ
シュ）タイミング信号発生回路７０と、を備える。ＲＦ
タイミング信号発生回路７０は、リング発振回路を含
み、ＲＦタイミング信号を発生する。ＲＦタイミング信
号は、ＲＦ要求信号を定期的に発生させるためのもので
ある。ＲＦタイミング信号により、ＲＦ要求信号発生の
タイミングが図られる。

【００６９】ＲＦ要求信号発生回路５０の数は、ブロッ
ク２２の数と等しい。ＲＦ要求信号発生回路５０には、
ＲＦタイミング信号発生回路７０からのＲＦタイミング
信号と、ＣＬＫバッファ８０からの外部クロック信号と
が入力される。ＲＦ要求信号発生回路５０からは、ＲＦ
（リフレッシュ）要求信号が出力される。つまり、ＲＦ
要求信号（０）発生回路５０Ａからは、ＲＦ要求信号
（０）が出力され、ＲＦ要求信号（１）発生回路５０Ｂ
からは、ＲＦ要求信号（１）が出力され、ＲＦ要求信号
（２）発生回路５０Ｃからは、ＲＦ要求信号（２）が出
力され、ＲＦ要求信号（３）発生回路５０Ｄからは、Ｒ
Ｆ要求信号（３）が出力される。

【００７０】半導体装置１は、さらに、制御部４０を備
える。制御部４０は、ブロック２２の数と等しい数のブ
ロックコントロール、ここでは、四つ、つまり、ブロッ
クコントロール４０、つまり、ブロック（０）コントロ
ール４０Ａ、ブロック（１）コントロール４０Ｂ、ブロ
ック（２）コントロール４０Ｃ、ブロック（３）コント
ロール４０Ｄを備える。各ブロックコントロールには、
ブロックアドレス信号Ａ₀、Ａ₁が入力される。また、ブ
ロック（０）コントロール４０Ａには、ＲＦ要求信号
（０）が入力され、ブロック（１）コントロール４０Ｂ
には、ＲＦ要求信号（１）が入力され、ブロック（２）
コントロール４０Ｃには、ＲＦ要求信号（２）が入力さ
れ、ブロック（３）コントロール４０Ｄには、ＲＦ要求
信号（３）が入力される。

【００７１】各ブロックコントロール４０Ａ〜４０Ｄか
らは、選択されるブロック２２によって、外部アクセス
実施信号またはＲＦ（リフレッシュ）実施信号のいずれ
かが出力される。ブロック（０）コントロール４０Ａか
らは、外部アクセス実施信号（０）またはＲＦ実施信号
（０）が出力され、ブロック（１）コントロール４０Ｂ
からは、外部アクセス実施信号（１）またはＲＦ実施信
号（１）が出力され、ブロック（２）コントロール４０
Ｃからは、外部アクセス実施信号（２）またはＲＦ実施
信号（２）が出力され、ブロック（３）コントロール４
０Ｄからは、外部アクセス実施信号（３）またはＲＦ実
施信号（３）が出力される。選択された一のブロック２
２に対応するブロックコントロールからは、外部アクセ
ス実施信号が出力され、それ以外の他のブロック２２に
対応するブロックコントロールからは、ＲＦ実施信号が
出力される。

【００７２】例えば、ＲＦ要求信号（０）〜（３）の発
生時、ブロックアドレス信号（Ａ₀、Ａ₁）が、
（“Ｌ”、“Ｌ”）のとき、ブロック（０）コントロー
ル４０Ａからは、ブロック（０）２２Ａが選択されるよ
うに、外部アクセス実施信号（０）が出力され、他のブ
ロックコントロール４０Ｂ〜４０Ｄからは、それぞれ、
ＲＦ実施信号（１）〜（３）が出力される。これによ
り、ブロック（０）２２Ａでは、データの読み出しまた
は書き込みがなされ、ブロック（１）２２Ｂ、ブロック
（２）２２Ｃおよびブロック（３）２２Ｄのそれぞれで
は、該当するリフレッシュすべき行のメモリセルのリフ
レッシュがなされる。ブロックコントロール４０Ａ〜４
０Ｄについては後で詳細に説明する。

【００７３】半導体装置１は、さらに、行プリデコーダ
３０Ａ〜３０ＤとＲＦ（リフレッシュ）カウンタ１００
と、を備える。ＲＦカウンタ１００は、通常のカウンタ
と同様の構成をしている。行プリデコーダ３０Ａ〜３０
Ｄにより、ワード線を駆動するための信号が供給され
る。行プリデコーダ３０Ａ〜３０Ｄには、ＲＦカウンタ
１００からのリフレッシュアドレス信号ＲＦＡ₈〜ＲＦ
Ａ₁₉および行アドレス信号Ａ₈〜Ａ₁₉が入力される。ま
た、行プリデコーダ３０Ａには、ブロック（０）コント
ロール４０Ａからの出力信号（外部アクセス実施信号
（０）またはＲＦ実施信号（０））が入力され、行プリ
デコーダ３０Ｂには、ブロック（１）コントロール４０
Ｂからの出力信号が入力され、行プリデコーダ３０Ｃに
は、ブロック（２）コントロール４０Ｃからの出力信号
が入力され、行プリデコーダ３０Ｄには、ブロック
（３）コントロール４０Ｄからの出力信号が入力され
る。行プリデコーダ３０Ａ〜３０Ｄについては後で詳細
に説明する。

【００７４】行プリデコーダ３０Ａからの出力信号は、
行デコーダ２４Ａに入力され、行プリデコーダ３０Ｂか
らの出力信号は、行デコーダ２４Ｂに入力され、行プリ
デコーダ３０Ｃからの出力信号は、行デコーダ２４Ｃに
入力され、行プリデコーダ３０Ｄからの出力信号は、行
デコーダ２４Ｄに入力される。

【００７５】半導体装置１は、さらに、ＲＦ（リフレッ
シュ）カウンタコントロール９０を備える。ＲＦカウン
タコントロール９０には、ＲＦ要求信号発生回路５０か
らのＲＦ要求信号（０）〜（３）が入力される。ＲＦカ
ウンタコントロール９０は、カウントアップ信号を出力
する。カウントアップ信号はＲＦカウンタ１００に入力
する。ＲＦカウンタコントロール９０については、後で
詳細に説明する。

【００７６】半導体装置１は、さらに、ＣＳ、ＺＺコン
トロール１１０を備える。ＣＳ、ＺＺコントロール１１
０の説明の前に、オペレーションサイクルおよびスタン
バイサイクルについて説明する。半導体装置１には、オ
ペレーションサイクルとスタンバイサイクルとがある。
オペレーションサイクルのときは、データの読み出しま
たは書き込みが可能となる。スタンバイサイクルのとき
は、データの読み出しまたは書き込みが不可能となる。
なお、スタンバイサイクルでもリフレッシュは行われ
る。

【００７７】ＣＳ、ＺＺコントロール１１０には、チッ
プセレクト信号／ＣＳおよびスヌーズ信号ＺＺが外部か
ら入力される。チップセレクト信号／ＣＳが“Ｌ”のと
き、オペレーションサイクルとなる。一方、チップセレ
クト信号／ＣＳが“Ｈ”のとき、スタンバイサイクルと
なる。スタンバイサイクルであって、スヌーズ信号ＺＺ
が“Ｌ”のとき、パワーダウンとなる。これにより、半
導体装置１の消費電流が最少の状態となる。これに対し
て、スタンバイサイクルであって、スヌーズ信号ＺＺが
“Ｈ”のとき、待機となる。

【００７８】半導体装置１は、さらに、ＷＥ、ＯＥコン
トロール１２０を備える。ＷＥ、ＯＥコントロール１２
０には、ライトイネーブル信号／ＷＥおよびアウトプッ
トイネーブル信号／ＯＥが入力される。

【００７９】［アドレスバッファ］次に、アドレスバッ
ファ６０について、図２および図３を用いて詳細に説明
する。図２は、アドレスバッファ６０およびこれに関連
する回路の回路ブロック図である。図３は、アドレスバ
ッファ６０の動作を説明するためのタイミングチャート
である。アドレスバッファ６０は、パルス発生回路およ
びアドレス信号Ａ₀〜Ａ₁₉に対応した数、つまり、２０
個のラッチ回路を備える。

【００８０】パルス発生回路は、ＣＬＫバッファ８０か
らの外部クロック信号の立ち上げを検出し、パルスを発
生する。外部からのアドレス信号Ａ₀〜Ａ₁₉は、それぞ
れのラッチ回路に入力し、上記パルスに同期して出力、
つまり、ブロックアドレス信号Ａ₀、Ａ₁、列アドレス信
号Ａ₂〜Ａ₇、行アドレス信号Ａ₈〜Ａ₁₉が出力される。
なお、パルス発生回路、および、ブロックアドレス信号
Ａ₀、Ａ₁を発生するラッチ回路がブロックアドレス信号
発生回路に相当する。

【００８１】［ブロックコントロール］次に、制御部４
０のブロックコントロールについて、ブロック（０）コ
ントロール４０Ａを例として詳細に説明する。図４は、
ブロック（０）コントロール４０Ａおよびこれに関連す
る回路の回路ブロック図である。まず、ブロック（０）
コントロール４０Ａの構成について説明する。ブロック
（０）コントロール４０Ａは、外部アクセス実施信号
（０）発生回路４２、ＲＦ実施信号（０）発生回路４４
および遅延回路４６を備える。

【００８２】外部アクセス実施信号（０）発生回路４２
には、ＣＬＫバッファ８０からの外部クロック信号およ
びブロックアドレス信号Ａ₀、Ａ₁が入力され、外部アク
セス実施信号（０）が出力される。ブロック（０）２２
Ａが選択されるとき、外部アクセス実施信号（０）は、
ブロック（０）コントロール４０Ａの出力信号となる。

【００８３】ＲＦ実施信号（０）発生回路４４には、Ｃ
ＬＫバッファ８０からの外部クロック信号、ブロックア
ドレス信号Ａ₀、Ａ₁およびＲＦ要求信号（０）が入力さ
れ、ＲＦ実施信号（０）が出力される。ブロック（０）
２２Ａが選択されないとき、ＲＦ実施信号（０）は、ブ
ロック（０）コントロール４０Ａの出力信号となる。ブ
ロックアドレス信号（Ａ₀、Ａ₁）により、ＲＦ実施信号
（０）発生の制御がなされる。詳しくは、ブロックアド
レス信号（Ａ₀、Ａ₁）が（“Ｌ”、“Ｌ”）以外のと
き、つまり、ブロック（０）２２Ａを選択しない信号の
とき、ＲＦ実施信号（０）発生回路４４からＲＦ実施信
号（０）が出力される。一方、ブロックアドレス信号
（Ａ₀、Ａ₁）が（“Ｌ”、“Ｌ”）のとき、つまり、ブ
ロック（０）２２Ａを選択する信号のとき、ＲＦ実施信
号（０）発生回路４４からＲＦ実施信号（０）が出力さ
れない。

【００８４】なお、ＲＦ実施信号（０）は、遅延回路４
６にも入力される。遅延回路４６の出力信号は、ＲＦ要
求信号（０）発生回路５０Ａのクリア（ＣＬＲ）に入力
する。

【００８５】次に、ブロック（０）コントロール４０Ａ
の動作について説明する。ブロック（０）コントロール
４０Ａに、（“Ｌ”、“Ｌ”）のブロックアドレス信号
（Ａ ₀、Ａ₁）およびＲＦ要求信号（０）が入力したとす
る。ＣＬＫバッファ８０からの外部クロック信号と同期
して、外部アクセス実施信号（０）発生回路４２から外
部アクセス実施信号（０）が出力される。ＲＦ実施信号
（０）発生回路４４には、ＲＦ要求信号（０）が入力さ
れているが、ブロックアドレス信号（Ａ₀、Ａ₁）の
（“Ｌ”、“Ｌ”）がマスクとなり、ＲＦ実施信号
（０）発生回路４４は、ＲＦ実施信号（０）を発生しな
い。よって、ブロック（０）コントロール４０Ａは、外
部アクセス実施信号（０）を出力する。

【００８６】一方、ブロックアドレス信号（Ａ₀、Ａ₁）
が（“Ｌ”、“Ｌ”）以外のとき、ＲＦ実施信号（０）
発生回路４４には、ＲＦ要求信号（０）が入力されてい
るので、ＣＬＫバッファ８０からの外部クロック信号と
同期して、ＲＦ実施信号（０）発生回路４４からＲＦ実
施信号（０）が出力され、外部アクセス実施信号（０）
発生回路４２は外部アクセス実施信号（０）を出力しな
い。よって、ブロック（０）コントロール４０Ａは、Ｒ
Ｆ実施信号（０）を出力する。なお、ＲＦ実施信号
（０）は、遅延回路４６にも入力される。遅延回路４６
は、リフレッシュに必要な時間（例えば、２０ｎｓ〜４
０ｎｓ）後、リセット信号を出力する。このリセット信
号により、ＲＦ要求信号（０）が停止する。

【００８７】他のブロックコントロール４０Ｂ〜４０Ｄ
も、ブロック（０）コントロール４０Ａと同様の構成を
し、同様の動作をする。

【００８８】［行プリデコーダ］次に、行プリデコーダ
３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例と
して詳細に説明する。図５は、行プリデコーダ３０Ａお
よびこれに関連する回路の回路ブロック図である。行プ
リデコーダ３０Ａは、行アドレス信号Ａ₈〜Ａ₁₉に対応
した数、つまり、１２個の選択ブロック３２-１〜３２-
１２を備える。選択ブロック３２-１〜３２-１２は、そ
れぞれ、行アドレス信号またはリフレッシュアドレス信
号の選択をする。

【００８９】選択ブロック３２-１〜３２-１２は、それ
ぞれ、スイッチ＆ラッチ回路３４、３６および判定回路
３８を備える。スイッチ＆ラッチ回路３４には、行アド
レス信号（選択ブロック３２-１でいうと行アドレス信
号Ａ₈）が入力する。スイッチ＆ラッチ回路３６には、
ＲＦカウンタ１００からのリフレッシュアドレス信号
（選択ブロック３２-１でいうとリフレッシュアドレス
信号ＲＦＡ₈）が入力する。

【００９０】判定回路３８には、ブロック（０）コント
ロール４０Ａ（図１）からの信号、つまり、外部アクセ
ス実施信号（０）またはＲＦ実施信号（０）のいずれか
が入力される。判定回路３８に外部アクセス実施信号
（０）が入力したことを、判定回路３８が判定したと
き、判定回路３８は、行アドレスラッチ信号を出力す
る。行アドレスラッチ信号は、スイッチ＆ラッチ回路３
４に入力するので、スイッチ＆ラッチ回路３４には、行
アドレス信号がラッチされ、出力される。これにより、
行プリデコーダ３０Ａは、行アドレス信号Ａ₈〜Ａ₁₉を
出力する。これは、外部アクセスされるアドレスのメモ
リセルを含む行のワード線を駆動するための信号であ
る。

【００９１】一方、判定回路３８にＲＦ実施信号（０）
が入力したことを、判定回路３８が判定したとき、判定
回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦ
アドレスラッチ信号は、スイッチ＆ラッチ回路３６に入
力するので、スイッチ＆ラッチ回路３６には、リフレッ
シュアドレス信号がラッチされ、出力される。これによ
り、行プリデコーダ３０Ａは、リフレッシュアドレス信
号ＲＦＡ₈〜ＲＦＡ₁₉を出力する。これは、リフレッシ
ュすべき行のワード線を駆動するための信号である。

【００９２】行プリデコーダ３０Ｂ〜３０Ｄも、行プリ
デコーダ３０Ａと同様の構成をし、同様の動作をする。

【００９３】［半導体装置のリフレッシュ動作］半導体
装置１におけるデータの読み出しおよび書き込みは、通
常のＳＲＡＭ（static random access memory）と同じ
なので説明を省略する。半導体装置１のリフレッシュ動
作について、オペレーションサイクルとスタンバイサイ
クルとに分けて、説明する。

【００９４】図１および図６を用いて、半導体装置１の
オペレーションサイクルでのリフレッシュ動作を説明す
る。図６は、半導体装置１のオペレーションサイクルを
説明するためのタイミングチャートである。ＣＬＫバッ
ファ８０からの外部クロック信号の周波数は、例えば、
１０ＭＨｚ〜２０ＭＨｚ、周期は、例えば、５０ｎｓ〜
１００ｎｓである。チップセレクト信号／ＣＳは“Ｌ”
であり、オペレーションサイクルとなっている。ブロッ
クアドレスは、ＣＬＫバッファ８０からの外部クロック
信号の立ち上げ（つまり、図３で説明したパルスの発
生）にもとづいて、選択を開始する。本実施形態では、
外部クロック信号の一周期（ブロック２２の選択期間）
で、あるブロック２２の選択が終了し、次の周期（ブロ
ック２２の選択期間）で異なるブロック２２または同じ
ブロック２２を選択するようにされている。

【００９５】さて、時刻ｔ₀で、ＲＦタイミング信号が
“Ｈ”（アクティブ）となる。ＲＦタイミング信号が
“Ｈ”の状態で、最初の外部クロック信号（以下、上記
外部クロック信号という）の立ち上げにもとづいて、Ｒ
Ｆ要求信号（０）〜（３）が“Ｈ”（アクティブ）とな
る（時刻ｔ₁）。また、上記外部クロック信号の立ち上
げにもとづいて、ブロック（０）のブロックアドレスの
選択を開始している。このように、ＲＦ要求信号（０）
〜（３）が発生するステップと、ブロック（０）のブロ
ックアドレスを選択するステップとは、上記外部クロッ
ク信号の立ち上げにもとづいて、同期している。

【００９６】上記外部クロック信号およびブロック
（０）の選択にもとづいて、ブロック（０）コントロー
ル４０Ａからは、外部アクセス実施信号（０）が発生す
る。つまり、外部アクセス実施信号（０）が“Ｈ”（ア
クティブ）となる。一方、上記外部クロック信号および
ＲＦ要求信号（１）〜（３）にもとづいて、残りのブロ
ックコントロール４０からは、ＲＦ実施信号（１）〜
（３）が発生する。つまり、ＲＦ実施信号（１）〜
（３）が“Ｈ”（アクティブ）となる。このように、ブ
ロック（０）の外部アクセス実施ステップと、ブロック
（１）〜（３）のリフレッシュ実施ステップとは、上記
外部クロック信号の立ち上げにもとづいて、同期してい
る。

【００９７】時刻ｔ₁後、ブロック（０）では、外部ア
クセス実施信号（０）により、選択されたメモリセルに
おいて、書き込みまたは読み出し動作がなされる。つま
り、行デコーダ２４Ａと列デコーダ２６Ａとにより選択
されたメモリセルにおいて、書き込みまたは読み出し動
作がなされる。

【００９８】一方、残りのブロックでは、リフレッシュ
がなされる。これを、ブロック（１）を例に説明する。
ブロック（１）では、ＲＦ実施信号（１）により、行プ
リデコーダ３０Ｂにより、リフレッシュすべき行を選択
する信号が出力され、行デコーダ２４Ｂにより選択され
た、リフレッシュすべき行である第ｎ行のワード線に接
続されたメモリセルにおいて、リフレッシュがなされ
る。時刻ｔ₂で、リフレッシュが終了し、ＲＦ要求信号
（１）が“Ｌ”となる。これにより、ＲＦ実施信号
（１）が“Ｌ”となる。

【００９９】ブロックアドレスがブロック（０）の期間
中、ブロック（０）２２Ａでは、リフレッシュが延期さ
れる。ブロックアドレスが、ブロック（０）から他のブ
ロックに変わったとき、ブロック（０）では、リフレッ
シュが行われる。これを詳細に説明する。時刻ｔ₃にお
いて、ブロックアドレスが、ブロック（０）からブロッ
ク（２）に変わる。ＲＦ要求信号（０）は、“Ｈ”（ア
クティブ）状態なので、ブロック（０）コントロール４
０Ａからは、ＲＦ実施信号（０）が発生する。つまり、
ＲＦ実施信号（０）が“Ｈ”（アクティブ）となる。ブ
ロック（０）２２Ａでは、ＲＦ実施信号（０）により、
前選択期間（ブロック（０）の選択期間）に他の各ブロ
ック２２でリフレッシュされた行と同じ行がリフレッシ
ュされる。つまり、行デコーダ２４Ａにより選択された
第ｎ行のワード線に接続されたメモリセルにおいて、リ
フレッシュが行われる。時刻ｔ₄で、リフレッシュが終
了し、ＲＦ要求信号（０）が“Ｌ”となる。これによ
り、ＲＦ実施信号（０）が“Ｌ”となる。

【０１００】以上により、オペレーションサイクルにお
ける、ブロック（０）〜（３）の第ｎ行のワード線によ
り選択されるメモリセルにおけるリフレッシュが終了す
る。

【０１０１】なお、第ｎ行のワード線とは、第ｎ行のワ
ード線の幾何学的位置が、各ブロック２２において、同
じである場合を意味してもよいし、また、第ｎ行のワー
ド線の幾何学的位置が必ずしも同じでなくても、アドレ
ス空間上で同じ行、つまり、制御部４０からみて、各ブ
ロック２２における、第ｎ番目にあるワード線の場合を
意味してもよい。

【０１０２】次に、図１および図７を用いて、半導体装
置１のスタンバイサイクルでのリフレッシュ動作を説明
する。図７は、半導体装置１のスタンバイサイクルを説
明するためのタイミングチャートである。チップセレク
ト信号／ＣＳは“Ｈ”であり、スタンバイサイクルとな
っている。

【０１０３】時刻Ｔ₀で、ＲＦタイミング信号が“Ｈ”
（アクティブ）となる。ＲＦタイミング信号が“Ｈ”の
状態で、最初の外部クロックＣＬＫの立ち上げにもとづ
いて、ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティ
ブ）となる（時刻Ｔ₁）。

【０１０４】スタンバイサイクルでは、いずれのブロッ
ク（０）〜（３）も選択されないので、ブロックコント
ロール４０Ａ〜４０Ｄからは、ＲＦ実施信号（０）〜
（３）が発生する。つまり、ＲＦ実施信号（０）〜
（３）が“Ｈ”（アクティブ）となる。

【０１０５】時刻Ｔ₁後、すべてのブロック２０で、リ
フレッシュがなされる。このリフレッシュ動作は上記と
同じなので説明を省略する。時刻Ｔ₂で、リフレッシュ
が終了し、ＲＦ要求信号（０）〜（３）が“Ｌ”とな
る。これにより、ＲＦ実施信号（０）〜（３）が“Ｌ”
となる。

【０１０６】以上により、スタンバイサイクルにおけ
る、ブロック（０）〜（３）の第ｎ行のワード線により
選択されるメモリセルにおけるリフレッシュが終了す
る。

【０１０７】本実施形態では、リフレッシュ可能期間
（本実施形態において、リフレッシュ可能期間とは、あ
るリフレッシュ要求信号の立ち上げから始まり、次のリ
フレッシュ要求信号の立ち上げまでの期間である。リフ
レッシュ可能期間内でリフレッシュが行われる。図９参
照）で、各ブロック２２の第ｎ行のワード線で選択され
るメモリセルにおいて、リフレッシュが行われ、次のリ
フレッシュ可能期間に、各ブロック２２の第ｎ＋１行の
ワード線で選択されるメモリセルにおいて、リフレッシ
ュが行われる。そして、最後の行（本実施形態では、第
４０９５行）のワード線で選択されるメモリセルにおい
て、リフレッシュが行われると、最初の行（第０行）の
ワード線で選択されるメモリセルにおいて、リフレッシ
ュが行われる。以上の一連の動作が繰り返される。第ｎ
行は、各ブロック２２の幾何学的に同じ位置にある場合
でもよいし、同じ位置にない場合でもよい。

【０１０８】図６に示すように、本実施形態では、ある
ブロック２２でデータの読み出しまたは書き込み（外部
アクセス）中に、あるブロック２２以外、残り全ての他
のブロック２２でリフレッシュをするので、半導体装置
１を効率的に動作させることができる。

【０１０９】本実施形態では、外部クロック信号にもと
づき、あるブロック２２におけるデータの読み出しまた
は書き込みと、残り全ての他のブロック２２におけるリ
フレッシュと、を同期させている。このため、半導体装
置１を、例えば、携帯機器に応用した場合、外部クロッ
ク信号は、待機時であっても、半導体装置１に入力可能
である。よって、待機時でも、外部クロック信号によ
り、リフレッシュが可能となる。

【０１１０】本実施形態では、あるブロック２２の選択
期間中に、残り全ての他のブロック２２のある行のメモ
リセルにおいて、リフレッシュを開始し、終了させてい
る（リフレッシュの開始から終了までの期間は、ほぼ、
リフレッシュ実施信号の発生期間、つまり、“Ｈ”の期
間と等しい。）。このため、あるブロック２２の選択期
間が終わって、次のブロック２２の選択期間になったと
き、次のブロック２２ではリフレッシュ中ということは
なく、書き込みまたは読み出し動作が遅れることはな
い。なお、リフレッシュ実施信号の発生期間は、例え
ば、２０ｎｓ〜４０ｎｓである。ブロックの選択期間
は、例えば、５０ｎｓ〜１００ｎｓである。

【０１１１】また、本実施形態では、ブロック（０）２
２Ａ〜ブロック（３）２２Ｄの選択は、ブロックアドレ
ス信号Ａ₀、Ａ₁によりなされる。つまり、外部からのア
ドレス信号Ａ₀〜Ａ₁₉のうち、下位を、ブロックアドレ
ス信号に割り当てている。アドレス信号は下位になるほ
ど、頻繁に変わるので、外部アクセスされるブロック２
２は絶えず変わりやすい。したがって、このように、ブ
ロックアドレス信号を割り当てると、あるブロック２２
において、リフレッシュが延期され続けるのを防ぐこと
が可能となる。よって、全てのブロック２２でのリフレ
ッシュの確実性を高めることができる。

【０１１２】［ＲＦカウンタコントロール］上記のよう
に、本実施形態において、外部からアクセスされている
ブロック２２ではリフレッシュが延期される。本実施形
態は、全てのブロック２２でのリフレッシュを確実にす
るため、図１に示すように、ＲＦカウンタコントロール
９０を設けている。

【０１１３】ＲＦカウンタコントロール９０は、全ての
ブロック２２において、第ｎ行のワード線により選択さ
れるメモリセルのリフレッシュ終了後、カウントアップ
信号を発生する。これにより、ＲＦカウンタ１００の計
数値が一つ増加し、ＲＦカウンタ１００は、それに対応
するリフレッシュアドレス信号ＲＦＡ₈〜ＲＦＡ₁₉を出
力する。ＲＦカウンタ１００からのこの出力により、行
プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線
を駆動するための信号を供給する。

【０１１４】図８は、ＲＦカウンタコントロール９０の
回路ブロック図である。ＲＦカウンタコントロール９０
は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延
回路９６と、インバータ９８と、を備える。

【０１１５】ＮＯＲゲート９２には、ＲＦ要求信号
（０）〜（３）が入力される。ＮＯＲゲート９２の出力
信号は、ＮＡＮＤゲート９４に入力される。これには、
二つの経路がある。一つは、ＮＯＲゲート９２の出力端
子からＮＡＮＤゲート９４の入力端子９４ａへ直接つな
がる経路である。他の一つは、遅延回路９６、インバー
タ９８を介して、ＮＯＲゲート９２の出力端子からＮＡ
ＮＤゲート９４の入力端子９４ｂへつながる経路であ
る。ＮＡＮＤゲート９４からは、アクティブロウのカウ
ントアップ信号が出力される。

【０１１６】ＲＦカウンタコントロール９０がカウント
アップ信号を出力する仕組みを、図１、図８および図９
を用いて説明する。図９は、半導体装置１の、ある期間
におけるオペレーションサイクルのタイミングチャート
である。チップセレクト信号／ＣＳは“Ｌ”であり、オ
ペレーションサイクルとなっている。

【０１１７】時刻ｔ₀〜時刻ｔ₂までの半導体装置１の動
作は、図６に示すタイミングチャートの時刻ｔ₀〜時刻
ｔ₂までのそれの動作と同じである。つまり、ブロック
（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）
２２Ｄにおいて、第ｎ行のワード線により選択されるメ
モリセルのリフレッシュが行われる。

【０１１８】時刻ｔ₁からのブロックアドレスの選択期
間終了後、次のブロックアドレスの選択期間でも、ブロ
ック（０）２２Ａが選択され続けているので、ブロック
（０）２２Ａでは、第ｎ行のワード線により選択される
メモリセルのリフレッシュが行われない（あるリフレッ
シュ可能期間でのリフレッシュの延期）。このため、Ｒ
Ｆ要求信号（０）が“Ｈ”（アクティブ）のままであ
る。この期間は、ＲＦ要求信号（０）が“Ｈ”なので、
ＮＯＲゲート９２は“Ｌ”信号を出力する。よって、ブ
ロック（０）２２Ａが選択され続けている期間におい
て、ＮＡＮＤゲート９４は、“Ｈ”信号を出力するの
で、カウントアップ信号は発生しない。

【０１１９】次のＲＦタイミング信号が“Ｈ”（アクテ
ィブ）となる時刻ｔ₅でも、ブロック（０）２２Ａを選
択し続けているので、このＲＦタイミング信号の周期で
は、カウントアップ信号が発生しない。よって、次のＲ
Ｆタイミング信号の周期においても、各ブロック２２
で、同じ行、つまり、第ｎ行のワード線で選択されるメ
モリセルのリフレッシュが行われる。詳しく説明する
と、次のＲＦタイミング信号が“Ｈ”（アクティブ）後
（時刻ｔ₅）、外部クロック信号の立ち上げに同期し
て、ＲＦ要求信号（１）〜（３）が“Ｈ”（アクティ
ブ）となる（時刻ｔ₆）。

【０１２０】時刻ｔ₆で、ブロック（１）２２Ｂが選択
されるので、外部アクセス実施信号（１）、ＲＦ実施信
号（０）、（２）、（３）が、“Ｈ”（アクティブ）と
なる。これにより、ブロック（０）２２Ａ、ブロック
（２）２２Ｃ、ブロック（３）２２Ｄにおいて、第ｎ行
のワード線で選択されるメモリセルのリフレッシュが行
われる。

【０１２１】時刻ｔ₇において、ブロックアドレスが、
ブロック（１）からブロック（２）に変わる。ＲＦ要求
信号（１）は、“Ｈ”（アクティブ）状態なので、ＲＦ
実施信号（１）が“Ｈ”（アクティブ）となる。このＲ
Ｆ実施信号（１）により、ブロック（１）２２Ｂでは、
第ｎ行のワード線で選択されるメモリセルにおいて、リ
フレッシュが行われる。そして、所定時間経過後、リフ
レッシュが終了し、ＲＦ要求信号（１）が“Ｌ”となる
（時刻ｔ₈）。これにより、ＲＦ実施信号（１）が
“Ｌ”となる。以上により、ブロック（０）〜（３）の
第ｎ行のワード線で選択されるメモリセルにおけるリフ
レッシュが終了する。

【０１２２】時刻ｔ₈において、全てのＲＦ要求信号
（０）〜（３）が“Ｌ”となるので、ＮＯＲゲート９２
からは、信号“Ｈ”が出力される。ＮＡＮＤゲート９４
の入力端子９４ａには、直ちに、“Ｈ”が入力される。
入力端子９４ｂには、“Ｈ”が入力され続けているの
で、ＮＡＮＤゲート９４からは、“Ｌ”（アクティブロ
ウ）のカウントアップ信号が出力される（時刻ｔ₉）。
なお、ＮＯＲゲート９２から出力される“Ｈ”信号は、
遅延回路９６を通り、インバータ９８で“Ｌ”信号とな
り、入力端子９４ｂに入力されるので、ＮＡＮＤゲート
９４の出力は直ちに“Ｈ”となる。

【０１２３】カウントアップ信号によりＲＦカウンタ１
００の計数値が一つ増加し、ＲＦカウンタ１００は、そ
れに対応するリフレッシュアドレス信号、つまり、次の
リフレッシュされるべき行に対応するアドレス信号を出
力する。ＲＦカウンタ１００からのこの出力により、リ
フレッシュ実施信号が入力された行プリデコーダ３０Ａ
〜３０Ｄからは、次のリフレッシュすべき行である第ｎ
＋１行のワード線で選択されるメモリセルのリフレッシ
ュをするための信号が供給される。

【０１２４】以上のように、本実施形態では、あるリフ
レッシュ可能期間に、全てのブロック２２において、第
ｎ行のワード線で選択されるメモリセルのリフレッシュ
が行われるまで、第ｎ＋１行のワード線で選択されるメ
モリセルにおいて、リフレッシュが行われない。このた
め、全ての行のメモリセルにおいて、リフレッシュを確
実にすることができる。

【０１２５】ところで、ＲＦカウンタコントロール９０
を設ける場合、リフレッシュの実力値（メモリセルがデ
ータを保持できる時間）と、リフレッシュサイクル数
（各ブロック２２のワード線の本数。本実施形態では、
４０９６本）を考慮して、ＲＦタイミング信号の周期を
決めなければならない。つまり、例えば、リフレッシュ
の実力値が２００ｍｓ、リフレッシュサイクル数が約４
０００回（ワード線の本数が４０９６本だから）の条件
下で、ＲＦタイミング信号の周期を５０μｓとする。

【０１２６】５０μｓ×４０００＝２００ｍｓ この条件では、一回でもリフレッシュが延期されると、
データを保持できなくなる。このため、例えば、ＲＦタ
イミング信号の周期を４５μｓとする。

【０１２７】４５μｓ×４０００＝１８０ｍｓ （２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回 ＲＦタイミング信号の周期を４５μｓとすれば、４４４
回までリフレッシュの延期をしても、データを保持でき
る。

【０１２８】［半導体装置の電子機器への応用例］半導
体装置１は、例えば、携帯機器のような電子機器に応用
することができる。図１０は、携帯電話機のシステムの
一部のブロック図である。ＣＰＵには、バスラインによ
り、ＳＲＡＭ、ＶＳＲＡＭ、ＥＥＰＲＯＭ、キーボー
ド、ＬＣＤドライバが接続されている。ＬＣＤドライバ
は、バスラインにより、液晶表示部と接続されている。
図１０のＶＳＲＡＭが、半導体装置１である。ＶＳＲＡ
Ｍは、ＣＰＵと接続されたメモリシステムを構成してい
る。

【０１２９】図１１は、図１０に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【図面の簡単な説明】

【図１】本実施形態に係る半導体装置の回路ブロック図
である。

【図２】アドレスバッファおよびこれに関連する回路の
回路ブロック図である。

【図３】アドレスバッファの動作を説明するためのタイ
ミングチャートである。

【図４】ブロック（０）コントロールおよびこれに関連
する回路の回路ブロック図である。

【図５】行プリデコーダおよびこれに関連する回路の回
路ブロック図である。

【図６】本実施形態に係る半導体装置のオペレーション
サイクルを説明するためのタイミングチャートである。

【図７】本実施形態に係る半導体装置のスタンバイサイ
クルを説明するためのタイミングチャートである。

【図８】ＲＦカウンタコントロールの回路ブロック図で
ある。

【図９】本実施形態に係る半導体装置の、ある期間にお
けるオペレーションサイクルのタイミングチャートであ
る。

【図１０】携帯電話機のシステムの一部のブロック図で
ある。

【図１１】図１０に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【符号の説明】

１ 半導体装置 １０ データ入出力バッファ ２０ メモリセルアレイ ２２ ブロック ２２Ａ ブロック（０） ２２Ｂ ブロック（１） ２２Ｃ ブロック（２） ２２Ｄ ブロック（３） ２４ 行デコーダ ２４Ａ〜２４Ｄ 行デコーダ ２６ 列デコーダ ２６Ａ〜２６Ｄ 列デコーダ ３０Ａ〜３０Ｄ 行プリデコーダ ３２-１〜３２-１２ 選択ブロック ３４ スイッチ＆ラッチ回路 ３６ スイッチ＆ラッチ回路 ３８ 判定回路 ４０ 制御部 ４０Ａ ブロック（０）コントロール ４０Ｂ ブロック（１）コントロール ４０Ｃ ブロック（２）コントロール ４０Ｄ ブロック（３）コントロール ４２ 外部アクセス実施信号（０）発生回路 ４４ ＲＦ実施信号（０）発生回路 ４６ 遅延回路 ５０ ＲＦ要求信号発生回路 ５０Ａ ＲＦ要求信号（０）発生回路 ５０Ｂ ＲＦ要求信号（１）発生回路 ５０Ｃ ＲＦ要求信号（２）発生回路 ５０Ｄ ＲＦ要求信号（３）発生回路 ６０ アドレスバッファ ７０ ＲＦタイミング信号発生回路 ８０ クロック ９０ ＲＦカウンタコントロール ９２ ＮＯＲゲート ９４ ＮＡＮＤゲート ９４ａ、９４ｂ 入力端子 ９６ 遅延回路 ９８ インバータ １００ ＲＦカウンタ １１０ ＣＳ、ＺＺコントロール １２０ ＷＥ、ＯＥコントロール

Claims (19)

【特許請求の範囲】
1. 【請求項１】 複数のブロックに分割されたメモリセル
   アレイを有する半導体装置のリフレッシュ方法であっ
   て、 前記半導体装置の外部で発生するクロック信号である外
   部クロック信号にもとづいて、 少なくとも一つの前記ブロックにおける外部アクセス
   と、 少なくとも一つの他の前記ブロックにおけるリフレッシ
   ュと、 を行う、外部アクセス-リフレッシュステップを備え
   る、半導体装置のリフレッシュ方法。
2. 【請求項２】 請求項１において、 前記外部アクセス-リフレッシュステップは、 前記外部クロック信号にもとづいて、各前記ブロックに
   おけるリフレッシュ要求を発生するリフレッシュ要求ス
   テップと、 前記外部クロック信号にもとづいて、外部アクセスすべ
   き前記ブロックのアドレスである、ブロックアドレスを
   選択する、ブロックアドレス選択ステップと、 前記外部クロック信号および前記ブロックアドレスの選
   択にもとづいて、外部アクセスすべき前記ブロックにお
   いて、外部アクセスを実施する外部アクセス実施ステッ
   プと、 前記外部クロック信号および前記リフレッシュ要求にも
   とづいて、リフレッシュすべき前記ブロックにおいて、
   リフレッシュを実施するリフレッシュ実施ステップと、 を含む、半導体装置のリフレッシュ方法。
3. 【請求項３】 請求項２において、 前記外部クロック信号にもとづき、 前記リフレッシュ要求ステップと前記ブロックアドレス
   選択ステップとを同期させる、半導体装置のリフレッシ
   ュ方法。
4. 【請求項４】 請求項２または３において、 前記外部クロック信号にもとづき、 前記外部アクセス実施ステップと前記リフレッシュ実施
   ステップとを同期させる、半導体装置のリフレッシュ方
   法。
5. 【請求項５】 請求項２〜４のいずれかにおいて、 前記リフレッシュ実施ステップは、前記ブロックアドレ
   ス選択期間中に含まれる、半導体装置のリフレッシュ方
   法。
6. 【請求項６】 請求項１〜５のいずれかにおいて、 外部アクセスすべき前記ブロックにおける外部アクセス
   終了後、外部アクセスが終了した前記ブロックでリフレ
   ッシュが行われる、半導体装置のリフレッシュ方法。
7. 【請求項７】 請求項２〜６のいずれかにおいて、 前記ブロックアドレス選択ステップは、 外部アクセスのために前記半導体装置に入力される、外
   部からのアドレス信号において、前記アドレス信号の下
   位を、前記ブロックアドレスを選択するためのブロック
   アドレス信号に割り当てる、半導体装置のリフレッシュ
   方法。
8. 【請求項８】 請求項２〜６のいずれかにおいて、 前記リフレッシュ要求ステップは、各前記ブロックの少
   なくとも一つのメモリセルのリフレッシュ要求を含み、 リフレッシュ可能期間に、外部アクセスすべき前記ブロ
   ックの前記メモリセルのリフレッシュがされない場合、
   次のリフレッシュ可能期間に、各前記ブロックの前記メ
   モリセルのリフレッシュを再度要求するリフレッシュ再
   度要求ステップを含む、半導体装置のリフレッシュ方
   法。
9. 【請求項９】 請求項８において、 前記リフレッシュ可能期間に、各前記ブロックの前記メ
   モリセルのリフレッシュがされた場合、次のリフレッシ
   ュ可能期間に、各前記ブロックの少なくとも一つの他の
   メモリセルのリフレッシュを要求するステップを備え
   る、半導体装置のリフレッシュ方法。
10. 【請求項１０】 請求項１〜請求項９のいずれかにおい
    て、 前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic
    ＲＡＭ）を含む、半導体装置のリフレッシュ方法。
11. 【請求項１１】 複数のブロックに分割されたメモリセ
    ルアレイと、 前記半導体装置の外部で発生するクロック信号である外
    部クロック信号が入力される入力部と、 外部クロック信号にもとづき、少なくとも一つの前記ブ
    ロックにおける外部アクセスと、少なくとも一つの他の
    前記ブロックにおけるリフレッシュと、を同期させる同
    期回路と、 を備える、半導体装置。
12. 【請求項１２】 請求項１１において、 前記同期回路は、 外部アクセスすべき前記ブロックのアドレスである、ブ
    ロックアドレス信号を発生するブロックアドレス信号発
    生回路と、 各前記ブロックに対応して設けられ、各前記ブロックに
    おけるリフレッシュ要求信号を発生する、複数のリフレ
    ッシュ要求信号発生回路と、 各前記ブロックに対応して設けられ、ブロックアドレス
    信号およびリフレッシュ要求信号のうち少なくとも一方
    をもとに、各前記ブロックにおけるリフレッシュ実施信
    号または外部アクセス実施信号を発生する、複数のブロ
    ックコントロールと、 を含む、半導体装置。
13. 【請求項１３】 請求項１２において、 外部アクセスすべき前記ブロックに対応する前記ブロッ
    クコントロールは、ブロックアドレス信号をもとに、外
    部アクセスすべき前記ブロックにおいて、外部アクセス
    を実施する外部アクセス実施信号を発生し、 リフレッシュすべき前記ブロックに対応する前記ブロッ
    クコントロールは、リフレッシュ要求信号をもとに、リ
    フレッシュすべき前記ブロックにおいて、リフレッシュ
    を実施するリフレッシュ実施信号を発生する、半導体装
    置。
14. 【請求項１４】 請求項１２または１３において、 前記ブロック信号発生回路を含み、外部アクセスのため
    の外部からのアドレス信号が入力されるアドレスバッフ
    ァを備え、 前記ブロックアドレス信号を、前記アドレス信号のう
    ち、下位を割り当てる、半導体装置。
15. 【請求項１５】 請求項１１〜１４のいずれかにおい
    て、 各前記ブロックにおいて、リフレッシュすべき少なくと
    も一つのメモリセルを決定する決定回路と、 リフレッシュ可能期間に、外部アクセスにより、少なく
    とも一つの前記ブロックの前記メモリセルのリフレッシ
    ュが行われなかったことを判断する判断回路と、 前記判断回路の判断をもとに、次のリフレッシュ可能期
    間に、各前記ブロックの前記メモリセルのリフレッシュ
    を再度決定する再度決定回路と、 を備える、半導体装置。
16. 【請求項１６】 請求項１５において、 リフレッシュ可能期間に、各前記ブロックの前記メモリ
    セルのリフレッシュが行われたことにより、各前記ブロ
    ックにおいて、リフレッシュすべき少なくとも一つの他
    のメモリセルを決定する他の決定回路を備える、半導体
    装置。
17. 【請求項１７】 請求項１１〜請求項１６のいずれかに
    おいて、 前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic
    ＲＡＭ）を含む、半導体装置。
18. 【請求項１８】 請求項１〜請求項１７のいずれかに記
    載の前記半導体装置を備えたメモリシステム。
19. 【請求項１９】 請求項１〜請求項１７のいずれかに記
    載の前記半導体装置を備えた電子機器。