JPH0628850A - ダイナミックｒａｍの制御回路 - Google Patents
ダイナミックｒａｍの制御回路Info
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- JPH0628850A JPH0628850A JP4201846A JP20184692A JPH0628850A JP H0628850 A JPH0628850 A JP H0628850A JP 4201846 A JP4201846 A JP 4201846A JP 20184692 A JP20184692 A JP 20184692A JP H0628850 A JPH0628850 A JP H0628850A
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭのリフレッシュ時におけ
る大電流消費を抑え、また、上記リフレッシュ時でも、
プロセッサからのアクセスを同時に並行して実施可能に
する。 【構成】 アービタ５により幾つかのブロックに分割し
たバンク毎にダイナミックＲＡＭを制御することで、シ
ステムの全ダイナミックＲＡＭが一括リフレッシュする
のを回避可能にし、また、プロセッサ８からのアクセス
要求とリフレッシュ要求が重なっても、ダイナミックＲ
ＡＭのリフレッシュ動作とプロセッサ８からのアクセス
を同時に並行して実施させる。
る大電流消費を抑え、また、上記リフレッシュ時でも、
プロセッサからのアクセスを同時に並行して実施可能に
する。 【構成】 アービタ５により幾つかのブロックに分割し
たバンク毎にダイナミックＲＡＭを制御することで、シ
ステムの全ダイナミックＲＡＭが一括リフレッシュする
のを回避可能にし、また、プロセッサ８からのアクセス
要求とリフレッシュ要求が重なっても、ダイナミックＲ
ＡＭのリフレッシュ動作とプロセッサ８からのアクセス
を同時に並行して実施させる。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックＲＡＭ
に対するデータの書き込み／読み出しおよびリフレッシ
ュを制御するダイナミックＲＡＭの制御回路に関するも
のである。
に対するデータの書き込み／読み出しおよびリフレッシ
ュを制御するダイナミックＲＡＭの制御回路に関するも
のである。
【０００２】
【従来の技術】図２は例えば、雑誌「トランジスタ技
術」，増刊，メモリＩＣ活用ハンドブック，Ｐ２８に示
された従来のダイナミックＲＡＭ制御回路を示すブロッ
ク図であり、図において、１はプロセッサ８から出力さ
れるアドレスを解読し、ダイナミックＲＡＭの選択信号
を生成するアドレスデコーダ、２はプロセッサ８がダイ
ナミックＲＡＭにデータを書き込んだり読みだしたりす
る場合のデータ制御用のデータバッファである。
術」，増刊，メモリＩＣ活用ハンドブック，Ｐ２８に示
された従来のダイナミックＲＡＭ制御回路を示すブロッ
ク図であり、図において、１はプロセッサ８から出力さ
れるアドレスを解読し、ダイナミックＲＡＭの選択信号
を生成するアドレスデコーダ、２はプロセッサ８がダイ
ナミックＲＡＭにデータを書き込んだり読みだしたりす
る場合のデータ制御用のデータバッファである。
【０００３】３はダイナミックＲＡＭを一定周期にリフ
レッシュするリフレッシュタイマ、４はリフレッシュア
ドレスを生成する為のリフレッシュアドレスカウンタ、
５はリフレッシュタイマ３によるリフレッシュ要求とプ
ロセッサ８からのダイナミックＲＡＭアクセス要求の調
停と制御を行うアービタ、６はプロセッサ８から出力さ
れるアドレスとリフレッシュアドレスカウンタ４から出
力されるアドレスを切り替えるアドレス制御マルチプレ
クサである。
レッシュするリフレッシュタイマ、４はリフレッシュア
ドレスを生成する為のリフレッシュアドレスカウンタ、
５はリフレッシュタイマ３によるリフレッシュ要求とプ
ロセッサ８からのダイナミックＲＡＭアクセス要求の調
停と制御を行うアービタ、６はプロセッサ８から出力さ
れるアドレスとリフレッシュアドレスカウンタ４から出
力されるアドレスを切り替えるアドレス制御マルチプレ
クサである。
【０００４】また、７はダイナミックＲＡＭの制御タイ
ミング信号を生成するタイミングジェネレータ、８はダ
イナミックＲＡＭからデータの読み出し／書き込みを実
行する上記のプロセッサ、９は複数のダイナミックＲＡ
Ｍから成るダイナミックＲＡＭアレイである。
ミング信号を生成するタイミングジェネレータ、８はダ
イナミックＲＡＭからデータの読み出し／書き込みを実
行する上記のプロセッサ、９は複数のダイナミックＲＡ
Ｍから成るダイナミックＲＡＭアレイである。
【０００５】次に動作について説明する。プロセッサ８
からダイナミックＲＡＭアレイ９をアクセスする場合
は、プロセッサ８から出力されたアドレスをアドレスデ
コーダ１に入力させ、さらに、ダイナミックＲＡＭのア
クセス要求である選択信号をアービタ５へ出力する。
からダイナミックＲＡＭアレイ９をアクセスする場合
は、プロセッサ８から出力されたアドレスをアドレスデ
コーダ１に入力させ、さらに、ダイナミックＲＡＭのア
クセス要求である選択信号をアービタ５へ出力する。
【０００６】アービタ５はリフレッシュタイマ３からの
リフレッシュ要求が無い場合は、プロセッサ８のアクセ
ス要求に沿った制御信号をタイミングジェネレータ７に
出力し、タイミングジェネレータ７は制御信号のタイミ
ングを生成し、ダイナミックＲＡＭアレイ９に出力す
る。
リフレッシュ要求が無い場合は、プロセッサ８のアクセ
ス要求に沿った制御信号をタイミングジェネレータ７に
出力し、タイミングジェネレータ７は制御信号のタイミ
ングを生成し、ダイナミックＲＡＭアレイ９に出力す
る。
【０００７】また、アービタ５はプロセッサ８のアクセ
ス要求に従ってデータバッファ２の制御を行うと共に、
アドレス制御マルチプレクサ６にアドレスバス側を選択
するアドレス選択信号を出力する。このため、アドレス
制御マルチプレクサ６はアドレスバス上のアドレスをダ
イナミックＲＡＭアレイ９へ出力する。
ス要求に従ってデータバッファ２の制御を行うと共に、
アドレス制御マルチプレクサ６にアドレスバス側を選択
するアドレス選択信号を出力する。このため、アドレス
制御マルチプレクサ６はアドレスバス上のアドレスをダ
イナミックＲＡＭアレイ９へ出力する。
【０００８】そこで、アドレスと制御信号を受け取った
ダイナミックＲＡＭアレイ９はプロセッサ８のアクセス
要求に従い、データの書き込み／読み出しを行う。
ダイナミックＲＡＭアレイ９はプロセッサ８のアクセス
要求に従い、データの書き込み／読み出しを行う。
【０００９】一方、アービタ５にてリフレッシュタイマ
３からのリフレッシュ要求が有る場合は、プロセッサ８
のアクセス要求を一時保持し、リフレッシュタイマ３か
らのリフレッシュ要求に沿った制御信号をタイミングジ
ェネレータ７に出力する。このため、タイミングジェネ
レータ７は制御信号のタイミングを生成し、ダイナミッ
クＲＡＭアレイ９に出力する。
３からのリフレッシュ要求が有る場合は、プロセッサ８
のアクセス要求を一時保持し、リフレッシュタイマ３か
らのリフレッシュ要求に沿った制御信号をタイミングジ
ェネレータ７に出力する。このため、タイミングジェネ
レータ７は制御信号のタイミングを生成し、ダイナミッ
クＲＡＭアレイ９に出力する。
【００１０】また、アービタ５はアドレス制御マルチプ
レクサ６へ、リフレッシュアドレスカウンタ４の値を選
択するアドレス選択信号を出力する。このため、アドレ
ス制御マルチプレクサ６はリフレッシュアドレスカウン
タの値をダイナミックＲＡＭアレイ９へ出力する。
レクサ６へ、リフレッシュアドレスカウンタ４の値を選
択するアドレス選択信号を出力する。このため、アドレ
ス制御マルチプレクサ６はリフレッシュアドレスカウン
タの値をダイナミックＲＡＭアレイ９へ出力する。
【００１１】そこで、アドレスと制御信号を受け取った
ダイナミックＲＡＭアレイ９は、リフレッシュ動作を実
行する。そして、このリフレッシュ動作が完了した後
に、一時保持されていたプロセッサ８のアクセス要求に
沿って動作する。
ダイナミックＲＡＭアレイ９は、リフレッシュ動作を実
行する。そして、このリフレッシュ動作が完了した後
に、一時保持されていたプロセッサ８のアクセス要求に
沿って動作する。
【００１２】
【発明が解決しようとする課題】従来のダイナミックＲ
ＡＭの制御回路は以上のように構成されているので、ス
タティックＲＡＭ等に比べてダイナミックＲＡＭの消費
電流が大きいことから、大容量のダイナミックＲＡＭを
使用したシステムの場合、全ダイナミックＲＡＭが同時
にリフレッシュされるので、一時的に大電流が発生し、
周辺回路に電源ノイズ等による悪影響を引き起こさせる
可能性が高く、周辺回路に誤動作を誘発させる危険があ
るなどの問題点があった。
ＡＭの制御回路は以上のように構成されているので、ス
タティックＲＡＭ等に比べてダイナミックＲＡＭの消費
電流が大きいことから、大容量のダイナミックＲＡＭを
使用したシステムの場合、全ダイナミックＲＡＭが同時
にリフレッシュされるので、一時的に大電流が発生し、
周辺回路に電源ノイズ等による悪影響を引き起こさせる
可能性が高く、周辺回路に誤動作を誘発させる危険があ
るなどの問題点があった。
【００１３】また、一定周期でダイナミックＲＡＭをリ
フレッシュする必要があることから、リフレッシュ期間
中はプロセッサからダイナミックＲＡＭをアクセスする
ことができないなどの問題点があった。
フレッシュする必要があることから、リフレッシュ期間
中はプロセッサからダイナミックＲＡＭをアクセスする
ことができないなどの問題点があった。
【００１４】請求項１の発明は上記のような問題点を解
消するためになされたもので、大容量のダイナミックＲ
ＡＭを使用したシステムに於いても、リフレッシュ時に
おける一時的な大電流の発生を防止できるとともに、消
費電流を抑えることができるダイナミックＲＡＭの制御
回路を得ることを目的とする。
消するためになされたもので、大容量のダイナミックＲ
ＡＭを使用したシステムに於いても、リフレッシュ時に
おける一時的な大電流の発生を防止できるとともに、消
費電流を抑えることができるダイナミックＲＡＭの制御
回路を得ることを目的とする。
【００１５】また、請求項２の発明は、ダイナミックＲ
ＡＭのリフレッシュ中でも、プロセッサからのアクセス
を同時に実施できるダイナミックＲＡＭの制御回路を得
ることを目的とする。
ＡＭのリフレッシュ中でも、プロセッサからのアクセス
を同時に実施できるダイナミックＲＡＭの制御回路を得
ることを目的とする。
【００１６】
【課題を解決するための手段】請求項１の発明に係るダ
イナミックＲＡＭの制御回路は、プロセッサの制御下で
リフレッシュされ、複数ブロックのダイナミックＲＡＭ
バンクからなるダイナミックＲＡＭアレイと、上記プロ
セッサからのアドレスより上記ダイナミックＲＡＭアレ
イの選択信号およびバンク情報を生成するアドレスデコ
ーダと、上記ダイナミックＲＡＭバンクを一定周期でリ
フレッシュするリフレッシュ要求信号を生成するリフレ
ッシュタイマと、上記ダイナミックＲＡＭアレイのリフ
レッシュアドレスとリフレッシュのバンク情報を生成す
るリフレッシュアドレスカウンタと、上記アドレスデコ
ーダおよびリフレッシュアドレスカウンタからの各バン
ク情報の一致を検出するバンク一致検出部と、該バンク
一致検出部が上記各バンク情報の一致を検出したとき、
アービタに、上記プロセッサのアクセス要求を一時保持
させ、上記各バンク情報に対応するバンク選択信号を、
上記リフレッシュアドレスや制御タイミング信号などと
ともに、アドレス制御マルチプレクサの対応するマルチ
プレクサバンクへ出力させて、そのマルチプレクサバン
クに対応する上記ダイナミックＲＡＭバンクにリフレッ
シュ動作を実行させるようにしたものである。
イナミックＲＡＭの制御回路は、プロセッサの制御下で
リフレッシュされ、複数ブロックのダイナミックＲＡＭ
バンクからなるダイナミックＲＡＭアレイと、上記プロ
セッサからのアドレスより上記ダイナミックＲＡＭアレ
イの選択信号およびバンク情報を生成するアドレスデコ
ーダと、上記ダイナミックＲＡＭバンクを一定周期でリ
フレッシュするリフレッシュ要求信号を生成するリフレ
ッシュタイマと、上記ダイナミックＲＡＭアレイのリフ
レッシュアドレスとリフレッシュのバンク情報を生成す
るリフレッシュアドレスカウンタと、上記アドレスデコ
ーダおよびリフレッシュアドレスカウンタからの各バン
ク情報の一致を検出するバンク一致検出部と、該バンク
一致検出部が上記各バンク情報の一致を検出したとき、
アービタに、上記プロセッサのアクセス要求を一時保持
させ、上記各バンク情報に対応するバンク選択信号を、
上記リフレッシュアドレスや制御タイミング信号などと
ともに、アドレス制御マルチプレクサの対応するマルチ
プレクサバンクへ出力させて、そのマルチプレクサバン
クに対応する上記ダイナミックＲＡＭバンクにリフレッ
シュ動作を実行させるようにしたものである。
【００１７】また、請求項２の発明はプロセッサの制御
下でリフレッシュされ、複数ブロックのダイナミックＲ
ＡＭバンクからなるダイナミックＲＡＭアレイと、上記
プロセッサからのアドレスより上記ダイナミックＲＡＭ
アレイの選択信号およびバンク情報を生成するアドレス
デコーダと、上記ダイナミックＲＡＭバンクを一定周期
でリフレッシュするリフレッシュ要求信号を生成するリ
フレッシュタイマと、上記ダイナミックＲＡＭアレイの
リフレッシュアドレスとリフレッシュのバンク情報を生
成するリフレッシュアドレスカウンタと、上記アドレス
デコーダおよびリフレッシュアドレスカウンタからの各
バンク情報の一致を検出するバンク一致検出部と、該バ
ンク一致検出部が上記各バンク情報の一致を検出せず、
しかも上記プロセッサのアクセス要求およびリフレッシ
ュタイマからのリフレッシュ要求が同時に進行した際に
は、アービタに、上記各バンク情報に対応するバンク選
択信号をリフレッシュアドレスや制御タイミング信号な
どとともに、アドレス制御マルチプレクサの対応する各
マルチプレクサバンクへ出力させて、これらに対応する
上記各ダイナミックＲＡＭバンクの一方にリフレッシュ
動作を実行させ、他方に上記プロセッサのアクセス要求
に沿った動作を実行させるようにしたものである。
下でリフレッシュされ、複数ブロックのダイナミックＲ
ＡＭバンクからなるダイナミックＲＡＭアレイと、上記
プロセッサからのアドレスより上記ダイナミックＲＡＭ
アレイの選択信号およびバンク情報を生成するアドレス
デコーダと、上記ダイナミックＲＡＭバンクを一定周期
でリフレッシュするリフレッシュ要求信号を生成するリ
フレッシュタイマと、上記ダイナミックＲＡＭアレイの
リフレッシュアドレスとリフレッシュのバンク情報を生
成するリフレッシュアドレスカウンタと、上記アドレス
デコーダおよびリフレッシュアドレスカウンタからの各
バンク情報の一致を検出するバンク一致検出部と、該バ
ンク一致検出部が上記各バンク情報の一致を検出せず、
しかも上記プロセッサのアクセス要求およびリフレッシ
ュタイマからのリフレッシュ要求が同時に進行した際に
は、アービタに、上記各バンク情報に対応するバンク選
択信号をリフレッシュアドレスや制御タイミング信号な
どとともに、アドレス制御マルチプレクサの対応する各
マルチプレクサバンクへ出力させて、これらに対応する
上記各ダイナミックＲＡＭバンクの一方にリフレッシュ
動作を実行させ、他方に上記プロセッサのアクセス要求
に沿った動作を実行させるようにしたものである。
【００１８】
【作用】請求項１の発明におけるダイナミックＲＡＭの
制御装置は、ダイナミックＲＡＭを幾つかのブロックに
分割したバンク毎に、ダイナミックＲＡＭを制御するこ
とで、システム上の全ダイナミックＲＡＭの一括リフレ
ッシュを回避し、一時的な大電流の発生を抑制し、低消
費電流を実現すると共に、周辺回路の誤動作を防止す
る。
制御装置は、ダイナミックＲＡＭを幾つかのブロックに
分割したバンク毎に、ダイナミックＲＡＭを制御するこ
とで、システム上の全ダイナミックＲＡＭの一括リフレ
ッシュを回避し、一時的な大電流の発生を抑制し、低消
費電流を実現すると共に、周辺回路の誤動作を防止す
る。
【００１９】請求項２の発明におけるダイナミックＲＡ
Ｍの制御装置は、バンク毎にダイナミックＲＡＭを制御
することで、プロセッサからのアドレス要求とリフレッ
シュ要求が重なった場合においても、プロセッサからの
アクセス要求のバンクとリフレッシュ要求のバンクの一
致検出を行い、一致しなかった場合に、リフレッシュと
プロセッサのアクセスを同時に実施可能にする。
Ｍの制御装置は、バンク毎にダイナミックＲＡＭを制御
することで、プロセッサからのアドレス要求とリフレッ
シュ要求が重なった場合においても、プロセッサからの
アクセス要求のバンクとリフレッシュ要求のバンクの一
致検出を行い、一致しなかった場合に、リフレッシュと
プロセッサのアクセスを同時に実施可能にする。
【００２０】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１Ａはプロセッサ８から出力され
るアドレスよりダイナミックＲＡＭアレイ９Ａの選択信
号とバンク情報を生成するアドレスデコーダ、２はプロ
セッサがダイナミックＲＡＭにデータの書き込み／読み
出しを行う場合のデータ制御用のデータバッファであ
る。
する。図１において、１Ａはプロセッサ８から出力され
るアドレスよりダイナミックＲＡＭアレイ９Ａの選択信
号とバンク情報を生成するアドレスデコーダ、２はプロ
セッサがダイナミックＲＡＭにデータの書き込み／読み
出しを行う場合のデータ制御用のデータバッファであ
る。
【００２１】３はダイナミックＲＡＭを一定周期にリフ
レッシュする為のリフレッシュ要求信号を生成するリフ
レッシュタイマ、４Ａはリフレッシュアドレスとリフレ
ッシュバンク情報を生成するリフレッシュアドレスカウ
ンタ、５はリフレッシュタイマが出力するリフレッシュ
要求信号とアドレスデコーダが出力するダイナミックＲ
ＡＭの選択信号の調停と制御を行うアービタである。
レッシュする為のリフレッシュ要求信号を生成するリフ
レッシュタイマ、４Ａはリフレッシュアドレスとリフレ
ッシュバンク情報を生成するリフレッシュアドレスカウ
ンタ、５はリフレッシュタイマが出力するリフレッシュ
要求信号とアドレスデコーダが出力するダイナミックＲ
ＡＭの選択信号の調停と制御を行うアービタである。
【００２２】また、６Ａはマルチプレクサバンク６ａ〜
６ｄからなり、プロセッサ８から出力されるアドレス
と、リフレッシュアドレスカウンタ４Ａから出力される
リフレッシュアドレス及びタイミングジェネレータ７Ａ
から出力されるリフレッシュ制御タイミング信号と、プ
ロセッサ８からのアクセス要求に沿った制御信号とを切
り替えるアドレス制御マルチプレクサ、７Ａはダイナミ
ックＲＡＭの制御タイミング信号を生成するタイミング
ジェネレータである。
６ｄからなり、プロセッサ８から出力されるアドレス
と、リフレッシュアドレスカウンタ４Ａから出力される
リフレッシュアドレス及びタイミングジェネレータ７Ａ
から出力されるリフレッシュ制御タイミング信号と、プ
ロセッサ８からのアクセス要求に沿った制御信号とを切
り替えるアドレス制御マルチプレクサ、７Ａはダイナミ
ックＲＡＭの制御タイミング信号を生成するタイミング
ジェネレータである。
【００２３】さらに、８はダイナミックＲＡＭからデー
タの読み出し／書き込みを実行するプロセッサ、９Ａは
ダイナミックＲＡＭバンク９ａ〜９ｄからなり、複数の
ダイナミックＲＡＭをバンク単位に分割構成したダイナ
ミックＲＡＭアレイ、１０はアドレスデコーダ及びリフ
レッシュアドレスカウンタから出力されるバンク情報を
取り込んで、バンクの一致を検出し、その結果をアービ
タへ出力するバンク一致検出部である。
タの読み出し／書き込みを実行するプロセッサ、９Ａは
ダイナミックＲＡＭバンク９ａ〜９ｄからなり、複数の
ダイナミックＲＡＭをバンク単位に分割構成したダイナ
ミックＲＡＭアレイ、１０はアドレスデコーダ及びリフ
レッシュアドレスカウンタから出力されるバンク情報を
取り込んで、バンクの一致を検出し、その結果をアービ
タへ出力するバンク一致検出部である。
【００２４】次に動作について説明する。プロセッサ８
からダイナミックＲＡＭアレイ９Ａをアクセスする場合
は、プロセッサ８から出力されたアドレスを、デコーダ
１Ａに入力させ、ダイナミックＲＡＭの選択信号をアー
ビタ５へ出力すると同時に、バンク情報をアービタ５と
バンク一致検出部１０へ出力する。バンク一致検出部１
０はリフレッシュアドレスカウンタ４Ａからのバンク情
報と上記バンク情報との一致を検出し、一致した場合
は、バンク一致信号をアービタ５へ出力する。
からダイナミックＲＡＭアレイ９Ａをアクセスする場合
は、プロセッサ８から出力されたアドレスを、デコーダ
１Ａに入力させ、ダイナミックＲＡＭの選択信号をアー
ビタ５へ出力すると同時に、バンク情報をアービタ５と
バンク一致検出部１０へ出力する。バンク一致検出部１
０はリフレッシュアドレスカウンタ４Ａからのバンク情
報と上記バンク情報との一致を検出し、一致した場合
は、バンク一致信号をアービタ５へ出力する。
【００２５】アービタ５はリフレッシュタイマ３からの
リフレッシュ要求信号が無い場合は、プロセッサ８のア
クセス要求に沿った制御信号をタイミングジェネレータ
７Ａに出力し、タイミングジェネレータ７Ａは制御信号
のタイミングである制御タイミング信号を生成し、アド
レス制御マルチプレクサ６Ａへ出力する。
リフレッシュ要求信号が無い場合は、プロセッサ８のア
クセス要求に沿った制御信号をタイミングジェネレータ
７Ａに出力し、タイミングジェネレータ７Ａは制御信号
のタイミングである制御タイミング信号を生成し、アド
レス制御マルチプレクサ６Ａへ出力する。
【００２６】また、アービタ５はプロセッサ８のアクセ
ス要求に従ったデータバッファ２の制御を行うと共に、
アドレス制御マルチプレクサ６Ａへバンク選択信号を出
力する。このバンク選択信号によって選択されたバンク
のみがアクセスの対象となる。
ス要求に従ったデータバッファ２の制御を行うと共に、
アドレス制御マルチプレクサ６Ａへバンク選択信号を出
力する。このバンク選択信号によって選択されたバンク
のみがアクセスの対象となる。
【００２７】例えば、アービタ５からバンク１選択信号
が出力されれば、アドレス制御信号マルチプレクサ６Ａ
のマルチプレクサバンク６ａが選択され、このマルチプ
レクサバンク６ａはダイナミックＲＡＭアレイ９Ａのダ
イナミックＲＡＭバンク、９ａに対し、プロセッサ８が
出力したアドレスとタイミングジェネレータ７Ａから出
力されるプロセッサのアクセス要求に沿った制御タイミ
ング信号を選択し、これを出力する。
が出力されれば、アドレス制御信号マルチプレクサ６Ａ
のマルチプレクサバンク６ａが選択され、このマルチプ
レクサバンク６ａはダイナミックＲＡＭアレイ９Ａのダ
イナミックＲＡＭバンク、９ａに対し、プロセッサ８が
出力したアドレスとタイミングジェネレータ７Ａから出
力されるプロセッサのアクセス要求に沿った制御タイミ
ング信号を選択し、これを出力する。
【００２８】ダイナミックＲＡＭバンク９ａは、マルチ
プレクサバンク６ａが出力するアドレスと制御信号に沿
った動作を実行する。なお、マルチプレクサバンク６ｂ
〜６ｄおよびダイナミックＲＡＭアレイ９ｂ〜９ｄにつ
いても同様である。
プレクサバンク６ａが出力するアドレスと制御信号に沿
った動作を実行する。なお、マルチプレクサバンク６ｂ
〜６ｄおよびダイナミックＲＡＭアレイ９ｂ〜９ｄにつ
いても同様である。
【００２９】一方、アービタ５にリフレッシュタイマ３
からのリフレッシュ要求信号がある場合で、バンク一致
検出部１０が一致信号をアービタ５に出力する場合は、
プロセッサ８のアクセス要求を一時保持し、リフレッシ
ュタイマ３から出力されるリフレッシュ要求に沿った制
御信号をタイミングジェネレータ７Ａへ出力すると共
に、アドレス制御マルチプレクサ６Ａへバンク選択信号
を出力する。
からのリフレッシュ要求信号がある場合で、バンク一致
検出部１０が一致信号をアービタ５に出力する場合は、
プロセッサ８のアクセス要求を一時保持し、リフレッシ
ュタイマ３から出力されるリフレッシュ要求に沿った制
御信号をタイミングジェネレータ７Ａへ出力すると共
に、アドレス制御マルチプレクサ６Ａへバンク選択信号
を出力する。
【００３０】タイミングジェネレータ７Ａはアービタ５
から受け取った制御信号のタイミングを生成し、アドレ
ス制御マルチプレクサ６Ａへ出力する。アドレス制御マ
ルチプレクサ６Ａはアービタ５が出力したバンク選択信
号によって選択されたバンクのみが有効となる。
から受け取った制御信号のタイミングを生成し、アドレ
ス制御マルチプレクサ６Ａへ出力する。アドレス制御マ
ルチプレクサ６Ａはアービタ５が出力したバンク選択信
号によって選択されたバンクのみが有効となる。
【００３１】例えば、マルチプレクサバンク６ａが選択
された場合には、ダイナミックＲＡＭバンク９ａにリフ
レッシュアドレスカウンタ４Ａが出力するアドレスと、
タイミングジェネレータ７Ａが出力するリフレッシュ制
御タイミング信号が出力される。
された場合には、ダイナミックＲＡＭバンク９ａにリフ
レッシュアドレスカウンタ４Ａが出力するアドレスと、
タイミングジェネレータ７Ａが出力するリフレッシュ制
御タイミング信号が出力される。
【００３２】このため、ダイナミックＲＡＭバンク９ａ
はアドレスと制御信号に沿った動作、即ちリフレッシュ
動作を実行する。なお、マルチプレクサバンク６ｂ〜６
ｄおよびダイナミックＲＡＭアレイ９ｂ〜９ｄについて
も同様である。そして、リフレッシュ動作が完了した後
に、一時保持されていたプロセッサ８のアクセス要求に
そって動作する。
はアドレスと制御信号に沿った動作、即ちリフレッシュ
動作を実行する。なお、マルチプレクサバンク６ｂ〜６
ｄおよびダイナミックＲＡＭアレイ９ｂ〜９ｄについて
も同様である。そして、リフレッシュ動作が完了した後
に、一時保持されていたプロセッサ８のアクセス要求に
そって動作する。
【００３３】また、アービタ５にリフレッシュタイマ３
からのリフレッシュ要求信号がある場合で、バンク一致
検出部１０が一致信号をアービタ５に出力しない場合
は、プロセッサ８のアクセス要求と、リフレッシュタイ
マ３から出力されるリフレッシュ要求が同時進行する様
にダイナミックＲＡＭが制御される。
からのリフレッシュ要求信号がある場合で、バンク一致
検出部１０が一致信号をアービタ５に出力しない場合
は、プロセッサ８のアクセス要求と、リフレッシュタイ
マ３から出力されるリフレッシュ要求が同時進行する様
にダイナミックＲＡＭが制御される。
【００３４】例えば、リフレッシュアドレスカウンタ４
Ａが出力するバンク情報がバンク１に関するもので、ア
ドレスデコーダ１Ａが出力するバンク情報がバンク２に
関するものであるとすると、バンク一致検出部１０から
はバンク一致信号は出力されない。
Ａが出力するバンク情報がバンク１に関するもので、ア
ドレスデコーダ１Ａが出力するバンク情報がバンク２に
関するものであるとすると、バンク一致検出部１０から
はバンク一致信号は出力されない。
【００３５】また、アドレスデコーダ１Ａからのダイナ
ミックＲＡＭの選択信号と、リフレッシュタイマ３から
のリフレッシュ要求の双方を受け取ったアービタ５は、
双方の要求に対応したバンク選択信号をアドレス制御マ
ルチプレクサ６Ａへ出力すると共に、双方の要求に対応
した制御信号をタイミングジェネレータ７Ａへ出力す
る。
ミックＲＡＭの選択信号と、リフレッシュタイマ３から
のリフレッシュ要求の双方を受け取ったアービタ５は、
双方の要求に対応したバンク選択信号をアドレス制御マ
ルチプレクサ６Ａへ出力すると共に、双方の要求に対応
した制御信号をタイミングジェネレータ７Ａへ出力す
る。
【００３６】タイミングジェネレータ７Ａはプロセッサ
８からのアクセス要求に沿ったタイミング信号と、リフ
レッシュ要求に沿ったタイミング信号の双方を、アドレ
ス制御マルチプレクサ６Ａへ出力する。アドレス制御マ
ルチプレクサ６Ａは、アービタ５から受け取ったバンク
選択信号に従って、対応するバンクのみを有効にする。
８からのアクセス要求に沿ったタイミング信号と、リフ
レッシュ要求に沿ったタイミング信号の双方を、アドレ
ス制御マルチプレクサ６Ａへ出力する。アドレス制御マ
ルチプレクサ６Ａは、アービタ５から受け取ったバンク
選択信号に従って、対応するバンクのみを有効にする。
【００３７】例えば、リフレッシュ要求をバンク１、プ
ロセッサからのアクセス要求をバンク２とした場合は、
アービタ５からバンク１＝リフレッシュ要求と、バンク
２＝プロセッサ要求の各選択信号が出力され、マルチプ
レクサバンク６ａとマルチプレクサバンク６ｂのみが有
効となる。
ロセッサからのアクセス要求をバンク２とした場合は、
アービタ５からバンク１＝リフレッシュ要求と、バンク
２＝プロセッサ要求の各選択信号が出力され、マルチプ
レクサバンク６ａとマルチプレクサバンク６ｂのみが有
効となる。
【００３８】マルチプレクサバンク６ａはダイナミック
ＲＡＭバンク９ａに、リフレッシュアドレスカウンタ４
Ａが出力するアドレスとタイミングジェネレータ７Ａが
出力するリフレッシュ制御タイミング信号を出力する。
これらの信号を受け取ったダイナミックＲＡＭバンク９
ａはリフレッシュ動作を実行する。
ＲＡＭバンク９ａに、リフレッシュアドレスカウンタ４
Ａが出力するアドレスとタイミングジェネレータ７Ａが
出力するリフレッシュ制御タイミング信号を出力する。
これらの信号を受け取ったダイナミックＲＡＭバンク９
ａはリフレッシュ動作を実行する。
【００３９】一方、マルチプレクサバンク６ｂはプロセ
ッサ８が出力するアドレスとタイミングジェネレータ７
Ａが出力する。プロセッサのアクセス要求に沿った制御
タイミング信号をダイナミックＲＡＭバンク９ｂに出力
する。
ッサ８が出力するアドレスとタイミングジェネレータ７
Ａが出力する。プロセッサのアクセス要求に沿った制御
タイミング信号をダイナミックＲＡＭバンク９ｂに出力
する。
【００４０】これらの信号を受け取ったダイナミックＲ
ＡＭバンク９ｂはプロセッサ８のアクセス要求に沿った
動作を実行する。他のマルチプレクサバンク６ｃ〜６ｄ
およびダイナミックＲＡＭバンク９ｃ〜９ｄの組み合わ
せについても同様である。
ＡＭバンク９ｂはプロセッサ８のアクセス要求に沿った
動作を実行する。他のマルチプレクサバンク６ｃ〜６ｄ
およびダイナミックＲＡＭバンク９ｃ〜９ｄの組み合わ
せについても同様である。
【００４１】
【発明の効果】以上のように、請求項１の発明によれば
プロセッサの制御下でリフレッシュされ、複数ブロック
のダイナミックＲＡＭバンクからなるダイナミックＲＡ
Ｍアレイと、上記プロセッサからのアドレスより上記ダ
イナミックＲＡＭアレイの選択信号およびバンク情報を
生成するアドレスデコーダと、上記ダイナミックＲＡＭ
バンクを一定周期でリフレッシュするリフレッシュ要求
信号を生成するリフレッシュタイマと、上記ダイナミッ
クＲＡＭアレイのリフレッシュアドレスとリフレッシュ
のバンク情報を生成するリフレッシュアドレスカウンタ
と上記アドレスデコーダおよびリフレッシュアドレスカ
ウンタからの各バンク情報の一致を検出するバンク一致
検出部と、該バンク一致検出部が上記各バンク情報の一
致を検出したとき、アービタに、上記プロセッサのアク
セス要求を一時保持させ、上記各バンク情報に対応する
バンク選択信号を、上記リフレッシュアドレスや制御タ
イミング信号などとともに、アドレス制御マルチプレク
サの対応するマルチプレクサバンクへ出力させて、その
マルチプレクサバンクに対応する上記ダイナミックＲＡ
Ｍバンクにリフレッシュ動作を実行させるように構成し
たので、ダイナミックＲＡＭバンクの一括リフレッシュ
動作に伴う一時的な大消費電流を抑制し、システムの消
費電流を抑えることができるものが得られる効果があ
る。
プロセッサの制御下でリフレッシュされ、複数ブロック
のダイナミックＲＡＭバンクからなるダイナミックＲＡ
Ｍアレイと、上記プロセッサからのアドレスより上記ダ
イナミックＲＡＭアレイの選択信号およびバンク情報を
生成するアドレスデコーダと、上記ダイナミックＲＡＭ
バンクを一定周期でリフレッシュするリフレッシュ要求
信号を生成するリフレッシュタイマと、上記ダイナミッ
クＲＡＭアレイのリフレッシュアドレスとリフレッシュ
のバンク情報を生成するリフレッシュアドレスカウンタ
と上記アドレスデコーダおよびリフレッシュアドレスカ
ウンタからの各バンク情報の一致を検出するバンク一致
検出部と、該バンク一致検出部が上記各バンク情報の一
致を検出したとき、アービタに、上記プロセッサのアク
セス要求を一時保持させ、上記各バンク情報に対応する
バンク選択信号を、上記リフレッシュアドレスや制御タ
イミング信号などとともに、アドレス制御マルチプレク
サの対応するマルチプレクサバンクへ出力させて、その
マルチプレクサバンクに対応する上記ダイナミックＲＡ
Ｍバンクにリフレッシュ動作を実行させるように構成し
たので、ダイナミックＲＡＭバンクの一括リフレッシュ
動作に伴う一時的な大消費電流を抑制し、システムの消
費電流を抑えることができるものが得られる効果があ
る。
【００４２】また、請求項２の発明によればプロセッサ
の制御下でリフレッシュされ、複数ブロックのダイナミ
ックＲＡＭバンクからなるダイナミックＲＡＭアレイ
と、上記プロセッサからのアドレスより上記ダイナミッ
クＲＡＭアレイの選択信号およびバンク情報を生成する
アドレスデコーダと、上記ダイナミックＲＡＭバンクを
一定周期でリフレッシュするリフレッシュ要求信号を生
成するリフレッシュタイマと、上記ダイナミックＲＡＭ
アレイのリフレッシュアドレスとリフレッシュのバンク
情報を生成するリフレッシュアドレスカウンタと、上記
アドレスデコーダおよびリフレッシュアドレスカウンタ
からの各バンク情報の一致を検出するバンク一致検出部
と、該バンク一致検出部が上記各バンク情報の一致を検
出せず、しかも上記プロセッサのアクセス要求およびリ
フレッシュタイマからのリフレッシュ要求が同時に進行
した際には、アービタに、上記各バンク情報に対応する
バンク選択信号を、リフレッシュアドレスや制御タイミ
ング信号などとともに、アドレス制御マルチプレクサの
対応する各マルチプレクサバンクへ出力させてこれらに
対応する上記各ダイナミックＲＡＭバンクの一方にリフ
レッシュ動作を実行させ、他方に上記プロセッサのアク
セス要求に沿った動作を実行させるように構成したの
で、ダイナミックＲＡＭのリフレッシュ動作中でも、プ
ロセッサからのアクセスを同時に実施でき、プロセッサ
の稼動能率を向上できるものが得られる効果がある。
の制御下でリフレッシュされ、複数ブロックのダイナミ
ックＲＡＭバンクからなるダイナミックＲＡＭアレイ
と、上記プロセッサからのアドレスより上記ダイナミッ
クＲＡＭアレイの選択信号およびバンク情報を生成する
アドレスデコーダと、上記ダイナミックＲＡＭバンクを
一定周期でリフレッシュするリフレッシュ要求信号を生
成するリフレッシュタイマと、上記ダイナミックＲＡＭ
アレイのリフレッシュアドレスとリフレッシュのバンク
情報を生成するリフレッシュアドレスカウンタと、上記
アドレスデコーダおよびリフレッシュアドレスカウンタ
からの各バンク情報の一致を検出するバンク一致検出部
と、該バンク一致検出部が上記各バンク情報の一致を検
出せず、しかも上記プロセッサのアクセス要求およびリ
フレッシュタイマからのリフレッシュ要求が同時に進行
した際には、アービタに、上記各バンク情報に対応する
バンク選択信号を、リフレッシュアドレスや制御タイミ
ング信号などとともに、アドレス制御マルチプレクサの
対応する各マルチプレクサバンクへ出力させてこれらに
対応する上記各ダイナミックＲＡＭバンクの一方にリフ
レッシュ動作を実行させ、他方に上記プロセッサのアク
セス要求に沿った動作を実行させるように構成したの
で、ダイナミックＲＡＭのリフレッシュ動作中でも、プ
ロセッサからのアクセスを同時に実施でき、プロセッサ
の稼動能率を向上できるものが得られる効果がある。
【図１】この発明の一実施例によるダイナミックＲＡＭ
の制御回路を示すブロック図である。
の制御回路を示すブロック図である。
【図２】従来のダイナミックＲＡＭの制御回路を示すブ
ロック図である。
ロック図である。
１Ａ アドレスデコーダ ３ リフレッシュタイマ ４Ａ リフレッシュアドレスカウンタ ５ アービタ ６Ａ アドレス制御マルチプレクサ ６ａ〜６ｄ マルチプレクサバンク ８ プロセッサ ９Ａ ダイナミックＲＡＭアレイ ９ａ〜９ｄ ダイナミックＲＡＭバンク １０ バンク一致検出部
Claims (2)
- 【請求項１】 プロセッサの制御下でリフレッシュさ
れ、複数ブロックのダイナミックＲＡＭバンクからなる
ダイナミックＲＡＭアレイと、上記プロセッサからのア
ドレスより上記ダイナミックＲＡＭアレイの選択信号お
よびバンク情報を生成するアドレスデコーダと、上記ダ
イナミックＲＡＭバンクを一定周期でリフレッシュする
リフレッシュ要求信号を生成するリフレッシュタイマ
と、上記ダイナミックＲＡＭアレイのリフレッシュアド
レスとリフレッシュのバンク情報を生成するリフレッシ
ュアドレスカウンタと、上記アドレスデコーダおよびリ
フレッシュアドレスカウンタからの各バンク情報の一致
を検出するバンク一致検出部と、該バンク一致検出部が
上記各バンク情報の一致を検出したとき、上記プロセッ
サのアクセス要求を一時保持し、上記各バンク情報に対
応するバンク選択信号を、上記リフレッシュアドレスや
制御タイミング信号などとともに、アドレス制御マルチ
プレクサの対応するマルチプレクサバンクへ出力して、
そのマルチプレクサバンクに対応する上記ダイナミック
ＲＡＭバンクにリフレッシュ動作を実行させるアービタ
とを備えたダイナミックＲＡＭの制御回路。 - 【請求項２】 プロセッサの制御下でリフレッシュさ
れ、複数ブロックのダイナミックＲＡＭバンクからなる
ダイナミックＲＡＭアレイと、上記プロセッサからのア
ドレスより上記ダイナミックＲＡＭアレイの選択信号お
よびバンク情報を生成するアドレスデコーダと、上記ダ
イナミックＲＡＭバンクを一定周期でリフレッシュする
リフレッシュ要求信号を生成するリフレッシュタイマ
と、上記ダイナミックＲＡＭアレイのリフレッシュアド
レスとリフレッシュのバンク情報を生成するリフレッシ
ュアドレスカウンタと、上記アドレスデコーダおよびリ
フレッシュアドレスカウンタからの各バンク情報の一致
を検出するバンク一致検出部と、該バンク一致検出部が
上記各バンク情報の一致を検出せず、しかも上記プロセ
ッサのアクセス要求およびリフレッシュタイマからのリ
フレッシュ要求が同時に進行した際には、上記各バンク
情報に対応するバンク選択信号を、リフレッシュアドレ
スや制御タイミング信号などとともに、アドレス制御マ
ルチプレクサの対応する各マルチプレクサバンクへ出力
して、これらに対応する上記各ダイナミックＲＡＭバン
クの一方にリフレッシュ動作を実行させ、他方に上記プ
ロセッサのアクセス要求に沿った動作を実行させるアー
ビタとを備えたダイナミックＲＡＭの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201846A JPH0628850A (ja) | 1992-07-07 | 1992-07-07 | ダイナミックｒａｍの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201846A JPH0628850A (ja) | 1992-07-07 | 1992-07-07 | ダイナミックｒａｍの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628850A true JPH0628850A (ja) | 1994-02-04 |
Family
ID=16447862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201846A Pending JPH0628850A (ja) | 1992-07-07 | 1992-07-07 | ダイナミックｒａｍの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| US6704234B2 (en) | 2000-10-20 | 2004-03-09 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| JP2010033695A (ja) * | 2008-07-29 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 組み込みｄｒａｍ用リフレッシュ・コントローラ及びリフレッシュ制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196597A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | 計算機の主記憶装置 |
| JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1992
- 1992-07-07 JP JP4201846A patent/JPH0628850A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196597A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | 計算機の主記憶装置 |
| JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| US6704234B2 (en) | 2000-10-20 | 2004-03-09 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
| JP2010033695A (ja) * | 2008-07-29 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 組み込みｄｒａｍ用リフレッシュ・コントローラ及びリフレッシュ制御方法 |
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