JPH0628850A - ダイナミックramの制御回路 - Google Patents
ダイナミックramの制御回路Info
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- JPH0628850A JPH0628850A JP4201846A JP20184692A JPH0628850A JP H0628850 A JPH0628850 A JP H0628850A JP 4201846 A JP4201846 A JP 4201846A JP 20184692 A JP20184692 A JP 20184692A JP H0628850 A JPH0628850 A JP H0628850A
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- refresh
- dynamic ram
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ダイナミックRAMのリフレッシュ時におけ
る大電流消費を抑え、また、上記リフレッシュ時でも、
プロセッサからのアクセスを同時に並行して実施可能に
する。 【構成】 アービタ5により幾つかのブロックに分割し
たバンク毎にダイナミックRAMを制御することで、シ
ステムの全ダイナミックRAMが一括リフレッシュする
のを回避可能にし、また、プロセッサ8からのアクセス
要求とリフレッシュ要求が重なっても、ダイナミックR
AMのリフレッシュ動作とプロセッサ8からのアクセス
を同時に並行して実施させる。
る大電流消費を抑え、また、上記リフレッシュ時でも、
プロセッサからのアクセスを同時に並行して実施可能に
する。 【構成】 アービタ5により幾つかのブロックに分割し
たバンク毎にダイナミックRAMを制御することで、シ
ステムの全ダイナミックRAMが一括リフレッシュする
のを回避可能にし、また、プロセッサ8からのアクセス
要求とリフレッシュ要求が重なっても、ダイナミックR
AMのリフレッシュ動作とプロセッサ8からのアクセス
を同時に並行して実施させる。
Description
【0001】
【産業上の利用分野】この発明は、ダイナミックRAM
に対するデータの書き込み/読み出しおよびリフレッシ
ュを制御するダイナミックRAMの制御回路に関するも
のである。
に対するデータの書き込み/読み出しおよびリフレッシ
ュを制御するダイナミックRAMの制御回路に関するも
のである。
【0002】
【従来の技術】図2は例えば、雑誌「トランジスタ技
術」,増刊,メモリIC活用ハンドブック,P28に示
された従来のダイナミックRAM制御回路を示すブロッ
ク図であり、図において、1はプロセッサ8から出力さ
れるアドレスを解読し、ダイナミックRAMの選択信号
を生成するアドレスデコーダ、2はプロセッサ8がダイ
ナミックRAMにデータを書き込んだり読みだしたりす
る場合のデータ制御用のデータバッファである。
術」,増刊,メモリIC活用ハンドブック,P28に示
された従来のダイナミックRAM制御回路を示すブロッ
ク図であり、図において、1はプロセッサ8から出力さ
れるアドレスを解読し、ダイナミックRAMの選択信号
を生成するアドレスデコーダ、2はプロセッサ8がダイ
ナミックRAMにデータを書き込んだり読みだしたりす
る場合のデータ制御用のデータバッファである。
【0003】3はダイナミックRAMを一定周期にリフ
レッシュするリフレッシュタイマ、4はリフレッシュア
ドレスを生成する為のリフレッシュアドレスカウンタ、
5はリフレッシュタイマ3によるリフレッシュ要求とプ
ロセッサ8からのダイナミックRAMアクセス要求の調
停と制御を行うアービタ、6はプロセッサ8から出力さ
れるアドレスとリフレッシュアドレスカウンタ4から出
力されるアドレスを切り替えるアドレス制御マルチプレ
クサである。
レッシュするリフレッシュタイマ、4はリフレッシュア
ドレスを生成する為のリフレッシュアドレスカウンタ、
5はリフレッシュタイマ3によるリフレッシュ要求とプ
ロセッサ8からのダイナミックRAMアクセス要求の調
停と制御を行うアービタ、6はプロセッサ8から出力さ
れるアドレスとリフレッシュアドレスカウンタ4から出
力されるアドレスを切り替えるアドレス制御マルチプレ
クサである。
【0004】また、7はダイナミックRAMの制御タイ
ミング信号を生成するタイミングジェネレータ、8はダ
イナミックRAMからデータの読み出し/書き込みを実
行する上記のプロセッサ、9は複数のダイナミックRA
Mから成るダイナミックRAMアレイである。
ミング信号を生成するタイミングジェネレータ、8はダ
イナミックRAMからデータの読み出し/書き込みを実
行する上記のプロセッサ、9は複数のダイナミックRA
Mから成るダイナミックRAMアレイである。
【0005】次に動作について説明する。プロセッサ8
からダイナミックRAMアレイ9をアクセスする場合
は、プロセッサ8から出力されたアドレスをアドレスデ
コーダ1に入力させ、さらに、ダイナミックRAMのア
クセス要求である選択信号をアービタ5へ出力する。
からダイナミックRAMアレイ9をアクセスする場合
は、プロセッサ8から出力されたアドレスをアドレスデ
コーダ1に入力させ、さらに、ダイナミックRAMのア
クセス要求である選択信号をアービタ5へ出力する。
【0006】アービタ5はリフレッシュタイマ3からの
リフレッシュ要求が無い場合は、プロセッサ8のアクセ
ス要求に沿った制御信号をタイミングジェネレータ7に
出力し、タイミングジェネレータ7は制御信号のタイミ
ングを生成し、ダイナミックRAMアレイ9に出力す
る。
リフレッシュ要求が無い場合は、プロセッサ8のアクセ
ス要求に沿った制御信号をタイミングジェネレータ7に
出力し、タイミングジェネレータ7は制御信号のタイミ
ングを生成し、ダイナミックRAMアレイ9に出力す
る。
【0007】また、アービタ5はプロセッサ8のアクセ
ス要求に従ってデータバッファ2の制御を行うと共に、
アドレス制御マルチプレクサ6にアドレスバス側を選択
するアドレス選択信号を出力する。このため、アドレス
制御マルチプレクサ6はアドレスバス上のアドレスをダ
イナミックRAMアレイ9へ出力する。
ス要求に従ってデータバッファ2の制御を行うと共に、
アドレス制御マルチプレクサ6にアドレスバス側を選択
するアドレス選択信号を出力する。このため、アドレス
制御マルチプレクサ6はアドレスバス上のアドレスをダ
イナミックRAMアレイ9へ出力する。
【0008】そこで、アドレスと制御信号を受け取った
ダイナミックRAMアレイ9はプロセッサ8のアクセス
要求に従い、データの書き込み/読み出しを行う。
ダイナミックRAMアレイ9はプロセッサ8のアクセス
要求に従い、データの書き込み/読み出しを行う。
【0009】一方、アービタ5にてリフレッシュタイマ
3からのリフレッシュ要求が有る場合は、プロセッサ8
のアクセス要求を一時保持し、リフレッシュタイマ3か
らのリフレッシュ要求に沿った制御信号をタイミングジ
ェネレータ7に出力する。このため、タイミングジェネ
レータ7は制御信号のタイミングを生成し、ダイナミッ
クRAMアレイ9に出力する。
3からのリフレッシュ要求が有る場合は、プロセッサ8
のアクセス要求を一時保持し、リフレッシュタイマ3か
らのリフレッシュ要求に沿った制御信号をタイミングジ
ェネレータ7に出力する。このため、タイミングジェネ
レータ7は制御信号のタイミングを生成し、ダイナミッ
クRAMアレイ9に出力する。
【0010】また、アービタ5はアドレス制御マルチプ
レクサ6へ、リフレッシュアドレスカウンタ4の値を選
択するアドレス選択信号を出力する。このため、アドレ
ス制御マルチプレクサ6はリフレッシュアドレスカウン
タの値をダイナミックRAMアレイ9へ出力する。
レクサ6へ、リフレッシュアドレスカウンタ4の値を選
択するアドレス選択信号を出力する。このため、アドレ
ス制御マルチプレクサ6はリフレッシュアドレスカウン
タの値をダイナミックRAMアレイ9へ出力する。
【0011】そこで、アドレスと制御信号を受け取った
ダイナミックRAMアレイ9は、リフレッシュ動作を実
行する。そして、このリフレッシュ動作が完了した後
に、一時保持されていたプロセッサ8のアクセス要求に
沿って動作する。
ダイナミックRAMアレイ9は、リフレッシュ動作を実
行する。そして、このリフレッシュ動作が完了した後
に、一時保持されていたプロセッサ8のアクセス要求に
沿って動作する。
【0012】
【発明が解決しようとする課題】従来のダイナミックR
AMの制御回路は以上のように構成されているので、ス
タティックRAM等に比べてダイナミックRAMの消費
電流が大きいことから、大容量のダイナミックRAMを
使用したシステムの場合、全ダイナミックRAMが同時
にリフレッシュされるので、一時的に大電流が発生し、
周辺回路に電源ノイズ等による悪影響を引き起こさせる
可能性が高く、周辺回路に誤動作を誘発させる危険があ
るなどの問題点があった。
AMの制御回路は以上のように構成されているので、ス
タティックRAM等に比べてダイナミックRAMの消費
電流が大きいことから、大容量のダイナミックRAMを
使用したシステムの場合、全ダイナミックRAMが同時
にリフレッシュされるので、一時的に大電流が発生し、
周辺回路に電源ノイズ等による悪影響を引き起こさせる
可能性が高く、周辺回路に誤動作を誘発させる危険があ
るなどの問題点があった。
【0013】また、一定周期でダイナミックRAMをリ
フレッシュする必要があることから、リフレッシュ期間
中はプロセッサからダイナミックRAMをアクセスする
ことができないなどの問題点があった。
フレッシュする必要があることから、リフレッシュ期間
中はプロセッサからダイナミックRAMをアクセスする
ことができないなどの問題点があった。
【0014】請求項1の発明は上記のような問題点を解
消するためになされたもので、大容量のダイナミックR
AMを使用したシステムに於いても、リフレッシュ時に
おける一時的な大電流の発生を防止できるとともに、消
費電流を抑えることができるダイナミックRAMの制御
回路を得ることを目的とする。
消するためになされたもので、大容量のダイナミックR
AMを使用したシステムに於いても、リフレッシュ時に
おける一時的な大電流の発生を防止できるとともに、消
費電流を抑えることができるダイナミックRAMの制御
回路を得ることを目的とする。
【0015】また、請求項2の発明は、ダイナミックR
AMのリフレッシュ中でも、プロセッサからのアクセス
を同時に実施できるダイナミックRAMの制御回路を得
ることを目的とする。
AMのリフレッシュ中でも、プロセッサからのアクセス
を同時に実施できるダイナミックRAMの制御回路を得
ることを目的とする。
【0016】
【課題を解決するための手段】請求項1の発明に係るダ
イナミックRAMの制御回路は、プロセッサの制御下で
リフレッシュされ、複数ブロックのダイナミックRAM
バンクからなるダイナミックRAMアレイと、上記プロ
セッサからのアドレスより上記ダイナミックRAMアレ
イの選択信号およびバンク情報を生成するアドレスデコ
ーダと、上記ダイナミックRAMバンクを一定周期でリ
フレッシュするリフレッシュ要求信号を生成するリフレ
ッシュタイマと、上記ダイナミックRAMアレイのリフ
レッシュアドレスとリフレッシュのバンク情報を生成す
るリフレッシュアドレスカウンタと、上記アドレスデコ
ーダおよびリフレッシュアドレスカウンタからの各バン
ク情報の一致を検出するバンク一致検出部と、該バンク
一致検出部が上記各バンク情報の一致を検出したとき、
アービタに、上記プロセッサのアクセス要求を一時保持
させ、上記各バンク情報に対応するバンク選択信号を、
上記リフレッシュアドレスや制御タイミング信号などと
ともに、アドレス制御マルチプレクサの対応するマルチ
プレクサバンクへ出力させて、そのマルチプレクサバン
クに対応する上記ダイナミックRAMバンクにリフレッ
シュ動作を実行させるようにしたものである。
イナミックRAMの制御回路は、プロセッサの制御下で
リフレッシュされ、複数ブロックのダイナミックRAM
バンクからなるダイナミックRAMアレイと、上記プロ
セッサからのアドレスより上記ダイナミックRAMアレ
イの選択信号およびバンク情報を生成するアドレスデコ
ーダと、上記ダイナミックRAMバンクを一定周期でリ
フレッシュするリフレッシュ要求信号を生成するリフレ
ッシュタイマと、上記ダイナミックRAMアレイのリフ
レッシュアドレスとリフレッシュのバンク情報を生成す
るリフレッシュアドレスカウンタと、上記アドレスデコ
ーダおよびリフレッシュアドレスカウンタからの各バン
ク情報の一致を検出するバンク一致検出部と、該バンク
一致検出部が上記各バンク情報の一致を検出したとき、
アービタに、上記プロセッサのアクセス要求を一時保持
させ、上記各バンク情報に対応するバンク選択信号を、
上記リフレッシュアドレスや制御タイミング信号などと
ともに、アドレス制御マルチプレクサの対応するマルチ
プレクサバンクへ出力させて、そのマルチプレクサバン
クに対応する上記ダイナミックRAMバンクにリフレッ
シュ動作を実行させるようにしたものである。
【0017】また、請求項2の発明はプロセッサの制御
下でリフレッシュされ、複数ブロックのダイナミックR
AMバンクからなるダイナミックRAMアレイと、上記
プロセッサからのアドレスより上記ダイナミックRAM
アレイの選択信号およびバンク情報を生成するアドレス
デコーダと、上記ダイナミックRAMバンクを一定周期
でリフレッシュするリフレッシュ要求信号を生成するリ
フレッシュタイマと、上記ダイナミックRAMアレイの
リフレッシュアドレスとリフレッシュのバンク情報を生
成するリフレッシュアドレスカウンタと、上記アドレス
デコーダおよびリフレッシュアドレスカウンタからの各
バンク情報の一致を検出するバンク一致検出部と、該バ
ンク一致検出部が上記各バンク情報の一致を検出せず、
しかも上記プロセッサのアクセス要求およびリフレッシ
ュタイマからのリフレッシュ要求が同時に進行した際に
は、アービタに、上記各バンク情報に対応するバンク選
択信号をリフレッシュアドレスや制御タイミング信号な
どとともに、アドレス制御マルチプレクサの対応する各
マルチプレクサバンクへ出力させて、これらに対応する
上記各ダイナミックRAMバンクの一方にリフレッシュ
動作を実行させ、他方に上記プロセッサのアクセス要求
に沿った動作を実行させるようにしたものである。
下でリフレッシュされ、複数ブロックのダイナミックR
AMバンクからなるダイナミックRAMアレイと、上記
プロセッサからのアドレスより上記ダイナミックRAM
アレイの選択信号およびバンク情報を生成するアドレス
デコーダと、上記ダイナミックRAMバンクを一定周期
でリフレッシュするリフレッシュ要求信号を生成するリ
フレッシュタイマと、上記ダイナミックRAMアレイの
リフレッシュアドレスとリフレッシュのバンク情報を生
成するリフレッシュアドレスカウンタと、上記アドレス
デコーダおよびリフレッシュアドレスカウンタからの各
バンク情報の一致を検出するバンク一致検出部と、該バ
ンク一致検出部が上記各バンク情報の一致を検出せず、
しかも上記プロセッサのアクセス要求およびリフレッシ
ュタイマからのリフレッシュ要求が同時に進行した際に
は、アービタに、上記各バンク情報に対応するバンク選
択信号をリフレッシュアドレスや制御タイミング信号な
どとともに、アドレス制御マルチプレクサの対応する各
マルチプレクサバンクへ出力させて、これらに対応する
上記各ダイナミックRAMバンクの一方にリフレッシュ
動作を実行させ、他方に上記プロセッサのアクセス要求
に沿った動作を実行させるようにしたものである。
【0018】
【作用】請求項1の発明におけるダイナミックRAMの
制御装置は、ダイナミックRAMを幾つかのブロックに
分割したバンク毎に、ダイナミックRAMを制御するこ
とで、システム上の全ダイナミックRAMの一括リフレ
ッシュを回避し、一時的な大電流の発生を抑制し、低消
費電流を実現すると共に、周辺回路の誤動作を防止す
る。
制御装置は、ダイナミックRAMを幾つかのブロックに
分割したバンク毎に、ダイナミックRAMを制御するこ
とで、システム上の全ダイナミックRAMの一括リフレ
ッシュを回避し、一時的な大電流の発生を抑制し、低消
費電流を実現すると共に、周辺回路の誤動作を防止す
る。
【0019】請求項2の発明におけるダイナミックRA
Mの制御装置は、バンク毎にダイナミックRAMを制御
することで、プロセッサからのアドレス要求とリフレッ
シュ要求が重なった場合においても、プロセッサからの
アクセス要求のバンクとリフレッシュ要求のバンクの一
致検出を行い、一致しなかった場合に、リフレッシュと
プロセッサのアクセスを同時に実施可能にする。
Mの制御装置は、バンク毎にダイナミックRAMを制御
することで、プロセッサからのアドレス要求とリフレッ
シュ要求が重なった場合においても、プロセッサからの
アクセス要求のバンクとリフレッシュ要求のバンクの一
致検出を行い、一致しなかった場合に、リフレッシュと
プロセッサのアクセスを同時に実施可能にする。
【0020】
実施例1.以下、この発明の一実施例を図について説明
する。図1において、1Aはプロセッサ8から出力され
るアドレスよりダイナミックRAMアレイ9Aの選択信
号とバンク情報を生成するアドレスデコーダ、2はプロ
セッサがダイナミックRAMにデータの書き込み/読み
出しを行う場合のデータ制御用のデータバッファであ
る。
する。図1において、1Aはプロセッサ8から出力され
るアドレスよりダイナミックRAMアレイ9Aの選択信
号とバンク情報を生成するアドレスデコーダ、2はプロ
セッサがダイナミックRAMにデータの書き込み/読み
出しを行う場合のデータ制御用のデータバッファであ
る。
【0021】3はダイナミックRAMを一定周期にリフ
レッシュする為のリフレッシュ要求信号を生成するリフ
レッシュタイマ、4Aはリフレッシュアドレスとリフレ
ッシュバンク情報を生成するリフレッシュアドレスカウ
ンタ、5はリフレッシュタイマが出力するリフレッシュ
要求信号とアドレスデコーダが出力するダイナミックR
AMの選択信号の調停と制御を行うアービタである。
レッシュする為のリフレッシュ要求信号を生成するリフ
レッシュタイマ、4Aはリフレッシュアドレスとリフレ
ッシュバンク情報を生成するリフレッシュアドレスカウ
ンタ、5はリフレッシュタイマが出力するリフレッシュ
要求信号とアドレスデコーダが出力するダイナミックR
AMの選択信号の調停と制御を行うアービタである。
【0022】また、6Aはマルチプレクサバンク6a〜
6dからなり、プロセッサ8から出力されるアドレス
と、リフレッシュアドレスカウンタ4Aから出力される
リフレッシュアドレス及びタイミングジェネレータ7A
から出力されるリフレッシュ制御タイミング信号と、プ
ロセッサ8からのアクセス要求に沿った制御信号とを切
り替えるアドレス制御マルチプレクサ、7Aはダイナミ
ックRAMの制御タイミング信号を生成するタイミング
ジェネレータである。
6dからなり、プロセッサ8から出力されるアドレス
と、リフレッシュアドレスカウンタ4Aから出力される
リフレッシュアドレス及びタイミングジェネレータ7A
から出力されるリフレッシュ制御タイミング信号と、プ
ロセッサ8からのアクセス要求に沿った制御信号とを切
り替えるアドレス制御マルチプレクサ、7Aはダイナミ
ックRAMの制御タイミング信号を生成するタイミング
ジェネレータである。
【0023】さらに、8はダイナミックRAMからデー
タの読み出し/書き込みを実行するプロセッサ、9Aは
ダイナミックRAMバンク9a〜9dからなり、複数の
ダイナミックRAMをバンク単位に分割構成したダイナ
ミックRAMアレイ、10はアドレスデコーダ及びリフ
レッシュアドレスカウンタから出力されるバンク情報を
取り込んで、バンクの一致を検出し、その結果をアービ
タへ出力するバンク一致検出部である。
タの読み出し/書き込みを実行するプロセッサ、9Aは
ダイナミックRAMバンク9a〜9dからなり、複数の
ダイナミックRAMをバンク単位に分割構成したダイナ
ミックRAMアレイ、10はアドレスデコーダ及びリフ
レッシュアドレスカウンタから出力されるバンク情報を
取り込んで、バンクの一致を検出し、その結果をアービ
タへ出力するバンク一致検出部である。
【0024】次に動作について説明する。プロセッサ8
からダイナミックRAMアレイ9Aをアクセスする場合
は、プロセッサ8から出力されたアドレスを、デコーダ
1Aに入力させ、ダイナミックRAMの選択信号をアー
ビタ5へ出力すると同時に、バンク情報をアービタ5と
バンク一致検出部10へ出力する。バンク一致検出部1
0はリフレッシュアドレスカウンタ4Aからのバンク情
報と上記バンク情報との一致を検出し、一致した場合
は、バンク一致信号をアービタ5へ出力する。
からダイナミックRAMアレイ9Aをアクセスする場合
は、プロセッサ8から出力されたアドレスを、デコーダ
1Aに入力させ、ダイナミックRAMの選択信号をアー
ビタ5へ出力すると同時に、バンク情報をアービタ5と
バンク一致検出部10へ出力する。バンク一致検出部1
0はリフレッシュアドレスカウンタ4Aからのバンク情
報と上記バンク情報との一致を検出し、一致した場合
は、バンク一致信号をアービタ5へ出力する。
【0025】アービタ5はリフレッシュタイマ3からの
リフレッシュ要求信号が無い場合は、プロセッサ8のア
クセス要求に沿った制御信号をタイミングジェネレータ
7Aに出力し、タイミングジェネレータ7Aは制御信号
のタイミングである制御タイミング信号を生成し、アド
レス制御マルチプレクサ6Aへ出力する。
リフレッシュ要求信号が無い場合は、プロセッサ8のア
クセス要求に沿った制御信号をタイミングジェネレータ
7Aに出力し、タイミングジェネレータ7Aは制御信号
のタイミングである制御タイミング信号を生成し、アド
レス制御マルチプレクサ6Aへ出力する。
【0026】また、アービタ5はプロセッサ8のアクセ
ス要求に従ったデータバッファ2の制御を行うと共に、
アドレス制御マルチプレクサ6Aへバンク選択信号を出
力する。このバンク選択信号によって選択されたバンク
のみがアクセスの対象となる。
ス要求に従ったデータバッファ2の制御を行うと共に、
アドレス制御マルチプレクサ6Aへバンク選択信号を出
力する。このバンク選択信号によって選択されたバンク
のみがアクセスの対象となる。
【0027】例えば、アービタ5からバンク1選択信号
が出力されれば、アドレス制御信号マルチプレクサ6A
のマルチプレクサバンク6aが選択され、このマルチプ
レクサバンク6aはダイナミックRAMアレイ9Aのダ
イナミックRAMバンク、9aに対し、プロセッサ8が
出力したアドレスとタイミングジェネレータ7Aから出
力されるプロセッサのアクセス要求に沿った制御タイミ
ング信号を選択し、これを出力する。
が出力されれば、アドレス制御信号マルチプレクサ6A
のマルチプレクサバンク6aが選択され、このマルチプ
レクサバンク6aはダイナミックRAMアレイ9Aのダ
イナミックRAMバンク、9aに対し、プロセッサ8が
出力したアドレスとタイミングジェネレータ7Aから出
力されるプロセッサのアクセス要求に沿った制御タイミ
ング信号を選択し、これを出力する。
【0028】ダイナミックRAMバンク9aは、マルチ
プレクサバンク6aが出力するアドレスと制御信号に沿
った動作を実行する。なお、マルチプレクサバンク6b
〜6dおよびダイナミックRAMアレイ9b〜9dにつ
いても同様である。
プレクサバンク6aが出力するアドレスと制御信号に沿
った動作を実行する。なお、マルチプレクサバンク6b
〜6dおよびダイナミックRAMアレイ9b〜9dにつ
いても同様である。
【0029】一方、アービタ5にリフレッシュタイマ3
からのリフレッシュ要求信号がある場合で、バンク一致
検出部10が一致信号をアービタ5に出力する場合は、
プロセッサ8のアクセス要求を一時保持し、リフレッシ
ュタイマ3から出力されるリフレッシュ要求に沿った制
御信号をタイミングジェネレータ7Aへ出力すると共
に、アドレス制御マルチプレクサ6Aへバンク選択信号
を出力する。
からのリフレッシュ要求信号がある場合で、バンク一致
検出部10が一致信号をアービタ5に出力する場合は、
プロセッサ8のアクセス要求を一時保持し、リフレッシ
ュタイマ3から出力されるリフレッシュ要求に沿った制
御信号をタイミングジェネレータ7Aへ出力すると共
に、アドレス制御マルチプレクサ6Aへバンク選択信号
を出力する。
【0030】タイミングジェネレータ7Aはアービタ5
から受け取った制御信号のタイミングを生成し、アドレ
ス制御マルチプレクサ6Aへ出力する。アドレス制御マ
ルチプレクサ6Aはアービタ5が出力したバンク選択信
号によって選択されたバンクのみが有効となる。
から受け取った制御信号のタイミングを生成し、アドレ
ス制御マルチプレクサ6Aへ出力する。アドレス制御マ
ルチプレクサ6Aはアービタ5が出力したバンク選択信
号によって選択されたバンクのみが有効となる。
【0031】例えば、マルチプレクサバンク6aが選択
された場合には、ダイナミックRAMバンク9aにリフ
レッシュアドレスカウンタ4Aが出力するアドレスと、
タイミングジェネレータ7Aが出力するリフレッシュ制
御タイミング信号が出力される。
された場合には、ダイナミックRAMバンク9aにリフ
レッシュアドレスカウンタ4Aが出力するアドレスと、
タイミングジェネレータ7Aが出力するリフレッシュ制
御タイミング信号が出力される。
【0032】このため、ダイナミックRAMバンク9a
はアドレスと制御信号に沿った動作、即ちリフレッシュ
動作を実行する。なお、マルチプレクサバンク6b〜6
dおよびダイナミックRAMアレイ9b〜9dについて
も同様である。そして、リフレッシュ動作が完了した後
に、一時保持されていたプロセッサ8のアクセス要求に
そって動作する。
はアドレスと制御信号に沿った動作、即ちリフレッシュ
動作を実行する。なお、マルチプレクサバンク6b〜6
dおよびダイナミックRAMアレイ9b〜9dについて
も同様である。そして、リフレッシュ動作が完了した後
に、一時保持されていたプロセッサ8のアクセス要求に
そって動作する。
【0033】また、アービタ5にリフレッシュタイマ3
からのリフレッシュ要求信号がある場合で、バンク一致
検出部10が一致信号をアービタ5に出力しない場合
は、プロセッサ8のアクセス要求と、リフレッシュタイ
マ3から出力されるリフレッシュ要求が同時進行する様
にダイナミックRAMが制御される。
からのリフレッシュ要求信号がある場合で、バンク一致
検出部10が一致信号をアービタ5に出力しない場合
は、プロセッサ8のアクセス要求と、リフレッシュタイ
マ3から出力されるリフレッシュ要求が同時進行する様
にダイナミックRAMが制御される。
【0034】例えば、リフレッシュアドレスカウンタ4
Aが出力するバンク情報がバンク1に関するもので、ア
ドレスデコーダ1Aが出力するバンク情報がバンク2に
関するものであるとすると、バンク一致検出部10から
はバンク一致信号は出力されない。
Aが出力するバンク情報がバンク1に関するもので、ア
ドレスデコーダ1Aが出力するバンク情報がバンク2に
関するものであるとすると、バンク一致検出部10から
はバンク一致信号は出力されない。
【0035】また、アドレスデコーダ1Aからのダイナ
ミックRAMの選択信号と、リフレッシュタイマ3から
のリフレッシュ要求の双方を受け取ったアービタ5は、
双方の要求に対応したバンク選択信号をアドレス制御マ
ルチプレクサ6Aへ出力すると共に、双方の要求に対応
した制御信号をタイミングジェネレータ7Aへ出力す
る。
ミックRAMの選択信号と、リフレッシュタイマ3から
のリフレッシュ要求の双方を受け取ったアービタ5は、
双方の要求に対応したバンク選択信号をアドレス制御マ
ルチプレクサ6Aへ出力すると共に、双方の要求に対応
した制御信号をタイミングジェネレータ7Aへ出力す
る。
【0036】タイミングジェネレータ7Aはプロセッサ
8からのアクセス要求に沿ったタイミング信号と、リフ
レッシュ要求に沿ったタイミング信号の双方を、アドレ
ス制御マルチプレクサ6Aへ出力する。アドレス制御マ
ルチプレクサ6Aは、アービタ5から受け取ったバンク
選択信号に従って、対応するバンクのみを有効にする。
8からのアクセス要求に沿ったタイミング信号と、リフ
レッシュ要求に沿ったタイミング信号の双方を、アドレ
ス制御マルチプレクサ6Aへ出力する。アドレス制御マ
ルチプレクサ6Aは、アービタ5から受け取ったバンク
選択信号に従って、対応するバンクのみを有効にする。
【0037】例えば、リフレッシュ要求をバンク1、プ
ロセッサからのアクセス要求をバンク2とした場合は、
アービタ5からバンク1=リフレッシュ要求と、バンク
2=プロセッサ要求の各選択信号が出力され、マルチプ
レクサバンク6aとマルチプレクサバンク6bのみが有
効となる。
ロセッサからのアクセス要求をバンク2とした場合は、
アービタ5からバンク1=リフレッシュ要求と、バンク
2=プロセッサ要求の各選択信号が出力され、マルチプ
レクサバンク6aとマルチプレクサバンク6bのみが有
効となる。
【0038】マルチプレクサバンク6aはダイナミック
RAMバンク9aに、リフレッシュアドレスカウンタ4
Aが出力するアドレスとタイミングジェネレータ7Aが
出力するリフレッシュ制御タイミング信号を出力する。
これらの信号を受け取ったダイナミックRAMバンク9
aはリフレッシュ動作を実行する。
RAMバンク9aに、リフレッシュアドレスカウンタ4
Aが出力するアドレスとタイミングジェネレータ7Aが
出力するリフレッシュ制御タイミング信号を出力する。
これらの信号を受け取ったダイナミックRAMバンク9
aはリフレッシュ動作を実行する。
【0039】一方、マルチプレクサバンク6bはプロセ
ッサ8が出力するアドレスとタイミングジェネレータ7
Aが出力する。プロセッサのアクセス要求に沿った制御
タイミング信号をダイナミックRAMバンク9bに出力
する。
ッサ8が出力するアドレスとタイミングジェネレータ7
Aが出力する。プロセッサのアクセス要求に沿った制御
タイミング信号をダイナミックRAMバンク9bに出力
する。
【0040】これらの信号を受け取ったダイナミックR
AMバンク9bはプロセッサ8のアクセス要求に沿った
動作を実行する。他のマルチプレクサバンク6c〜6d
およびダイナミックRAMバンク9c〜9dの組み合わ
せについても同様である。
AMバンク9bはプロセッサ8のアクセス要求に沿った
動作を実行する。他のマルチプレクサバンク6c〜6d
およびダイナミックRAMバンク9c〜9dの組み合わ
せについても同様である。
【0041】
【発明の効果】以上のように、請求項1の発明によれば
プロセッサの制御下でリフレッシュされ、複数ブロック
のダイナミックRAMバンクからなるダイナミックRA
Mアレイと、上記プロセッサからのアドレスより上記ダ
イナミックRAMアレイの選択信号およびバンク情報を
生成するアドレスデコーダと、上記ダイナミックRAM
バンクを一定周期でリフレッシュするリフレッシュ要求
信号を生成するリフレッシュタイマと、上記ダイナミッ
クRAMアレイのリフレッシュアドレスとリフレッシュ
のバンク情報を生成するリフレッシュアドレスカウンタ
と上記アドレスデコーダおよびリフレッシュアドレスカ
ウンタからの各バンク情報の一致を検出するバンク一致
検出部と、該バンク一致検出部が上記各バンク情報の一
致を検出したとき、アービタに、上記プロセッサのアク
セス要求を一時保持させ、上記各バンク情報に対応する
バンク選択信号を、上記リフレッシュアドレスや制御タ
イミング信号などとともに、アドレス制御マルチプレク
サの対応するマルチプレクサバンクへ出力させて、その
マルチプレクサバンクに対応する上記ダイナミックRA
Mバンクにリフレッシュ動作を実行させるように構成し
たので、ダイナミックRAMバンクの一括リフレッシュ
動作に伴う一時的な大消費電流を抑制し、システムの消
費電流を抑えることができるものが得られる効果があ
る。
プロセッサの制御下でリフレッシュされ、複数ブロック
のダイナミックRAMバンクからなるダイナミックRA
Mアレイと、上記プロセッサからのアドレスより上記ダ
イナミックRAMアレイの選択信号およびバンク情報を
生成するアドレスデコーダと、上記ダイナミックRAM
バンクを一定周期でリフレッシュするリフレッシュ要求
信号を生成するリフレッシュタイマと、上記ダイナミッ
クRAMアレイのリフレッシュアドレスとリフレッシュ
のバンク情報を生成するリフレッシュアドレスカウンタ
と上記アドレスデコーダおよびリフレッシュアドレスカ
ウンタからの各バンク情報の一致を検出するバンク一致
検出部と、該バンク一致検出部が上記各バンク情報の一
致を検出したとき、アービタに、上記プロセッサのアク
セス要求を一時保持させ、上記各バンク情報に対応する
バンク選択信号を、上記リフレッシュアドレスや制御タ
イミング信号などとともに、アドレス制御マルチプレク
サの対応するマルチプレクサバンクへ出力させて、その
マルチプレクサバンクに対応する上記ダイナミックRA
Mバンクにリフレッシュ動作を実行させるように構成し
たので、ダイナミックRAMバンクの一括リフレッシュ
動作に伴う一時的な大消費電流を抑制し、システムの消
費電流を抑えることができるものが得られる効果があ
る。
【0042】また、請求項2の発明によればプロセッサ
の制御下でリフレッシュされ、複数ブロックのダイナミ
ックRAMバンクからなるダイナミックRAMアレイ
と、上記プロセッサからのアドレスより上記ダイナミッ
クRAMアレイの選択信号およびバンク情報を生成する
アドレスデコーダと、上記ダイナミックRAMバンクを
一定周期でリフレッシュするリフレッシュ要求信号を生
成するリフレッシュタイマと、上記ダイナミックRAM
アレイのリフレッシュアドレスとリフレッシュのバンク
情報を生成するリフレッシュアドレスカウンタと、上記
アドレスデコーダおよびリフレッシュアドレスカウンタ
からの各バンク情報の一致を検出するバンク一致検出部
と、該バンク一致検出部が上記各バンク情報の一致を検
出せず、しかも上記プロセッサのアクセス要求およびリ
フレッシュタイマからのリフレッシュ要求が同時に進行
した際には、アービタに、上記各バンク情報に対応する
バンク選択信号を、リフレッシュアドレスや制御タイミ
ング信号などとともに、アドレス制御マルチプレクサの
対応する各マルチプレクサバンクへ出力させてこれらに
対応する上記各ダイナミックRAMバンクの一方にリフ
レッシュ動作を実行させ、他方に上記プロセッサのアク
セス要求に沿った動作を実行させるように構成したの
で、ダイナミックRAMのリフレッシュ動作中でも、プ
ロセッサからのアクセスを同時に実施でき、プロセッサ
の稼動能率を向上できるものが得られる効果がある。
の制御下でリフレッシュされ、複数ブロックのダイナミ
ックRAMバンクからなるダイナミックRAMアレイ
と、上記プロセッサからのアドレスより上記ダイナミッ
クRAMアレイの選択信号およびバンク情報を生成する
アドレスデコーダと、上記ダイナミックRAMバンクを
一定周期でリフレッシュするリフレッシュ要求信号を生
成するリフレッシュタイマと、上記ダイナミックRAM
アレイのリフレッシュアドレスとリフレッシュのバンク
情報を生成するリフレッシュアドレスカウンタと、上記
アドレスデコーダおよびリフレッシュアドレスカウンタ
からの各バンク情報の一致を検出するバンク一致検出部
と、該バンク一致検出部が上記各バンク情報の一致を検
出せず、しかも上記プロセッサのアクセス要求およびリ
フレッシュタイマからのリフレッシュ要求が同時に進行
した際には、アービタに、上記各バンク情報に対応する
バンク選択信号を、リフレッシュアドレスや制御タイミ
ング信号などとともに、アドレス制御マルチプレクサの
対応する各マルチプレクサバンクへ出力させてこれらに
対応する上記各ダイナミックRAMバンクの一方にリフ
レッシュ動作を実行させ、他方に上記プロセッサのアク
セス要求に沿った動作を実行させるように構成したの
で、ダイナミックRAMのリフレッシュ動作中でも、プ
ロセッサからのアクセスを同時に実施でき、プロセッサ
の稼動能率を向上できるものが得られる効果がある。
【図1】この発明の一実施例によるダイナミックRAM
の制御回路を示すブロック図である。
の制御回路を示すブロック図である。
【図2】従来のダイナミックRAMの制御回路を示すブ
ロック図である。
ロック図である。
1A アドレスデコーダ 3 リフレッシュタイマ 4A リフレッシュアドレスカウンタ 5 アービタ 6A アドレス制御マルチプレクサ 6a〜6d マルチプレクサバンク 8 プロセッサ 9A ダイナミックRAMアレイ 9a〜9d ダイナミックRAMバンク 10 バンク一致検出部
Claims (2)
- 【請求項1】 プロセッサの制御下でリフレッシュさ
れ、複数ブロックのダイナミックRAMバンクからなる
ダイナミックRAMアレイと、上記プロセッサからのア
ドレスより上記ダイナミックRAMアレイの選択信号お
よびバンク情報を生成するアドレスデコーダと、上記ダ
イナミックRAMバンクを一定周期でリフレッシュする
リフレッシュ要求信号を生成するリフレッシュタイマ
と、上記ダイナミックRAMアレイのリフレッシュアド
レスとリフレッシュのバンク情報を生成するリフレッシ
ュアドレスカウンタと、上記アドレスデコーダおよびリ
フレッシュアドレスカウンタからの各バンク情報の一致
を検出するバンク一致検出部と、該バンク一致検出部が
上記各バンク情報の一致を検出したとき、上記プロセッ
サのアクセス要求を一時保持し、上記各バンク情報に対
応するバンク選択信号を、上記リフレッシュアドレスや
制御タイミング信号などとともに、アドレス制御マルチ
プレクサの対応するマルチプレクサバンクへ出力して、
そのマルチプレクサバンクに対応する上記ダイナミック
RAMバンクにリフレッシュ動作を実行させるアービタ
とを備えたダイナミックRAMの制御回路。 - 【請求項2】 プロセッサの制御下でリフレッシュさ
れ、複数ブロックのダイナミックRAMバンクからなる
ダイナミックRAMアレイと、上記プロセッサからのア
ドレスより上記ダイナミックRAMアレイの選択信号お
よびバンク情報を生成するアドレスデコーダと、上記ダ
イナミックRAMバンクを一定周期でリフレッシュする
リフレッシュ要求信号を生成するリフレッシュタイマ
と、上記ダイナミックRAMアレイのリフレッシュアド
レスとリフレッシュのバンク情報を生成するリフレッシ
ュアドレスカウンタと、上記アドレスデコーダおよびリ
フレッシュアドレスカウンタからの各バンク情報の一致
を検出するバンク一致検出部と、該バンク一致検出部が
上記各バンク情報の一致を検出せず、しかも上記プロセ
ッサのアクセス要求およびリフレッシュタイマからのリ
フレッシュ要求が同時に進行した際には、上記各バンク
情報に対応するバンク選択信号を、リフレッシュアドレ
スや制御タイミング信号などとともに、アドレス制御マ
ルチプレクサの対応する各マルチプレクサバンクへ出力
して、これらに対応する上記各ダイナミックRAMバン
クの一方にリフレッシュ動作を実行させ、他方に上記プ
ロセッサのアクセス要求に沿った動作を実行させるアー
ビタとを備えたダイナミックRAMの制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4201846A JPH0628850A (ja) | 1992-07-07 | 1992-07-07 | ダイナミックramの制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4201846A JPH0628850A (ja) | 1992-07-07 | 1992-07-07 | ダイナミックramの制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0628850A true JPH0628850A (ja) | 1994-02-04 |
Family
ID=16447862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4201846A Pending JPH0628850A (ja) | 1992-07-07 | 1992-07-07 | ダイナミックramの制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0628850A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
US6704234B2 (en) | 2000-10-20 | 2004-03-09 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
JP2010033695A (ja) * | 2008-07-29 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 組み込みdram用リフレッシュ・コントローラ及びリフレッシュ制御方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6196597A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | 計算機の主記憶装置 |
JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1992
- 1992-07-07 JP JP4201846A patent/JPH0628850A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6196597A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | 計算機の主記憶装置 |
JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
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---|---|---|---|---|
US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
US6704234B2 (en) | 2000-10-20 | 2004-03-09 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
JP2010033695A (ja) * | 2008-07-29 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 組み込みdram用リフレッシュ・コントローラ及びリフレッシュ制御方法 |
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