JPH0644773A - ダイナミック型半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】メモリセルに過大なデータ保持特性を要求する
ことなくリフレッシュ時の消費電力を低減する。 【構成】データ保持特性の悪いメモリセルの存在する行
アドレスを記憶する特定アドレス記憶回路８を設ける。
内部アドレス発生回路９に、メモリセルアレイ１ａ，１
ｂの行アドレスが１巡する間に、特定アドレス記憶回路
８に記憶されている行アドレスを複数回路挿入する切換
手段を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイナミック型半導体メ
モリに関し、特にリフレッシュ制御回路を備えたダイナ
ミック型半導体メモリに関する。

【０００２】

【従来の技術】ダイナミック型半導体メモリの大容量化
は３年に２倍の割合で進み、既に６４ＭビットＤＲＡＭ
の発表が行われている。ＤＲＡＭのこのような大容量化
に伴いその応用範囲も広がり、携帯型のパソコン、ワー
プロ等にも数多く使われるようになってきている。従来
このような用途には消費電力の少ないＳＲＡＭが使われ
てきたが、低価格化のため同一容量に対して安いＤＲＡ
Ｍが使用されるようになってきた。ところが、ＤＲＡＭ
はメモリセルの蓄積情報を維持するため、定期的なリフ
レッシュが必要となり、ＳＲＡＭに比較して本質的に消
費電力が大きい。この欠点を補うため、スタンバイ状態
では、リフレッシュ周期を長くして消費電力を低下させ
ている。例えば、４ＭビットＤＲＡＭでは１６ｍｓが標
準のリフレッシュ周期であるが、低消費電力品としては
その８倍の１２８ｍｓのリフレッシュ周期を保障した製
品があり、その消費電力は１／５以下になっている。こ
のようにリフレッシュ周期を長くすれば消費電力を低下
させることができるが、メモリセルのデータ保持特性に
対する要求は過大なものになってしまうという問題があ
る。

【０００３】ＤＲＡＭは世代ごとに、記憶容量が４倍に
なり、リフレッシュサイクル数が２倍になる。このた
め、リフレッシュ周期を２倍にして全体の動作時間に占
めるリフレッシュ時間を一定の比率に保っている。従っ
て、メモリセルは無条件に前世代の２倍のデータ保持特
性が要求され、さらに低消費電力のため、より以上のデ
ータ保持特性が必要とされている。一方メモリセルは高
密度化のため、微細加工により縮小され、蓄積容量も前
世代に比較して小さくなっている。また、低下する蓄積
容量を補うため、容量絶縁膜も薄くなるといった悪条件
のため、セル部で発生する漏れ電流を低減することが困
難になってきている。このため、回路的にリフレッシュ
周期を長くし、消費電力を低減することは容易である
が、これに対応してメモリセルのデータ保持特性を向上
させることは容易ではない。

【０００４】

【発明が解決しようとする課題】上述のように、従来、
ダイナミック型半導体メモリは、メモリセルの定期的な
リフレッシュが必要なため、本質的に消費電力が大き
く、スタンバイ状態でリフレッシュ周期を長くして消費
電力を低下させると、メモリセルに過大な保持特性が要
求されることになり、リフレッシュ周期の延長による低
消費電力化には限界があるという問題があった。

【０００５】本発明の目的は、メモリセルに過大な保持
特性を要求することなく低消費電力化を可能にしたダイ
ナミック型半導体メモリを提供することにある。

【０００６】

【課題を解決するための手段】本発明のダイナミック型
半導体メモリは、複数のメモリセルを配列したメモリセ
ルアレイと、このメモリセルアレイのメモリセルを所定
のリフレッシュアドレスごとに順次リフレッシュするリ
フレッシュ手段と、前記メモリセルアレイのメモリセル
のリフレッシュが一巡する間に前記リフレッシュアドレ
スのうちの特定のリフレッシュアドレスのメモリセルに
対し所定の間隔で複数回りリフレッシュを行う短周期リ
フレッシュ手段とを有している。

【０００７】また、短周期リフレッシュ手段が、特定の
リフレッシュアドレスを記憶する特定アドレス記憶部
と、順次指定されるリフレッシュアドレスの間に前期特
定アドレス記憶部に記憶されている特定のリフレッシュ
アドレスを所定の周期で挿入するリフレッシュアドレス
切換部とを含んで構成される。

【０００８】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。

【００１０】メモリセルアレイ１ａ，１ｂはそれぞれ、
行列マトリクス状に配列された複数のメモリセルを備
え、指定された行列のメモリセルに対しデータの書込み
を行い、またこのメモリセルの記憶データを読出す。

【００１１】アドレスバッファ回路２は、リフレッシュ
判定信号がインアクティブレベルの通常動作時、ローア
ドレスストローブ信号ＲＡＳに同期して入力アドレスＡ
ｏ〜Ａｎをラッチし行デコーダ３ａ，３ｂに供給し、カ
ラムアドレスストローブ信号ＣＡＳに同期して入力アド
レスＡｏ〜Ａｎをラッチし列デコーダ４に供給する。ま
た、リフレッシュ判定信号がアクティブレベルのリフレ
ッシュ動作時には、出力端を高インピーダンス状態とす
る。

【００１２】行デコーダ３ａ，３ｂは、通常動作時、ア
ドレスバッファ回路２から行アドレス信号ＡＤｒに従っ
てメモリセルアレイ１ａ，１ｂの行を選択し、リフレッ
シュ動作時には内部アドレス信号ＡＤＩに従ってメモリ
セルアレイ１ａ，１ｂの行を選択する。

【００１３】列デコーダ４は、通常動作時、アドレスバ
ッファ回路２から列アドレス信号ＡＤｃに従ってメモリ
セルアレイ１ａ，１ｂの列を選択し、リフレッシュ動作
時には全ての列を選択状態とする。

【００１４】センス増幅回路５ａ，５ｂは、メモリセル
アレイの選択状態のメモリセルから読出されてディジッ
ト線に伝達されたデータを増幅して入出力回路６へ伝達
し（このときディジット線を介してそのメモリセルに再
書込みされる）、入出力回路６からのデータをディジッ
ト線を介してメモリセルへ供給する。

【００１５】入出力回路６は、外部からのデータＤＴｉ
をセンス増幅回路５ａ，５ｂへ供給し、センス増幅回路
５ａ，５ｂからのデータを外部へ出力（ＤＴｏ）する。

【００１６】ＣＢＲ判定回路７は、ローアドレスストロ
ーブ信号ＲＡＳ（以下ＲＡＳ信号という）及びカラムア
ドレスストローブ信号ＣＡＳ（以下ＣＡＳ信号という）
のレベル関係を判別してリフレッシュ動作か否かを判定
し、リフレッシュ動作のときアクティブレベルとなるリ
フレッシュ判定信号を出力すると共に、ＲＡＳ信号，Ｃ
ＡＳ信号を出力する。

【００１７】特定アドレス記憶回路８は、メモリセルア
レイ１ａ，１ｂの行のうち、データ保持時間が短いメモ
リセルの保存する行のアドレスを記憶しておき、アドレ
ス切換信号Φａが、アクティブレベルのときこの記憶し
ているアドレスを順次出力する。

【００１８】内部アドレス発生回路９は、ＲＡＳ信号に
同期してメモリセルアレイ１ａ，１ｂの行アドレス信号
を順次発生すると共に、この行アドレスし号によるアド
レスが一巡する間に、所定の周期でアドレス切換信号Φ
ａを出力し、特定アドレス記憶回路８に記憶されている
アドレスの信号を複数回路上述の行アドレス信号に挿入
し内部アドレス信号ＡＤＩとして出力する。

【００１９】内部制御信号発生回路１０は、ＲＡＳ信
号，ＣＡＳ信号及びリフレッシュ判定信号等に同期して
各種内部制御信号を発生し、各部の通常動作、リフレッ
シュ動作を制御する。

【００２０】通常、ダイナミック型半導体メモリで消費
される電力はほとんどすべてが、各種寄生容量の充放電
電流、及び過渡的に流れるトランジスタ間の貫通電流で
あり、定常電流はほとんどない。従って、動作サイクル
時間を長くすれば、それに反比例して消費電流が低下す
る。従って、リフレッシュ周期を長く設定すれば、その
時間に必要なリフレッシュサイクル数は一定であるた
め、動作サイクル時間を長くすることが可能になり、消
費電力を低減することができる。

【００２１】ところで、例えば４ＭＤＲＡＭの持つ４Ｍ
ビットのメモリセルのデータ保持特性は一様ではなく、
非常に大きなばらつきがある。図２は室温で測定したメ
モリセルのデータ保持特性を、横軸にデータ保持時間、
縦軸に不良となるビット数の累積を両対数でとったもの
である。最も特性の悪いビットは１秒の保持時間しかな
いが、１００秒の保持時間でも累積の不良ビット数は数
１００ビットにしか過ぎず、４Ｍビットの僅か１／１０
００００以下でしかない。

【００２２】４ＭＤＲＡＭのデータ保持時間規格は１６
ｍｓと定められている。これはデータ保持特性の悪化す
る７０℃の高温環境での最低値であるから、室温では
０．５秒程度の保持特性がないとこの規格を満たすこと
はできない。つまり９９．９％以上の大部分のビットは
規格の対して１００倍以上の余裕ある特性を持っている
にもかかわらず、ごく一部の特定の悪いビットのために
すべてのビットのリフレッシュを短い周期で行わなけれ
ばならないのである。

【００２３】そこで本発明では、個々のメモリセルごと
のデータ保持特性を測定し、この特性の悪いメモリセル
と、そうでないメモリセルとを分離して、各メモリセル
に適応したリフレッシュを行い、実効的なリフレッシュ
を低減して消費電力を低下させることを特徴としてい
る。リフレッシュはワード線（行）を単位に行われるた
め、あらかじめデータ保持特性の低いメモリセルを含む
ワード線（行）を抽出し、そのアドレスを記憶してお
く。その場合の抽出基準を例えば、通常の規格の２倍と
する。つまり、通常の規格を先の例に従って室温で０．
５秒とし、１秒以下のデータ保持特性しかないメモリセ
ルを含むワード線（行）のアドレスだけが記憶されるこ
とになる。こうすることにより、リフレッシュ動作時に
はこのアドレスを利用して、データ保持特性の悪いアド
レスだけを短い周期でリフレッシュすることができ、実
効的なリフレッシュを低減して消費電力を低下させるこ
とができる。

【００２４】ここで、４ＭＤＲＡＭの入力アドレスはＡ
０〜Ａ１０（図１においてｎ＝１０）の１１ビットあ
り、これに時分割で行、列のアドレスを入力する。従っ
て、論理的には２０４８行、２０４８列のマトリックス
構成になっている。しかしながら、リフレッシュは行ア
ドレスのＡ０〜Ａ９の１０ビットによる１０２４サイク
ルで行うよう規定されている。このため、実際のマトリ
ックスは、図１に示すように、１０２４本のワード線
（行）を駆動する同じ行デコーダが２台（３ａ，３ｂ）
あり、これがそれぞれメモリセルアレイ１ａ，１ｂのワ
ード線（行）を同時に駆動する構成になっている。

【００２５】リフレッシュ動作では、１０２４本ずつの
ワード線（行）を順次選択するように内部アドレス信号
ＡＤＩを供給すると、それぞれのブロックで１本ずつの
ワード線（行）が選択され、両方のブロックで同時にリ
フレッシュが行われ、不良のメモリセルがなければ１０
２４サイクルで全てのメモリセルのリフレッシュが完了
する。

【００２６】次にＤＲＡＭが標準で搭載しているリフレ
ッシュ機能である（Ｃａｓ Ｂｅｆｏｒｅ Ｒａｓ）リ
フレッシュについて説明する。ＣＢＲリフレッシュ動作
とは、ＤＲＡＭではＲＡＳ信号をＣＡＳ信号に先行して
アクティブレベルとするのが通常の動作モードであるの
に対して、逆にＣＡＳ信号をＲＡＳ信号に先行させてア
クティブレベルとすることで実行される。こ時、ＣＢＲ
判定回路７でＲＡＳ信号、ＣＡＳ信号の信号入力順によ
ってＣＢＲリフレッシュモードか否かを判定し、ＣＢＲ
リフレッシュモードであれば、外部からのアドレス信号
の代りに内部アドレス発生回路９からの内部アドレス信
号が行デコード３ａ，３ｂに入力される。内部アドレス
信号発生回路９はＲＡＳ信号に同期してリフレッシュア
ドレス（内部アドレス信号ＡＤＩ）を順次発生し、メモ
リセルのリフレッシュが外部からのアドレスの入力なし
に自動的に進行して行く。

【００２７】このようなＣＢＲリフレッシュを利用して
スタンバイ状態では、ＲＡＳ信号だけを一定の周期で入
力し続ければ、メモリセルのデータを保持することがで
きる。この場合のＲＡＳ信号の周期の決め方は次のよう
になる。

【００２８】リフレッシュ規格は、４ＭＤＲＡＭでは１
０２４サイクル／１６ｍｓであるから、１６ｍｓの間に
１０２４サイクルのクロックを入力しなければならな
い。つまり１６ｍｓ／１０２４＝１．５μｓ以下の周期
でクロックを入力する必要がある。

【００２９】ここまでは従来例の方式と同一である。と
ころが先に述べたように、この周期でリフレッシュを必
要とするのはごく一部のメモリセルだけで、残りは２倍
以上の周期でリフレッシュすれば十分である。そこで本
発明では、全体のリフレッシュ周期を長くし、部分的に
データ保持特性の悪いセルのみ短い周期でリフレッシュ
を行う手段を有している。

【００３０】あらかじめデータ保持特性の低いメモリセ
ルを含むワード線（行）は抽出され、そのアドレスは特
定アドレス記憶回路８に記憶されている。これらのメモ
リセルだけ、他のデータ保持特性の良いメモリセルの１
／２の周期でリフレッシュが行われるよう制御する。こ
の様子を図３のタイミング図を用いて説明する。この場
合のＲＡＳ信号の周期はデータ保持特性のよいメモリセ
ルに合せて先の例に対応させれば、２倍の３１μｓとな
る。

【００３１】内部アドレス発生回路９は、外部からのＲ
ＡＳ信号に同期して０番地から順に１０２３番地までの
行アドレスを発生する。ここでデータ保持特性の悪いメ
モリセルを１／２の周期でリフレッシュするため、行ア
ドレスが５１１番地まで進んだところで割込みを行な
い、特定アドレス記憶回路８に記憶されている特定のア
ドレスが出力させる。その後再び、元の順に戻り、５１
２番地からの行アドレスが順次出力される。最終の１０
２３番地になると再び割込みが入り特定のアドレスが出
力され、その後０番地に戻り以下これが繰返される。こ
の切換制御は、切換信号Φａで行いアドレスＡ９の立ち
上がり及び立ち下がりのエッジを用いて発生させる。

【００３２】以上述べたように、本実施例では外部から
のＲＡＳ信号周期及びリフレッシュ周期を２倍にしてい
るため、その消費電力はほぼ１／２となって低消費電力
化が達成され、しかもメモリセルに過大なデータ保持特
性を要求することなく蓄積情報の保持が保証できる。

【００３３】本実施例ではデータ保持特性の判定基準と
して、通常規格の２倍を例に説明したが、この基準は任
意に設定可能であり、データ保持特定の低いメモリセル
が少なければ３倍、４倍に設定して、消費電力を１／
３、１／４とすることも可能である。また割込み制御に
用いるアドレスも任意であり、複数のアドレスで論理を
構成して、前記に対応した割込み周期を設定することが
できる。

【００３４】また、このような制御を行なうとリフレッ
シュサイクルは１０２４ではなく、特定アドレス記憶回
路８に記憶されているアドレス分増加することになる。
しかしながら、リフレッシュサイクル数の増加は１％以
下であるので全く問題はない。

【００３５】次に特定アドレス記憶回路８への特定アド
レスの書込み方法について述べる。本発明では、初期の
測定時にデータ保持特性の判定を行い、特定アドレス記
憶回路８内にそのアドレスをプログラミングしなければ
ならない。その方法も様々考えられるが、１ＭＤＲＡＭ
以降使われている冗長技術を用いるのが最も簡単であ
る。冗長技術では不良セルを検出し、その置換情報をレ
ーザ等を用いて多結晶シリコン等のヒューズを溶断して
書込むものであるが、全く同じように、特定アドレス記
憶回路８内にヒューズを設け、冗長プログラミング時に
同時に書込みを行えばよい。

【００３６】図４及び図５は本発明の第２の実施例のブ
ロック図及びその各部信号のタイミング図である。

【００３７】第１の実施例では外部からのＲＡＳ信号の
周期を２倍にして入力したが、この第２の実施例では外
部からのＲＡＳ信号の周期は変えずに内部で分周器１１
により分周し、同様の効果を実現している。その他の構
成、動作、効果は基本的には第１の実施例と同様である
ので、その説明は省略する。

【００３８】

【発明の効果】以上説明したように本発明によれば、ス
タンバイ状態でのリフレッシュ動作時、特定アドレス記
憶回路に記憶されたデータ保持特性の悪いメモリセルを
含む行アドレスだけが、他よりも短い周期でリフレッシ
ュされるため、メモリセルに過大なデータ保持特性を要
求することなくリフレッシュ周期を長くし、消費電力を
低減することができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】図１に示された実施例のメモリセルのデータ保
持特性図である。

【図３】図１に示された実施例の各部信号のタイミング
図である。

【図４】本発明の第２の実施例を示すブロック図であ
る。

【図５】図４に示された実施例の各部信号のタイミング
図である。

【符号の説明】

１ａ，１ｂ メモリセルアレイ ２ アドレスバッファ回路 ３ａ，３ｂ 行デコーダ ４ 列デコーダ ５ａ，５ｂ センス増幅回路 ６ 入出力回路 ７ ＣＢＲ判定回路 ８ 特定アドレス記憶回路 ９ 内部アドレス発生回路 １０ 内部制御信号発生回路 １１ 分周器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを配列したメモリセル
   アレイと、このメモリセルアレイのメモリセルを所定の
   リフレッシュアドレスごとに順次リフレッシュするリフ
   レッシュ手段と、前記メモリセルアレイのメモリセルの
   リフレッシュが一巡する間に前記リフレッシュアドレス
   のうちの特定のリフレッシュアドレスのメモリセルに対
   し所定の間隔で複数回リフレッシュを行う短周期リフレ
   ッシュ手段とを有することを特徴とするダイナミック型
   半導体メモリ。
2. 【請求項２】 短周期リフレッシュ手段が、特定のリフ
   レッシュアドレスを記憶する特定アドレス記憶部と、順
   次指定されるリフレッシュアドレスの間に前期特定アド
   レス記憶部に記憶されている特定のリフレッシュアドレ
   スを所定の周期で挿入するリフレッシュアドレス切換部
   とを含んで構成された請求項１記載のダイナミック型半
   導体メモリ。
3. 【請求項３】 特定のリフレッシュアドレスを外部から
   プログラムできるようにした特許請求範囲第１項記載の
   ダイナミック型半導体メモリ。