JPH0991992A

JPH0991992A - 半導体記憶装置

Info

Publication number: JPH0991992A
Application number: JP7269389A
Authority: JP
Inventors: Toshio Maeda; 敏夫前田
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1995-09-22
Filing date: 1995-09-22
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】半導体記憶装置において欠陥部分を冗長構成
に置き換えるためのヒュープログラム回路によるチップ
占有率を低減する。【解決手段】複数個の各メモリマットは複数の冗長デ
ータ線を有し、冗長データ線で置き換えるべき欠陥カラ
ムアドレスを各メモリマット毎に設定するための第１の
ヒューズプログラム回路（ＦＡ０〜ＦＡ１９）は前記複
数の冗長データ線の選択信号（ＲＳ０，ＲＳ１）系で共
通化されている。第１のヒューズプログラム回路にプロ
グラムされたアドレスを何れの冗長データ線選択信号に
反映させるかは第２のヒューズプログラム回路（ＦＲ０
００〜ＦＲ０１９，ＦＲ１００〜ＦＲ１１９）に設定さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、部分的な欠陥を救
済するための冗長構成を有する半導体記憶装置に係り、
特に欠陥部分を冗長構成に置き換えるためのヒュープロ
グラム回路のチップ占有率を低減する技術に関し、例え
ばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）やシンクロナスＤＲＡＭに適用して有効な技術に関
する。

【０００２】

【従来の技術】半導体記憶装置は集積度向上及びチップ
面積の増大に伴い、さまざまな原因による不良が高確率
で発生するようになり、歩留りの低下をまねいている。
この問題を解決するための手段として、従来より不良メ
モリセル部分の救済技術が、必須のものとなっている。
この技術は正規のメモリセルの他に、予め予備のメモリ
セルを備えておき、検査工程において正常に動作しない
不良メモリセルが明らかとなった場合、上記の予備メモ
リセルを、正常に動作しない不良メモリセルの代わりに
使うというものである。

【０００３】ここで欠陥メモリセルを予備メモリセルに
置き換える技術としては、欠陥メモリセルのアドレスを
ヒューズプログラム回路に設定しておき、アクセスアド
レスを前記設定された欠陥メモリセルのアドレスと比較
し、それが一致したとき、内部で当該アクセスアドレス
を予備メモリセルのアドレスに置き換える技術を採用す
ることができる。このとき、そのようなアドレス置き換
えをアドレスバッファの出力に対して行うことができ
る。アドレスバッファの出力に対してアドレスの置き換
えを行えば、ヒューズプログラム回路のチップ専有面積
は小さくて済む。しかしながらその場合には、メモリセ
ルアレイが複数個のメモリマットに分割されていても、
アドレスの置き換えは全てのメモリマットで同じように
行われるので、各メモリマット内の同一アドレスで欠陥
が発生している場合を除き、高い救済効率を実現するこ
とはできない。

【０００４】そこで本発明者は、救済のための予備デー
タ線（冗長データ線とも称する）をメモリマット毎に設
け、メモリマット毎に冗長データ線の被救済アドレスを
ヒューズプログラム回路にプログラムすることによっ
て、救済効率を向上させることについて検討した。すな
わち、データ線の選択に用いられるアドレス信号のプリ
デコード信号毎にそれをどのメモリマットで冗長データ
線の選択に利用するかをメモリマット単位でプログラム
するヒューズプログラム回路を設け、当該ヒューズプロ
グラム回路で指定されたプリデコード信号を予備データ
線の選択信号として利用するものである。したがって上
記ヒューズプログラム回路は予備データ線の一つの選択
信号毎に必要とされる。

【０００５】

【発明が解決しようとする課題】しかしながら、プリデ
コード信号は内部相補アドレス信号のビット数よりも多
く、必要なプログラムヒューズの数は、大凡メモリマッ
トの数とプリデコード信号の数との積になり、救済効率
が向上しても、ヒューズプログラム回路のチップ専有面
積は無視し得ない程増大することが本発明者によって明
らかにされた。特に、大記憶容量を実現するＤＲＡＭ、
シンクロナスＤＲＡＭ、電気的に書き換え可能な不揮発
性半導体記憶装置としてのフラッシュメモリなどにおい
ては、救済効率の向上と共に、救済のための回路による
チップ占有率を低減して記憶容量の増大に資することが
できるようにすることが必要とされる。

【０００６】本発明の目的は、欠陥部分を冗長構成に置
き換えるためのヒュープログラム回路によるチップ占有
率を低減することができると共に、欠陥に対する救済効
率を向上させることができる半導体記憶装置を提供する
ことにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、半導体記憶装置は、選択端子が
ワード線に、データ端子がデータ線に接続された複数個
のメモリセルをマトリクス配置して成るメモリマットを
複数個備え、当該複数個のメモリマットの中から所定の
メモリマットが選択され、選択されたメモリマットに含
まれるメモリセルが外部からアクセス可能にされ、前記
各メモリマットは、欠陥がある場合には救済対象とされ
る正規データ線と欠陥のある正規データ線を代替するた
めの冗長データ線とを夫々複数含み、前記冗長データ線
によって代替すべき正規データ線をメモリマット単位で
指定可能にする救済回路（ＲＤＤ）を備える。この救済
回路は、図１に例示されるように、データ線の選択に用
いられるアドレス信号のプリデコード信号（ＣＰ０〜Ｃ
Ｐ１９）に基づいて冗長データ線の選択信号（ＲＳ０，
ＲＳ１）を各メモリマット（ＭＡＴ０〜ＭＡＴ７）に対
して共通に生成する複数個の論理手段（ＬＯＧ０，ＬＯ
Ｇ１）と、データ線の選択に用いられるアドレス信号
（Ｙ０〜Ｙ７）のプリデコード信号毎にそれをどのメモ
リマットで冗長データ線への置き換えに利用するかがメ
モリマット単位でプログラムされ、プログラムされたメ
モリマットが選択される状態に呼応して出力が第１の状
態にされる第１のヒューズプログラム回路（ＦＡ〜ＦＡ
１９）と、前記第１のヒューズプログラム回路にプログ
ラムされた状態をどの冗長データ線の選択信号に反映さ
せるかがプログラムされる第２のヒューズプログラム回
路（ＦＲ０００〜ＦＲ０１９，ＦＲ１００〜ＦＲ１１
９）と、前記夫々の論理手段へのプリデコード信号の伝
達経路に配置され前記第１のヒューズプログラム回路の
出力が第１の状態にされ且つ第２のヒューズプログラム
回路によって選ばれることにより情報伝達可能に制御さ
れる第１の転送ゲート手段（Ｔ０００〜Ｔ０１９，Ｔ１
００〜Ｔ１１９）とを備えて成る。

【００１０】上記した手段によれば、複数個の各メモリ
マット（ＭＡＴ０〜ＭＡＴ７）は複数の冗長データ線を
有し、冗長データ線で置き換えるべき欠陥カラムアドレ
スを各メモリマット毎に設定するための第１のヒューズ
プログラム回路（ＦＡ０〜ＦＡ１９）は前記複数の冗長
データ線の選択信号（ＲＳ０，ＲＳ１）系で共通化され
ている。第１のヒューズプログラム回路には、プリデコ
ード信号（ＣＰ０〜ＣＰ１９）の数とメモリマット（Ｍ
ＡＴ０〜ＭＡＴ７）の数との積に等しい数のヒューズ
（Ｆ２０）が必要とされる。第１のヒューズプログラム
回路（ＦＡ０〜ＦＡ１９）にプログラムされたアドレス
を何れの冗長データ線の選択信号系で救済するかは、第
２のヒューズプログラム回路（ＦＲ０００〜ＦＲ０１９
及びＦＲ１００〜ＦＲ１１９）のプログラム状態によっ
て決定される。第２のヒューズプログラム回路には全部
でプリデコード信号（ＣＰ０〜ＣＰ１９）の数の２倍の
数ヒューズ（Ｆ２１）が含まれる。したがって、冗長デ
ータ線の選択信号系毎に第１のヒューズプログラム回路
を設けて救済回路を構成する場合に比べてヒューズの必
要個数を減らすことが可能になる。

【００１１】ヒューズの数を更に低減可能な別の態様に
よれば救済回路（ＲＤＤ）は、図９に例示されるよう
に、データ線の選択に用いられるアドレス信号のプリデ
コード信号（ＣＰ０〜ＣＰ１９）に基づいて冗長データ
線の選択信号を各メモリマットに対して共通に生成する
論理手段（ＬＯＧ０，ＬＯＧ１）と、データ線の選択に
用いられるアドレス信号のプリデコード信号毎にそれを
どのメモリマットで冗長データ線への置き換えに利用す
るかがメモリマット単位でプログラムされ、プログラム
されたメモリマットが選択される状態に呼応して出力が
第１の状態にされる第１のヒューズプログラム回路（Ｆ
Ａ〜ＦＡ１９）と、前記第１のヒューズプログラム回路
にプログラムされた状態をどの冗長データ線の選択信号
に反映させるかがプログラムされる第２のヒューズプロ
グラム回路（ＦＲ０００〜ＦＲ００７，ＦＲ１００〜Ｆ
Ｒ１０７）と、前記論理手段への一部のプリデコード信
号の伝達経路に配置され前記第１のヒューズプログラム
回路の出力が第１の状態にされ且つ第２のヒューズプロ
グラム回路によって選ばれることにより情報伝達可能に
制御される第１の転送ゲート手段（Ｔ０００〜Ｔ００
７，Ｔ１００〜Ｔ１０７）と、前記論理手段への残りの
プリデコード信号の伝達経路に配置され前記第１のヒュ
ーズプログラム回路の出力が第１の状態にされることに
より情報伝達可能に制御される第２の転送ゲート手段
（Ｔ００８〜Ｔ０１９，Ｔ１０８〜Ｔ１１９）とを備え
る。前記第１の転送ゲート手段はデータ線選択用のアド
レス信号の下位側アドレスのプリデコード信号に対応さ
れる。

【００１２】上記ヒューズの数を減らす態様の手段は、
第２のヒューズ回路（ＦＲ０００〜ＦＲ００７，ＦＲ１
００〜ＦＲ１０７）を一部の転送ゲート手段（Ｔ０００
〜Ｔ００７，Ｔ１００〜Ｔ１０７）に対応させて設け
る。第２ヒューズ回路の数が上記手段に比べて少なくさ
れるから、ヒューズによるチップ専有面積は更に小さく
される。このとき、第２のヒューズ回路と対を成す前記
転送ゲート手段を、データ線選択用のアドレス信号の下
位側アドレスのプリデコード信号に対応させる。欠陥の
発生は通常、チップの特定箇所に集中される傾向にある
ことを考慮すると、下位側アドレスにのみ第２のヒュー
ズ回路を設ける構成を採っても、救済効率が著しく低下
することは防止される。

【００１３】前記救済回路が冗長データ線を選択すると
き、正規データ線の選択を抑止するために、前記プリデ
コード信号に基づいて正規データ線の選択信号を複数個
のメモリマットに対して共通に形成するカラムアドレス
デコーダ（ＣＤＥＣ）の入力経路にゲート手段を設け、
前記救済回路は、冗長データ線が選択される状態に応じ
て前記カラムアドレスデコーダへ供給されるプリデコー
ド信号を全て非選択レベルに制御する制御信号（ＧＥ）
を前記ゲート手段に供給する。

【００１４】

【発明の実施の形態】図２には本発明の一実施例に係る
ＤＲＡＭの全体的なブロック図が示される。同図に示さ
れるＤＲＡＭ１は、特に制限されないが、公知の半導体
集積回路製造技術によって、単結晶シリコンなどの１個
の半導体基板に形成される。このＤＲＡＭ１は、８個の
メモリマットＭＡＴ０〜ＭＡＴ７を有する。各メモリマ
ット（ＭＡＴ０〜ＭＡＴ７）には選択端子がワード線
に、データ入出力端子がデータ線に結合されたダイナミ
ック型メモリセルがマトリクス配置される。相互に隣接
するメモリマットＭＡＴ０とＭＡＴ１のデータ線は一対
のデータ線分離スイッチ回路ＳＨ０，ＳＨ１を介して結
合され、データ線分離スイッチ回路ＳＨ０，ＳＨ１の間
にはセンスアンプ・プリチャージ回路ＳＡ・ＰＣａ、そ
してカラムスイッチ回路ＣＳＷａが配置される。同様に
他のメモリマットＭＡＴ２〜ＭＡＴ７に対しても、デー
タ線分離スイッチ回路ＳＨ２〜ＳＨ７、センスアンプ・
プリチャージ回路ＳＡ・ＰＣｂ〜ＳＡ・ＰＣｄ、及びカ
ラムスイッチ回路ＣＳＷｂ〜ＣＳＷｄが配置される。夫
々のカラムスイッチ回路ＣＳＷａ〜ＣＳＷｄはメインア
ンプＡＭＰａ〜ＡＭＰｄを介してデータ入出力バッファ
ＤＢＵＦに結合される。

【００１５】各メモリマットＭＡＴ０〜ＭＡＴ７におけ
るワード線の選択は夫々のメモリマットに設けられたロ
ウアドレスデコーダ（ロウデコーダとも記す）ＲＤＥＣ
Ｌ，ＲＤＥＣＲのデコード出力によって行われる。デー
タ線の選択は８個のメモリマットＭＡＴ０〜ＭＡＴ７に
共通のカラムアドレスデコーダ（カラムデコーダとも記
す）ＣＤＥＣによって行われる。アドレス信号は外部か
らアドレスマルチプレクス形式で供給され、ロウアドレ
ス信号はロウアドレスバッファＲＡＢＵＦに取り込まれ
て内部相補ロウアドレス信号に変換される。カラムアド
レス信号はカラムアドレスバッファＣＡＢＵＦに取り込
まれて内部相補カラムアドレス信号に変換される。

【００１６】コントローラＣＯＮＴは、外部アクセス制
御信号として、ロウアドレスストローブ信号ＲＡＳＢ、
カラムアドレスストローブ信号ＣＡＳＢ、ライトイネー
ブル信号ＷＥＢなどを受ける。ロウアドレスストローブ
信号ＲＡＳＢはそのアクティブレベルによってチップ選
択を指示し、且つロウアドレス信号が確定していること
を知らせる。カラムアドレスストローブ信号ＣＡＳＢは
そのアクティブレベルによってカラムアドレス信号が確
定していることを指示する。ライトイネーブル信号ＷＥ
はそのアクティブレベルによって書込み動作を指示し、
インアクティブレベルによって読み出し動作を指示す
る。尚、図示はしないが本実施例のＤＲＡＭは、特に制
限されないが、ＣＢＲ（CAS Before RAS）リフレッシュ
動作モードによって記憶情報のリフレッシュ動作を行
う。尚、ＤＲＡＭ１内部の各種制御信号において、特に
発生元の明示のない制御信号はコントローラＣＯＮＴが
生成する。

【００１７】本実施例に従えば、ロウアドレス信号はＸ
０〜Ｘ１０の１１ビット、カラムアドレス信号はＹ０〜
Ｙ７の８ビットとされる。特に制限されないが、データ
の入出力は１ビット単位とされる。Ｘ８〜Ｘ１０はメモ
リマットＭＡＴ０〜ＭＡＴ７の何れかを選択するかを指
示する信号とみなされ、Ｘ０〜Ｘ７はメモリマット内で
選択すべきワード線を指示する信号とみなされ、Ｙ０〜
Ｙ７は選択すべきデータ線を指示する信号とみなされ
る。

【００１８】Ｘ８〜Ｘ１０に対応される内部相補アドレ
ス信号はコントローラＣＯＮＴに供給される。コントロ
ーラＣＯＮＴはＸ８に対応される内部相補アドレス信号
に基づいて、データ線分スイッチ回路ＳＨ０，ＳＨ２，
ＳＨ４，ＳＨ６の制御信号φＳＨＬを生成し、データ線
分スイッチ回路ＳＨ１，ＳＨ３，ＳＨ５，ＳＨ７の制御
信号φＳＨＲを生成する。チップ非選択期間において双
方の制御信号φＳＨＬ，φＳＨＲは共にハイレベルにさ
れ、左右のデータ線分スイッチ回路を導通状態に制御し
て、チップ非選択期間に動作状態にされるプリチャージ
回路（プリチャージ・センスアンプ回路に含まれる）の
プリチャージ動作にて左右のデータ線の電位を読み出し
動作上望ましいレベルにする。チップ選択期間において
制御信号φＳＨＬ又はφＳＨＲはＸ８の論理値に従って
何れか一方がハイレベルにされる。コントローラＣＯＮ
Ｔは前記Ｘ９，Ｘ１０に対応される内部相補アドレス信
号に基づいて、制御信号φＡＭＰａ〜φＡＭＰｄの何れ
か一つを選択レベルに制御し、それによってメインアン
プＡＭＰａ〜ＡＭＰｄの何れか一つを活性化する。これ
によってデータバッファＤＢＵＦとインタフェースされ
て動作する一つのメモリマットが選択される。

【００１９】前記Ｘ０〜Ｘ７に対応される内部相補アド
レス信号はロウデコーダＲＤＥＣＬ，ＲＤＥＣＲに供給
される。ロウデコーダＲＤＥＣＬは制御信号φＤＬによ
って活性化制御され、ロウデコーダＲＤＥＣＲは制御信
号φＤＲによって活性化制御される。コントローラＣＯ
ＮＴはＸ８に対応される内部相補アドレス信号に基づい
て前記制御信号φＤＬ，φＤＲを生成する。チップ非選
択期間において双方の制御信号φＤＬ，φＤＲは共にロ
ーレベルにされ、左右のロウデコーダＲＤＥＣＬ，ＲＤ
ＥＣＲを非活性状態に制御する。チップ選択期間におい
て制御信号φＤＬ，φＤＲはＸ８の論理値に従って何れ
か一方がハイレベルにされ、ロウデコーダＲＤＥＣＬ又
はＲＤＥＣＲを活性化する。活性化されたロウデコーダ
ＲＤＥＣＬ又はＲＤＥＣＲはＸ０〜Ｘ７に対応される内
部相補アドレス信号をデコードしてワード線の選択動作
を行う。

【００２０】前記Ｙ０〜Ｙ７に対応される内部相補アド
レス信号はプリデコーダＰＤＥＣに供給され、そのデコ
ード出力をカラムデコーダＣＤＥＣが受けることによっ
て、カラムデコーダＣＤＥＣはＹ０〜Ｙ７に対応される
データ線選択信号ＴＳ０〜ＴＳ２５６を生成する。デー
タ線選択信号ＴＳ０〜ＴＳ２５６は、各メモリマットＭ
ＡＴ０〜ＭＡＴ７のカラムスイッチ回路ＣＳＷａ〜ＣＳ
Ｗｄに共通に供給される。

【００２１】したがって、Ｘ８〜Ｘ１０にて選択される
一つのメモリマットにおいて、Ｘ０〜Ｘ７で選択された
ワード線に選択端子が結合されたメモリセルの内、Ｙ０
〜Ｙ７にて選択されたデータ線にデータ入出力端子が接
続されたメモリセルが、メインアンプを介してデータバ
ッファＤＢＵＦに接続される。これに並行してワード線
選択動作が行われる他の３個のメモリマットでは当該選
択されたワード線に選択端子が結合されたメモリセルの
記憶情報がリフレッシュされる。

【００２２】前記メモリマットＭＡＴ０〜ＭＡＴ７は欠
陥がある場合に救済対象とされる正規アレイ部分と、欠
陥のある正規アレイ部分を救済するための冗長アレイ部
分を含む。本実施例ではカラム系の冗長構成について説
明する。本実施例において正規アレイ部分はカラム選択
信号ＴＳ０〜ＴＳ２５６に対応する部分とされる。冗長
アレイ部分は冗長カラム選択信号ＲＳ０〜ＲＳ１に対応
する部分とされる。その詳細については後述するが、冗
長カラム選択信号ＲＳ０〜ＲＳ１は、前記プリデコーダ
ＰＤＥＣの出力などを受ける救済回路ＲＤＤで生成され
る。

【００２３】図３には前記正規アレイ部分の一例として
図２のＤＴＬ１部分の回路構成が示される。ＤＬ００，
ＤＬ００ＢはメモリマットＭＡＴ０に含まれ、ＤＬ１
０，ＤＬ１０ＢはメモリマットＭＡＴ１に含まれる、夫
々代表的に図示された正規の相補データ線である。実際
には正規の相補データ線は各メモリマットの正規アレイ
部分において２５６対存在される。ＰＣＡａはプリチャ
ージ回路、ＳＡａセンスアンプであり、前記センスアン
プ・プリチャージ回路ＳＡ・ＰＣａに含まれる。プリチ
ャージ回路ＰＣａ、センスアンプＳＡａ、及びカラムス
イッチ回路ＣＳＷａは前記メモリマットＭＡＴ０とメモ
リマットＭＡＴ１が共有する。例えば、メモリマットＭ
ＡＴ０の相補データ線ＤＬ００，ＤＬ００Ｂ、とメモリ
マットＭＡＴ１の相補データ線ＤＬ１０，ＢＬ１０Ｂは
プリチャージ回路ＰＣａ、センスアンプＳＡａ、及びカ
ラムスイッチＣＳａを共有し、それら共有された回路は
データ線分離スイッチ回路ＳＨ０を介して相補データ線
ＢＬ００，ＤＬ００Ｂと選択的に接続分離可能にされ、
また、それら共有された回路はデータ線分離スイッチ回
路ＳＨ１を介して相補データ線ＤＬ１０，ＤＬ１０Ｂと
選択的に接続分離可能にされる。特に詳述しないが、そ
の他の相補データ線もプリチャージ回路ＰＣａ、センス
アンプＳＡａ、及びカラムスイッチ回路ＣＳＷａを左右
で共有する。データ線分離スイッチ回路ＳＨ０は制御信
号φＳＨＬにてスイッチ制御されるＮチャンネル型ＭＯ
ＳトランジスタＱ６，Ｑ６によって構成され、データ線
分離スイッチ回路ＳＨ１は制御信号φＳＨＲにてスイッ
チ制御されるＮチャンネル型ＭＯＳトランジスタＱ７，
Ｑ７によって構成される。

【００２４】図３においてＷＬｍ，ＷＬｎは代表的に示
されたメモリマットＭＡＴ０、ＭＡＴ１内のワード線で
ある。メモリセルＭＣはｎチャンネル型ＭＯＳ選択トラ
ンジスタＱ１と蓄積容量Ｃから成る１トランジスタ型と
され、トランジスタＱ１のゲートはワード線に、トラン
ジスタＱ１のソース／ドレインは一方の相補データ線に
結合される。蓄積容量の他方の電極はセルプレート電位
を受ける。

【００２５】前記プリチャージ回路ＰＣａは、図３に例
示されるように制御信号φＰＣでスイッチ制御される夫
々ｎチャンネル型の、イコライズＭＯＳトランジスタＱ
２、プリチャージＭＯＳトランジスタＱ３，Ｑ４によっ
て構成される。プリチャージＭＯＳトランジスタＱ３，
Ｑ４は、チップ非選択期間に制御信号φＰＣがハイレベ
ルにされることにより、プリチャージ電位（例えば電源
電圧の１／２の電位Ｖｄｄ／２）を対応するセンスアン
プＳＡａの入力ノードに供給する。イコライズＭＯＳト
ランジスタＱ２は制御信号φＰＣａがハイレベルにされ
たとき対応するセンスアンプＳＡａの入力ノードの電位
差を平衡化する。

【００２６】センスアンプＳＡａは図３に例示されるよ
うに、ＭＯＳトランジスタＱ１０，Ｑ１１から成るＣＭ
ＯＳインバータとＭＯＳトランジスタＱ１２，Ｑ１３か
ら成るＣＭＯＳインバータを有し、相互に一方の入力が
他方の出力に交差的に結合されたスタティックラッチ形
態で構成される。センスアンプＳＡａの動作電源（接地
電位Ｖｓｓ，電源電位Ｖｄｄ）は、チップ選択期間に制
御信号φＳＡがハイレベルにされることによりオン状態
に制御されるｎチャンネル型ＭＯＳトランジスタＱ１４
とｐチャンネル型ＭＯＳトランジスタＱ１５を介して供
給される。

【００２７】カラムスイッチＣＳＷａは図３に例示され
るようにデータ線分離スイッチ回路ＳＨ０又はＳＨ１に
よって接続された相補データ線ＤＬ００，ＤＬ００Ｂ又
はＤＬ１０，ＤＬ１０Ｂを選択的に相補共通データ線Ｃ
Ｄａ，ＣＤａＢに導通されるｎチャンネル型ＭＯＳトラ
ンジスタＱ１６，Ｑ１７によって構成される。当該トラ
ンジスタはカラム選択信号ＴＳ０によってスイッチ制御
される。相補共通データ線ＣＤａ，ＣＤａＢはメインア
ンプＡＭＰａに結合される。

【００２８】図４には前記冗長アレイ部分の一例として
図２のＤＴＬ２部分の回路構成が示される。ＲＤＬ０
０，ＲＤＬ００ＢはメモリマットＭＡＴ０に含まれ、Ｒ
ＤＬ１０，ＲＤＬ１０ＢはメモリマットＭＡＴ１に含ま
れる、夫々代表的に図示された冗長相補データ線であ
る。実際には冗長相補データ線は各メモリマットの冗長
アレイ部分において２対存在される。図３で説明したよ
うに正規アレイ部分のカラムスイッチ回路ＣＳＷａを構
成するＭＯＳトランジスタＱ１６，Ｑ１７は対応される
カラム選択信号ＴＳ０〜ＴＳ２５６によってスイッチ制
御される。冗長アレイ部分では、カラムスイッチＣＳＷ
ａは、図４に例示されるようにデータ線分離スイッチ回
路ＳＨ０又はＳＨ１によって接続された相補データ線Ｒ
ＤＬ００，ＲＤＬ００Ｂ又はＲＤＬ１０，ＲＤＬ１０Ｂ
を選択的に相補共通データ線ＣＤａ，ＣＤａＢに導通さ
れるｎチャンネル型ＭＯＳトランジスタＱ１８，Ｑ１９
によって構成される。当該トランジスタＱ１８，Ｑ１９
は冗長カラム選択信号ＲＳ０，ＲＳ１によってスイッチ
制御される。その他の構成は図３と同様であるので同一
回路要素に同一符号を付してその詳細な説明を省略す
る。

【００２９】図５には本実施例ＤＲＡＭ１のカラム系に
着目したブロック図が示される。図５においてプリデコ
ーダＰＤＥＣは、Ｙ０〜Ｙ２のデコード部ＰＤＥＣ１、
Ｙ３〜Ｙ５のデコード部ＰＤＥＣ２、及びＹ６，Ｙ７の
デコード部ＰＤＥＣ３を備える。ＣＰ０〜ＣＰ７はデコ
ード部ＰＤＥＣ１のデコード出力、ＣＰ８〜ＣＰ１５は
デコード部ＰＤＥＣ２のデコード出力、ＣＰ１６〜ＣＰ
１９はデコード部ＰＤＥＣ３のデコード出力であり、そ
れらは救済回路ＲＤＤ及びカラムデコーダＣＤＥＣに供
給される。カラムアドレス信号Ｙ０〜Ｙ７の内部相補ア
ドレス信号がプリデコーダＰＤＥＣに供給されると、デ
コード信号ＣＰ０〜ＣＰ７のうちの何れか一つ、デコー
ド信号ＣＰ８〜ＣＰ１５のうちの何れか一つ、デコード
信号ＣＰ１６〜ＣＰ１９のうちの何れか一つ、が夫々ハ
イレベルの様な選択レベルにされる。Ｇ１〜Ｇ３はプリ
デコーダＰＤＥＣの出力とカラムデコーダＣＤＥＣの入
力との間に配置されたゲート回路である。ゲート回路Ｇ
１〜Ｇ３は、制御信号ＧＥが非活性化されると、プリデ
コーダＰＤＥＣのデコード出力ＣＰ０〜ＣＰ１９とは無
関係に出力が全て非選択レベルに強制される。制御信号
ＧＥは前記冗長カラム選択信号ＲＳ０又はＲＳ１が選択
レベルにされることに呼応して活性化され、それによっ
てカラム選択信号ＴＳ０〜ＴＳ２５６による正規アレイ
部分でのカラム選択動作を抑止する。

【００３０】図１には救済回路ＲＤＤの一例ブロック図
が示される。救済回路ＲＤＤは、前記冗長データ線によ
って代替すべき正規データ線をメモリマットＭＡＴ０〜
ＭＡＴ７単位で指定可能にするものである。図１に示さ
れるＴ０００〜Ｔ０１９は前記プリデコード信号ＣＰ０
〜ＣＰ１９と１対１対応で設けられ、夫々対応されるプ
リデコード信号を受ける転送ゲート回路であり、それら
転送ゲート回路Ｔ０００〜Ｔ０１９の出力は論理回路Ｌ
ＯＧ０にて論理和が採られ、それによって前記冗長カラ
ム選択信号ＲＳ０が生成される。同様に、前記プリデコ
ード信号ＣＰ０〜ＣＰ１９と１対１対応で転送ゲート回
路Ｔ１００〜Ｔ１１９が設けられ、論理回路ＬＯＧ１が
それら転送ゲート回路Ｔ１００〜Ｔ１１９の出力に対し
て論理和を採り、それによって前記冗長カラム選択信号
ＲＳ１が生成される。前記転送ゲート回路Ｔ０００〜Ｔ
０１９とＴ１００〜Ｔ１１９に対する転送制御は第１の
ヒューズプログラム回路ＦＡ０〜ＦＡ１９と第２のヒュ
ーズプログラム回路ＦＲ０００〜ＦＲ０１９，ＦＲ１０
０〜ＦＲ１１９のプログラム状態によって制御される。

【００３１】図６には図１の詳細な回路例が部分的に示
される。図６に例示された転送ゲート回路Ｔ０００，Ｔ
１００は、クロックドインバータ１０の出力と当該出力
の反転信号にてスイッチ制御されるＣＭＯＳ（相補型Ｍ
ＯＳ）トランスファゲート１１からなり、当該ＣＭＯＳ
トランスファゲート１１がオン状態にされることによ
り、対応するプリデコード信号ＣＰ０を論理回路ＬＯＧ
０，ＬＯＧ１に伝達する。

【００３２】前記論理回路ＬＯＧ０は３入力型のナンド
ゲート１２の出力をインバータ１３にて反転して冗長選
択信号ＲＳ０を生成する。同様に、前記論理回路ＬＯＧ
１は３入力型のナンドゲート１４の出力をインバータ１
５にて反転して冗長選択信号ＲＳ１を生成する。前記転
送ゲート回路Ｔ０００〜Ｔ０１９の出力は、Ｙ０〜Ｙ２
系のプリデコード信号ＣＰ０〜ＣＰ７に対応されるもの
がワイヤードオア結合され、Ｙ３〜Ｙ５系のプリデコー
ド信号ＣＰ８〜ＣＰ１５に対応されるものがワイヤード
オア結合され、Ｙ６〜Ｙ７系のプリデコード信号ＣＰ１
６〜ＣＰ１９に対応されるものがワイヤードオア結合さ
れ、夫々ワイヤードオア結合された信号が前記ナンドゲ
ート１２、１４の入力に与えられる。尚、前記ナンドゲ
ート１２，１４の各入力にはＮチャンネル型のディスチ
ャージＭＯＳトランジスタＱ２３が設けられ、このトラ
ンジスタＱ２３は、救済回路ＲＤＤによる不良救済を行
うときにローレベルにされる制御信号ＲＥにてスイッチ
制御される。したがって救済回路による救済が行われて
いない場合には冗長選択信号ＲＳ０，ＲＳ１は非選択レ
ベルであるローレベルに強制される。

【００３３】前記第１のヒューズプログラム回路ＦＡ０
〜ＦＡ１９はプリデコード信号ＣＰ０〜ＣＰ１９に対応
して設けられ、プリデコード信号ＣＰ０〜ＣＰ１９毎に
それをどのメモリマットで冗長データ線への置き換えに
利用するかがメモリマット単位でプログラムされ、プロ
グラムされたメモリマットがマット選択信号Ｍ０〜Ｍ７
にて選択される状態に呼応して出力を第１の状態例えば
ハイレベルにする。マット選択信号Ｍ０〜Ｍ７はＸ８〜
Ｘ１０に基づいてコントローラＣＯＮＴが生成する。

【００３４】具体的には図６に例示された第１のヒュー
ズプログラム回路ＦＡ０のように、マット選択信号Ｍ０
〜Ｍ７の反転信号にてスイッチ制御されるＰチャンネル
型ＭＯＳトランジスタＱ２０とフューズＦ２０との直列
回路が、インバータ２０の入力Ａ１と電源端子Ｖｄｄと
の間に８対設けられ、且つ、当該インバータ２０の入力
Ａ１は制御信号ＲＢにてスイッチ制御されるＮチャンネ
ル型のディスチャージＭＯＳトランジスタＱ２１を介し
て接地端子Ｖｓｓに結合される。Ｑ２２はインバータ２
０の出力をゲート電極に受け、ソース電極が接地端子Ｖ
ｓｓに、ドレイン電極がインバータＩＮＶ１の入力に結
合されたクランプ用のＮチャンネル型ＭＯＳトランジス
タである。その他の第１のヒューズプログラム回路ＦＰ
Ｍ１〜ＦＰＭ１９も同様に構成される。前記制御信号Ｒ
Ｂはチップ非選択期間においてハイレベルにされ、イン
バータ２０の入力ノードＡ１をローレベルに初期化す
る。チップ選択に同期して制御信号ＲＢはローレベルに
され、これによってディスチャージＭＯＳトランジスタ
Ｑ２１がカットオフされる。マット選択信号Ｍ０〜Ｍ７
は前記Ｘ８〜Ｘ１０の論理値に従って何れかの一つがハ
イレベル（選択レベル）にされる。選択レベルにされた
マット選択信号の反転信号をゲートに受けるＭＯＳトラ
ンジスタＱ２０はオン状態にされ、このとき、当該ＭＯ
ＳトランジスタＱ２０に直列接続されたヒューズＦ２０
が非切断状態であれば前記ノードＡ１はハイレベルにさ
れ、当該ＭＯＳトランジスタＱ２０に直列接続されたヒ
ューズＦ２０が切断状態であれば前記ノードＡ１はロー
レベルを維持する。

【００３５】前記第２のヒューズプログラム回路ＦＲ０
００〜ＦＲ０１９，ＦＲ１００〜ＦＲ１１９は前記転送
ゲート回路Ｔ０００〜Ｔ１１９，Ｔ１００〜Ｔ１１９に
対応して設けられ、対応される転送ゲート回路の前記ク
ロックドインバータ１０を動作可能にするか否かがヒュ
ーズＦ２１によってプログラムされる回路である。すな
わち、インバータ１６の出力と入力をクロックドインバ
ータ１０の制御信号として出力し、インバータ１６の入
力と電源端子Ｖｄｄの間に、制御信号Ｒ（制御信号ＲＢ
の反転信号）にてスイッチ制御されるＰチャンネル型Ｍ
ＯＳトランジスタＱ２４とヒューズＦ２１が直列配置さ
れる。インバータ１６の入力はその出力をゲートに受け
るＮチャンネル型ＭＯＳトランジスタＱ２５によってク
ランプされる。また、インバータ１６の入力は制御信号
ＩＮＴをゲートに受けるＮチャンネル型ＭＯＳトランジ
スタＱ２６によって選択的にディスチャージされる。制
御信号ＩＮＴはＤＲＡＭ１のイニシャライズ時にハイレ
ベルにされる。第２のヒューズプログラム回路ＦＲ００
０〜ＦＲ０１９，ＦＲ１００〜ＦＲ１１９はヒューズＦ
２１が非切断状態にされて、インバータ１６の入力がハ
イレベルにされる状態を以て、クロックドインバータ１
０の出力を高出力インピーダンス状態に制御する。イン
バータ１６の入力がローレベルの状態ではクロックドイ
ンバータ１０は出力動作可能に制御される。したがっ
て、第１のヒューズプログラム回路ＦＡ０の出力がハイ
レベルにされたとき、第２のヒューズプログラム回路Ｆ
Ｒ０００のヒューズＦ２１が切断されていればプリデコ
ード信号ＣＰ０は論理回路ＬＯＧ０に伝達され、第２の
ヒューズプログラム回路ＦＲ１００のヒューズＦ２１が
切断されていればプリデコード信号ＣＰ０は論理回路Ｌ
ＯＧ１に伝達される。

【００３６】次に救済回路の作用を説明する。救済すべ
きアドレスの設定に当たっては、救済しようとするカラ
ムアドレス（Ｙ０〜Ｙ７）と救済しようとするメモリブ
ロックとに応じて第１のヒューズプログラム回路ＦＡ０
〜ＦＡ１９のヒューズＦ２０が切断される。すなわち、
救済すべきカラムアドレスの設定に当たっては、第１の
ヒューズプログラム回路ＦＡ０〜ＦＡ１９の中から、救
済しようとするカラムアドレス（Ｙ０〜Ｙ７）がプリデ
コードされて選択レベルにされることになるプリデコー
ド信号（ＣＰ０〜ＣＰ１９）に応ずる３個の第１のヒュ
ーズプログラム回路を、フューズプログラムの対象とす
る。そして当該３個の夫々の第１のヒューズプログラム
回路の中で、救済対象とするメモリブロックの選択信号
に対応されるフーズＦ２０を切断対象とする。例えば、
図７に例示されるように、メモリマットＭＡＴ０におい
てＹ０〜Ｙ２系アドレス＝０、Ｙ３〜Ｙ５系アドレス＝
０、Ｙ６〜Ｙ７系アドレス＝０を救済対象とするとき
（図７において救済対象カラムアドレスは簡略化して”
０００”と記す）、第１のヒューズプログラム回路ＦＡ
０、ＦＡ８、及びＦＡ１６におけるマット選択信号Ｍ０
に対応されるヒューズＦ２０が切断対象とされる。図７
においてヒューズの切断箇所は×印にて示される。この
ようなヒューズ切断によってプログラムされた救済すべ
きアドレスを、冗長選択信号ＲＳ０又はＲＳ１で選択さ
れる何れの冗長データ線で救済するかは、第２のヒュー
ズプログラム回路のプログラム状態によって決定され
る。例えば、ＲＳ０系の冗長で救済する場合、上記救済
アドレス設定のためにヒューズ切断を行った第１のヒュ
ーズプログラム回路ＦＡ０、ＦＡ８、及びＦＡ１６に対
応される第２のヒューズプログラム回路ＦＲ０００、Ｆ
Ｒ００８、ＦＲ０１６のヒューズＦ２１が切断される。
このように、メモリマットＭＡＴ０において救済すべき
カラムアドレス”０００”をＲＳ０系の冗長データ線で
救済する状態が第１及び第２のヒューズプログラム回路
に設定されたとき、当該設定された状態に対応するアク
セスがあると、そのとき選択レベル（ハイレベル）にさ
れるプリデコード信号ＣＰ０，ＣＰ８，ＣＰ１６が転送
ゲート回路Ｔ０００，Ｔ００８，Ｔ０１６を介してナン
ドゲート１２に供給され、これによって冗長選択信号Ｒ
Ｓ０がハイレベルのような選択レベルにされる。そのと
きの図６における各ノードＡ１〜Ａ３の状態は図８に示
される。また、同じカラムアドレスをＲＳ１系の冗長で
救済する場合には、上記救済アドレス設定のためにヒュ
ーズ切断を行った第１のヒューズプログラム回路ＦＡ
０、ＦＡ８、及びＦＡ１６に対応される第２のヒューズ
プログラム回路ＦＲ１００、ＦＲ１０８、ＦＲ１１６の
ヒューズＦ２１が断される。このように、メモリマット
ＭＡＴ０において救済すべきカラムアドレス”０００”
をＲＳ１系の冗長データ線で救済する状態が第１及び第
２のヒューズプログラム回路に設定されたときは、当該
設定された状態に対応するアクセスがあると、そのとき
選択レベル（ハイレベル）にされるプリデコード信号Ｃ
Ｐ０，ＣＰ８，ＣＰ１６が転送ゲート回路Ｔ１００，Ｔ
１０８，Ｔ１１６を介してナンドゲート１４に供給さ
れ、これによって冗長選択信号ＲＳ１がハイレベルのよ
うな選択レベルにされる。

【００３７】冗長選択信号ＲＳ０又はＲＳ１が選択され
ると、前記制御信号ＧＥが活性化され、これによってゲ
ートＧ１〜Ｇ３は、プリデコーダＰＤＥＣからカラムデ
コーダＣＤＥＣに供給されるプリデコード信号を全て非
選択レベルに強制して、正規データ線の選択を抑止す
る。前記制御信号ＧＥをプリデコーダＰＤＥＣに供給し
て同様の制御を行えばゲートＧ１〜Ｇ３は不要である。
但し、その場合にはプリデコーダＰＤＥＣの出力が全非
選択にされてからその状態がカラムデコーダＣＤＥＣの
出力に反映されるまでの時間が実施例に比べて長くな
る。

【００３８】図７を参照しながら更に救済プログラムの
具体例を説明する。図７に例示される救済対象カラムア
ドレスは、メモリマットＭＡＴ０におけるアドレス”０
００”（Ｙ０〜Ｙ２系アドレス＝０、Ｙ３〜Ｙ５系アド
レス＝０、Ｙ６〜Ｙ７系アドレス＝０）、メモリマット
Ｍ０におけるアドレス”００１”（Ｙ０〜Ｙ２系アドレ
ス＝１、Ｙ３〜Ｙ５系アドレス＝０、Ｙ６〜Ｙ７系アド
レス＝０）、メモリマットＭ３におけるアドレス”３７
０”（Ｙ０〜Ｙ２系アドレス＝０、Ｙ３〜Ｙ５系アドレ
ス＝７、Ｙ６〜Ｙ７系アドレス＝３）とされる。このと
きメモリマットＭＡＴ０におけるアドレス”０００”の
救済にはＲＳ０系の冗長データ線を割り当てているの
で、メモリマットＭ０におけるアドレス”００１”の救
済にはＲＳ１系の冗長データ線を割り当てている。メモ
リマットＭ３におけるアドレス”３７０”の救済にはＲ
Ｓ０系の冗長データ線を割り当てている。

【００３９】上記実施例によれば、各メモリマットＭＡ
Ｔ０〜ＭＡＴ７はＲＳ０系とＲＳ１系の冗長データ線を
有し、冗長データ線で置き換えるべき欠陥カラムアドレ
スを設定するための第１のヒューズプログラム回路ＦＡ
０〜ＦＡ１９はＲＳ０系とＲＳ１系で共通化されてい
る。第１のヒューズプログラム回路ＦＡ０〜ＦＡ１９に
は、プリデコード信号ＣＰ０〜ＣＰ１９の数とメモリマ
ットＭＡＴ０〜ＭＡＴ７の数との積に等しい数（本実施
例に従えば２０×８＝１６０本）のヒューズＦ２０が含
まれる。第１のヒューズプログラム回路ＦＡ０〜ＦＡ１
９にプログラムされたアドレスをＲＳ０系又はＲＳ１系
の何れで救済するかは、第２のヒューズプログラム回路
ＦＲ０００〜ＦＲ０１９及びＦＲ１００〜ＦＲ１１９の
プログラム状態によって決定される。第２のヒューズプ
ログラム回路ＦＲ０００〜ＦＲ０１９及びＦＲ１００〜
ＦＲ１１９には全部でプリデコード信号ＣＰ０〜ＣＰ１
９の数の２倍の数（本実施例に従えば２０×２＝４０
本）のヒューズＦ２１が含まれる。したがって、合計１
６０本のヒューズによって各メモリマット毎にＲＳ０系
とＲＳ１系の冗長データ線を欠陥カラムアドレスに割り
当てることができる。ＲＳ０系とＲＳ１系の夫々に第１
のヒューズプログラム回路ＦＡ０〜ＦＡ１９を設けて各
メモリマット毎にＲＳ０系，ＲＳ１系の冗長データ線を
欠陥カラムアドレスに割り当てる構成の場合には、第２
のヒューズプログラム回路ＦＲ０００〜ＦＲ０１９及び
ＦＲ１００〜ＦＲ１１９は不要であっても、全体として
３２０本のヒューズＦ２０が必要になる。例えば配線ピ
ッチが０．５μｍルールの半導体集積回路において、レ
ーザによって溶断可能にされるヒューズの幅は２〜６μ
ｍ、ヒューズのピッチは７〜１１μｍとされる。したが
って、それに比べて本実施例の救済回路ＲＤＤは、高い
救済効率を維持しつつ、ヒューズによるチップ専有面積
を著しく低減することができる。

【００４０】図９には救済回路ＲＤＤの別の例が示され
る。同図に示される救済回路ＲＤＤは図１に比べ、転送
ゲート回路Ｔ０００〜Ｔ００７，Ｔ１００〜Ｔ１０７に
対応させて第２のヒューズ回路ＦＲ０００〜ＦＲ００
７，ＦＲ１００〜ＦＲ１０７を設けた点が相違される。
第２のヒューズ回路が設けられていない転送ゲート回路
Ｔ００８〜Ｔ０１９，Ｔ１０８〜Ｔ１１９は、図６にお
けるクロックドインバータ１０がインバータに変更され
た回路構成を有する。その他の回路構成は図１及び図６
に基づいて説明した構成と同一である。図９の構成は第
２ヒューズ回路の数が図１に比べて少なくされるから、
ヒューズＦ２１によるチップ専有面積を更に小さくでき
るという点で優れている。その一方において、ＲＳ０系
とＲＳ１系の選択はＹ０〜Ｙ２アドレスに関してだけ可
能にされるという制限を受ける。その場合にも第２のヒ
ューズ回路は下位側アドレスＹ０〜Ｙ２に対応して設け
られ、また、欠陥の発生は通常、チップの特定箇所に集
中される傾向にあることを考慮すると、下位側アドレス
にのみ第２のヒューズ回路を設ける構成を採っても、救
済効率が著しく低下することは防止される。例えば、図
７に示される態様の救済は図９の構成においても可能で
ある。図９の構成では、Ｙ３〜Ｙ７アドレスにつき異な
る救済アドレスを設定することはできない。そのような
救済態様は、実際には殆ど起こり得ない様な、欠陥がチ
ップ上で遍在する場合の態様である。

【００４１】図１０には上記実施例に係るＤＲＡＭ１を
用いたデータ処理システムの一実施例が示される。この
データ処理システム４０は、ＣＰＵ（中央処理装置）４
１、ＤＲＡＭコントローラ４２、ＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）４３、ＲＯＭ（リー
ド・オンリ・メモリ）４４、周辺装置制御部４５、及び
表示制御装置４６がシステムバス５０に結合されて成
る。ＤＲＡＭコントローラ４２はＣＰＵ４１とインタフ
ェースされ、ＤＲＡＭ１に対するアクセスアドレスをア
ドレスマルチプレクスで供給すると共に、ＣＰＵ４１か
らのアクセス制御信号に基づいてロウアドレスストロー
ブ信号やカラムアドレスストローブ信号などを生成す
る。ＳＲＡＭ４３はＣＰＵ４１の作業領域又はデータ一
時記憶領域とされ、特に制限されないが、パリティ制御
部４７にて記憶データのパリティーチェックが行われ
る。ＲＯＭ４４はＣＰＵ４１の動作プログラムなどを保
有する。周辺装置制御部４５には磁気記憶装置などの外
部記憶装置４８やキーボード４９等が外付けされる。表
示制御部４６はビデオＲＡＭ（ＶＲＡＭ）５１を含み、
ビデオＲＡＭ５１への表示画像の描画制御、そして描画
されたデータをディスプレイ５２に表示する制御を行
う。上記実施例のＤＲＡＭ１はヒューズか大部分を占め
る救済回路回路によるチップ専有面積が低減されている
ので、その分だけ１チップ当たりの記憶容量が増大さ
れ、若しくは小型のパッケージを採用できるようになっ
ている。従って、データ処理システム４０上、ＤＲＡＭ
１の実装面積を小さくでき、或いは限りある実装可能面
積に多くのＤＲＡＭ１を実装でき、データ処理システム
の小型化、若しくは実装メモリの増大を容易に実現する
ことができる。

【００４２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４３】例えば、上記実施例ではデータ入出力ビッ
ト数が１ビットのＤＲＡＭを例に挙げたが、並列データ
入出力ビット数は４ビットや８ビットなどであってもよ
い。例えば並列データ入出力ビット数が８ビットとされ
る場合、一つのカラム選択信号ＴＳ０〜ＴＳ２５６はそ
れぞれ８対の相補データ線を選択する。一つの冗長カラ
ム選択信号ＲＳ０，ＲＳ１はそれぞれ８対の冗長相補デ
ータ線を選択する。また、一つのカラムデコーダが共有
するメモリマットの数は８個に限定されず、４個又は１
６個等であってもよい。また、ＤＲＡＭは図２に示され
るマット構成を複数対備えて構成可能である。救済回路
ＲＤＤによるチップ専有面積の低減という観点からは、
メモリマット構成が大きければ大きいほどチップ専有面
積低減率は大きくなる。例えば１６Ｍビット以上の記憶
容量を持つＤＲＡＭに適用して大きな低減率を得ること
ができる。また、上記実施例はワード線の救済について
は説明を省略したが、本発明はワード線を救済するため
の構成を含むことを妨げない。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、外部クロック信号に同期して
高速アクセス可能にされたシンクロナスＤＲＡＭはもと
より、その記憶形式も相違されるＳＲＡＭ、さらにはフ
ラッシュメモリなどの電気的に書き換え可能なＲＯＭな
どに広く適用することができる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４６】すなわち、複数個の各メモリマット（ＭＡ
Ｔ０〜ＭＡＴ７）は複数の冗長データ線を有し、冗長デ
ータ線で置き換えるべき欠陥カラムアドレスを各メモリ
マット毎に設定するための第１のヒューズプログラム回
路（ＦＡ０〜ＦＡ１９）は前記複数の冗長データ線の選
択信号（ＲＳ０，ＲＳ１）系で共通化されている。した
がって、冗長データ線の選択信号系毎に第１のヒューズ
プログラム回路を設けて救済回路を構成する場合に比べ
てヒューズの必要個数を減らすことが可能になる。

【００４７】第２のヒューズ回路（ＦＲ０００〜ＦＲ０
０７，ＦＲ１００〜ＦＲ１０７）を一部の転送ゲート手
段（Ｔ０００〜Ｔ００７，Ｔ１００〜Ｔ１０７）に対応
させて設けることにより、第２ヒューズ回路の数が少な
くされるから、ヒューズによるチップ専有面積を更に小
さくすることができる。このとき、前記第２のヒューズ
回路と対を成す前記転送ゲート手段を、データ線選択用
のアドレス信号の下位側アドレスのプリデコード信号に
対応させる。欠陥の発生は通常、チップの特定箇所に集
中される傾向にあることを考慮すると、下位側アドレス
にのみ第２のヒューズ回路を設ける構成を採っても、救
済効率が著しく低下することは防止される。

【００４８】上記により、欠陥部分を冗長構成に置き換
えるためのヒュープログラム回路によるチップ占有率を
低減することができると共に、欠陥に対する救済効率を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＤＲＡＭに含まれる救
済回路の一例ブロック図である。

【図２】本発明の一実施例に係るＤＲＡＭの全体的なブ
ロック図である。

【図３】メモリマットの正規アレイ部分の一例として図
２のＤＴＬ１部分を示す回路図である。

【図４】メモリマットの冗長アレイ部分の一例として図
２のＤＴＬ２部分を示す回路図である。

【図５】図２に示されるＤＲＡＭのカラム系に着目した
ブロック図である。

【図６】図１の一部を詳細に示す回路図である。

【図７】図２のＤＲＡＭにおけるヒューズプログラムの
具体例を示す説明図である。

【図８】冗長選択信号ＲＳ０がハイレベルのような選択
レベルにされるときにおける図６の各ノードＡ１〜Ａ３
の状態を示すタイミングチャートである。

【図９】救済回路の別の例を示すブロック図である。

【図１０】図２に示されるＤＲＡＭを用いたデータ処理
システムの一実施例ブロック図である。

【符号の説明】

１ＤＲＡＭＭＡＴ０〜ＭＡＴ７メモリマットＤＬ００，ＤＬ００Ｂ相補データ線ＤＬ１０，ＤＬ１０Ｂ冗長相補データ線ＳＨ０〜ＳＨ７分離回路ＣＳＷａ〜ＣＳＷｄカラムスイッチ回路ＴＳ０〜ＴＳ２５６カラム選択信号ＲＳ０，ＲＳ１冗長カラム選択信号ＣＤＥＣカラムデコーダＰＤＥＣプリデコーダＣＰ０〜ＣＰ１９プリデコード信号ＲＤＤ救済回路Ｇ１〜Ｇ３ゲート回路ＧＥゲート制御信号ＦＡ０〜ＦＡ１９第１のヒューズプログラム回路Ｆ２０ヒューズＴ０００〜Ｔ０１９，Ｔ１００〜Ｔ１１９転送ゲート
回路ＦＲ０００〜ＦＲ０１９，ＦＲ１００〜ＦＲ１１９第
２のヒューズプログラム回路Ｆ２１ヒューズＬＯＧ０，ＬＯＧ１論理回路Ｍ０〜Ｍ７マット選択信号４０データ処理システム４１中央処理装置５０システムバス

Claims

【特許請求の範囲】

【請求項１】選択端子がワード線に、データ端子がデ
ータ線に接続された複数個のメモリセルをマトリクス配
置して成るメモリマットを複数個備え、当該複数個のメ
モリマットの中から所定のメモリマットが選択され、選
択されたメモリマットに含まれるメモリセルが外部から
アクセス可能にされる半導体記憶装置において、前記各メモリマットは、欠陥がある場合には救済対象と
される正規データ線と欠陥のある正規データ線を代替す
るための冗長データ線とを夫々複数含み、前記冗長データ線によって代替すべき正規データ線をメ
モリマット単位で指定可能にする救済回路を備え、前記救済回路は、データ線の選択に用いられるアドレス
信号のプリデコード信号に基づいて冗長データ線の選択
信号を各メモリマットに対して共通に生成する複数個の
論理手段と、データ線の選択に用いられるアドレス信号
のプリデコード信号毎にそれをどのメモリマットで冗長
データ線への置き換えに利用するかがメモリマット単位
でプログラムされ、プログラムされたメモリマットが選
択される状態に呼応して出力が第１の状態にされる第１
のヒューズプログラム回路と、前記第１のヒューズプロ
グラム回路にプログラムされた状態をどの冗長データ線
の選択信号に反映させるかがプログラムされる第２のヒ
ューズプログラム回路と、前記夫々の論理手段へのプリ
デコード信号の伝達経路に配置され前記第１のヒューズ
プログラム回路の出力が第１の状態にされ且つ第２のヒ
ューズプログラム回路によって選ばれることにより情報
伝達可能に制御される第１の転送ゲート手段とを備えて
成るものあることを特徴とする半導体記憶装置。
【請求項２】選択端子がワード線に、データ端子がデ
ータ線に接続された複数個のメモリセルをマトリクス配
置して成るメモリマットを複数個備え、当該複数個のメ
モリマットの中から所定のメモリマットが選択され、選
択されたメモリマットに含まれるメモリセルが外部から
アクセス可能にされる半導体記憶装置において、前記各メモリマットは、欠陥がある場合には救済対象と
される正規データ線と欠陥のある正規データ線を代替す
るための冗長データ線とを夫々複数含み、前記冗長データ線によって代替すべき正規データ線をメ
モリマット単位で指定可能にする救済回路を備え、前記救済回路は、データ線の選択に用いられるアドレス
信号のプリデコード信号に基づいて冗長データ線の選択
信号を各メモリマットに対して共通に生成する複数個の
論理手段と、データ線の選択に用いられるアドレス信号
のプリデコード信号毎にそれをどのメモリマットで冗長
データ線への置き換えに利用するかがメモリマット単位
でプログラムされプログラムされたメモリマットが選択
される状態に呼応して出力が第１の状態にされる第１の
ヒューズプログラム回路と、前記第１のヒューズプログ
ラム回路にプログラムされた状態をどの冗長データ線の
選択信号に反映させるかがプログラムされる第２のヒュ
ーズプログラム回路と、前記夫々の論理手段への一部の
プリデコード信号の伝達経路に配置され前記第１のヒュ
ーズプログラム回路の出力が第１の状態にされ且つ第２
のヒューズプログラム回路によって選ばれることにより
情報伝達可能に制御される第１の転送ゲート手段と、前
記夫々の論理手段への残りのプリデコード信号の伝達経
路に配置され前記第１のヒューズプログラム回路の出力
が第１の状態にされることにより情報伝達可能に制御さ
れる第２の転送ゲート手段とを備えて成るものあること
を特徴とする半導体記憶装置。
【請求項３】前記プリデコード信号に基づいて前記複
数のメモリマットにおける正規データ線の選択信号を前
記複数個のメモリマットに対して共通に形成するカラム
アドレスデコーダを備え、該カラムアドレスデコーダの
入力経路にゲート手段を設け、前記救済回路は、冗長デ
ータ線が選択される状態に応じて前記カラムアドレスデ
コーダへ供給されるプリデコード信号を全て非選択レベ
ルに制御する制御信号を前記ゲート手段に供給するもの
であることを特徴とする請求項１又は２記載の半導体記
憶装置。
【請求項４】請求項１乃至３の何れか１項記載の半導
体記憶装置と、該半導体記憶装置をアクセス制御するデ
ータ処理装置と、前記半導体記憶装置及びデータ処理装
置を接続するバスを備えて成るものであることを特徴と
するデータ処理システム。