JPH1050092A - 半導体記憶装置の欠陥救済回路 - Google Patents

半導体記憶装置の欠陥救済回路

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JPH1050092A
JPH1050092A JP8223196A JP22319696A JPH1050092A JP H1050092 A JPH1050092 A JP H1050092A JP 8223196 A JP8223196 A JP 8223196A JP 22319696 A JP22319696 A JP 22319696A JP H1050092 A JPH1050092 A JP H1050092A
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fuse
mos transistor
circuit
redundant
signal
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JP8223196A
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Yasuhiko Takahashi
保彦 高橋
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Abstract

(57)【要約】 【課題】 半導体記憶装置の処理速度を向上させるとと
もに回路規模を小さくすることができ、かつ、配線レイ
アウト上も優れた欠陥救済回路を提供する。 【解決手段】 インバータ３ａ，３ｂ、ＮＡＮＤ回路５
およびインバータ６から成るＮＯＲ回路により、ヒュー
ズの溶断の有無によってハイレベルまたはロウレベルの
信号を出力する一対のヒューズ回路ＦＵＳＥ１，ＦＵＳ
Ｅ２からの出力信号に基づいて通常系のメモリ領域を使
用するか否かを判定して非冗長フラグを出力する非冗長
判定手段を構成し、通常系のアドレスデコーダが接続さ
れたＭＯＳトランジスタの導通／非導通を非冗長フラグ
によって切り替えるようにすることにより、欠陥アドレ
ス信号が入力されたときに非冗長フラグがロウレベルに
なって通常系の使用が禁止されるようにして、ディセー
ブルヒューズ等を用いなくても通常系の使用を禁止でき
るようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の欠
陥救済回路に関し、例えば、ＤＲＡＭ（ダイナミックＲ
ＡＭ）で発生した欠陥メモリセルを、あらかじめ用意し
ておいたスペアのメモリセルで置き換えて救済するため
の冗長回路に用いて好適なものである。
【０００２】
【従来の技術】半導体集積回路の一部に欠陥を有する場
合、集積回路の大部分が正常に機能するものであって
も、デバイス全体として見れば価値のないものと判断さ
れる。したがって、そのような欠陥を有するチップは廃
棄される運命にある。しかし、これでは折角作ったチッ
プが無駄になってしまうため、一部分にのみ欠陥を含む
集積回路も製品として利用できるようにすることが望ま
れる。
【０００３】そこで従来、集積回路の欠陥をチップ上に
あらかじめ設けたスペアの回路で置き換えて救済するた
め方法が提案されている。例えば、ＤＲＡＭ（ダイナミ
ックＲＡＭ）等の半導体記憶装置の冗長回路は、図４に
示すように、メモリアレイに行と列とのスペアをあらか
じめ設けておいて、欠陥により不良となったメモリセル
をスペアのメモリセルに置き換えるようになされている
のが一般的である。
【０００４】図４の例では、スペアのメモリセルは、ワ
ードライン方向に８本、ビットライン方向に４本備えら
れている。そして、メモリセルの置き換えは、４本のラ
インを１単位として行われる。例えば、図４に示すよう
にあるワードラインに欠陥がある場合、その欠陥ワード
ラインを含む１単位（４本）のワードラインが同じく４
本で成る１単位のスペアのワードライン（冗長系）に置
き換えられる。
【０００５】このような半導体記憶装置では、入力され
るアドレス信号に対して冗長系を使用するか否かを、製
品化の前段階で（パッケージ前に）メモリ素子の内部回
路にあらかじめプログラムしておく必要がある。このプ
ログラムは、メモリセルの外部に設けたヒューズを溶断
することによって行われることが多い。
【０００６】すなわち、パッケージ前の検査によって欠
陥メモリセルが検出されると、その欠陥メモリセルを含
むワードライン（またはビットライン）のアドレスに対
応して設けられたヒューズがレーザ等を使って溶断され
る。これにより、欠陥メモリセルのアドレス（欠陥アド
レスという）が記録され、その欠陥アドレスが指定され
たときに不良のメモリセルを選択することが禁止され
る。
【０００７】以下、このヒューズの溶断によるプログラ
ムついて詳しく説明する。ここでは、一例として、何れ
かをワードラインを選択するためのアドレス信号として
８ビットのアドレス信号Ａ0 〜Ａ7 を扱う場合を考え
る。したがって、メモリアレイのワードラインは全部で
２8 ＝２５６本である。
【０００８】通常、上記２５６本のワードラインの各々
に対してヒューズを設けることはチップのレイアウト上
好ましくないので、図５に示すように、メインデコード
を行う前にプリデコードが行われる。プリデコードは、
入力アドレス信号をメインデコードする前に一旦２ビッ
トずつデコードする処理のことである。
【０００９】例えば、８ビットのアドレス信号Ａ0 〜Ａ
7 のうち、アドレスＡ0 〜Ａ1 （２ビット）から４ビッ
トの内部アドレス信号が、アドレスＡ2 〜Ａ4 （３ビッ
ト）から８ビットの内部アドレス信号が、アドレスＡ5
〜Ａ7 （３ビット）から８ビットの内部アドレス信号が
生成される。このようにして生成された２０ビットの内
部アドレス信号は、それぞれ２０本の信号線に出力され
る。
【００１０】上述のヒューズは、これら２０本の信号線
の各々に対して設けられる。図５では、アドレスＡ5 〜
Ａ7 から生成される８ビットの内部アドレス信号に対応
する８個のヒューズＦ1 〜Ｆ8 が代表として図示されて
いる。
【００１１】上記８個のヒューズＦ1 〜Ｆ8 は、８本の
信号線と並列に並べられており、各ヒューズの一端に
は、各ＭＯＳトランジスタＱ1 〜Ｑ8 のドレイン端子が
直列に接続されている。そして、各ＭＯＳトランジスタ
Ｑ1 〜Ｑ8 のソース端子が接地されるとともに、ゲート
端子が上記アドレスＡ5 〜Ａ7 から生成される８ビット
の内部アドレス信号の信号線に接続されている。また、
上記各ヒューズＦ1 〜Ｆ8 の他端は、プリチャージ用ト
ランジスタ６１と、プルアップ用トランジスタ６２およ
びインバータ６３とに接続されている。
【００１２】このような構成において、冗長機構を起動
するためにプリチャージ用トランジスタ６１がＯＮにな
ると、各ヒューズＦ1 〜Ｆ8 の共通接点Ｘの電位がハイ
レベルにプリチャージされる。
【００１３】この状態で、各ＭＯＳトランジスタＱ1 〜
Ｑ8 のゲート端子に入力される内部アドレス信号に応答
して何れか１つのＭＯＳトランジスタが導通するとき、
その導通したＭＯＳトランジスタに接続されたヒューズ
が溶断によりプログラムされていれば、共通接点Ｘの電
位は放電されず、インバータ６３を介してプルアップ用
トランジスタ６２によりハイレベルに留まる。逆に、上
記ヒューズが溶断されていなければ、共通接点Ｘの電位
は放電され、ロウレベルとなる。
【００１４】他のアドレス信号Ａ0 〜Ａ1 、Ａ2 〜Ａ4
に関しても同様に、ヒューズの一端とＭＯＳトランジス
タのドレイン端子とが接続されて成る一対の回路が内部
アドレス信号線の数（４個および８個）だけ並列に設け
られ、各ＭＯＳトランジスタのソース端子が接地される
とともに、ゲート端子が内部アドレス信号線に接続され
ている。また、各ヒューズの他端は、上記プリチャージ
用トランジスタ６１と、プルアップ用トランジスタ６２
およびインバータ６３とに接続されている。
【００１５】そして、各ゲート端子に入力される内部ア
ドレス信号に応答して導通したＭＯＳトランジスタに接
続されているヒューズが溶断によりプログラムされてい
れば、共通接点Ｘの電位はハイレベルに留まり、上記ヒ
ューズが溶断されていなければ、共通接点Ｘの電位はロ
ウレベルとなる。
【００１６】以上のように、２０本の内部アドレス信号
線に対して設けられた２０個のヒューズの何れかを溶断
すれば、該当するアドレス信号が入力されてきたときに
は共通接点Ｘの電位はハイレベルとなり、それ以外のア
ドレス信号が入力されてきたときには共通接点Ｘの電位
はロウレベルとなる。
【００１７】したがって、欠陥アドレスに対応する位置
のヒューズを溶断することによって欠陥アドレスを記録
することができるとともに、共通接点Ｘの電位を監視す
ることにより、それがハイレベルであれば欠陥アドレス
が入力されているので冗長系は“選択”、共通接点Ｘの
電位がロウレベルであれば正常なアドレスが入力されて
いるので冗長系は“非選択”であると判定することがで
きる。
【００１８】ところが、このような構成の冗長回路で
は、冗長系の使用の有無を判定するときに、ある程度の
時間をみて行わなければならないという欠点があった。
すなわち、欠陥アドレスが入力された場合、共通接点Ｘ
の電位レベルは徐々に下がっていくので、アドレス信号
が入力されてから共通接点Ｘの電位が完全にロウレベル
になるまでには時間がかかっていた。
【００１９】そこで従来は、図６に示すように、図５に
示した構成のヒューズ回路（複数組のヒューズおよびＭ
ＯＳトランジスタで構成される）の２つを一対として用
い、上記２つのヒューズ回路ＦＵ１，ＦＵ２のそれぞれ
にアドレス信号を入力し、それぞれの共通接点Ｘ１，Ｘ
２の電位レベルに基づいて、判定回路６１で冗長系を使
用するかどうかを判定するようにしていた。
【００２０】すなわち、各共通接点Ｘ１，Ｘ２の電位レ
ベルのうち少なくとも一方がハイレベルにあれば、欠陥
アドレスが入力されているので冗長系は“選択”、すな
わち冗長系は使用される。そこで、判定回路６１では、
各共通接点Ｘ１，Ｘ２の電位レベルのうち少なくとも一
方がハイレベルにあるかどうかを検出し、何れかのハイ
レベルを検出した場合に冗長系使用フラグを出力する。
【００２１】ところで、１６メガバイト、６４メガバイ
トのように大規模なＤＲＡＭのメモリチップでは、通常
は図４に示したようなメモリアレイが複数の象限に配置
されている。図７はその様子を示す図であり、この例で
はメモリアレイが４つ象限に配置されている。そして、
各象限のメモリアレイの側部に行デコーダおよび列デコ
ーダが備えられている。
【００２２】上記図６に示したような構成のヒューズ回
路ＦＵ１，ＦＵ２および判定回路６１は、図７に示すよ
うに各メモリアレイの中央（チップの中央）に配置され
ている。そして、上記判定回路６１から出力される冗長
系使用フラグが、それぞれの行デコーダおよび列デコー
ダに供給されるようになっている。すなわち、欠陥アド
レスが指定されたときには冗長系のメモリセルを使用
し、そうでなければ冗長系のメモリセルは使用しないの
で、行および列デコーダでは、判定回路６１における冗
長系を使用するか否かの判定結果の情報が必要になるの
である。
【００２３】以上が、冗長系を使用するかどうかの判定
を行うための構成および動作であるが、冗長系を使用す
ると判定した場合は、そのとき入力されている欠陥アド
レスで指定される通常系のメモリセルの使用を禁止する
必要がある。その禁止は、それぞれのワードラインおよ
びビットラインごとに備えられたディセーブルヒューズ
のうち、該当する部分を切ることによって行われる。
【００２４】
【発明が解決しようとする課題】しかしながら、上記従
来の冗長回路では、冗長系を使用するかどうかを判定す
るために特殊な回路で成る判定回路６１を用いており、
その判定を行うのに時間がかかっていた。さらに、従来
の判定回路６１は、冗長系使用の有無を判定することが
できるだけで、通常系のメモリセルの使用を禁止した
り、冗長系のメモリセルを選択したりすることは、判定
の結果に基づいてその後別個の部分で行われていた（デ
ィセーブルヒューズの切断等）。そのため、これらのこ
とはメモリ全体としての処理速度を向上させる上で障害
となっていた。
【００２５】また、図７に示したように、冗長判定を行
うための回路は、メモリアレイや行および列デコーダと
は別個のスペースに配置されており、チップをコンパク
トにできないことの１つの要因となっていた。また、判
定回路６１での判定結果を各デコーダに伝えるための配
線も必要であり、その結果として半導体記憶装置のチッ
プ面積が大きくなってしまうという問題があった。
【００２６】さらに、上述したように、従来、通常系メ
モリセルの使用禁止は、各ワードラインおよび各ビット
ラインごとに備えられたディセーブルヒューズを切断す
ることによって行われていたが、このように１つのライ
ンに対して１個のヒューズを設けると、ヒューズが隙間
なく並べられてしまい、各ライン間に他の配線を行うこ
とができなくなってしまうという問題もあった。
【００２７】本発明は、このような問題を解決するため
に成されたものであり、半導体記憶装置の全体としての
処理速度を向上させることができるとともに回路規模を
小さくすることができ、かつ、配線レイアウト上も優れ
た半導体記憶装置の欠陥救済回路を提供することを目的
とする。
【００２８】
【課題を解決するための手段】本発明の半導体記憶装置
の欠陥救済回路は、通常系のメモリ領域と冗長系のメモ
リ領域とを備え、欠陥アドレスが入力されたときに冗長
系を選択するようにする半導体記憶装置の欠陥救済回路
において、アドレス信号を入力し、上記アドレス信号の
各ビットに対応して設けられたヒューズの溶断の有無に
よってハイレベルまたはロウレベルの信号を出力する一
組のヒューズ回路と、上記一組のヒューズ回路から出力
される信号に基づいて、通常系のメモリ領域を使用する
か否かを判定して非冗長フラグを出力する非冗長判定手
段と、上記非冗長判定手段から出力されゲート端子に入
力される非冗長フラグによって導通／非導通を切り替え
るＭＯＳトランジスタと、上記ＭＯＳトランジスタに接
続され、上記ＭＯＳトランジスタが導通状態のときに動
作する通常系のアドレスデコーダとを備えたことを特徴
とする。
【００２９】本発明の他の特徴とするところは、上記非
冗長判定手段が、上記一組のヒューズ回路から供給され
る信号レベルのＮＯＲをとるＮＯＲゲート手段で構成さ
れることを特徴とする。
【００３０】本発明のその他の特徴とするところは、上
記一組のヒューズ回路から出力される複数の信号のレベ
ルが互いに異なるときに上記冗長系のメモリ領域を使用
するための選択信号を出力するようにするアドレス選択
手段を更に備えたことを特徴とする。
【００３１】本発明のその他の特徴とするところは、上
記アドレス選択手段は、上記一組のヒューズ回路のう
ち、一方のヒューズ回路からの信号レベルを反転するイ
ンバータと、上記インバータからゲート端子に入力され
る信号レベルによって導通／非導通を切り替える第１の
ＭＯＳトランジスタと、他方のヒューズ回路からゲート
端子に入力される信号レベルによって導通／非導通を切
り替える第２のＭＯＳトランジスタと、上記他方のヒュ
ーズ回路からの信号レベルを反転するインバータと、上
記インバータからゲート端子に入力される信号レベルに
よって導通／非導通を切り替える第３のＭＯＳトランジ
スタと、上記一方のヒューズ回路からゲート端子に入力
される信号レベルによって導通／非導通を切り替える第
４のＭＯＳトランジスタとを備え、上記第１、第２のＭ
ＯＳトランジスタおよび上記第３、第４のＭＯＳトラン
ジスタをそれぞれ直列接続し、上記直列接続したＭＯＳ
トランジスタのソース端子から上記選択信号を出力する
ようにしたことを特徴する。
【００３２】本発明のその他の特徴とするところは、上
記一組のヒューズ回路、非冗長判定手段およびアドレス
選択手段で成るヒューズデコーダを上記アドレスデコー
ダの直近に配置したことを特徴とする。
【００３３】本発明は上記技術手段より成るので、一組
のヒューズ回路内のヒューズが何れも溶断されていない
ときは、両ヒューズ回路からロウレベルの信号が出力さ
れ、非冗長判定手段によって通常系のメモリ領域を使用
すると判定される。このとき、ハイレベルの非冗長フラ
グが出力されることによってＭＯＳトランジスタが導通
状態となり、通常系のアドレスデコーダが活性状態にな
る。
【００３４】一方、上記一組のヒューズ回路内で何れか
のヒューズが溶断されていると、そのヒューズ回路から
はハイレベルの信号が出力され、非冗長判定手段によっ
て通常系のメモリ領域を使用しないと判定される。この
とき、ロウレベルの非冗長フラグが出力されることによ
ってＭＯＳトランジスタが非導通状態となり、アドレス
デコーダが非活性状態になって通常系の使用が禁止され
る。すなわち、欠陥アドレス信号が入力されたときに
は、非冗長フラグがロウレベルになって通常系の使用が
禁止される。
【００３５】このように、本発明によれば、ディセーブ
ルヒューズ等を用いなくても、欠陥アドレスが入力され
たときに通常系のメモリ領域の使用を禁止することが可
能となり、通常系の使用判定と通常系の使用禁止とを同
時に行うことが可能となる。また、上記非冗長判定手段
は、例えばＮＯＲゲート手段のような簡単な構成で実現
されるので、通常系使用の有無の判定にかかる時間を少
なくすることも可能となる。
【００３６】また、本発明の他の特徴によれば、上記一
組のヒューズ回路から出力される複数の信号のレベルが
互いに異なるとき（一方がハイレベルで他方がロウレベ
ルのとき）は、アドレス選択手段より冗長系のメモリ領
域を使用するための選択信号が出力される。このとき、
上記一組のヒューズ回路のうちの一方から出力される信
号がハイレベルであるので、上述したように非冗長判定
手段からロウレベルの非冗長フラグが出力されることに
よってＭＯＳトランジスタが非導通状態となり、アドレ
スデコーダが非活性状態になって通常系の使用が禁止さ
れる。
【００３７】すなわち、欠陥アドレス信号が入力された
ときには、非冗長フラグがロウレベルになって通常系の
使用が禁止されるとともに、アドレス選択手段より選択
信号が出力されて冗長系のメモリ領域が使用されるよう
になる。このように、本発明によれば、通常系のメモリ
領域の使用禁止と冗長系のメモリ領域の選択とを同時に
行うことが可能となる。しかも、その冗長系のメモリ領
域の選択を、例えば一組のヒューズ回路および第１〜第
４のＭＯＳトランジスタ等の少ない素子数で実現するこ
とが可能である。
【００３８】さらに、本発明のその他の特徴によれば、
上記一組のヒューズ回路、非冗長判定手段およびアドレ
ス選択手段で成るヒューズデコーダがアドレスデコーダ
の直近に配置されるので、余計な配線をしなくても済む
ようになる。
【００３９】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。なお、以下では、図４に示される
ようなワードライン方向の冗長系とビットライン方向の
冗長系とのうち、ワードライン方向の冗長系に着目して
説明するが、ビットライン方向についても同様に適用す
ることができる。また、従来例と同様に、何れかをワー
ドラインを選択するためのアドレス信号として８ビット
のアドレス信号Ａ0 〜Ａ7 を扱う場合を考える。したが
って、１つのメモリアレイ内のワードラインは全部で２
8 ＝２５６本である。
【００４０】本実施形態においても、メインデコードを
行う前にプリデコードを行う。ただし、図５に示した従
来例と異なり、上のケタＡ4 ，Ａ5 ，Ａ6 から８ビット
の内部アドレス信号ａ0 〜ａ7 をプリデコードし、中の
ケタＡ0 ，Ａ1 ，Ａ2 から８ビットの内部アドレス信号
ａ8 〜ａ15をプリデコードし、下のケタＡ3 ，Ａ7 から
４ビットの内部アドレス信号ａ16〜ａ19をプリデコード
する。
【００４１】図１は、本実施形態に係る半導体記憶装置
の欠陥救済回路の一部であるヒューズデコーダの構成を
示す図である。
【００４２】図１に示すように、本実施形態では、図６
と同様に２つのヒューズ回路を一対として用いており、
図１のヒューズ回路ＦＵＳＥ１，ＦＵＳＥ２が図６のヒ
ューズ回路ＦＵ１，ＦＵ２に対応する。ただし、図１の
場合は、上のケタＡ4 ，Ａ5，Ａ6 をプリデコードした
内部アドレス信号ａ0 〜ａ7 と中のケタＡ0 ，Ａ1 ，Ａ
2 をプリデコードした内部アドレス信号ａ8 〜ａ15との
両方を扱う構成を示している。
【００４３】すなわち、各ヒューズ回路ＦＵＳＥ１，Ｆ
ＵＳＥ２のそれぞれには、ヒューズの一端とＮ型ＭＯＳ
トランジスタのドレイン端子とが接続されて成る一対の
回路が内部アドレス信号ａ0 〜ａ15の数（１６個）だけ
並列に設けられ、それら各１６個のＮ型ＭＯＳトランジ
スタＱ０〜Ｑ１５のソース端子はいずれも接地されてい
る。
【００４４】上記ヒューズ回路ＦＵＳＥ１，ＦＵＳＥ２
内にある各１６個のＮ型ＭＯＳトランジスタＱ０〜Ｑ１
５のうち、各８個のＮ型ＭＯＳトランジスタＱ０〜Ｑ７
のゲート端子は内部アドレス信号ａ0 〜ａ7 の信号線に
接続されるとともに、残り各８個のＮ型ＭＯＳトランジ
スタＱ８〜Ｑ１５のゲート端子は内部アドレス信号ａ8
〜ａ15の信号線に接続されている。
【００４５】また、一方のヒューズ回路ＦＵＳＥ１内に
ある１６個のヒューズＦ０〜Ｆ１５の他端（共通接点Ｘ
１）は、インバータ３ａ，４ａを介してプリチャージ用
のＰ型ＭＯＳトランジスタ１ａとプルアップ用のＰ型Ｍ
ＯＳトランジスタ２ａとに接続されるとともに、他方の
ヒューズ回路ＦＵＳＥ２内にある１６個のヒューズＦ０
〜Ｆ１５の他端（共通接点Ｘ２）は、インバータ３ｂ，
４ｂを介してプリチャージ用のＰ型ＭＯＳトランジスタ
１ｂとプルアップ用のＰ型ＭＯＳトランジスタ２ｂとに
接続されている。
【００４６】このような構成において、冗長機構を起動
するためにプリチャージ用Ｐ型ＭＯＳトランジスタ１
ａ，１ｂがＯＮになると、ヒューズ回路ＦＵＳＥ１，Ｆ
ＵＳＥ２における各ヒューズＦ０〜Ｆ１５の共通接点Ｘ
１，Ｘ２の電位がハイレベルにプリチャージされる。
【００４７】この状態で、ヒューズ回路ＦＵＳＥ１，Ｆ
ＵＳＥ２内にある各１６個のＮ型ＭＯＳトランジスタＱ
０〜Ｑ１５のゲート端子に内部アドレス信号ａ0 〜ａ15
が入力された場合を考える。このとき、内部アドレス信
号ａ0 〜ａ7 は、その８ビットのうちの１ビットのみが
ハイレベルにあるので、各８個のＮ型ＭＯＳトランジス
タＱ０〜Ｑ７の中のいずれか１つのみが導通する。ま
た、内部アドレス信号ａ8 〜ａ15も１ビットのみがハイ
レベルにあるので、各８個のＮ型ＭＯＳトランジスタＱ
８〜Ｑ１５の中のいずれか１つのみが導通する。
【００４８】ここで、一方のヒューズ回路ＦＵＳＥ１に
着目して説明すると、内部アドレス信号ａ0 〜ａ15に応
答して導通した２つのＮ型ＭＯＳトランジスタに接続さ
れたヒューズが溶断によりプログラムされていれば、共
通接点Ｘ１の電位は放電されず、インバータ３ａ，４ａ
を介してプルアップ用Ｐ型トランジスタ２ａによりハイ
レベルに留まる。逆に、上記該当するヒューズが溶断さ
れていなければ、共通接点Ｘ１の電位は放電され、ロウ
レベルとなる。
【００４９】また、他方のヒューズ回路ＦＵＳＥ２につ
いても同様に、内部アドレス信号ａ0 〜ａ15に応答して
導通した２つのＮ型ＭＯＳトランジスタに接続されたヒ
ューズが溶断によりプログラムされていれば、共通接点
Ｘ２の電位は放電されず、インバータ３ｂ，４ｂを介し
てプルアップ用Ｐ型トランジスタ２ｂによりハイレベル
に留まる。逆に、上記該当するヒューズが溶断されてい
なければ、共通接点Ｘ２の電位は放電され、ロウレベル
となる。
【００５０】以上のように、ヒューズ回路ＦＵＳＥ１，
ＦＵＳＥ２内にある各１６個のヒューズＦ０〜Ｆ１５の
うちの何れかを溶断すれば、該当する欠陥アドレス信号
が入力されてきたときには共通接点Ｘ１，Ｘ２の電位の
何れかはハイレベルとなり、それ以外の正常アドレス信
号が入力されてきたときには共通接点Ｘ１，Ｘ２の電位
は共にロウレベルとなる。
【００５１】上記一方のヒューズ回路ＦＵＳＥ１におけ
る共通接点Ｘ１の信号は、インバータ３ａを介してＮＡ
ＮＤ回路５に供給される。また、他方のヒューズ回路Ｆ
ＵＳＥ２における共通接点Ｘ２の信号は、インバータ３
ｂを介してＮＡＮＤ回路５に供給される。ＮＡＮＤ回路
５は、各インバータ３ａ，３ｂから供給される信号のＮ
ＡＮＤをとって、その結果をインバータ６に供給する。
【００５２】すなわち、共通接点Ｘ１，Ｘ２の信号レベ
ルをそれぞれ反転する２つのインバータ３ａ，３ｂと、
各インバータ３ａ，３ｂからの出力信号に対してＡＮＤ
をとるＮＡＮＤ回路５およびインバータ６とによりＮＯ
Ｒ回路が構成される。したがって、インバータ６から
は、各共通接点Ｘ１，Ｘ２の電位が共にロウレベルのと
きにハイレベルの信号が出力され、それ以外のときには
ロウレベルの信号が出力される。
【００５３】各共通接点Ｘ１，Ｘ２の電位が共にロウレ
ベルであるということは、冗長系を使用しない、すなわ
ち、入力された内部アドレス信号ａ0 〜ａ15が欠陥アド
レス信号ではないということなので、そのときインバー
タ６から出力されるハイレベルの信号は、非冗長フラグ
（通常系使用フラグ）として利用される。このように、
本実施形態では、図６に示した従来例で冗長系使用フラ
グを生成していたのと異なり、非冗長フラグを生成する
ようにしている。ここで、非冗長フラグの生成は、簡単
な構成のＮＯＲ回路によって行われるので、通常系のメ
モリ領域を使用するか否かの判定を短時間で行うことが
できる。
【００５４】また、一方のヒューズ回路ＦＵＳＥ１にお
ける共通接点Ｘ１の信号は、インバータ３ａを介して第
１のＮ型ＭＯＳトランジスタ７ａのゲート端子に入力さ
れるとともに、第４のＮ型ＭＯＳトランジスタ８ｂのゲ
ート端子に入力される。また、他方のヒューズ回路ＦＵ
ＳＥ２における共通接点Ｘ２の信号は、第２のＮ型ＭＯ
Ｓトランジスタ７ｂのゲート端子に入力されるととも
に、インバータ３ｂを介して第３のＮ型ＭＯＳトランジ
スタ８ａのゲート端子に入力される。
【００５５】上記第１のＮ型ＭＯＳトランジスタ７ａと
第２のＮ型ＭＯＳトランジスタ７ｂとは直列に接続され
ており（ドレイン端子どうしが接続されている）、両者
が導通状態のときに、第１のＮ型ＭＯＳトランジスタ７
ａのソース端子からロウレベルの信号が出力されるよう
になっている。また、上記第３のＮ型ＭＯＳトランジス
タ８ａと第４のＮ型ＭＯＳトランジスタ８ｂも直列に接
続されており、両者が導通状態のときに、第３のＮ型Ｍ
ＯＳトランジスタ８ａのソース端子からロウレベルの信
号が出力されるようになっている。
【００５６】ここで、一方のヒューズ回路ＦＵＳＥ１に
おける共通接点Ｘ１の電位がハイレベルで、他方のヒュ
ーズ回路ＦＵＳＥ２における共通接点Ｘ２の電位がロウ
レベルであるとすると、第１、第２のＮ型ＭＯＳトラン
ジスタ７ａ，７ｂは共に非導通状態となり、第１のＮ型
ＭＯＳトランジスタ７ａのソース端子からはハイレベル
の信号が出力されるが、第３、第４のＮ型ＭＯＳトラン
ジスタ８ａ，８ｂは共に導通状態となり、第３のＮ型Ｍ
ＯＳトランジスタ８ａのソース端子からはロウレベルの
信号が出力される。
【００５７】逆に、一方のヒューズ回路ＦＵＳＥ１にお
ける共通接点Ｘ１の電位がロウレベルで、他方のヒュー
ズ回路ＦＵＳＥ２における共通接点Ｘ２の電位がハイレ
ベルであるとすると、第１、第２のＮ型ＭＯＳトランジ
スタ７ａ，７ｂは共に導通状態となり、第１のＮ型ＭＯ
Ｓトランジスタ７ａのソース端子からはロウレベルの信
号が出力されるが、第３、第４のＮ型ＭＯＳトランジス
タ８ａ，８ｂは共に非導通状態となり、第３のＮ型ＭＯ
Ｓトランジスタ８ａのソース端子からはハイレベルの信
号が出力される。
【００５８】また、各ヒューズ回路ＦＵＳＥ１，ＦＵＳ
Ｅ２における各共通接点Ｘ１，Ｘ２の電位が何れもロウ
レベルであるとすると、第２のＮ型ＭＯＳトランジスタ
７ｂと第４のＮ型ＭＯＳトランジスタ８ｂとが非導通状
態となり、第１、第３のＮ型ＭＯＳトランジスタ７ａ，
８ａのソース端子からは共にハイレベルの信号が出力さ
れる。
【００５９】上述したように、共通接点Ｘ１，Ｘ２の電
位の何れかがハイレベルということは、入力される内部
アドレス信号ａ0 〜ａ15に応答して導通したＮ型ＭＯＳ
トランジスタに接続されたヒューズが溶断によりプログ
ラムされている、すなわち、欠陥アドレスが入力された
ために冗長系を使用するということである。
【００６０】したがって、各ヒューズ回路ＦＵＳＥ１，
ＦＵＳＥ２内の溶断されたヒューズに接続されているＮ
型ＭＯＳトランジスタが導通し、共通接点Ｘ１，Ｘ２の
何れか一方の電位がハイレベルとなったときは、第１、
第３のＮ型ＭＯＳトランジスタ７ａ，８ａのソース端子
の何れか一方からロウレベルの信号が出力される。この
とき、インバータ６からは、ロウレベルの非冗長フラグ
が出力されている。
【００６１】また、各ヒューズ回路ＦＵＳＥ１，ＦＵＳ
Ｅ２内の溶断されていないヒューズに接続されているＮ
型ＭＯＳトランジスタが導通して、共通接点Ｘ１，Ｘ２
の電位が共にロウレベルとなったときには、第１、第３
のＮ型ＭＯＳトランジスタ７ａ，８ａのソース端子の両
方からハイレベルの信号が出力される。このとき、イン
バータ６からは、ハイレベルの非冗長フラグが出力され
ている。
【００６２】図１のような構成のヒューズデコーダは、
図３に示すように、行デコーダのある配置スペースの隙
間に設けられている。このように構成することによっ
て、図７のようにヒューズ回路専用のスペースを設ける
必要がなくなり、半導体記憶装置全体の回路面積をコン
パクトにすることができる。
【００６３】図２は、図３に示した行デコーダの部分を
詳細に示す回路図である。この図２は、例えば図３の第
１象限と第２の象限との間の部分を示したものであり、
１つの行デコーダＲＤ１と、２つのワードラインドライ
バＷＤ１ａ，ＷＤ１ｂ（第１象限用のものと第２の象限
用のものであり、何れも図３には示していない）との詳
細な構成が代表として示されている。
【００６４】従来例でも述べたように、冗長系への切り
替えは、４本のワードラインを１単位として行うので、
１つのワードラインドライバは４本のワードラインを単
位として構成されている。図２に示したように、通常系
のワードラインドライバは６４組（ＷＤ１ａ〜ＷＤ６４
ａ，ＷＤ１ｂ〜ＷＤ６４ｂ）備えられており、冗長系の
ワードラインドライバは２組（ＷＤ６５ａ〜ＷＤ６６
ａ，ＷＤ６５ｂ〜ＷＤ６６ｂ）備えられている。
【００６５】また、行デコーダは８個（ＲＤ１〜ＲＤ
８）備えられている。この８個の行デコーダＲＤ１〜Ｒ
Ｄ８は、通常系の６４組のワードラインドライバＷＤ１
ａ〜ＷＤ６４ａ，ＷＤ１ｂ〜ＷＤ６４ｂを８個ずつ管理
している（例えば、行デコーダＲＤ１は、ワードライン
ドライバＷＤ１ａ〜ＷＤ８ａ，ＷＤ１ｂ〜ＷＤ８ｂを管
理している）。さらに、これら８個の行デコーダＲＤ１
〜ＲＤ８の隙間に図１の構成のヒューズデコーダが備え
られている。
【００６６】上記行デコーダＲＤ１の構成において、フ
ラグ用Ｎ型ＭＯＳトランジスタＴＦは、そのゲート端子
に非冗長フラグが入力されるようになっており、非冗長
フラグがハイレベルのときに導通する。また、上ケタ用
Ｎ型ＭＯＳトランジスタＴ０は、そのゲート端子に上の
ケタのアドレス信号Ａ4 ，Ａ5 ，Ａ6 がプリデコードさ
れた内部アドレス信号ａ0 〜ａ7 のうち上位１ビット信
号ａ0 が入力されるようになっており、この上位１ビッ
ト信号ａ0 がハイレベルのときに導通する。
【００６７】なお、上記内部アドレス信号ａ0 〜ａ7 の
他のビットの信号ａ1 〜ａ7 は、他の行デコーダＲＤ２
〜ＲＤ８に備えられた上ケタ用Ｎ型ＭＯＳトランジスタ
Ｔ１〜Ｔ７（何れも図示せず）のゲート端子に入力され
るようになっており、上記上ケタ用Ｎ型ＭＯＳトランジ
スタＴ１〜Ｔ７は、それらのゲート端子に入力されるビ
ット信号ａ1 〜ａ7 がハイレベルのときに導通する。
【００６８】また、中ケタ用Ｎ型ＭＯＳトランジスタＴ
８〜Ｔ１５は、そのゲート端子に中のケタのアドレス信
号Ａ0 ，Ａ1 ，Ａ2 がプリデコードされた内部アドレス
信号ａ8 〜ａ15がそれぞれ入力されるようになってお
り、それぞれのビット信号ａ8〜ａ15がハイレベルのと
きに導通する。上記内部アドレス信号ａ8 〜ａ15は、各
ビットの中の１つのみが必ずハイレベルにあるので、上
記８個の中ケタ用Ｎ型ＭＯＳトランジスタＴ８〜Ｔ１５
のうちの１つのみが必ず導通する。
【００６９】上記８個の中ケタ用Ｎ型ＭＯＳトランジス
タＴ８〜Ｔ１５は、並列に接続されている。また、この
ように並列に接続された８個の中ケタ用Ｎ型ＭＯＳトラ
ンジスタＴ８〜Ｔ１５と、上ケタ用Ｎ型ＭＯＳトランジ
スタＴ０と、フラグ用Ｎ型ＭＯＳトランジスタＴＦと
は、直列に接続されている。
【００７０】これにより、上ケタ用Ｎ型ＭＯＳトランジ
スタＴ０とフラグ用Ｎ型ＭＯＳトランジスタＴＦとが共
に導通状態のときに、中ケタ用Ｎ型ＭＯＳトランジスタ
Ｔ８〜Ｔ１５の中の導通状態にある何れか１つを介して
ロウレベルの信号が出力される。一方、上ケタ用Ｎ型Ｍ
ＯＳトランジスタＴ０とフラグ用Ｎ型ＭＯＳトランジス
タＴＦとの少なくとも一方が非導通状態にあれば、ハイ
レベルの信号が出力される。
【００７１】このようにして行デコーダＲＤ１から出力
されたハイレベルあるいはロウレベルの信号は、ワード
ラインドライバＷＤ１ａ，ＷＤ１ｂに供給される。ワー
ドラインドライバＷＤ１ａ，ＷＤ１ｂは、その入力段に
インバータ９ａ，９ｂを備えている。よって、行デコー
ダＲＤ１から入力された信号レベルがこのインバータ９
ａ，９ｂにより反転される。
【００７２】行デコーダＲＤ１からワードラインドライ
バＷＤ１ａ，ＷＤ１ｂにハイレベルの信号が入力されて
いた場合、インバータ９ａ，９ｂによりロウレベルとさ
れた信号は、下のケタＡ3 ，Ａ7 からのプリデコード信
号ａ16〜ａ19に対応して設けられた各Ｎ型ＭＯＳトラン
ジスタ１０ａ，１０ｂのゲート端子に入力され、非導通
となる。よって、この場合、ワードラインドライバＷＤ
１ａ，ＷＤ１ｂではワードラインの選択は行われない。
【００７３】一方、行デコーダＲＤ１からワードライン
ドライバＷＤ１ａ，ＷＤ１ｂにロウレベルの信号が入力
されていた場合、インバータ９ａ，９ｂによりハイレベ
ルとされた信号は、各Ｎ型ＭＯＳトランジスタ１０ａ，
１０ｂのゲート端子に入力され、導通となる。よって、
この場合にはワードラインドライバＷＤ１ａ，ＷＤ１ｂ
は活性状態となり、そのときの内部アドレス信号ａ16〜
ａ19によって何れか１つのワードラインが選択される。
【００７４】すなわち、行デコーダＲＤ１〜ＲＤ８内の
フラグ用Ｎ型ＭＯＳトランジスタＴＦに入力される非冗
長フラグによって通常系のメモリセルを使用するか否か
が決定され、非冗長フラグがハイレベルのときに、行デ
コーダＲＤ１〜ＲＤ８内の各上ケタ用Ｎ型ＭＯＳトラン
ジスタＴ０〜Ｔ７のゲート端子に入力される内部アドレ
ス信号ａ0 〜ａ7 によって、８個の行デコーダＲＤ１〜
ＲＤ８の中から何れか１個が選択される。
【００７５】そして、その選択された行デコーダ内の中
ケタ用Ｎ型ＭＯＳトランジスタＴ８〜Ｔ１５のゲート端
子に入力される内部アドレス信号ａ8 〜ａ15によって導
通した何れか１つのＭＯＳトランジスタを介してロウレ
ベルの信号が出力される。こうして出力された信号は、
その導通状態となっている中ケタ用Ｎ型ＭＯＳトランジ
スタに対応するワードラインドライバに供給され、それ
に供給されている内部アドレス信号ａ16〜ａ19によって
１本のワードラインが選択される。
【００７６】このように非冗長フラグがハイレベルで通
常系のメモリセルを使用しているとき、すなわち、通常
系用のワードラインドライバＷＤ１ａ〜ＷＤ６４ａ，Ｗ
Ｄ１ｂ〜ＷＤ６４ｂの中の何れか１つを使ってワードラ
インの選択を行っているときは、図１で説明したよう
に、第１のＮ型ＭＯＳトランジスタ７ａおよび第３のＮ
型ＭＯＳトランジスタ８ａのソース端子から冗長系用の
ワードラインドライバＷＤ６５ａ〜ＷＤ６６ａ，ＷＤ６
５ｂ〜ＷＤ６６ｂに出力される信号は、何れもハイレベ
ルとなっている。
【００７７】したがって、上記ハイレベルの信号は、上
記冗長系用のワードラインドライバＷＤ６５ａ〜ＷＤ６
６ａ，ＷＤ６５ｂ〜ＷＤ６６ｂ内の入力段に備えられて
いるインバータ９ａ，９ｂによりロウレベルに反転され
る。そして、このロウレベルの信号によって、上記冗長
系用のワードラインドライバＷＤ６５ａ〜ＷＤ６６ａ，
ＷＤ６５ｂ〜ＷＤ６６ｂは非活性状態とされ、冗長系の
使用が禁止される。
【００７８】一方、非冗長フラグがロウレベルのとき
は、各行デコーダＲＤ１〜ＲＤ８内のフラグ用Ｎ型ＭＯ
ＳトランジスタＴＦは何れも非導通状態となる。これに
より、通常系用のワードラインドライバＷＤ６５ａ〜Ｗ
Ｄ６６ａ，ＷＤ６５ｂ〜ＷＤ６６ｂが何れも非活性状態
とされ、通常系の使用が禁止される。
【００７９】このときは、第１、第３のＮ型ＭＯＳトラ
ンジスタ７ａ，８ａのソース端子から冗長系用のワード
ラインドライバＷＤ６５ａ〜ＷＤ６６ａ，ＷＤ６５ｂ〜
ＷＤ６６ｂに出力される信号の何れかがロウレベルとな
っている。したがって、そのロウレベルの信号が入力さ
れた冗長系用のワードラインドライバが活性状態とさ
れ、冗長系のワードラインドライバを使って冗長系のメ
モリセルからワードラインが選択される。
【００８０】以上のように、本実施形態の半導体記憶装
置の欠陥救済回路によれば、入力されるアドレス信号に
よって通常系のメモリ領域を使用するか否かを判定し、
通常系を使用する場合には、冗長系のワードラインドラ
イバＷＤ６５ａ〜ＷＤ６６ａ，ＷＤ６５ｂ〜ＷＤ６６ｂ
内の各Ｎ型ＭＯＳトランジスタ１０ａ，１０ｂが非導通
状態となることによって冗長系の使用が禁止される。
【００８１】また、通常系を使用しない場合は、図１の
ヒューズデコーダが冗長系のアドレスデコーダの代わり
をして、冗長系のワードラインドライバＷＤ６５ａ〜Ｗ
Ｄ６６ａ，ＷＤ６５ｂ〜ＷＤ６６ｂのうちの何れか１つ
が選択されるとともに、通常系のワードラインドライバ
ＷＤ１ａ〜ＷＤ６４ａ，ＷＤ１ｂ〜ＷＤ６４ｂ内の各Ｎ
型ＭＯＳトランジスタ１０ａ，１０ｂが非導通状態とな
って通常系の使用が禁止される。
【００８２】つまり、本実施形態では、各ワードライン
ごとにディセーブルヒューズを設けてそれを切断するこ
とによって行わなくても通常系の使用を禁止できるの
で、通常系の使用判定と通常系の使用禁止とを同時に行
うことができるだけでなく、配線のレイアウト上の問題
も解消することができる。また、ヒューズとＭＯＳトラ
ンジスタだけで通常系の使用禁止と冗長系の選択とを同
時に行うことができ、冗長系の選択時間も短くすること
ができる。さらに、非常に少ない素子数で回路構成がで
きるとともに、図３に示したように余計な配線をしなく
ても良いので、半導体記憶装置全体の回路規模を小さく
することができる。
【００８３】
【発明の効果】本発明は上述したように、一組のヒュー
ズ回路から出力される信号に基づいて通常系のメモリ領
域を使用するか否かを判定するようにし、その判定の結
果出力される非冗長フラグによって、通常系のアドレス
デコーダが接続されたＭＯＳトランジスタの導通／非導
通を切り替えるようにしたので、欠陥アドレス信号が入
力されたときには非冗長フラグがロウレベルになって通
常系の使用が禁止されるようになり、ディセーブルヒュ
ーズ等を用いなくても通常系のメモリ領域の使用を禁止
することができ、通常系の使用判定と通常系の使用禁止
とを同時に行うことができる。また、上記非冗長判定手
段をＮＯＲゲート手段で構成した場合には、通常系使用
の有無の判定を行う回路を簡単な構成で実現でき、その
判定にかかる時間を少なくすることができる。
【００８４】また、本発明の他の特徴によれば、一組の
ヒューズ回路から出力される複数の信号のレベルが互い
に異なるときに冗長系のメモリ領域を使用するための選
択信号を出力するようにするアドレス選択手段を更に設
けたので、欠陥アドレス信号が入力されたときには、非
冗長フラグがロウレベルになって通常系の使用が禁止さ
れるとともに、アドレス選択手段より選択信号が出力さ
れて冗長系のメモリ領域が使用されるようになり、通常
系のメモリ領域の使用禁止と冗長系のメモリ領域の選択
とを同時に行うことができる。よって、冗長系の選択に
かかる時間も短くすることができ、その結果として、半
導体記憶装置全体の処理速度を向上させることができ
る。しかも、その冗長系のメモリ領域の選択を、一組の
ヒューズ回路および第１〜第４のＭＯＳトランジスタ等
の少ない素子数で実現することができるので、回路規模
を小さくすることができる。
【００８５】さらに、本発明のその他の特徴によれば、
上記一組のヒューズ回路、非冗長判定手段およびアドレ
ス選択手段で成るヒューズデコーダをアドレスデコーダ
の直近に配置したので、余計な配線をしなくても済み、
回路規模を更に小さくすることができるとともに、配線
が少ない分処理スピードも速くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体記憶装置の欠
陥救済回路の一部を構成するヒューズデコーダの構成例
を示す回路図である。
【図２】本実施形態による行デコーダの一部分を示す回
路図である。
【図３】本実施形態による半導体記憶装置全体のレイア
ウトを示す図である。
【図４】従来のＤＲＡＭの構成を示す図である。
【図５】従来の冗長回路の構成例を示す回路図である。
【図６】従来の冗長回路の他の構成例を示す回路図であ
る。
【図７】従来の半導体記憶装置全体のレイアウトを示す
図である。
【符号の説明】
ＦＵＳＥ１，ＦＵＳＥ２ ヒューズ回路 ３ａ，３ｂ インバータ ５ ＮＡＮＤ回路 ６ インバータ ７ａ，７ｂ，８ａ，８ｂ Ｎ型ＭＯＳトランジスタ ９ａ，９ｂ インバータ １０ａ，１０ｂ Ｎ型ＭＯＳトランジスタ ＲＤ１〜ＲＤ８ 行デコーダ ＴＦ フラグ用Ｎ型ＭＯＳトランジスタ Ｔ０ 上ケタ用Ｎ型ＭＯＳトランジスタ Ｔ８〜Ｔ１５ 中ケタ用Ｎ型ＭＯＳトランジスタ ＷＤ１ａ〜ＷＤ６４ａ，ＷＤ１ｂ〜ＷＤ６４ｂ 通常系
用のワードラインドライバ ＷＤ６５ａ〜ＷＤ６６ａ，ＷＤ６５ｂ〜ＷＤ６６ｂ 冗
長系用のワードラインドライバ ａ0 〜ａ7 アドレス信号の上のケタＡ4 ，Ａ5 ，Ａ6
をプリデコードした内部アドレス信号 ａ8 〜ａ15 アドレス信号の中のケタＡ0 ，Ａ1 ，Ａ2
をプリデコードした内部アドレス信号 ａ16〜ａ19 アドレス信号の下のケタＡ3 ，Ａ7 をプリ
デコードした内部アドレス信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 通常系のメモリ領域と冗長系のメモリ領
    域とを備え、欠陥アドレスが入力されたときに冗長系を
    選択するようにする半導体記憶装置の欠陥救済回路にお
    いて、 アドレス信号を入力し、上記アドレス信号の各ビットに
    対応して設けられたヒューズの溶断の有無によってハイ
    レベルまたはロウレベルの信号を出力する一組のヒュー
    ズ回路と、 上記一組のヒューズ回路から出力される信号に基づい
    て、通常系のメモリ領域を使用するか否かを判定して非
    冗長フラグを出力する非冗長判定手段と、 上記非冗長判定手段から出力されゲート端子に入力され
    る非冗長フラグによって導通／非導通を切り替えるＭＯ
    Ｓトランジスタと、 上記ＭＯＳトランジスタに接続され、上記ＭＯＳトラン
    ジスタが導通状態のときに動作する通常系のアドレスデ
    コーダとを備えたことを特徴とする半導体記憶装置の欠
    陥救済回路。
  2. 【請求項２】 上記非冗長判定手段は、上記一組のヒュ
    ーズ回路から供給される信号レベルのＮＯＲをとるＮＯ
    Ｒゲート手段で構成されることを特徴とする請求項１に
    記載の半導体記憶装置の欠陥救済回路。
  3. 【請求項３】 上記一組のヒューズ回路から出力される
    複数の信号のレベルが互いに異なるときに上記冗長系の
    メモリ領域を使用するための選択信号を出力するように
    するアドレス選択手段を更に備えたことを特徴とする請
    求項１または２に記載の半導体記憶装置の欠陥救済回
    路。
  4. 【請求項４】 上記アドレス選択手段は、上記一組のヒ
    ューズ回路のうち、一方のヒューズ回路からの信号レベ
    ルを反転するインバータと、上記インバータからゲート
    端子に入力される信号レベルによって導通／非導通を切
    り替える第１のＭＯＳトランジスタと、他方のヒューズ
    回路からゲート端子に入力される信号レベルによって導
    通／非導通を切り替える第２のＭＯＳトランジスタと、 上記他方のヒューズ回路からの信号レベルを反転するイ
    ンバータと、上記インバータからゲート端子に入力され
    る信号レベルによって導通／非導通を切り替える第３の
    ＭＯＳトランジスタと、上記一方のヒューズ回路からゲ
    ート端子に入力される信号レベルによって導通／非導通
    を切り替える第４のＭＯＳトランジスタとを備え、 上記第１、第２のＭＯＳトランジスタおよび上記第３、
    第４のＭＯＳトランジスタをそれぞれ直列接続し、上記
    直列接続したＭＯＳトランジスタのソース端子から上記
    選択信号を出力するようにしたことを特徴する請求項３
    に記載の半導体記憶装置の欠陥救済回路。
  5. 【請求項５】 上記一組のヒューズ回路、非冗長判定手
    段およびアドレス選択手段で成るヒューズデコーダを上
    記アドレスデコーダの直近に配置したことを特徴とする
    請求項３または４に記載の半導体記憶装置の欠陥救済回
    路。
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