JP3523746B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000005530 etching Methods 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 16
- 239000003870 refractory metal Substances 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims 3
- 239000010410 layer Substances 0.000 description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 35
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に係り、特に、ＥＥＰＲＯＭ、ＥＰＲＯＭとい
った２層以上のゲート電極を有する半導体記憶装置の製
造方法に関する。
製造方法に係り、特に、ＥＥＰＲＯＭ、ＥＰＲＯＭとい
った２層以上のゲート電極を有する半導体記憶装置の製
造方法に関する。
【０００２】
【従来の技術】従来、２層ゲートを有するたとえばＥＥ
ＰＲＯＭのメモリセルは第３図（ａ）〜（ｃ）に示す方
法により製造されている。
ＰＲＯＭのメモリセルは第３図（ａ）〜（ｃ）に示す方
法により製造されている。
【０００３】まず、例えばＰ型シリコン基板３０１の表
面に素子分離領域として素子分離酸化膜３０２を形成
し、この素子分離酸化膜３０２で分離された基板の島領
域表面に第１のゲート酸化膜３０３を形成した後、全面
に第１のゲート電極（浮遊ゲート）となる第１の多結晶
シリコン層３０４を形成する（図３（ａ））。
面に素子分離領域として素子分離酸化膜３０２を形成
し、この素子分離酸化膜３０２で分離された基板の島領
域表面に第１のゲート酸化膜３０３を形成した後、全面
に第１のゲート電極（浮遊ゲート）となる第１の多結晶
シリコン層３０４を形成する（図３（ａ））。
【０００４】続いて、この多結晶シリコン層３０４をパ
ターニングして浮遊ゲート３０５を形成した後、これを
熱処理、および周知のＬＰＣＶＤ法により絶縁膜３０６
を形成する（図３（ｂ））。
ターニングして浮遊ゲート３０５を形成した後、これを
熱処理、および周知のＬＰＣＶＤ法により絶縁膜３０６
を形成する（図３（ｂ））。
【０００５】次いで、全面に第２のゲート電極（制御ゲ
ート）となる第２の多結晶シリコン層３０７を堆積し、
さらに例えばタングステンシリサイド３０８を堆積する
（図３（ｃ））。以下、点線Ａより見た断面図を図４
（ａ）〜（ｃ）に示す。
ート）となる第２の多結晶シリコン層３０７を堆積し、
さらに例えばタングステンシリサイド３０８を堆積する
（図３（ｃ））。以下、点線Ａより見た断面図を図４
（ａ）〜（ｃ）に示す。
【０００６】タングステンシリサイド３０８、第２の多
結晶シリコン３０７層、絶縁膜３０６、浮遊ゲート３０
５をパターニングして周囲から絶縁された浮遊ゲート３
０５と、制御ゲート４０１を形成する。（図４（ａ）） 次いで制御ゲート４０１をマスクとしてｎ型不純物を基
板３０１にイオン注入し、活性化してｎ＋型のソース、
ドレイン領域４０３、４０４を形成した後、ＬＰＣＶＤ
法により酸化膜の堆積、コンタクトホールの開孔、Ａｌ
配線の形成を行うことによりＥＥＰＲＯＭのメモリセル
を製造する。（図４（ｂ）） しかしながら、上述した半導体記憶装置の製造方法には
以下のような問題点が生じる。前述した方法によれば全
面に第１の多結晶シリコン層３０４を形成した後、これ
をパターニングして浮遊ゲート３０５を形成する為、浮
遊ゲート３０５は素子分離酸化膜上で溝部３０９によっ
て分離され、前記浮遊ゲート３０５および溝部３０９上
に絶縁膜３０６が形成される。その後、素子の高速動作
を図る為、制御ゲート電極の抵抗を下げる目的で、多結
晶シリコンと高融点金属、あるいはそのシリサイド層の
２層構造の制御ゲートが形成される。この時、堆積され
た第２の多結晶シリコンの上部表面は、溝部３０９の凹
凸を含む下地の形状の影響を受けた凹凸を有する。この
上に堆積される高融点金属あるいはそのシリサイド層も
下地の形状の影響を受け、その上部表面に凹凸を有する
ことになる。しかしながら、後の工程で、熱処理を行っ
た場合、この凹部、特に前述した溝部３０９上におい
て、応力が集中しシリサイド層にクラック３１０が入り
抵抗上昇を招いたり、切断することがある。
結晶シリコン３０７層、絶縁膜３０６、浮遊ゲート３０
５をパターニングして周囲から絶縁された浮遊ゲート３
０５と、制御ゲート４０１を形成する。（図４（ａ）） 次いで制御ゲート４０１をマスクとしてｎ型不純物を基
板３０１にイオン注入し、活性化してｎ＋型のソース、
ドレイン領域４０３、４０４を形成した後、ＬＰＣＶＤ
法により酸化膜の堆積、コンタクトホールの開孔、Ａｌ
配線の形成を行うことによりＥＥＰＲＯＭのメモリセル
を製造する。（図４（ｂ）） しかしながら、上述した半導体記憶装置の製造方法には
以下のような問題点が生じる。前述した方法によれば全
面に第１の多結晶シリコン層３０４を形成した後、これ
をパターニングして浮遊ゲート３０５を形成する為、浮
遊ゲート３０５は素子分離酸化膜上で溝部３０９によっ
て分離され、前記浮遊ゲート３０５および溝部３０９上
に絶縁膜３０６が形成される。その後、素子の高速動作
を図る為、制御ゲート電極の抵抗を下げる目的で、多結
晶シリコンと高融点金属、あるいはそのシリサイド層の
２層構造の制御ゲートが形成される。この時、堆積され
た第２の多結晶シリコンの上部表面は、溝部３０９の凹
凸を含む下地の形状の影響を受けた凹凸を有する。この
上に堆積される高融点金属あるいはそのシリサイド層も
下地の形状の影響を受け、その上部表面に凹凸を有する
ことになる。しかしながら、後の工程で、熱処理を行っ
た場合、この凹部、特に前述した溝部３０９上におい
て、応力が集中しシリサイド層にクラック３１０が入り
抵抗上昇を招いたり、切断することがある。
【０００７】また、制御ゲート、絶縁膜、浮遊ゲートを
パターニングする際、最近の素子の微細化に伴い微細な
パターンでエッチングが進行しない所謂マイクロローデ
ィング効果を防止するため、従来のレジストをマスクと
してエッチングを行うかわりに、制御ゲートとしてパタ
ーニングされる第２層の電極が堆積された後、酸化膜や
窒化膜を堆積しこれを従来のレジストを用いてパターニ
ングし、レジストを除去し、これらパターニングされた
酸化膜、窒化膜をマスクとして使用する方法がとられる
ことがある。この場合には前記溝部３０９の段差部で発
生したクラックにこれらのマスク材が入り込むが、クラ
ック形状であるためにマスク材のパターニング中にエッ
チングが進まず、段差部でマスク材が柱状に残り、引き
続きゲートのエッチングを行ってもこの段差部でゲート
電極材がエッチングされずザンサとして残ってしまい、
メモリセルが正常に動作しなくなる。
パターニングする際、最近の素子の微細化に伴い微細な
パターンでエッチングが進行しない所謂マイクロローデ
ィング効果を防止するため、従来のレジストをマスクと
してエッチングを行うかわりに、制御ゲートとしてパタ
ーニングされる第２層の電極が堆積された後、酸化膜や
窒化膜を堆積しこれを従来のレジストを用いてパターニ
ングし、レジストを除去し、これらパターニングされた
酸化膜、窒化膜をマスクとして使用する方法がとられる
ことがある。この場合には前記溝部３０９の段差部で発
生したクラックにこれらのマスク材が入り込むが、クラ
ック形状であるためにマスク材のパターニング中にエッ
チングが進まず、段差部でマスク材が柱状に残り、引き
続きゲートのエッチングを行ってもこの段差部でゲート
電極材がエッチングされずザンサとして残ってしまい、
メモリセルが正常に動作しなくなる。
【０００８】図５にメモリセルを上部より見た図を示
す。帯上に伸びる制御ゲート電極５０３と素子分離領域
５０２が形成された半導体基板上で、斜線で示す部分５
０１がセル領域である。素子分離領域５０２上にできた
クラックに入り込んだマスク材によりエッチングザンサ
が残り、このため、エッチング除去しきれなかった導電
層５０４により隣り合うメモリセルのゲートが短絡して
いる様子を示している。
す。帯上に伸びる制御ゲート電極５０３と素子分離領域
５０２が形成された半導体基板上で、斜線で示す部分５
０１がセル領域である。素子分離領域５０２上にできた
クラックに入り込んだマスク材によりエッチングザンサ
が残り、このため、エッチング除去しきれなかった導電
層５０４により隣り合うメモリセルのゲートが短絡して
いる様子を示している。
【０００９】また素子の微細化に伴い、写真蝕刻法で微
細なレジストパターンを形成するために下地からの光線
の反射を抑えレジストの解像度を向上する為にレジスト
の下に下地からの反射を抑える反射防止膜が使用される
が、この膜の流動性が高い場合は下地の段差によりこの
反射防止膜の膜厚にバラツキが生じ、反射防止膜をエッ
チングする際に、エッチングの不均一が生じ、過剰なオ
ーバーエッチングや、或はエッチング残りなどの不都合
が生ずる。
細なレジストパターンを形成するために下地からの光線
の反射を抑えレジストの解像度を向上する為にレジスト
の下に下地からの反射を抑える反射防止膜が使用される
が、この膜の流動性が高い場合は下地の段差によりこの
反射防止膜の膜厚にバラツキが生じ、反射防止膜をエッ
チングする際に、エッチングの不均一が生じ、過剰なオ
ーバーエッチングや、或はエッチング残りなどの不都合
が生ずる。
【００１０】 また、浮遊ゲート３０５間の溝部３０９
上の第２の多結晶シリコン上部表面の形状を平坦に近づ
ける方法として、第２の多結晶シリコンを溝部の幅の２
倍以上の厚さに堆積する方法や、その多結晶シリコンを
ＲＩＥ法でエッチバックする方法が例えば特開平４−５
８６５の実施例として開示されている。しかし、これら
の実施例では多結晶シリコンの膜厚が薄い場合に溝部に
おける大きな段差の発生は防止できるが、下地構造によ
っては、第２の多結晶シリコン上部にある程度の段差が
残り、その上に堆積した高融点金属もしくはシリサイド
層へのクラック発生を完全には防止できない場合もあ
る。また、基板に対して必ずしも完全に平坦にはならな
いので、リソグラフィーマージンの向上が不十分となる
場合もある。
上の第２の多結晶シリコン上部表面の形状を平坦に近づ
ける方法として、第２の多結晶シリコンを溝部の幅の２
倍以上の厚さに堆積する方法や、その多結晶シリコンを
ＲＩＥ法でエッチバックする方法が例えば特開平４−５
８６５の実施例として開示されている。しかし、これら
の実施例では多結晶シリコンの膜厚が薄い場合に溝部に
おける大きな段差の発生は防止できるが、下地構造によ
っては、第２の多結晶シリコン上部にある程度の段差が
残り、その上に堆積した高融点金属もしくはシリサイド
層へのクラック発生を完全には防止できない場合もあ
る。また、基板に対して必ずしも完全に平坦にはならな
いので、リソグラフィーマージンの向上が不十分となる
場合もある。
【００１１】
【発明が解決しようとする課題】本発明は、これらの問
題を鑑みてなされたもので、２層以上のゲート電極を有
し、上層のゲート電極が、多結晶シリコンと高融点金
属、または多結晶シリコンと高融点金属シリサイドの複
合構造であるメモリセルアレイにおいて、クラックの発
生を抑えた半導体記憶装置の製造方法を提供するもので
ある。
題を鑑みてなされたもので、２層以上のゲート電極を有
し、上層のゲート電極が、多結晶シリコンと高融点金
属、または多結晶シリコンと高融点金属シリサイドの複
合構造であるメモリセルアレイにおいて、クラックの発
生を抑えた半導体記憶装置の製造方法を提供するもので
ある。
【００１２】
【課題を解決するための手段】本発明は、半導体基板上
に、ゲート絶縁膜、及び素子分離領域を形成する工程
と、前記ゲート絶縁膜上、及び前記素子分離領域上に、
所定の幅の溝部で分離された複数の第一の導電層を形成
する工程と、前記第一の導電層上に絶縁膜を形成する工
程と、前記溝部内が埋め込まれるように、前記溝部内に
堆積される厚さが、前記溝部の間口幅の1／２よりも大
きい厚さで、前記絶縁膜上に、第二の導電層を形成する
工程と、この第二の導電層の上部の全面に処理を施し、
且つこの上部において、凸部が、凹部よりも速く削られ
るようにして、前記第二の導電層を平坦化する工程と、
この平坦化された第二の導電層上に、高融点金属層、ま
たは高融点金属シリサイド層からなる第三の導電層を形
成する工程と、前記第三の導電層、前記第二の導電層、
前記絶縁膜、及び前記第一の導電層を所定のパターンに
加工して、前記ゲート絶縁膜上に、ゲート電極層を形成
する工程とを有することを特徴とする半導体記憶装置の
製造方法を提供するものである。
に、ゲート絶縁膜、及び素子分離領域を形成する工程
と、前記ゲート絶縁膜上、及び前記素子分離領域上に、
所定の幅の溝部で分離された複数の第一の導電層を形成
する工程と、前記第一の導電層上に絶縁膜を形成する工
程と、前記溝部内が埋め込まれるように、前記溝部内に
堆積される厚さが、前記溝部の間口幅の1／２よりも大
きい厚さで、前記絶縁膜上に、第二の導電層を形成する
工程と、この第二の導電層の上部の全面に処理を施し、
且つこの上部において、凸部が、凹部よりも速く削られ
るようにして、前記第二の導電層を平坦化する工程と、
この平坦化された第二の導電層上に、高融点金属層、ま
たは高融点金属シリサイド層からなる第三の導電層を形
成する工程と、前記第三の導電層、前記第二の導電層、
前記絶縁膜、及び前記第一の導電層を所定のパターンに
加工して、前記ゲート絶縁膜上に、ゲート電極層を形成
する工程とを有することを特徴とする半導体記憶装置の
製造方法を提供するものである。
【００１３】
【発明の実施の形態】以下、本発明を用いたＥＥＰＲＯ
Ｍセルアレイの製造実施例について図１（ａ）〜（ｃ）
と図２（ａ）〜（ｄ）を用いて説明する。第１図（ａ）
に示すように、Ｐ型シリコン基板１０１上に素子分離領
域として素子分離酸化膜１０２を約３００ｎｍを形成
し、この素子分離酸化膜１０２で分離された基板の島領
域表面に第１ゲート酸化膜１０３を約１０ｎｍを周知の
方法で形成した後、全面に第１のゲート電極（浮遊ゲー
ト）となる第１の多結晶シリコン層１０４を例えば１０
０ｎｍ堆積する（図１（ａ））。
Ｍセルアレイの製造実施例について図１（ａ）〜（ｃ）
と図２（ａ）〜（ｄ）を用いて説明する。第１図（ａ）
に示すように、Ｐ型シリコン基板１０１上に素子分離領
域として素子分離酸化膜１０２を約３００ｎｍを形成
し、この素子分離酸化膜１０２で分離された基板の島領
域表面に第１ゲート酸化膜１０３を約１０ｎｍを周知の
方法で形成した後、全面に第１のゲート電極（浮遊ゲー
ト）となる第１の多結晶シリコン層１０４を例えば１０
０ｎｍ堆積する（図１（ａ））。
【００１４】続いて、図１（ｂ）に示すように、この多
結晶シリコン層１０４をフォトリソグラフィーとエッチ
ングにより０. ４μｍ幅で部分的に除去し、最終的には
浮遊ゲートとなる帯上の多結晶シリコン１０５を形成す
る。この時エッチング除去された部分が溝部１０６とな
る。さらに第１層目と第２層目のゲート間を絶縁する為
に第１の多結晶シリコン１０５を６ｎｍ熱酸化し、引き
続きＬＰＣＶＤ法によりシリコン窒化膜６ｎｍ、シリコ
ン酸化膜６ｎｍを堆積し、絶縁膜１０７を形成する（図
１（ｂ））。
結晶シリコン層１０４をフォトリソグラフィーとエッチ
ングにより０. ４μｍ幅で部分的に除去し、最終的には
浮遊ゲートとなる帯上の多結晶シリコン１０５を形成す
る。この時エッチング除去された部分が溝部１０６とな
る。さらに第１層目と第２層目のゲート間を絶縁する為
に第１の多結晶シリコン１０５を６ｎｍ熱酸化し、引き
続きＬＰＣＶＤ法によりシリコン窒化膜６ｎｍ、シリコ
ン酸化膜６ｎｍを堆積し、絶縁膜１０７を形成する（図
１（ｂ））。
【００１５】次いで、第２のゲート電極（制御ゲート）
となる第２の多結晶シリコン層１０８を例えば２５０ｎ
ｍ堆積する。引き続き周知のＣＤＥ法でＣＦ4 と酸素の
混合ガスを用いて１５０秒程度エッチング処理を行う
と、第２の多結晶シリコン層１０８の下地凸部を反映し
た箇所が選択的に速くエッチングされ、結果として下地
の凹凸に関係なく平坦な表面を持った多結晶シリコン層
１０９が形成できる。
となる第２の多結晶シリコン層１０８を例えば２５０ｎ
ｍ堆積する。引き続き周知のＣＤＥ法でＣＦ4 と酸素の
混合ガスを用いて１５０秒程度エッチング処理を行う
と、第２の多結晶シリコン層１０８の下地凸部を反映し
た箇所が選択的に速くエッチングされ、結果として下地
の凹凸に関係なく平坦な表面を持った多結晶シリコン層
１０９が形成できる。
【００１６】引き続き、この多結晶シリコン層１０９上
にタングステンシリサイド１１０を２０ｎｍスパッタ法
で堆積し、続いてゲートのエッチングマスクとなるシリ
コン酸化膜１１１をＬＰＣＶＤ法により３００ｎｍ堆積
する（図１（ｃ））。以下、点線Ａより見た断面図を図
２（ａ）〜（ｃ）に示す。
にタングステンシリサイド１１０を２０ｎｍスパッタ法
で堆積し、続いてゲートのエッチングマスクとなるシリ
コン酸化膜１１１をＬＰＣＶＤ法により３００ｎｍ堆積
する（図１（ｃ））。以下、点線Ａより見た断面図を図
２（ａ）〜（ｃ）に示す。
【００１７】次に、フォトリソグラフィー時の下地から
の光線の反射を防止する為に反射防止膜２０１を塗布
し、フォトリソグラフィーを行ってレジストをパターニ
ングする（図２（ａ）図示）。パターニングされたレジ
スト２０２を用いて反射防止膜２０１及び、シリコン酸
化膜１１１をエッチングする（図２（ｂ））。
の光線の反射を防止する為に反射防止膜２０１を塗布
し、フォトリソグラフィーを行ってレジストをパターニ
ングする（図２（ａ）図示）。パターニングされたレジ
スト２０２を用いて反射防止膜２０１及び、シリコン酸
化膜１１１をエッチングする（図２（ｂ））。
【００１８】レジスト２０２及び反射防止膜２０３を除
去した後、パターニングされたシリコン酸化膜２０４を
マスク材として、タングステンシリサイド１１０、第２
の多結晶シリコン１０９、絶縁膜１０７、浮遊ゲート１
０５をエッチングし、ゲート電極２０５を形成する（図
２（ｃ））。
去した後、パターニングされたシリコン酸化膜２０４を
マスク材として、タングステンシリサイド１１０、第２
の多結晶シリコン１０９、絶縁膜１０７、浮遊ゲート１
０５をエッチングし、ゲート電極２０５を形成する（図
２（ｃ））。
【００１９】次にソース拡散層２０６及びドレイン拡散
層２０７をイオン注入法で形成し、全体を酸化して酸化
膜２０８を形成する。さらに図示しないが、層間絶縁膜
を形成し、コンタクト、金属配線の形成を行い、電気的
に書き換え可能なメモリセルをもつＥＥＰＲＯＭの製造
を完了する。
層２０７をイオン注入法で形成し、全体を酸化して酸化
膜２０８を形成する。さらに図示しないが、層間絶縁膜
を形成し、コンタクト、金属配線の形成を行い、電気的
に書き換え可能なメモリセルをもつＥＥＰＲＯＭの製造
を完了する。
【００２０】上記製造方法を用いることにより、第２の
ゲート電極層を形成する多結晶シリコンを堆積した後、
ＣＦ4 と酸素の混合ガスを用いたＣＤＥを行い多結晶シ
リコン上部を平坦化するため、引き続き前記多結晶シリ
コン上に堆積させるタングステンシリサイドの上部表面
は平坦になる。このように上層ゲート電極材を平坦に堆
積させることにより、熱処理中に発生する応力の集中を
防止することができ、タングステンシリサイドにおいて
クラックの発生を抑えることができる。クラックの発生
は従来の技術の項で述べたように、制御ゲートの抵抗値
が上昇するばかりか、ゲート電極加工時のザンサの発生
の原因となる。このため、上記製造方法を用いてクラッ
クの発生を防止することにより、素子の信頼性を向上さ
せることができる。また、ゲート電極形成時に用いる反
射防止膜を均一に塗布することができるため、過剰なオ
ーバーエッチングおよびエッチング残り等の不具合を防
止することもできる。
ゲート電極層を形成する多結晶シリコンを堆積した後、
ＣＦ4 と酸素の混合ガスを用いたＣＤＥを行い多結晶シ
リコン上部を平坦化するため、引き続き前記多結晶シリ
コン上に堆積させるタングステンシリサイドの上部表面
は平坦になる。このように上層ゲート電極材を平坦に堆
積させることにより、熱処理中に発生する応力の集中を
防止することができ、タングステンシリサイドにおいて
クラックの発生を抑えることができる。クラックの発生
は従来の技術の項で述べたように、制御ゲートの抵抗値
が上昇するばかりか、ゲート電極加工時のザンサの発生
の原因となる。このため、上記製造方法を用いてクラッ
クの発生を防止することにより、素子の信頼性を向上さ
せることができる。また、ゲート電極形成時に用いる反
射防止膜を均一に塗布することができるため、過剰なオ
ーバーエッチングおよびエッチング残り等の不具合を防
止することもできる。
【００２１】なお、本発明は上記実施例のみに限られ
ず、種々の応用が可能である。例えば本実施例ではシリ
サイド層としてＷＳｉを用いたが、ＴｉＳｉ、ＭｏＳ
ｉ、ＣｏＳｉ等のシリサイドやＷ、Ｍｏ、Ｃｏ、Ｔｉと
いった金属膜を用いてもよいことはもちろんである。ま
た実施例では第２の多結晶シリコン層をを一度に堆積
し、平坦化を行ったが、複数回に分割して堆積し、その
いずれかの場合に平坦化を行っても同様の効果が得られ
ることは明らかであるし、クラックの発生を防止するに
充分であれば完全に平坦化しなくてもよいことも明らか
である。またＣＤＥ時のガスもＣＦ4 と酸素の混合ガス
を用いたが、ＣＦ4 の変わりにＮＦ3 やＣ2 Ｆ6 等、弗
素を含むガスを用いても同様の効果が得られる。
ず、種々の応用が可能である。例えば本実施例ではシリ
サイド層としてＷＳｉを用いたが、ＴｉＳｉ、ＭｏＳ
ｉ、ＣｏＳｉ等のシリサイドやＷ、Ｍｏ、Ｃｏ、Ｔｉと
いった金属膜を用いてもよいことはもちろんである。ま
た実施例では第２の多結晶シリコン層をを一度に堆積
し、平坦化を行ったが、複数回に分割して堆積し、その
いずれかの場合に平坦化を行っても同様の効果が得られ
ることは明らかであるし、クラックの発生を防止するに
充分であれば完全に平坦化しなくてもよいことも明らか
である。またＣＤＥ時のガスもＣＦ4 と酸素の混合ガス
を用いたが、ＣＦ4 の変わりにＮＦ3 やＣ2 Ｆ6 等、弗
素を含むガスを用いても同様の効果が得られる。
【００２２】また第２の多結晶シリコン層を平坦化する
際に、膜厚の最も薄い箇所で、１００ｎｍ以上となるよ
うにエッチングを制御することにより、高融点金属また
は高融点金属シリサイドの影響が絶縁膜におよぶことな
くメモリセルを形成することができる。
際に、膜厚の最も薄い箇所で、１００ｎｍ以上となるよ
うにエッチングを制御することにより、高融点金属また
は高融点金属シリサイドの影響が絶縁膜におよぶことな
くメモリセルを形成することができる。
【００２３】さらに、第２の多結晶シリコン層を堆積し
た後、同ポリシリコン上部表面の凹凸の高低差をＬ2 と
し、同ポリシリコンの最も薄い部分での厚みをＤとした
とき、 Ｄ＜Ｌ2 となる場合には、 Ｄ＞Ｌ2 となるまで、第２の導電層を追加して堆積する工程を加
えることにより、絶縁膜の信頼性を上げることができ
る。
た後、同ポリシリコン上部表面の凹凸の高低差をＬ2 と
し、同ポリシリコンの最も薄い部分での厚みをＤとした
とき、 Ｄ＜Ｌ2 となる場合には、 Ｄ＞Ｌ2 となるまで、第２の導電層を追加して堆積する工程を加
えることにより、絶縁膜の信頼性を上げることができ
る。
【００２４】また、第２の導電層上部の凹凸の主な原因
として、第１の導電層を浮遊ゲートとして加工する際に
素子分離領域上に生じる溝部が考えられる。前記溝部の
間口幅をＷ（＝図１の１０６の部分に相当）、また、間
口部において堆積される第２の導電層の膜厚をＬ１とし
たとき、Ｌ１＞Ｗ／２となるように、前記第２の導電層
を堆積させることにより、その上部表面は溝部の影響を
大きく受けることなく形成される。このため、上述した
製造工程において、第２の導電層を堆積させる際、その
膜厚を上記値に制御してやることにより、より信頼性の
高い半導体記憶装置を製造することが可能となる。
として、第１の導電層を浮遊ゲートとして加工する際に
素子分離領域上に生じる溝部が考えられる。前記溝部の
間口幅をＷ（＝図１の１０６の部分に相当）、また、間
口部において堆積される第２の導電層の膜厚をＬ１とし
たとき、Ｌ１＞Ｗ／２となるように、前記第２の導電層
を堆積させることにより、その上部表面は溝部の影響を
大きく受けることなく形成される。このため、上述した
製造工程において、第２の導電層を堆積させる際、その
膜厚を上記値に制御してやることにより、より信頼性の
高い半導体記憶装置を製造することが可能となる。
【００２５】
【発明の効果】本発明によれば、高融点金属、または高
融点金属のシリサイド層が、下地の溝部の有無によらず
平坦な形状となるので、後の熱工程等ではクラック等が
発生せずに、残渣発生の防止、及びゲート電極の低抵抗
化が得られ、また、リソグラフィーマージンの向上が図
れる。
融点金属のシリサイド層が、下地の溝部の有無によらず
平坦な形状となるので、後の熱工程等ではクラック等が
発生せずに、残渣発生の防止、及びゲート電極の低抵抗
化が得られ、また、リソグラフィーマージンの向上が図
れる。
【図１】本発明の一実施例の工程を示した図である。
【図２】本発明の一実施例の工程を示した図である。
【図３】従来のＥＥＰＲＯＭの製造工程を示した図であ
る。
る。
【図４】従来のＥＥＰＲＯＭの製造工程を示した図であ
る。
る。
【図５】ＥＥＰＲＯＭメモリセルを上部より見た図であ
る。
る。
１０１ Ｐ型半導体基板
１０２ 素子分離酸化膜
１０３ ゲート酸化膜
１０４ 第１のゲート電極（浮遊ゲート）
用多結晶シリコン層 １０５ 第１のゲート電極（浮遊ゲート） １０６ 溝部 １０７ 第１のゲート電極と第２のゲート
電極を電気的に分離する絶縁膜 １０８ 第２のゲート電極（制御ゲート）
の下層用のポリシリコン １０９ 第２のゲート電極の下層を構成す
る平坦化されたポリシリコン １１０ 第２のゲート電極の上層を構成す
るタングステンシリサイド １１１ ゲート電極加工時のマスクとなる
酸化膜 ２０１ リソグラフィー時の下地からの反
射を抑制する反射防止膜 ２０２ ゲート加工のためのレジストパタ
ーン ２０４ 加工されたマスクとなる酸化膜 ２０５ ２層構造のゲート電極 ２０６ ソース拡散層 ２０７ ドレイン拡散層 ２０８ 後酸化膜 ３１０ クラック ５０１ セル領域 ５０２ 素子分離領域 ５０３ 制御ゲート ５０４ エッチングザンサ
用多結晶シリコン層 １０５ 第１のゲート電極（浮遊ゲート） １０６ 溝部 １０７ 第１のゲート電極と第２のゲート
電極を電気的に分離する絶縁膜 １０８ 第２のゲート電極（制御ゲート）
の下層用のポリシリコン １０９ 第２のゲート電極の下層を構成す
る平坦化されたポリシリコン １１０ 第２のゲート電極の上層を構成す
るタングステンシリサイド １１１ ゲート電極加工時のマスクとなる
酸化膜 ２０１ リソグラフィー時の下地からの反
射を抑制する反射防止膜 ２０２ ゲート加工のためのレジストパタ
ーン ２０４ 加工されたマスクとなる酸化膜 ２０５ ２層構造のゲート電極 ２０６ ソース拡散層 ２０７ ドレイン拡散層 ２０８ 後酸化膜 ３１０ クラック ５０１ セル領域 ５０２ 素子分離領域 ５０３ 制御ゲート ５０４ エッチングザンサ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−5865（ＪＰ，Ａ)
特開 平１−181469（ＪＰ，Ａ)
特開 昭56−122129（ＪＰ，Ａ)
特開 平１−286313（ＪＰ，Ａ)
特開 昭55−104484（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (8)
- 【請求項１】半導体基板上に、ゲート絶縁膜、及び素子
分離領域を形成する工程と、 前記ゲート絶縁膜上、及び前記素子分離領域上に、所定
の幅の溝部で分離された複数の第一の導電層を形成する
工程と、 前記第一の導電層上に絶縁膜を形成する工程と、 前記溝部内が埋め込まれるように、前記溝部内に堆積さ
れる厚さが、前記溝部の間口幅の1／２よりも大きい厚
さで、前記絶縁膜上に、第二の導電層を形成する工程
と、 この第二の導電層の上部の全面に処理を施し、且つこの
上部において、凸部が、凹部よりも速く削られるように
して、前記第二の導電層を平坦化する工程と、 この平坦化された第二の導電層上に、高融点金属層、ま
たは高融点金属シリサイド層からなる第三の導電層を形
成する工程と、 前記第三の導電層、前記第二の導電層、前記絶縁膜、及
び前記第一の導電層を所定のパターンに加工して、前記
ゲート絶縁膜上に、ゲート電極層を形成する工程とを有
することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】前記第二の導電層の上部において、前記凸
部は、前記第二の導電層の下地となる部分の凸部を反映
した部分であることを特徴とする請求項１に記載の半導
体記憶装置の製造方法。 - 【請求項３】前記第二の導電層は、複数回に分けて堆積
させて前記絶縁膜上に形成し、且つ前記複数回の何れか
の堆積後に平坦化することを特徴とする請求項１または
２に記載の半導体記憶装置の製造方法。 - 【請求項４】前記第二の導電層は、この第二の導電層の
上部の表面での凹凸の高低差をＬ 2 とし、且つ前記第二
の導電層の最も薄い部分の厚さをＤとすると、Ｄ＞Ｌ 2
となるように、前記絶縁膜上に形成することを特徴とす
る請求項１乃至３の何れか一項に記載の半導体記憶装置
の製造方法。 - 【請求項５】前記第二の導電層は、ドライエッチング法
を用い、前記第二の導電層の上部において、前記凸部の
エッチングレートが前記凹部のそれよりも速くなるよう
にして、平坦化することを特徴とする請求項１または２
に記載の半導体記憶装置の製造方法。 - 【請求項６】前記ドライエッチング法には、フッ素を含
むガスを用いることを特徴とする請求項５に記載の半導
体記憶装置の製造方法。 - 【請求項７】前記ドライエッチング法には、ＣＦ4と酸
素の混合ガス、ＮＦ3と酸素の混合ガス、及びＣ2Ｆ6と
酸素の混合ガスの何れかを用いることを特徴とする請求
項６に記載の半導体記憶装置の製造方法。 - 【請求項８】前記第二の導電層を、その厚さが最も小さ
い部分において、１００ｎｍ以上となるように平坦化す
ることを特徴とする請求項１または２に記載の半導体記
憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05661296A JP3523746B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体記憶装置の製造方法 |
| TW086102941A TW370677B (en) | 1996-03-14 | 1997-03-10 | Semiconductor memory device and manufacturing method |
| US08/814,887 US5981381A (en) | 1996-03-14 | 1997-03-12 | Method of manufacturing a semiconductor memory device |
| CN97103034A CN1087500C (zh) | 1996-03-14 | 1997-03-14 | 半导体存储器及其制造方法 |
| KR1019970008763A KR100289978B1 (ko) | 1996-03-14 | 1997-03-14 | 불휘발성반도체기억장치및그제조방법 |
| US09/411,372 US6392270B1 (en) | 1996-03-14 | 1999-10-04 | Semiconductor device and method for manufacturing the device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05661296A JP3523746B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246409A JPH09246409A (ja) | 1997-09-19 |
| JP3523746B2 true JP3523746B2 (ja) | 2004-04-26 |
Family
ID=13032084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05661296A Expired - Fee Related JP3523746B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5981381A (ja) |
| JP (1) | JP3523746B2 (ja) |
| KR (1) | KR100289978B1 (ja) |
| CN (1) | CN1087500C (ja) |
| TW (1) | TW370677B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330430A (ja) | 1998-05-18 | 1999-11-30 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| JP2000036488A (ja) * | 1998-07-21 | 2000-02-02 | Speedfam-Ipec Co Ltd | ウエハ平坦化方法及びそのシステム |
| US6197635B1 (en) * | 1999-10-13 | 2001-03-06 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with reduced masking and without ARC loss in peripheral circuitry region |
| KR100363840B1 (ko) * | 1999-12-27 | 2002-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| JP4051175B2 (ja) * | 2000-11-17 | 2008-02-20 | スパンション エルエルシー | 不揮発性半導体メモリ装置および製造方法 |
| EP1435657A1 (en) * | 2002-12-30 | 2004-07-07 | STMicroelectronics S.r.l. | Non-volatile memory cell and manufacturing process |
| KR100543207B1 (ko) * | 2003-06-30 | 2006-01-20 | 주식회사 하이닉스반도체 | 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법 |
| KR100609942B1 (ko) * | 2004-01-09 | 2006-08-08 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 셀의 제조 방법 |
| KR100661186B1 (ko) * | 2005-03-23 | 2006-12-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| TW200832542A (en) * | 2007-01-24 | 2008-08-01 | Chipmos Technologies Inc | Semiconductor structure and method for forming the same |
| KR20080088776A (ko) * | 2007-03-30 | 2008-10-06 | 삼성전자주식회사 | 비휘발성 기억 장치의 스토리지 및 그 형성 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088317B2 (ja) * | 1990-04-24 | 1996-01-29 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR970000533B1 (ko) * | 1990-12-20 | 1997-01-13 | 후지쓰 가부시끼가이샤 | Eprom 및 그 제조방법 |
| KR970001346B1 (ko) * | 1992-10-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JPH07245350A (ja) * | 1994-03-04 | 1995-09-19 | Sony Corp | 半導体装置の２層ゲート構造，それを用いた不揮発性記憶素子および２層ゲート構造の製造方法 |
| JP3764177B2 (ja) | 1994-03-16 | 2006-04-05 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5661053A (en) * | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5707897A (en) * | 1996-05-16 | 1998-01-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Non-volatile-memory cell for electrically programmable read only memory having a trench-like coupling capacitors |
-
1996
- 1996-03-14 JP JP05661296A patent/JP3523746B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-10 TW TW086102941A patent/TW370677B/zh not_active IP Right Cessation
- 1997-03-12 US US08/814,887 patent/US5981381A/en not_active Expired - Lifetime
- 1997-03-14 CN CN97103034A patent/CN1087500C/zh not_active Expired - Fee Related
- 1997-03-14 KR KR1019970008763A patent/KR100289978B1/ko not_active IP Right Cessation
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1999
- 1999-10-04 US US09/411,372 patent/US6392270B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020025630A1 (en) | 2002-02-28 |
| CN1087500C (zh) | 2002-07-10 |
| KR100289978B1 (ko) | 2001-10-24 |
| CN1162844A (zh) | 1997-10-22 |
| US6392270B1 (en) | 2002-05-21 |
| JPH09246409A (ja) | 1997-09-19 |
| TW370677B (en) | 1999-09-21 |
| US5981381A (en) | 1999-11-09 |
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