JP3421136B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はフローティングゲート電
極上に絶縁膜を介してコントロールゲート電極を有する
スタックゲート電極を備えた半導体メモリ装置（メモリ
部分と周辺回路とを１チップに内蔵した半導体集積回路
装置も含む。）の製造方法にも関する。
極上に絶縁膜を介してコントロールゲート電極を有する
スタックゲート電極を備えた半導体メモリ装置（メモリ
部分と周辺回路とを１チップに内蔵した半導体集積回路
装置も含む。）の製造方法にも関する。
【０００２】
【従来の技術】ＥＰＲＯＭ（消去可能なプログラマブル
ＲＯＭ）やＥＥＰＲＯＭ（電気的に消去可能なプログラ
マブルＲＯＭ）でのスタックゲート電極は、ポリシリコ
ン膜からなるフローティングゲート電極と、その上に絶
縁膜を介して形成されたポリシリコン膜にてなるコント
ロールゲート電極を備えている。スタックゲート電極の
メモリ素子を周辺回路のトランジスタとともに含む半導
体集積回路装置の製造方法では、コントロールゲート電
極のポリシリコン膜と周辺トランジスタのゲート電極の
ポリシリコン膜を別の工程で作成する３層ポリシリコン
プロセスによるものと、それらを同じ工程で形成する２
層ポリシリコンプロセスによるものの２つが行なわれて
いる。
ＲＯＭ）やＥＥＰＲＯＭ（電気的に消去可能なプログラ
マブルＲＯＭ）でのスタックゲート電極は、ポリシリコ
ン膜からなるフローティングゲート電極と、その上に絶
縁膜を介して形成されたポリシリコン膜にてなるコント
ロールゲート電極を備えている。スタックゲート電極の
メモリ素子を周辺回路のトランジスタとともに含む半導
体集積回路装置の製造方法では、コントロールゲート電
極のポリシリコン膜と周辺トランジスタのゲート電極の
ポリシリコン膜を別の工程で作成する３層ポリシリコン
プロセスによるものと、それらを同じ工程で形成する２
層ポリシリコンプロセスによるものの２つが行なわれて
いる。
【０００３】３層ポリシリコンプロセスによる方法を図
１に示す。 （Ａ）メモリ領域では２層ポリシリコン構造のスタック
ゲート電極を形成する。スタックゲート電極は例えばＰ
型シリコン基板２上のゲート絶縁膜４上にメモリ素子ご
とに分離されたフローティングゲート電極６が形成さ
れ、その上に絶縁膜（例えばシリコン酸化膜、シリコン
窒化膜及びシリコン酸化膜からなる３層構造のＯＮＯ
膜）８を介して複数のメモリ素子で連続した帯状のコン
トロールゲート電極１０が形成されたものである。その
後、基板２にＮ型不純物を注入し、拡散させてソース・
ドレイン領域１２を形成する。このとき、不純物の拡散
処理を９００〜９５０℃のウエット酸化で行なうことに
よって、スタックゲート電極のフローティングゲート電
極６とコントロールゲート電極１０のエッジが丸めら
れ、スタックゲート電極を被う酸化膜１４が同時に形成
される。周辺トランジスタ領域では基板表面に酸化膜１
３が形成される。
１に示す。 （Ａ）メモリ領域では２層ポリシリコン構造のスタック
ゲート電極を形成する。スタックゲート電極は例えばＰ
型シリコン基板２上のゲート絶縁膜４上にメモリ素子ご
とに分離されたフローティングゲート電極６が形成さ
れ、その上に絶縁膜（例えばシリコン酸化膜、シリコン
窒化膜及びシリコン酸化膜からなる３層構造のＯＮＯ
膜）８を介して複数のメモリ素子で連続した帯状のコン
トロールゲート電極１０が形成されたものである。その
後、基板２にＮ型不純物を注入し、拡散させてソース・
ドレイン領域１２を形成する。このとき、不純物の拡散
処理を９００〜９５０℃のウエット酸化で行なうことに
よって、スタックゲート電極のフローティングゲート電
極６とコントロールゲート電極１０のエッジが丸めら
れ、スタックゲート電極を被う酸化膜１４が同時に形成
される。周辺トランジスタ領域では基板表面に酸化膜１
３が形成される。
【０００４】（Ｂ）次に、周辺トランジスタ領域にしき
い値電圧制御のためボロンを注入する。その後、周辺ト
ランジスタ領域の酸化膜１３を除去した後、ゲート酸化
膜１６を形成する。次に、周辺トランジスタのゲート電
極となる３層目のポリシリコン膜を堆積し、写真製版と
エッチングによりパターン化を施してゲート電極１８を
形成する。このときメモリ領域ではスタックゲート電極
の側面にポリシリコンのサイドウォール２０が残る。
い値電圧制御のためボロンを注入する。その後、周辺ト
ランジスタ領域の酸化膜１３を除去した後、ゲート酸化
膜１６を形成する。次に、周辺トランジスタのゲート電
極となる３層目のポリシリコン膜を堆積し、写真製版と
エッチングによりパターン化を施してゲート電極１８を
形成する。このときメモリ領域ではスタックゲート電極
の側面にポリシリコンのサイドウォール２０が残る。
【０００５】（Ｃ）ポリシリコンサイドウォール２０を
除去するために、写真製版によりメモリ領域に開口を有
するレジストパターン２２を形成し、等方性ポリシリコ
ンエッチングを施す。 （Ｄ）レジストパターン２２を除去した後、周辺トラン
ジスタ領域に低濃度のソース・ドレイン領域２４を形成
するために基板にＮ型不純物のイオン注入を行なう。そ
の後、高温酸化膜を堆積し、それをエッチバックするこ
とによりゲート電極１８の側面にサイドウォールスペー
サ２６を形成する。高濃度のソース・ドレイン領域２８
を形成するために、サイドウォールスペーサ２６をマス
クにして基板にＮ型不純物を高濃度にイオン注入する。
注入イオンの拡散処理を行なって周辺トランジスタをＬ
ＤＤ構造にする。サイドウォールスペーサ２６を形成す
る際、スタックゲート電極の側面にも高温酸化膜のサイ
ドウォール２７が形成される。
除去するために、写真製版によりメモリ領域に開口を有
するレジストパターン２２を形成し、等方性ポリシリコ
ンエッチングを施す。 （Ｄ）レジストパターン２２を除去した後、周辺トラン
ジスタ領域に低濃度のソース・ドレイン領域２４を形成
するために基板にＮ型不純物のイオン注入を行なう。そ
の後、高温酸化膜を堆積し、それをエッチバックするこ
とによりゲート電極１８の側面にサイドウォールスペー
サ２６を形成する。高濃度のソース・ドレイン領域２８
を形成するために、サイドウォールスペーサ２６をマス
クにして基板にＮ型不純物を高濃度にイオン注入する。
注入イオンの拡散処理を行なって周辺トランジスタをＬ
ＤＤ構造にする。サイドウォールスペーサ２６を形成す
る際、スタックゲート電極の側面にも高温酸化膜のサイ
ドウォール２７が形成される。
【０００６】２層ポリシリコンプロセスでは、図２
（Ａ）に示されるように、基板２上にゲート酸化膜４を
介してフローティングゲート電極用のポリシリコン膜を
堆積し、その上に層間絶縁膜のＯＮＯ膜などを形成す
る。そして写真製版とエッチングによりパターン化を施
してフローティングゲート電極６、絶縁膜８を形成す
る。次に、コントロールゲート電極用と周辺トランジス
タのゲート電極用を兼ねる２層目のポリシリコン膜３０
を堆積し、（Ｂ）のようにポリシリコン膜３０を写真製
版とエッチングでパターン化することにより、メモリ領
域にはコントロールゲート電極１０、周辺トランジスタ
領域にはゲート電極を形成する。
（Ａ）に示されるように、基板２上にゲート酸化膜４を
介してフローティングゲート電極用のポリシリコン膜を
堆積し、その上に層間絶縁膜のＯＮＯ膜などを形成す
る。そして写真製版とエッチングによりパターン化を施
してフローティングゲート電極６、絶縁膜８を形成す
る。次に、コントロールゲート電極用と周辺トランジス
タのゲート電極用を兼ねる２層目のポリシリコン膜３０
を堆積し、（Ｂ）のようにポリシリコン膜３０を写真製
版とエッチングでパターン化することにより、メモリ領
域にはコントロールゲート電極１０、周辺トランジスタ
領域にはゲート電極を形成する。
【０００７】
【発明が解決しようとする課題】図１の３層ポリシリコ
ンプロセスにおいては次のような問題点が挙げられる。
まず、第１にメモリ領域のポリシリコンサイドウォール
２０を除去する工程が必要となる。また、このポリシリ
コンサイドウォール２０はわずかでも残るとメモリのチ
ャージロスを招き、電荷保持特性不良の原因になる。メ
モリセルの面積が縮小され、メモリセル間のスペースも
狭くなってくるにつれて、ポリシリコンサイドウォール
２０を完全に除去することがより難しくなってきてい
る。特に、スタックゲート電極のオーバーハング部にま
わり込んだポリシリコンサイドウォールを除去するのは
容易ではない。
ンプロセスにおいては次のような問題点が挙げられる。
まず、第１にメモリ領域のポリシリコンサイドウォール
２０を除去する工程が必要となる。また、このポリシリ
コンサイドウォール２０はわずかでも残るとメモリのチ
ャージロスを招き、電荷保持特性不良の原因になる。メ
モリセルの面積が縮小され、メモリセル間のスペースも
狭くなってくるにつれて、ポリシリコンサイドウォール
２０を完全に除去することがより難しくなってきてい
る。特に、スタックゲート電極のオーバーハング部にま
わり込んだポリシリコンサイドウォールを除去するのは
容易ではない。
【０００８】第２の問題点は、周辺トランジスタのＬＤ
Ｄ構造を形成するためのサイドウォールスペーサ２６を
形成するための高温酸化膜は、周辺トランジスタの電気
的特性によって最適化されるので、その膜厚は１５００
〜２５００Å程度である。一方、スタックゲート電極は
６０００〜７０００Åの段差をもっているため、その高
温酸化膜の膜厚はメモリ領域で十分な高さのサイドウォ
ール２７を形成するには薄すぎる。メモリ領域のサイド
ウォール２７はメモリの電荷保持特性を向上させる上で
必要なものであるが、高温酸化膜のエッチバック後はサ
イドウォール２７はスタックゲート電極の側面の下部に
しか残らず、スタックゲート電極の側方全体を被うこと
ができない。また、高温酸化膜エッチングでのオーバー
エッチングの際に、サイドウォール２７の上端部で横方
向エッチングの影響を受けてスタックゲート電極を被う
酸化膜１４自体もエッチングされる。その結果、サイド
ウォール２７は、ポリシリコン膜とメタル配線との間の
ＢＰＳＧ膜などの層間絶縁膜、メタル配線間の層間絶縁
膜、及びパッシベーション膜を通して侵入するアルカリ
イオンや水素イオンのような可動イオンに対して有効な
ブロック作用を果たすことができない。
Ｄ構造を形成するためのサイドウォールスペーサ２６を
形成するための高温酸化膜は、周辺トランジスタの電気
的特性によって最適化されるので、その膜厚は１５００
〜２５００Å程度である。一方、スタックゲート電極は
６０００〜７０００Åの段差をもっているため、その高
温酸化膜の膜厚はメモリ領域で十分な高さのサイドウォ
ール２７を形成するには薄すぎる。メモリ領域のサイド
ウォール２７はメモリの電荷保持特性を向上させる上で
必要なものであるが、高温酸化膜のエッチバック後はサ
イドウォール２７はスタックゲート電極の側面の下部に
しか残らず、スタックゲート電極の側方全体を被うこと
ができない。また、高温酸化膜エッチングでのオーバー
エッチングの際に、サイドウォール２７の上端部で横方
向エッチングの影響を受けてスタックゲート電極を被う
酸化膜１４自体もエッチングされる。その結果、サイド
ウォール２７は、ポリシリコン膜とメタル配線との間の
ＢＰＳＧ膜などの層間絶縁膜、メタル配線間の層間絶縁
膜、及びパッシベーション膜を通して侵入するアルカリ
イオンや水素イオンのような可動イオンに対して有効な
ブロック作用を果たすことができない。
【０００９】本発明の第１の目的は、３層ポリシリコン
プロセスによる製造方法において、スタックゲート電極
の側面に有効な絶縁膜サイドウォールを設け、かつスタ
ックゲート電極側面にポリシリコンが残らないようにし
てポリシリコンサイドウォール除去工程を不要にするこ
とである。
プロセスによる製造方法において、スタックゲート電極
の側面に有効な絶縁膜サイドウォールを設け、かつスタ
ックゲート電極側面にポリシリコンが残らないようにし
てポリシリコンサイドウォール除去工程を不要にするこ
とである。
【００１０】２層ポリシリコンプロセスによる製造方法
の場合、フローティングゲート電極とその上の層間絶縁
膜を形成した後、コントロールゲート電極用と周辺トラ
ンジスタのゲート電極用を兼ねる上層ポリシリコン膜３
０を堆積し、これをエッチングによりパターン化する
際、フローティングゲート電極６の側面にポリシリコン
サイドウォール３２（ストリンガーとも呼ばれる）が残
る。素子の微細化にともないポリシリコン膜のエッチン
グプロファイルを基板と垂直に仕上げるために、異方性
エッチングによりパターン化しようとすると、このよう
なストリンガー３２が発生しやすくなる。このストリン
ガー３２はフローティングゲート電極６とそれに隣接す
るものとの間での短絡などの問題を発生させる。
の場合、フローティングゲート電極とその上の層間絶縁
膜を形成した後、コントロールゲート電極用と周辺トラ
ンジスタのゲート電極用を兼ねる上層ポリシリコン膜３
０を堆積し、これをエッチングによりパターン化する
際、フローティングゲート電極６の側面にポリシリコン
サイドウォール３２（ストリンガーとも呼ばれる）が残
る。素子の微細化にともないポリシリコン膜のエッチン
グプロファイルを基板と垂直に仕上げるために、異方性
エッチングによりパターン化しようとすると、このよう
なストリンガー３２が発生しやすくなる。このストリン
ガー３２はフローティングゲート電極６とそれに隣接す
るものとの間での短絡などの問題を発生させる。
【００１１】また、上層ポリシリコン膜３０を堆積する
前の工程として、通常は基板上の酸化膜を除去し、周辺
トランジスタ用にゲート酸化膜形成を行なうが、その酸
化膜除去工程はウエットエッチングにより行なわれる。
この際、図３（Ａ）に示されるように、メモリ領域のゲ
ート酸化膜４もエッチングされて隙間３４が生じる。こ
の隙間３４にＣＶＤ法で堆積されるポリシリコン膜が入
り込み、（Ｂ）のように残渣３６がこの隙間３４に残る
ことがある。ストリンガー３２を除去するために、写真
製版によりメモリ領域を露出させて等方性ポリシリコン
エッチングを行なうが、図３（Ｂ）のようにフローティ
ングゲート電極６のひさしの下の隙間３４に残ったポリ
シリコンのストリンガー３６まで完全に除去するのは極
めて困難である。
前の工程として、通常は基板上の酸化膜を除去し、周辺
トランジスタ用にゲート酸化膜形成を行なうが、その酸
化膜除去工程はウエットエッチングにより行なわれる。
この際、図３（Ａ）に示されるように、メモリ領域のゲ
ート酸化膜４もエッチングされて隙間３４が生じる。こ
の隙間３４にＣＶＤ法で堆積されるポリシリコン膜が入
り込み、（Ｂ）のように残渣３６がこの隙間３４に残る
ことがある。ストリンガー３２を除去するために、写真
製版によりメモリ領域を露出させて等方性ポリシリコン
エッチングを行なうが、図３（Ｂ）のようにフローティ
ングゲート電極６のひさしの下の隙間３４に残ったポリ
シリコンのストリンガー３６まで完全に除去するのは極
めて困難である。
【００１２】そこで、本発明の第２の目的は、２層ポリ
シリコンプロセスでＥＰＲＯＭやＥＥＰＲＯＭを製造す
る際に、フローティングゲート電極６の側部や下部にポ
リシリコンが残らないようにすることである。
シリコンプロセスでＥＰＲＯＭやＥＥＰＲＯＭを製造す
る際に、フローティングゲート電極６の側部や下部にポ
リシリコンが残らないようにすることである。
【００１３】
【課題を解決するための手段】本発明により製造される
半導体メモリ装置は、半導体基板上にゲート酸化膜を介
し、メモリ素子ごとに分離したフローティングゲート電
極と、そのフローティングゲート電極上に絶縁膜を介
し、複数のメモリ素子について連続するように帯状にパ
ターン化されたコントロールゲート電極とを含むスタッ
クゲート電極を備えた不揮発性半導体メモリ装置におい
て、スタックゲート電極でコントロールゲート電極の幅
方向の側面には下部で厚く上部で薄くなった側壁状絶縁
膜が形成されているものである。側壁状絶縁膜はシリコ
ン酸化膜又はシリコン窒化膜である。側壁状絶縁膜は、
好ましい態様では少なくともフローティングゲート電極
の上面の高さに形成されており、さらに好ましい態様で
はコントロールゲート電極の上面の高さまで形成されて
いる。
半導体メモリ装置は、半導体基板上にゲート酸化膜を介
し、メモリ素子ごとに分離したフローティングゲート電
極と、そのフローティングゲート電極上に絶縁膜を介
し、複数のメモリ素子について連続するように帯状にパ
ターン化されたコントロールゲート電極とを含むスタッ
クゲート電極を備えた不揮発性半導体メモリ装置におい
て、スタックゲート電極でコントロールゲート電極の幅
方向の側面には下部で厚く上部で薄くなった側壁状絶縁
膜が形成されているものである。側壁状絶縁膜はシリコ
ン酸化膜又はシリコン窒化膜である。側壁状絶縁膜は、
好ましい態様では少なくともフローティングゲート電極
の上面の高さに形成されており、さらに好ましい態様で
はコントロールゲート電極の上面の高さまで形成されて
いる。
【００１４】上記の半導体メモリ装置を３層ポリシリコ
ンプロセスにより製造する本発明の方法は、以下の工程
（Ａ）から（Ｅ）をその順に含んでいる。（Ａ）半導体
基板上のメモリ領域にゲート酸化膜を介して２層ポリシ
リコン構造のスタックゲート電極を形成する工程、
（Ｂ）ＣＶＤ法により絶縁膜を堆積する工程、（Ｃ）そ
の絶縁膜に異方性エッチングを施し、スタックゲート電
極の側面にその絶縁膜による側壁を形成する工程、
（Ｄ）周辺トランジスタのゲート酸化膜を形成する工
程、（Ｅ）ポリシリコン膜を堆積し、パターン化して周
辺トランジスタ領域に周辺トランジスタのゲート電極を
形成する工程。
ンプロセスにより製造する本発明の方法は、以下の工程
（Ａ）から（Ｅ）をその順に含んでいる。（Ａ）半導体
基板上のメモリ領域にゲート酸化膜を介して２層ポリシ
リコン構造のスタックゲート電極を形成する工程、
（Ｂ）ＣＶＤ法により絶縁膜を堆積する工程、（Ｃ）そ
の絶縁膜に異方性エッチングを施し、スタックゲート電
極の側面にその絶縁膜による側壁を形成する工程、
（Ｄ）周辺トランジスタのゲート酸化膜を形成する工
程、（Ｅ）ポリシリコン膜を堆積し、パターン化して周
辺トランジスタ領域に周辺トランジスタのゲート電極を
形成する工程。
【００１５】上記の半導体メモリ装置を２層ポリシリコ
ンプロセスにより製造する本発明の方法は、以下の工程
（Ａ）から（Ｅ）をその順に含んでいる。（Ａ）半導体
基板上のメモリ領域にゲート酸化膜を介してポリシリコ
ン膜によるフローティングゲート電極とその上に設けら
れたＯＮＯ膜からなる第１の絶縁膜との積層体を形成す
る工程、（Ｂ）ＣＶＤ法により第２の絶縁膜を堆積する
工程、（Ｃ）第２の絶縁膜に異方性エッチングを施し、
フローティングゲート電極の側面に第２の絶縁膜による
側壁を形成する工程、（Ｄ）周辺トランジスタのゲート
酸化膜を形成する工程、（Ｅ）ポリシリコン膜を堆積
し、パターン化してメモリ領域にコントロールゲート電
極を形成し、周辺トランジスタ領域に周辺トランジスタ
のゲート電極を形成する工程。ここで、工程（Ａ）は、
２つの方法を含んでいる。１つは、半導体基板上のメモ
リ領域にゲート酸化膜を介してポリシリコン膜を堆積
し、パターン化してメモリ領域にスタックゲート電極の
フローティングゲート電極を形成した後、フローティン
グゲート電極上にコントロールゲート電極との間に設け
られる第１の絶縁膜を形成する工程である。他の１つ
は、後で述べる図６の実施例にあるように、半導体基板
上のメモリ領域にゲート酸化膜を介してポリシリコン膜
を堆積し、その上に第１の絶縁膜を形成した後、そのポ
リシリコン膜と第１の絶縁膜をパターン化する工程であ
る。
ンプロセスにより製造する本発明の方法は、以下の工程
（Ａ）から（Ｅ）をその順に含んでいる。（Ａ）半導体
基板上のメモリ領域にゲート酸化膜を介してポリシリコ
ン膜によるフローティングゲート電極とその上に設けら
れたＯＮＯ膜からなる第１の絶縁膜との積層体を形成す
る工程、（Ｂ）ＣＶＤ法により第２の絶縁膜を堆積する
工程、（Ｃ）第２の絶縁膜に異方性エッチングを施し、
フローティングゲート電極の側面に第２の絶縁膜による
側壁を形成する工程、（Ｄ）周辺トランジスタのゲート
酸化膜を形成する工程、（Ｅ）ポリシリコン膜を堆積
し、パターン化してメモリ領域にコントロールゲート電
極を形成し、周辺トランジスタ領域に周辺トランジスタ
のゲート電極を形成する工程。ここで、工程（Ａ）は、
２つの方法を含んでいる。１つは、半導体基板上のメモ
リ領域にゲート酸化膜を介してポリシリコン膜を堆積
し、パターン化してメモリ領域にスタックゲート電極の
フローティングゲート電極を形成した後、フローティン
グゲート電極上にコントロールゲート電極との間に設け
られる第１の絶縁膜を形成する工程である。他の１つ
は、後で述べる図６の実施例にあるように、半導体基板
上のメモリ領域にゲート酸化膜を介してポリシリコン膜
を堆積し、その上に第１の絶縁膜を形成した後、そのポ
リシリコン膜と第１の絶縁膜をパターン化する工程であ
る。
【００１６】
【実施例】図４と図５により本発明を３層ポリシリコン
プロセスによるＥＰＲＯＭの製造方法に適用した例を説
明する。 （Ａ）Ｐ型シリコン基板２に既知のＬＯＣＯＳ法などの
素子分離方法により素子分離用シリコン酸化膜３を形成
し、必要なしきい値電圧制御用の注入を終えた後、基板
２上にゲート酸化膜４を形成する。その上にフローティ
ングゲート電極用の下層ポリシリコン膜を堆積し、その
下層ポリシリコン膜に対してはワードライン方向（図で
は紙面垂直方向）と垂直にフローティングゲート電極を
分離するためのパターン化を施す。次にその上に層間絶
縁膜として例えばシリコン酸化膜、シリコン窒化膜及び
シリコン酸化膜の３層構造のＯＮＯ膜を形成する。その
後、全面に上層ポリシリコン膜を堆積した後、写真製版
によりスタックゲート電極用のレジストパターンを形成
し、それをマスクにして異方性エッチングを施すことに
よってメモリのスタックゲート電極を形成する。スタッ
クゲート電極はポリシリコンにてなるフローティングゲ
ート電極６、その上のＯＮＯ膜８及び最上層のポリシリ
コンにてなるコントロールゲート電極１０から構成され
ている。コントロールゲート電極１０はワードライン方
向（紙面垂直方向）に延びた帯状パターンであり、複数
のメモリ素子について連続している。
プロセスによるＥＰＲＯＭの製造方法に適用した例を説
明する。 （Ａ）Ｐ型シリコン基板２に既知のＬＯＣＯＳ法などの
素子分離方法により素子分離用シリコン酸化膜３を形成
し、必要なしきい値電圧制御用の注入を終えた後、基板
２上にゲート酸化膜４を形成する。その上にフローティ
ングゲート電極用の下層ポリシリコン膜を堆積し、その
下層ポリシリコン膜に対してはワードライン方向（図で
は紙面垂直方向）と垂直にフローティングゲート電極を
分離するためのパターン化を施す。次にその上に層間絶
縁膜として例えばシリコン酸化膜、シリコン窒化膜及び
シリコン酸化膜の３層構造のＯＮＯ膜を形成する。その
後、全面に上層ポリシリコン膜を堆積した後、写真製版
によりスタックゲート電極用のレジストパターンを形成
し、それをマスクにして異方性エッチングを施すことに
よってメモリのスタックゲート電極を形成する。スタッ
クゲート電極はポリシリコンにてなるフローティングゲ
ート電極６、その上のＯＮＯ膜８及び最上層のポリシリ
コンにてなるコントロールゲート電極１０から構成され
ている。コントロールゲート電極１０はワードライン方
向（紙面垂直方向）に延びた帯状パターンであり、複数
のメモリ素子について連続している。
【００１７】（Ｂ）メモリ領域に開口を有するレジスト
パターン４０を写真製版により形成し、メモリのソース
領域とドレイン領域に砒素などのＮ型不純物をイオン注
入する。４２は注入された不純物である。 （Ｃ）レジストを除去した後、メモリのスタックゲート
電極側面に十分形成される厚さに高温酸化膜を堆積した
後、その高温酸化膜にエッチバック処理を施し、メモリ
のスタックゲート電極側面に酸化膜サイドウォール４４
を形成する。酸化膜サイドウォール４４は下部で厚く上
部で薄くなっている。
パターン４０を写真製版により形成し、メモリのソース
領域とドレイン領域に砒素などのＮ型不純物をイオン注
入する。４２は注入された不純物である。 （Ｃ）レジストを除去した後、メモリのスタックゲート
電極側面に十分形成される厚さに高温酸化膜を堆積した
後、その高温酸化膜にエッチバック処理を施し、メモリ
のスタックゲート電極側面に酸化膜サイドウォール４４
を形成する。酸化膜サイドウォール４４は下部で厚く上
部で薄くなっている。
【００１８】（Ｄ）スタックゲート電極のフローティン
グゲート電極６とコントロールゲート電極１０のエッジ
を丸めるための熱処理とソース・ドレイン領域に注入さ
れた不純物４２の活性化を兼ねた酸化処理を施すことに
より、スタックゲート電極のフローティングゲート電極
６とコントロールゲート電極１０を熱酸化膜４６で被
い、周辺トランジスタ領域には犠牲酸化膜４８を形成す
る。このときの酸化条件は、例えば９００〜９５０℃の
ウエット酸化又はドライ酸化である。周辺トランジスタ
領域にはしきい値電圧制御のためにボロンイオン５０を
犠牲酸化膜４８をスルー酸化膜としてイオン注入する。
グゲート電極６とコントロールゲート電極１０のエッジ
を丸めるための熱処理とソース・ドレイン領域に注入さ
れた不純物４２の活性化を兼ねた酸化処理を施すことに
より、スタックゲート電極のフローティングゲート電極
６とコントロールゲート電極１０を熱酸化膜４６で被
い、周辺トランジスタ領域には犠牲酸化膜４８を形成す
る。このときの酸化条件は、例えば９００〜９５０℃の
ウエット酸化又はドライ酸化である。周辺トランジスタ
領域にはしきい値電圧制御のためにボロンイオン５０を
犠牲酸化膜４８をスルー酸化膜としてイオン注入する。
【００１９】（Ｅ）酸化膜４８をウエットエッチングで
除去した後、周辺トランジスタ領域にゲート酸化膜５２
を形成し、その上から周辺トランジスタのゲート電極と
なるポリシリコン膜５４を堆積する。 （Ｆ）写真製版により周辺トランジスタのゲート電極用
レジストパターンを形成し、それをマスクにして異方性
ポリシリコンエッチングを施すことにより、周辺トラン
ジスタのゲート電極５６を形成する。このとき、メモリ
領域のスタックゲート電極の側面にはすでに絶縁膜サイ
ドウォール４４が形成されており、しかもその絶縁膜サ
イドウォール４４の表面が傾斜面となっているので、メ
モリ領域にポリシリコン膜５４が残ることがない。
除去した後、周辺トランジスタ領域にゲート酸化膜５２
を形成し、その上から周辺トランジスタのゲート電極と
なるポリシリコン膜５４を堆積する。 （Ｆ）写真製版により周辺トランジスタのゲート電極用
レジストパターンを形成し、それをマスクにして異方性
ポリシリコンエッチングを施すことにより、周辺トラン
ジスタのゲート電極５６を形成する。このとき、メモリ
領域のスタックゲート電極の側面にはすでに絶縁膜サイ
ドウォール４４が形成されており、しかもその絶縁膜サ
イドウォール４４の表面が傾斜面となっているので、メ
モリ領域にポリシリコン膜５４が残ることがない。
【００２０】（Ｇ）その後、既知の方法により、周辺ト
ランジスタ用にＬＤＤ構造のソース・ドレイン領域を形
成する。５８はＬＤＤ構造を構成するソース・ドレイン
の低濃度不純物領域、６２は高濃度不純物領域である。
６０はそのＬＤＤ構造のソース・ドレイン領域を形成す
るための高温酸化膜サイドウォールスペーサである。サ
イドウォールスペーサ６２は、全面に高温酸化膜を堆積
し、それをエッチバックして形成されるが、メモリ領域
ではすでに絶縁膜サイドウォール４４が形成されている
ので、メモリ領域には高温酸化膜サイドウォールスペー
サは形成されない。
ランジスタ用にＬＤＤ構造のソース・ドレイン領域を形
成する。５８はＬＤＤ構造を構成するソース・ドレイン
の低濃度不純物領域、６２は高濃度不純物領域である。
６０はそのＬＤＤ構造のソース・ドレイン領域を形成す
るための高温酸化膜サイドウォールスペーサである。サ
イドウォールスペーサ６２は、全面に高温酸化膜を堆積
し、それをエッチバックして形成されるが、メモリ領域
ではすでに絶縁膜サイドウォール４４が形成されている
ので、メモリ領域には高温酸化膜サイドウォールスペー
サは形成されない。
【００２１】このように、図４，図５の実施例では、周
辺トランジスタのゲート電極用のポリシリコン膜を堆積
する前に、メモリ領域のスタックゲート側面にはすでに
酸化膜サイドウォール４４が形成されているため、周辺
トランジスタ用のポリシリコン膜がメモリ領域にサイド
ウォールとして残ることがない。そのため従来のように
メモリ領域でのポリシリコンサイドウォール除去のため
のプロセスが不要になる。また、メモリ領域の酸化膜サ
イドウォール４４は周辺トランジスタのＬＤＤ用サイド
ウォールスペーサ形成後もメモリ領域のスタックゲート
電極側面全体を被う形で残るため、外部から可動イオン
が侵入する際のブロックとして作用し、チャージロスに
対する耐性が向上し、メモリ保持特性が向上する。
辺トランジスタのゲート電極用のポリシリコン膜を堆積
する前に、メモリ領域のスタックゲート側面にはすでに
酸化膜サイドウォール４４が形成されているため、周辺
トランジスタ用のポリシリコン膜がメモリ領域にサイド
ウォールとして残ることがない。そのため従来のように
メモリ領域でのポリシリコンサイドウォール除去のため
のプロセスが不要になる。また、メモリ領域の酸化膜サ
イドウォール４４は周辺トランジスタのＬＤＤ用サイド
ウォールスペーサ形成後もメモリ領域のスタックゲート
電極側面全体を被う形で残るため、外部から可動イオン
が侵入する際のブロックとして作用し、チャージロスに
対する耐性が向上し、メモリ保持特性が向上する。
【００２２】図５（Ｇ）の状態から層間絶縁膜を堆積
し、接続位置の層間絶縁膜にコンタクトホールを形成
し、メタル配線を形成し、パッシベーション膜を形成す
れば半導体メモリ装置が完成する。
し、接続位置の層間絶縁膜にコンタクトホールを形成
し、メタル配線を形成し、パッシベーション膜を形成す
れば半導体メモリ装置が完成する。
【００２３】図６により本発明を２層ポリシリコンプロ
セスのＥＰＲＯＭやＥＥＰＲＯＭに適用した実施例を説
明する。（Ａ）ＬＯＣＯＳ法等により素子分離を行なっ
た後、必要なしきい値電圧制御用の注入を終えたＰ型シ
リコン基板２にゲート酸化膜４を形成する。ＥＥＰＲＯ
Ｍの場合には、その後、トンネル酸化膜の形成を行な
う。（Ｂ）下層ポリシリコン膜とその上にＯＮＯ膜から
なる絶縁膜を形成し、写真製版によりレジストを形成
し、そのレジストパターンをマスクにしてエッチングを
施し、フローティングゲート電極６とその上の絶縁膜８
を形成する。
セスのＥＰＲＯＭやＥＥＰＲＯＭに適用した実施例を説
明する。（Ａ）ＬＯＣＯＳ法等により素子分離を行なっ
た後、必要なしきい値電圧制御用の注入を終えたＰ型シ
リコン基板２にゲート酸化膜４を形成する。ＥＥＰＲＯ
Ｍの場合には、その後、トンネル酸化膜の形成を行な
う。（Ｂ）下層ポリシリコン膜とその上にＯＮＯ膜から
なる絶縁膜を形成し、写真製版によりレジストを形成
し、そのレジストパターンをマスクにしてエッチングを
施し、フローティングゲート電極６とその上の絶縁膜８
を形成する。
【００２４】（Ｃ）レジストを除去した後、高温酸化膜
を堆積し、エッチバックを施して下層ポリシリコン膜６
の側面に酸化膜サイドウォール７０を形成する。（Ｄ）
その後、周辺トランジスタ領域にゲート酸化膜を形成し
た後、上層ポリシリコン膜を堆積する。上層ポリシリコ
ン膜はメモリ領域ではコントロールゲート電極となり、
周辺トランジスタ領域ではゲート電極とするためのもの
である。その上層ポリシリコン膜に写真製版とエッチン
グによりパターン化を施し、メモリ領域ではコントロー
ルゲート電極１０を形成し、周辺領域ではゲート電極を
形成する。この上層ポリシリコン膜のパターン化の際、
下層ポリシリコン膜側面には酸化膜サイドウォール７０
がすでに形成されているので、フローティングゲート電
極６の側面にポリシリコン膜は残らない。
を堆積し、エッチバックを施して下層ポリシリコン膜６
の側面に酸化膜サイドウォール７０を形成する。（Ｄ）
その後、周辺トランジスタ領域にゲート酸化膜を形成し
た後、上層ポリシリコン膜を堆積する。上層ポリシリコ
ン膜はメモリ領域ではコントロールゲート電極となり、
周辺トランジスタ領域ではゲート電極とするためのもの
である。その上層ポリシリコン膜に写真製版とエッチン
グによりパターン化を施し、メモリ領域ではコントロー
ルゲート電極１０を形成し、周辺領域ではゲート電極を
形成する。この上層ポリシリコン膜のパターン化の際、
下層ポリシリコン膜側面には酸化膜サイドウォール７０
がすでに形成されているので、フローティングゲート電
極６の側面にポリシリコン膜は残らない。
【００２５】図６の工程（Ｃ）と（Ｄ）の間には周辺ト
ランジスタ領域の基板を被っている犠牲酸化膜を除去す
るためのウエットエッチング工程が入るが、そのエッチ
ングによっても酸化膜サイドウォール７０は残る。
ランジスタ領域の基板を被っている犠牲酸化膜を除去す
るためのウエットエッチング工程が入るが、そのエッチ
ングによっても酸化膜サイドウォール７０は残る。
【００２６】図４，図５の実施例と図６の実施例におい
て、サイドウォール４４と７０としてシリコン酸化膜を
例示しているが、それらをシリコン窒化膜に置き換えて
もよい。シリコン窒化膜はシリコン酸化膜よりもより緻
密な絶縁膜であり、外部からの可動イオンの侵入に対し
てはより有効に遮蔽する作用をする。また、基板及びソ
ース・ドレイン領域の導電型を実施例と逆にしてもよ
い。
て、サイドウォール４４と７０としてシリコン酸化膜を
例示しているが、それらをシリコン窒化膜に置き換えて
もよい。シリコン窒化膜はシリコン酸化膜よりもより緻
密な絶縁膜であり、外部からの可動イオンの侵入に対し
てはより有効に遮蔽する作用をする。また、基板及びソ
ース・ドレイン領域の導電型を実施例と逆にしてもよ
い。
【００２７】
【発明の効果】本発明により製造される半導体メモリ装
置ではスタックゲート電極の側面、少なくともフローテ
ィングゲート電極の側面に絶縁物のサイドウォールが形
成されているため、メモリの保持特性が向上する。本発
明の製造方法では周辺回路用のゲート電極用ポリシリコ
ン膜を堆積する工程の前にすでにメモリのフローティン
グゲート側面又はフローティングゲート及びコントロー
ルゲートの側面に絶縁膜サイドウォールが形成されてい
るため、ポリシリコン膜がフローティングゲート電極周
辺に残ることはなく、短絡などの問題がなくなって製造
歩留まりが向上する。そして従来のようにメモリ領域で
のポリシリコンサイドウォールを除去する工程が不要に
なることから、製造工期が短縮され、低コスト化を実現
することができる。
置ではスタックゲート電極の側面、少なくともフローテ
ィングゲート電極の側面に絶縁物のサイドウォールが形
成されているため、メモリの保持特性が向上する。本発
明の製造方法では周辺回路用のゲート電極用ポリシリコ
ン膜を堆積する工程の前にすでにメモリのフローティン
グゲート側面又はフローティングゲート及びコントロー
ルゲートの側面に絶縁膜サイドウォールが形成されてい
るため、ポリシリコン膜がフローティングゲート電極周
辺に残ることはなく、短絡などの問題がなくなって製造
歩留まりが向上する。そして従来のようにメモリ領域で
のポリシリコンサイドウォールを除去する工程が不要に
なることから、製造工期が短縮され、低コスト化を実現
することができる。
【図１】従来の３層ポリシリコンプロセスを示す工程断
面図である。
面図である。
【図２】従来の２層ポリシリコンプロセスを示す工程断
面図である。
面図である。
【図３】図２の従来のプロセスにおける問題点を示す工
程断面図である。
程断面図である。
【図４】本発明を３層ポリシリコンプロセスに適用した
実施例の工程の前半部を示す工程断面図である。
実施例の工程の前半部を示す工程断面図である。
【図５】本発明を３層ポリシリコンプロセスに適用した
同実施例の工程の後半部を示す工程断面図である。
同実施例の工程の後半部を示す工程断面図である。
【図６】本発明を２層ポリシリコンプロセスに適用した
実施例を示す工程断面図である。
実施例を示す工程断面図である。
２ シリコン基板
４ メモリ領域のゲート酸化膜
６ フローティングゲート電極
８ 絶縁膜
１０ コントロールゲート電極
４４，７０ 酸化膜サイドウォール
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−119070（ＪＰ，Ａ)
特開 平４−302174（ＪＰ，Ａ)
特開 平４−323877（ＪＰ，Ａ)
特開 平２−10875（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/10 481
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 以下の工程をその順に含む不揮発性半導
体メモリ装置の製造方法。 （Ａ）半導体基板上のメモリ領域にゲート酸化膜を介し
て２層ポリシリコン構造のスタックゲート電極を形成す
る工程、 （Ｂ）ＣＶＤ法により絶縁膜を堆積する工程、 （Ｃ）前記絶縁膜に異方性エッチングを施し、前記スタ
ックゲート電極の側面に前記絶縁膜による側壁を形成す
る工程、 （Ｄ）周辺トランジスタのゲート酸化膜を形成する工
程、 （Ｅ）ポリシリコン膜を堆積し、パターン化して周辺ト
ランジスタ領域に周辺トランジスタのゲート電極を形成
する工程。 - 【請求項２】 以下の工程をその順に含む不揮発性半導
体メモリ装置の製造方法。 （Ａ）半導体基板上のメモリ領域にゲート酸化膜を介し
てポリシリコン膜によるフローティングゲート電極とそ
の上に設けられたＯＮＯ膜からなる第１の絶縁膜との積
層体を形成する工程、 （Ｂ）ＣＶＤ法により第２の絶縁膜を堆積する工程、 （Ｃ）第２の絶縁膜に異方性エッチングを施し、フロー
ティングゲート電極の側面に第２の絶縁膜による側壁を
形成する工程、 （Ｄ）周辺トランジスタのゲート酸化膜を形成する工
程、 （Ｅ）ポリシリコン膜を堆積し、パターン化してメモリ
領域にコントロールゲート電極を形成し、周辺トランジ
スタ領域に周辺トランジスタのゲート電極を形成する工
程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17351494A JP3421136B2 (ja) | 1993-07-30 | 1994-07-01 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-208947 | 1993-07-30 | ||
| JP20894793 | 1993-07-30 | ||
| JP17351494A JP3421136B2 (ja) | 1993-07-30 | 1994-07-01 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794610A JPH0794610A (ja) | 1995-04-07 |
| JP3421136B2 true JP3421136B2 (ja) | 2003-06-30 |
Family
ID=26495464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17351494A Expired - Fee Related JP3421136B2 (ja) | 1993-07-30 | 1994-07-01 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3421136B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207281A (ja) | 2002-12-20 | 2004-07-22 | Fujitsu Ltd | 多層配線構造およびその形成方法、半導体装置 |
-
1994
- 1994-07-01 JP JP17351494A patent/JP3421136B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794610A (ja) | 1995-04-07 |
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