JPH02253319A - 基準電圧回路 - Google Patents
基準電圧回路Info
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- JPH02253319A JPH02253319A JP1282074A JP28207489A JPH02253319A JP H02253319 A JPH02253319 A JP H02253319A JP 1282074 A JP1282074 A JP 1282074A JP 28207489 A JP28207489 A JP 28207489A JP H02253319 A JPH02253319 A JP H02253319A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
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- Control Of Electrical Variables (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバンドギャップ基準電圧回路、特にグランドに
対するバンドギャップ基準電圧を供給可能なCMOSバ
ンドギャップ電圧基準電圧回路に関する。
対するバンドギャップ基準電圧を供給可能なCMOSバ
ンドギャップ電圧基準電圧回路に関する。
(従来の技術)
アナログ−ディジタルコンバータのような、集積回路が
正確に動作するか否かは、これらの回路が一定電圧を基
準電圧にできるか否かにかかつている場合が多い、した
がって、なんらかの要素が基準電圧の安定に影響する場
合は、これらの回路は適正に動作しないことになる。電
気回路で温度が変動すると、−数的に、電圧が変動する
ことになるので、実質的に温度に安定な基準電圧を供給
する回路が必要となる。
正確に動作するか否かは、これらの回路が一定電圧を基
準電圧にできるか否かにかかつている場合が多い、した
がって、なんらかの要素が基準電圧の安定に影響する場
合は、これらの回路は適正に動作しないことになる。電
気回路で温度が変動すると、−数的に、電圧が変動する
ことになるので、実質的に温度に安定な基準電圧を供給
する回路が必要となる。
バンドギャップ基準電圧が温度に対して安定なことは公
知である。バンドギャップ基準電圧回路は、^naly
sis and Design of Analog
IntegratedCircuits by
P、R,Gray et al、 John
Wiley & S。
知である。バンドギャップ基準電圧回路は、^naly
sis and Design of Analog
IntegratedCircuits by
P、R,Gray et al、 John
Wiley & S。
ns、 1977、 pp254−261に説明されて
いる。基本的には、バンドギャップ基準電圧VREP/
は重み付け和V□F−aVB、−1−bV丁zによって
供給される。ここで、VIばバイポーラ接合型トランジ
スタのベース−エミッタ接合電圧、vTは熱電圧kT/
qである6通常、VTは2つのバイポーラ接合型トラン
ジスタにおけるベース−エミッタ接合電圧の差電圧ΔV
ILE/から得られるm VILEとvTの温度係数は
符号が反対であるので、適正な重み付け係数a、bを用
イルと、和aVag + bV71sすなわち、和aV
B、十CΔVIE/は、理論的には、ゼロの温度係数を
持つようにできる。
いる。基本的には、バンドギャップ基準電圧VREP/
は重み付け和V□F−aVB、−1−bV丁zによって
供給される。ここで、VIばバイポーラ接合型トランジ
スタのベース−エミッタ接合電圧、vTは熱電圧kT/
qである6通常、VTは2つのバイポーラ接合型トラン
ジスタにおけるベース−エミッタ接合電圧の差電圧ΔV
ILE/から得られるm VILEとvTの温度係数は
符号が反対であるので、適正な重み付け係数a、bを用
イルと、和aVag + bV71sすなわち、和aV
B、十CΔVIE/は、理論的には、ゼロの温度係数を
持つようにできる。
CMO5集積回路の使用が増大しているため、CMO5
製造プロセスにより形成されるバンドギャップ基準電圧
回路が望まれている。 CMOSバンドギャップ基準電
圧回路の例としては、1986年5月13日に、D、^
、にERτHに与えられた米国特許第4.588,94
1号に開示されているものがある。 (:MOSバンド
ギャップ基準電圧回路の他の例としては、”Preci
sionCurature−11:ompensate
d ClO2bandgap reference
by 8. Song at al in
IEEE Journal of 5olid
State C1rcuits、Volume 5
C−18No、6.pp 634−643に開示され
ているものがある。
製造プロセスにより形成されるバンドギャップ基準電圧
回路が望まれている。 CMOSバンドギャップ基準電
圧回路の例としては、1986年5月13日に、D、^
、にERτHに与えられた米国特許第4.588,94
1号に開示されているものがある。 (:MOSバンド
ギャップ基準電圧回路の他の例としては、”Preci
sionCurature−11:ompensate
d ClO2bandgap reference
by 8. Song at al in
IEEE Journal of 5olid
State C1rcuits、Volume 5
C−18No、6.pp 634−643に開示され
ているものがある。
上記の文献で開示されたCMOSバンドギャップ基準電
圧回路は、いくつかの理由で好ましくないものと考えら
れる。これら先行技術回路の不利な点の1つは、使用さ
れる演算増幅器が、通常、増々複雑になり、その結果、
半導体チップの寸法が増々大きくなることである。
圧回路は、いくつかの理由で好ましくないものと考えら
れる。これら先行技術回路の不利な点の1つは、使用さ
れる演算増幅器が、通常、増々複雑になり、その結果、
半導体チップの寸法が増々大きくなることである。
本発明の1つの目的は、演算増幅器を使用しないバンド
ギャップ基準電圧回路を提供することにある。
ギャップ基準電圧回路を提供することにある。
先行技術において、P−ウェル(well)CMO5製
造方法を用いる場合は、通常、グランドに対する基準電
圧よりも電源電圧(例えば、Voo )に対する基準電
圧が供給される0本発明の他の目的は、電源電圧がノイ
ズの影響をより受けやすいので、グランドに対するバン
ドギャップ基準電圧が得られる0M05回路を得ること
にある。
造方法を用いる場合は、通常、グランドに対する基準電
圧よりも電源電圧(例えば、Voo )に対する基準電
圧が供給される0本発明の他の目的は、電源電圧がノイ
ズの影響をより受けやすいので、グランドに対するバン
ドギャップ基準電圧が得られる0M05回路を得ること
にある。
(作用)
上記の目的は、第1の電流源と第2の電流源を含む本発
明のバンドギャップ基準電圧回路によフて満足される。
明のバンドギャップ基準電圧回路によフて満足される。
第1の電流源は第2の電流源とは独立に動作して、第1
の電流を発生する。発生された第1の電流はその温度係
数が2つのバイポーラトランジスタの接合電圧の差電圧
ΔVBE/に比例している。カレントミラー動作により
、第1の電流は第2の電流を誘起し、第1の電流に比例
した第2の電流を発生する。その結果、第2の電流の温
度係数も、Δvagの温度係数に比例する。第2の電流
が流れると、第2の電流に比例した第1の電圧が発生さ
れる。従って、第1の電圧の温度係数も、ΔVIIEの
温度係数に比例する。第2の電流源は温度係数がVII
Eに比例した第2の電圧を供給する手段に接続されてい
る。第1の電圧と第2の電圧の和が基準電圧になる。
の電流を発生する。発生された第1の電流はその温度係
数が2つのバイポーラトランジスタの接合電圧の差電圧
ΔVBE/に比例している。カレントミラー動作により
、第1の電流は第2の電流を誘起し、第1の電流に比例
した第2の電流を発生する。その結果、第2の電流の温
度係数も、Δvagの温度係数に比例する。第2の電流
が流れると、第2の電流に比例した第1の電圧が発生さ
れる。従って、第1の電圧の温度係数も、ΔVIIEの
温度係数に比例する。第2の電流源は温度係数がVII
Eに比例した第2の電圧を供給する手段に接続されてい
る。第1の電圧と第2の電圧の和が基準電圧になる。
第1の電圧は電流源から発生されるので、グランドを基
準にすることが容易になる。
準にすることが容易になる。
本発明の実施例で図示されるように、バンドギャップ基
準電圧は、本発明に従りて、演算増幅器を使用しないで
発生されるので、回路の複雑さは大幅に減少する。
準電圧は、本発明に従りて、演算増幅器を使用しないで
発生されるので、回路の複雑さは大幅に減少する。
本発明のこのような利点または他の利点は、次の実施例
の詳細な説明から明らかになるとともに、添付された図
面を参照することにより明らかになる。
の詳細な説明から明らかになるとともに、添付された図
面を参照することにより明らかになる。
(実施例)
第1図は本発明の実施例を示す。
第1図はブロックlを示す、ブロック1は第1の電流路
IIが第3の電流路■、に接続されている。
IIが第3の電流路■、に接続されている。
電流路■1と13の動作は、同一発明者により1987
年4月13日出願され、本出願の出願人に譲渡された出
願番号第037.81+7号、名称“無抵抗精密電流源
(Resistorless、Precislon C
urrent 5ource) ”の出願明細書に開示
された電流源回路を参照することにより一般的に理解さ
れる。この出願はここでは参考までに挙げた。
年4月13日出願され、本出願の出願人に譲渡された出
願番号第037.81+7号、名称“無抵抗精密電流源
(Resistorless、Precislon C
urrent 5ource) ”の出願明細書に開示
された電流源回路を参照することにより一般的に理解さ
れる。この出願はここでは参考までに挙げた。
基本的に、電流路IIとI、は、第1のステージ21、
第2のステージ22、および第3のステージ23に接続
されている。
第2のステージ22、および第3のステージ23に接続
されている。
第1のステージ21は2つのNチャンネルFET211
.212により構成され、電流路11とI3の間でカレ
ントミラー動作するようになっている、特に、FET
211 と212はゲートがFET 211のドレイン
に接続されている。 FET211と212はソースが
グランド4に接続されている。第1のステージ21のカ
レントミラー動作により、電流1.と電流夏3の比が一
定に定められ、I、がmisに等しくなるe IIとI
、の比mは、FET 211 と212のチャンネル領
域の間の縦横の比によフて定められる。
.212により構成され、電流路11とI3の間でカレ
ントミラー動作するようになっている、特に、FET
211 と212はゲートがFET 211のドレイン
に接続されている。 FET211と212はソースが
グランド4に接続されている。第1のステージ21のカ
レントミラー動作により、電流1.と電流夏3の比が一
定に定められ、I、がmisに等しくなるe IIとI
、の比mは、FET 211 と212のチャンネル領
域の間の縦横の比によフて定められる。
第2のステージ22は第1のステージと影響しあって動
作するようになっている。第2のステージ22は2つの
PチャンネルFET221.222を有している。 F
ET 221と222のゲートは、それぞれ、FET2
22のドレインに接続されている。 FET 221の
ドレインはFET 211のドレインに接続されている
。
作するようになっている。第2のステージ22は2つの
PチャンネルFET221.222を有している。 F
ET 221と222のゲートは、それぞれ、FET2
22のドレインに接続されている。 FET 221の
ドレインはFET 211のドレインに接続されている
。
入端子のノード5と、電流路IIのFET 222ソ゛
−スの端子のノード6の間に、相対電位が発生している
。IIとI3の比を第1のステージ21で定めたように
した場合、FET 211,222のチャンネル領域の
縦横の比は、ノード5の電位がノード6の電位に等しく
な、るように調節されている。
−スの端子のノード6の間に、相対電位が発生している
。IIとI3の比を第1のステージ21で定めたように
した場合、FET 211,222のチャンネル領域の
縦横の比は、ノード5の電位がノード6の電位に等しく
な、るように調節されている。
第3のステージ23は、2つのNPNバイポーラ接合型
トランジスタ232,233および抵抗231を有する
。バイポーラ接合型トランジスタ232,233のコレ
クタとベースは、電源端子Von 3に接続されている
。バイポーラ接合型トランジスタ232のエミッタは抵
抗231の1@に接続されている。抵抗231の他端は
FET 211のソースに接続されている。バイポーラ
接合型トランジスタ233のエミッタはFET222の
ソースに接続されている。
トランジスタ232,233および抵抗231を有する
。バイポーラ接合型トランジスタ232,233のコレ
クタとベースは、電源端子Von 3に接続されている
。バイポーラ接合型トランジスタ232のエミッタは抵
抗231の1@に接続されている。抵抗231の他端は
FET 211のソースに接続されている。バイポーラ
接合型トランジスタ233のエミッタはFET222の
ソースに接続されている。
第1のステージと第2のステージの動作が組み合わされ
ると、FET 211のソース(ノード5)とFET
222のソース(ノード6)の間の電位が等しくなり、
VDt+とノード5との間の電位差はVDD とノード
6との間の電位差に等しくなる。しかし、VOOとノー
ド5との電位差は、トランジス・り232のベース−エ
ミッタ接合電圧と抵抗231における電圧降下の和に等
しく、vDDとノード6との間の電位差はトランジスタ
233のベース−エミッタ接合電圧に等しい、従って、
次式が得られる。
ると、FET 211のソース(ノード5)とFET
222のソース(ノード6)の間の電位が等しくなり、
VDt+とノード5との間の電位差はVDD とノード
6との間の電位差に等しくなる。しかし、VOOとノー
ド5との電位差は、トランジス・り232のベース−エ
ミッタ接合電圧と抵抗231における電圧降下の和に等
しく、vDDとノード6との間の電位差はトランジスタ
233のベース−エミッタ接合電圧に等しい、従って、
次式が得られる。
VIIIE(2!!l ”VB!+2331”l3R2
31V!1Ef2331−VB!+233=I3R23
1AVRE −IsFhs+ I3=ΔVa!/Rzs+ (
1)前述したように、FET211と212はI、−m
I、を満足するように動作するので、■、に式(1)
を代入すると、式(2)が得られる。
31V!1Ef2331−VB!+233=I3R23
1AVRE −IsFhs+ I3=ΔVa!/Rzs+ (
1)前述したように、FET211と212はI、−m
I、を満足するように動作するので、■、に式(1)
を代入すると、式(2)が得られる。
11− m(AVat)/Rzs+
(2)従って、第3のステージ23は、電流値11
の電流が常に流れるように動作するので、電流値11は
2つのバイポーラ接合型トランジスタ232,233の
ベース−エミッタ間電圧の差に比例する0式(2)で表
わされるIIの温度係数は、R231とAVatの温度
係数に依存している。
(2)従って、第3のステージ23は、電流値11
の電流が常に流れるように動作するので、電流値11は
2つのバイポーラ接合型トランジスタ232,233の
ベース−エミッタ間電圧の差に比例する0式(2)で表
わされるIIの温度係数は、R231とAVatの温度
係数に依存している。
第1図はブロック2を示す、ブロック2は第2の電流路
■2を有し、電流路I2はダイオード接続されたNPN
バイポーラ接合型トランジスタ121 と、Pチャンネ
ルFET 122により構成されている。トランジスタ
121のベースとコレクタは電源端子3に接続されてい
る。トランジスタ121のエミッタはFET 122の
ソースに接続されている。
■2を有し、電流路I2はダイオード接続されたNPN
バイポーラ接合型トランジスタ121 と、Pチャンネ
ルFET 122により構成されている。トランジスタ
121のベースとコレクタは電源端子3に接続されてい
る。トランジスタ121のエミッタはFET 122の
ソースに接続されている。
FET 122のゲートはFET 211とFET 2
22のゲートに接続されている。トランジスタ121
と122の幾何学的寸法は、次のように選択されている
。すなわち、これらトランジスタの電流/電圧特性が対
称的であり、かつ、トランジスタ121.122とトラ
ンジスタ233.222とがミラー関係にあり、FET
122のソース電圧がFET 222のソース電圧と等
しく、FET 222のソース電圧に従うように選ばれ
ている。その結果、FET 122と222は電流路1
.と電流路!、の間でカレントミラー動作をし、電流路
■。
22のゲートに接続されている。トランジスタ121
と122の幾何学的寸法は、次のように選択されている
。すなわち、これらトランジスタの電流/電圧特性が対
称的であり、かつ、トランジスタ121.122とトラ
ンジスタ233.222とがミラー関係にあり、FET
122のソース電圧がFET 222のソース電圧と等
しく、FET 222のソース電圧に従うように選ばれ
ている。その結果、FET 122と222は電流路1
.と電流路!、の間でカレントミラー動作をし、電流路
■。
の電流が電流路■2に電流路■1の電流に比例する電流
を8起する。
を8起する。
1、−nI、とし、式(2)を■、に代入すると、!、
=nm(ΔV21(/R2s+) となる。
=nm(ΔV21(/R2s+) となる。
電流路■2の電流は抵抗110を流れ、その抵抗110
間の電圧が12RIIOに等しくなる。
間の電圧が12RIIOに等しくなる。
1、=nl、−rv(ΔVIE/R23+)であるので
、抵抗110間の電圧は rv’ΔVBE責R++a/Rzs+)に等しい。
、抵抗110間の電圧は rv’ΔVBE責R++a/Rzs+)に等しい。
抵抗RIIOとR231の温度依存は、RIIO/ R
231では、相殺されるので、抵抗110の間の電圧の
温度係数は、ΔV!IEの温度係数に比例する。
231では、相殺されるので、抵抗110の間の電圧の
温度係数は、ΔV!IEの温度係数に比例する。
抵抗110はダイオード接続されたNPNバイポーラト
ランジスタ22と直列に接続されている。トランジスタ
22はPウェル技術により形成されるラテラルバイポー
ラ接合型トランジスタである。トランジスタ22の断面
図を第4図に示す、このトランジスタは、ベース領域2
21が抵抗110に接続され、コレクタ領域222が抵
抗110に接続され、エミッタ領域224がグランド4
に接続されている。
ランジスタ22と直列に接続されている。トランジスタ
22はPウェル技術により形成されるラテラルバイポー
ラ接合型トランジスタである。トランジスタ22の断面
図を第4図に示す、このトランジスタは、ベース領域2
21が抵抗110に接続され、コレクタ領域222が抵
抗110に接続され、エミッタ領域224がグランド4
に接続されている。
トランジスタ322の基体は、CMO5技術において行
われるように、領域223を通してvDDに接゛売され
ている。このように接続した場合、トランジスタ22の
間の電圧はトランジスタ22のバース−エミッタ間電圧
V、に等しい。
われるように、領域223を通してvDDに接゛売され
ている。このように接続した場合、トランジスタ22の
間の電圧はトランジスタ22のバース−エミッタ間電圧
V、に等しい。
電源端子4とFET 122のドレインの間の出力電圧
Vlll!F/は、 v*tr = Vat◆nI@”AV212”(R1
16/R231)= Vai”k (A VIIE) のようになる。
Vlll!F/は、 v*tr = Vat◆nI@”AV212”(R1
16/R231)= Vai”k (A VIIE) のようになる。
したがって、vRlrはバンドギャップ基準電圧になる
。にの値を適正に選ぶことにより、VIIErの温度係
数をゼロにすることができる。
。にの値を適正に選ぶことにより、VIIErの温度係
数をゼロにすることができる。
要約すると、第1図に示すブロック1の回路は、電流I
、を発生し、電流1.の値は2つのバイポーラ接合型ト
ランジスタ232,233間における個々のベース−エ
ミッタ接合電圧の差に比例する。
、を発生し、電流1.の値は2つのバイポーラ接合型ト
ランジスタ232,233間における個々のベース−エ
ミッタ接合電圧の差に比例する。
トランジスタ222と122の間のカレントミラー動作
により、電流■1によりブロック2に電流■、に比例す
る電流■2が8起される。電流I2により抵抗110で
電圧降下が生じる。この電圧降下はラテラルバイポーラ
接合型トランジスタ322のベース−エミッタ接合電圧
に加えられて、バンドギャップ基準電圧が与えられる。
により、電流■1によりブロック2に電流■、に比例す
る電流■2が8起される。電流I2により抵抗110で
電圧降下が生じる。この電圧降下はラテラルバイポーラ
接合型トランジスタ322のベース−エミッタ接合電圧
に加えられて、バンドギャップ基準電圧が与えられる。
VDo3とグランド4の間で電源電圧差が増大すると、
これに応じて、FET 212のドレインの電圧がVD
D3に対して増大する。この電圧が増大しである値にな
ると、FET 212のチャンネル長変調により、FE
T 212を流れる電流が増大され、そして、出力イン
ピーダンスが有限となる。しかし、FET 211はゲ
ートがドレインに接続されているので、それほど影響さ
れない、それため、電源3とグランド4の間の電圧差が
増大するとき、FET212と211の間に不整合が生
じ、この不整合により、11とT3の比が好ましい値か
ら増々ずれてしまう。
これに応じて、FET 212のドレインの電圧がVD
D3に対して増大する。この電圧が増大しである値にな
ると、FET 212のチャンネル長変調により、FE
T 212を流れる電流が増大され、そして、出力イン
ピーダンスが有限となる。しかし、FET 211はゲ
ートがドレインに接続されているので、それほど影響さ
れない、それため、電源3とグランド4の間の電圧差が
増大するとき、FET212と211の間に不整合が生
じ、この不整合により、11とT3の比が好ましい値か
ら増々ずれてしまう。
同様に、VDD3とグランド4との間の電圧が増大する
場合、FET 211のドレインとソースとの間の電圧
と、FET 122のドレインとソースとの間の電圧が
増大する。この電圧がある値になると、FET 211
,222および122でのチャンネル長変調により、F
ET 211と122を流れる電流が増大し、FET
211と122の出力インピーダンスが有限になる。し
かし、 FET222はゲートとドレインが接続されて
いるので、それほど影響されない。それゆえ、電源電圧
が増大すると、FET 211と222の間、およびF
ET 122と222の間に不整合が生じる。
場合、FET 211のドレインとソースとの間の電圧
と、FET 122のドレインとソースとの間の電圧が
増大する。この電圧がある値になると、FET 211
,222および122でのチャンネル長変調により、F
ET 211と122を流れる電流が増大し、FET
211と122の出力インピーダンスが有限になる。し
かし、 FET222はゲートとドレインが接続されて
いるので、それほど影響されない。それゆえ、電源電圧
が増大すると、FET 211と222の間、およびF
ET 122と222の間に不整合が生じる。
第2図は本発明の他の実施例を示す。
回路13と14を付加し、端子3と4との間に電源電圧
が変動した場合、回路100が適切に動作するようにな
フている。
が変動した場合、回路100が適切に動作するようにな
フている。
回路13はNチャンネルFET135.2つのPチャン
ネルFET!33と132、およびNPNバイポーラ接
合型トランジスタを有し、これらのトランジスタが直列
に接続されて電流路14が形成されている。回路13の
トランジスタ131 と132は、電流路Itのトラン
ジスタ233と222をカレントミラー動作させるよう
になっている。 FET 221のドレインとFET
211のドレインとの間にPチャンネルFET134が
挿入されており、このPチャンネルFET134によっ
て回路13が電流路I3に接続されている。電流路■2
のFET122と抵抗体110との間にPチャンネルF
ET 151が挿入されており、このPチャンネルFE
T151がFET133に接続されている0回路13に
より電流路I。
ネルFET!33と132、およびNPNバイポーラ接
合型トランジスタを有し、これらのトランジスタが直列
に接続されて電流路14が形成されている。回路13の
トランジスタ131 と132は、電流路Itのトラン
ジスタ233と222をカレントミラー動作させるよう
になっている。 FET 221のドレインとFET
211のドレインとの間にPチャンネルFET134が
挿入されており、このPチャンネルFET134によっ
て回路13が電流路I3に接続されている。電流路■2
のFET122と抵抗体110との間にPチャンネルF
ET 151が挿入されており、このPチャンネルFE
T151がFET133に接続されている0回路13に
より電流路I。
のFET 211のドレインの電圧と、電流路I2のF
ET122のドレインの電圧の下限が設定されている。
ET122のドレインの電圧の下限が設定されている。
回路14はNPNバイポーラ接合型トランジスタ141
% PチャンネルFET 142 、NチャンネルFE
T144、およびNチャンネルFET 145を有し、
これらトランジスタが直列接続されて電流路Isが形成
されている0回路14のトランジスタ145は電流路3
のトランジスタ211をカレントミラー動作させている
0回路14はNチャンネルFET 143によって電流
路11に接続されている。NチャンネルFET143の
ドレインはFET 222のドレインに接続され、ソー
スはFET 212のドレインに接続されている。 F
ET 143のウェル14BとFET 144のウェル
147は、それぞれ、FET143,144のソースに
接続されている0回路14により電流路■1のFET
212のドレイン電圧の上限が設定されている。
% PチャンネルFET 142 、NチャンネルFE
T144、およびNチャンネルFET 145を有し、
これらトランジスタが直列接続されて電流路Isが形成
されている0回路14のトランジスタ145は電流路3
のトランジスタ211をカレントミラー動作させている
0回路14はNチャンネルFET 143によって電流
路11に接続されている。NチャンネルFET143の
ドレインはFET 222のドレインに接続され、ソー
スはFET 212のドレインに接続されている。 F
ET 143のウェル14BとFET 144のウェル
147は、それぞれ、FET143,144のソースに
接続されている0回路14により電流路■1のFET
212のドレイン電圧の上限が設定されている。
電流路■2のFET 211.のドレイン電圧は次のよ
うになる。
うになる。
VDD−’/!IE(+311−VllllJ(132
)−VGI+1331”VGII+1341FET 1
33と134はゲートどうしが接続されているので、F
ET 134のソース電圧の下限は、FET133のソ
ース電圧によってクランプされている。
)−VGI+1331”VGII+1341FET 1
33と134はゲートどうしが接続されているので、F
ET 134のソース電圧の下限は、FET133のソ
ース電圧によってクランプされている。
しかし、トランジスタ131と132はトランジスタ2
33と222をカレントミラー動作させるので、FET
151のドレイン電圧はFET 222のドレイン電
圧にクランプされている。
33と222をカレントミラー動作させるので、FET
151のドレイン電圧はFET 222のドレイン電
圧にクランプされている。
電流路I2のFET 122 ドレイン電圧は次のよう
になる。
になる。
VDD−V!1t(+311−VGS(+321−V(
1!+133戸VGffT1511FE7133と15
1はゲートどうしが接続されていので、FET 151
のソース電圧の下限値はFET 133のソース電圧に
よってクランプされている。しかし、トランジスタ13
1.132はトランジスタ233゜222をカレントミ
ラー動作させるので、FET 151のドレイン電圧は
FET 222のドレイン電圧にクランプされている。
1!+133戸VGffT1511FE7133と15
1はゲートどうしが接続されていので、FET 151
のソース電圧の下限値はFET 133のソース電圧に
よってクランプされている。しかし、トランジスタ13
1.132はトランジスタ233゜222をカレントミ
ラー動作させるので、FET 151のドレイン電圧は
FET 222のドレイン電圧にクランプされている。
FET 212のドレイン電圧は次のような゛る。
vas 11481 + vas (144)
−vas T143)FET 144と143はゲー
トどうしが接続されているので、FET 212のドレ
イン電圧の上限は、FET145のドレイン電圧によっ
てクランプされている。しかし、トランジスタ145は
トランジスタ211をカレントミラー動作させるので、
FET 212のドレイン電圧の上限値はFET 21
1のドレイン電圧にクランプされている。
−vas T143)FET 144と143はゲー
トどうしが接続されているので、FET 212のドレ
イン電圧の上限は、FET145のドレイン電圧によっ
てクランプされている。しかし、トランジスタ145は
トランジスタ211をカレントミラー動作させるので、
FET 212のドレイン電圧の上限値はFET 21
1のドレイン電圧にクランプされている。
次のパラメータは実施例の例として与えられている。バ
イポーラ接合型トランジスタ131.132.133.
141および121のエミッタ面積Aの比は次のように
なる。
イポーラ接合型トランジスタ131.132.133.
141および121のエミッタ面積Aの比は次のように
なる。
^3.I:^232:A233:^、4.:^121’
l:100:1:1:2電流路1.では、 FET222 (W/L) p−50/20FET14
3 (W/L)n−15/20FET212 (W/L
)n−15/20電流路I2では、 FET+ 22 (W/L) 、−100/20FET
IIII (Ill/L) 、−100/20電流路■
3では、 FET2□r (w/l、) P−50/20FET1
34(W/L)p−50/20FET2 r r (W
/L) n−15/20電流路I4では、 FET+ 32 (If/L) p=25/20FET
+ss (W/L) p−25/20FET+ 35
(W/L) 11−7.5/20電流路Isでは、 FET142 (W/L) p−25/20FET、4
4(If/L) 、−7,5720FET14S(W/
L)ll−7,5/201(、、、−12k ohm R,、o−33k ohm 動作時では、 VIE (232) = vtln (Is/Is (
2321)VILE(2331=vyln (It/l
5n33+)ここで、Vア=熱電圧、 1g≠トランジスタのエミッタ面積に比例した飽和電流 である。
l:100:1:1:2電流路1.では、 FET222 (W/L) p−50/20FET14
3 (W/L)n−15/20FET212 (W/L
)n−15/20電流路I2では、 FET+ 22 (W/L) 、−100/20FET
IIII (Ill/L) 、−100/20電流路■
3では、 FET2□r (w/l、) P−50/20FET1
34(W/L)p−50/20FET2 r r (W
/L) n−15/20電流路I4では、 FET+ 32 (If/L) p=25/20FET
+ss (W/L) p−25/20FET+ 35
(W/L) 11−7.5/20電流路Isでは、 FET142 (W/L) p−25/20FET、4
4(If/L) 、−7,5720FET14S(W/
L)ll−7,5/201(、、、−12k ohm R,、o−33k ohm 動作時では、 VIE (232) = vtln (Is/Is (
2321)VILE(2331=vyln (It/l
5n33+)ここで、Vア=熱電圧、 1g≠トランジスタのエミッタ面積に比例した飽和電流 である。
VBE 12331− VBE 12321=v71n
((1+/I!l+2s2+)/(Is/l5uss+
) )、FET、2□I(W/L)−FET212(
W/L)であるから、 ll−13となり1 、°、ΔE =Vtln (Is(zs2)/l5t2
sst )=vTln(^(232)/^0331
)= v71n 10100−l20 、°、l5−(Δc/Rz3+)−10μ^典型的な例
で、トランジスタに値を与えらると、211に等しい電
流がカレントミラー動作してI2/ になる、したがっ
て、 VRzr−VaE”2I+R+t。
((1+/I!l+2s2+)/(Is/l5uss+
) )、FET、2□I(W/L)−FET212(
W/L)であるから、 ll−13となり1 、°、ΔE =Vtln (Is(zs2)/l5t2
sst )=vTln(^(232)/^0331
)= v71n 10100−l20 、°、l5−(Δc/Rz3+)−10μ^典型的な例
で、トランジスタに値を与えらると、211に等しい電
流がカレントミラー動作してI2/ になる、したがっ
て、 VRzr−VaE”2I+R+t。
=VaE”2(AVa!/Rzs+)Rt+。
=VaE+ ((2J+o/Rzs+) (ΔVIり
)である。
)である。
ついで、v*trがゼロ温度係数を有するように、vl
、l、およびΔVBEに対してそれぞれ適正な重み付け
係数を見出す。
、l、およびΔVBEに対してそれぞれ適正な重み付け
係数を見出す。
(dV*!r/dt)−0とおけば、
VREF −VBE” ((2R11O/R231)
(ΔVBり)であるから、 d (2(RIIO/8231) AVII! )
/dT+dVaE/dt−0となる。
(ΔVBり)であるから、 d (2(RIIO/8231) AVII! )
/dT+dVaE/dt−0となる。
ラテラルバイポーラ接合型トランジスタ322の室温(
25℃〕での温度係数は−2,2mv/ ℃である。
25℃〕での温度係数は−2,2mv/ ℃である。
室温でのΔV!Igの温度係数は0.4Ilv/℃であ
るので、 2(RIIO/R23+) (0,4)−2,2mv/
l:、およびR2/R1−2,75である。
るので、 2(RIIO/R23+) (0,4)−2,2mv/
l:、およびR2/R1−2,75である。
温度25℃で、(R1息◎/R231)−2,7の関係
を用いると、 VIEF −VBE” 2(R2/R1) (ΔVIL
E)=0.62+2(2,7)(120mv)−1,2
8v上述した説明と図から分かるように、本発明の基準
電圧回路は演算増幅器を用いないで得られる。他方、異
なる基準電圧が必要な場合(例えば、 VREF−2,
18V )、 V−RCFは第3図に示すように非反転
増幅器に供給される。しかし、演算増幅器をこのように
レベルシフトするか、あるいはこれに相当するものとし
て使用しても良い。
を用いると、 VIEF −VBE” 2(R2/R1) (ΔVIL
E)=0.62+2(2,7)(120mv)−1,2
8v上述した説明と図から分かるように、本発明の基準
電圧回路は演算増幅器を用いないで得られる。他方、異
なる基準電圧が必要な場合(例えば、 VREF−2,
18V )、 V−RCFは第3図に示すように非反転
増幅器に供給される。しかし、演算増幅器をこのように
レベルシフトするか、あるいはこれに相当するものとし
て使用しても良い。
以上の本発明の詳細な説明により、本発明の内容が広範
に説明されている。修正と変更は多くは通常の技術を有
する当業者には明白なことが理解される。このような修
正の一例としては、本発明を逆極性の電源で動作させる
ため、PNバイポーラ接合型トランジスタをPNPバイ
ポーラトランジスタに、NチャンネルトランジスタをP
チャンネルトランジスタに、Pチャンネルトランジスタ
をNチャンネルトランジスタに替える例がある。したが
って、特許請求の範囲に記載された発明は、特に断わら
ない限り実施できるものである。
に説明されている。修正と変更は多くは通常の技術を有
する当業者には明白なことが理解される。このような修
正の一例としては、本発明を逆極性の電源で動作させる
ため、PNバイポーラ接合型トランジスタをPNPバイ
ポーラトランジスタに、NチャンネルトランジスタをP
チャンネルトランジスタに、Pチャンネルトランジスタ
をNチャンネルトランジスタに替える例がある。したが
って、特許請求の範囲に記載された発明は、特に断わら
ない限り実施できるものである。
第1図は本発明の一実施例を示す回路図、第2図は電源
電圧の変動に適応させた本発明の他の実施例を示す回路
図、 第3図はバンドギャップ基準出力のレベルを任意に8動
する方法を説明する説明図、 第4図は本発明一実施例で使用されるバイポーラ接合型
トランジスタの断面図である。 (発明の効果) 以上説明したように、本発明によれば、上記のように構
成したので、演算増幅器を使用しない基準電圧回路を提
供できるとともに、グランドに対するバンドギャップ基
準電圧が得られるCMO5基準電圧回路を提供すること
ができるという効果がある。 手続補正書 平成2年1月31日
電圧の変動に適応させた本発明の他の実施例を示す回路
図、 第3図はバンドギャップ基準出力のレベルを任意に8動
する方法を説明する説明図、 第4図は本発明一実施例で使用されるバイポーラ接合型
トランジスタの断面図である。 (発明の効果) 以上説明したように、本発明によれば、上記のように構
成したので、演算増幅器を使用しない基準電圧回路を提
供できるとともに、グランドに対するバンドギャップ基
準電圧が得られるCMO5基準電圧回路を提供すること
ができるという効果がある。 手続補正書 平成2年1月31日
Claims (1)
- 【特許請求の範囲】 1)実質的に温度に依存しない基準電圧を発生する回路
において、 第1の温度係数を有し、かつ、第1の電流を発生する第
1の電流源と、 第2の電流源と、 第1の電流源と第2の電流源の間でカレントミラー動作
させて第2の電流源を誘起させて第1の電流に比例した
第2の電流を発生する第1のカレントミラー手段と、 第2の電流源に接続され、かつ、第2の電流から第1の
電圧を発生する手段と、 第2の電流源に接続され、かつ、前記第1の温度係数に
対して反対符号の第2の温度係数を有する第2の電圧を
発生する手段と、 第2の電圧と第1の電圧と重み付け和を得る手段とを 備えたことを特徴とする基準電圧回路。 2)請求項1において、前記第1の電流は熱電圧に比例
し、かつ、前記第2の電圧はバイポーラトランジスタの
接合電圧に比例していることを特徴とする基準電圧回路
。 3)請求項1において、前記第1の電流は2つのバイポ
ーラトランジスタの個々の接合電圧の差電圧に比例し、
かつ、前記第2の電圧はバイポーラトランジスタの接合
電圧に比例していることを特徴とする基準電圧回路。 4)請求項1において、第1の電流源は、 第1の電流路と、 第2の電流路と、 第1と第2の電流路に接続され、かつ、それらの個々の
電流値の比を定める第1の手段と、第1および第2の電
流路に接続され、かつ、第1の電流路の第1のノードと
、第2の電流路の第2のノードとの間の電圧を等しく定
める第2の手段と、 第1と第2のノードに接続され、かつ、前記第1の電流
を定める第3の手段と を備えたことを特徴とする基準電圧回路。 5)請求項4において、第1の手段は第1と第2のトラ
ンジスタがカレントミラー動作をするように接続されて
いることを特徴とする基準電圧回路。 6)請求項5において、第2の手段は第3と第4のトラ
ンジスタがカレントミラー動作をするように接続されて
いることを特徴とする基準電圧回路。 7)請求項6において、第3の手段は第1の電流路の第
1のバイポーラトランジスタと、第2の電流路で抵抗手
段と直列に接続された第2のバイポーラトランジスタと
を備えたことを特徴とする基準電圧回路。 8)請求項7において、第1のカレントミラー手段は第
3のバイポーラトランジスタが第2の電流源に接続され
た第5のトランジスタと直列に接続され、第5のトラン
ジスタが第3と第4のトランジスタに接続されているこ
とを特徴とする基準電圧回路。 9)請求項8において、前記第2の電圧を発生する手段
は、第4のバイポーラ接合型トランジスタが第5のトラ
ンジスタに接続され、かつ、第2の電圧を供給すること
を特徴とする基準電圧回路。 10)請求項9において、重み付け和を得るため、抵抗
を第4のバイポーラトランジスタに接続したことを特徴
とする基準電圧回路。 11)請求項8において、前記第1および第2のトラン
ジスタは第1の型の電界効果トランジスタであり、前記
第3、第4および第5のトランジスタは第2の型の電界
効果トランジスタであることを特徴とする基準電圧回路
。 12)請求項11において、第1の型の電界効果トラン
ジスタはNチャンネル電界効果トランジスタであり、第
2の型の電界効果トランジスタはPチャンネル電界効果
トランジスタであることを特徴とする基準電圧回路。 13)請求項11において、第1と第3のトランジスタ
、第2と第4のトランジスタは、それぞれ、CMOSト
ランジスタの対であることを特徴とする基準電圧回路。 14)請求項11において、前記第1の電流は第1と第
2のバイポーラトランジスタの接合電圧の差電圧に比例
し、前記第2の電圧はバイポーラトランジスタの接合電
圧に比例していることを特徴とする基準電圧回路。 15)請求項1において、前記第2の電圧を発生する手
段は、バイポーラ接合型トランジスタであることを特徴
とする基準電圧回路。 16)請求項15において、前記バイポーラ接合型トラ
ンジスタはラテラルバイポーラトランジスタであること
を特徴とする基準電圧回路。 17)請求項15において、前記重み付け和はバイポー
ラトランジスタと直列に接続されている抵抗手段によっ
て得られることを特徴とする基準電圧回路。 18)バンドギャップ基準電圧を供給する基準電圧回路
において、 第1の電流路と、 第2の電流路と、 第3の電流路と、 第1と第2の電流路に接続され、かつ、第1と第2の電
流路の電流値の比を決める第1のカレントミラー手段と
、 第1、第2および第3の電流路に接続され、かつ、第1
の電流路の第1の個所と、第2の電流通路の第2の個所
と、第3の電流路内の第3の個所との電圧を等しく定め
る手段と、第2と第3の電流路の間にカレントミラー動
作させて個々の電流値の比を決める手段を有する第2の
カレントミラー手段と、 第1と第2の電流路に接続され、かつ、第2の電流路の
第1の温度係数を有する第1の電流を定める手段と、 第3の電流路に接続され、かつ、第3の電流路の電流か
ら第1の電圧を供給する手段と、 第3の電流路に接続され、かつ、第2の温度係数を有す
る第2の電圧を供給し、かつ、前記第1と第2の温度係
数は反対の符号を有する手段と、第1と第2の電圧の重
み付け和を発生する手段と を備えたことを特徴とする基準電圧回路。 19)請求項18において、第1のカレントミラー手段
は、第1の電流路に接続された第1の型の第1の電界効
果トランジスタと、第2の電流路に接続された第1の型
の第2の電界効果トランジスタとを備えたことを特徴と
する基準電圧回路。 20)請求項19において、前記第1の電流を定める手
段は、第1の電流路の抵抗手段と直列に接続された第1
のバイポーラトランジスタと、第2の電流路に接続され
た第2のバイポーラトランジスタとを備えたことを特徴
とする基準電圧回路。 21)請求項20において、第2のカレントミラー手段
は、第1の電流路に接続された第2の型の第3の電界効
果トランジスタと、第2の電流路の第2の型の第4の電
界効果トランジスタと、第3の電流路の第3のバイポー
ラトランジスタと直列に接続された第2の型の第5の電
界効果トランジスタとを備えたことを特徴とする基準電
圧回路。 22)請求項21において、第1の型の電界効果トラン
ジスタはNチャンネル電界効果トランジスタであり、第
2の型の電界効果トランジスはPチャンネル電界効果ト
ランジスタであることを特徴とする基準電圧回路。 23)請求項22において、第1、第2、第3、第4お
よび第5のトランジスタは、それぞれ、ソース端子と、
ゲート端子およびドレイン端子を備え、かつ、第1およ
び第2のトランジスタのゲート端子は第1のトランジス
タのドレイン端子に接続され、かつ、第3と第4のトラ
ンジスタのゲート端子が第4のトランジスタのドレイン
端子に接続されていることを特徴とする基準電圧回路。 24)請求項18において、前記第1の電圧を供給し、
かつ、第1と第2の電圧の重み付け和を得る手段は、第
1の電流路の抵抗と直列に接続され、かつ、ベース−エ
ミッタ接合を有する第3のバイポーラトランジスタを備
えたことを特徴とする基準電圧回路。 25)請求項24において、第3のバイポーラトランジ
スタはNPNトランジスタであることを特徴とする基準
電圧回路。 26)請求項25において、NPNトランジスタはラテ
ラルトランジスタであることを特徴とする基準電圧回路
。 27)実質的に温度に依存しない基準電圧を供給する方
法において、 第1の温度係数を有する第1の電流を発生させるステッ
プと、 前記第1の電流から第1の電流に比例する第2の電流を
誘起するためのカレントミラー動作を行なうステップと
、 第2の電流から第2の電流に比例する第1の電圧を発生
させるステップと、 第1の温度係数と逆符号の第2の温度係数を有する第2
の電圧を発生させるステップと、 第2の電圧と第1の電圧との重み付け和を生じさせるス
テップと を備えたことを特徴とする方法。 28)請求項27において、前記第1の温度係数は2つ
のバイポーラトランジスタの個々のベース−エミッタ接
合の差の温度係数に比例し、前記第2の温度係数はバイ
ポーラトランジスタのベース−エミッタ接合の温度係数
に比例していることを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US26463088A | 1988-10-31 | 1988-10-31 | |
US264,630 | 1988-10-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02253319A true JPH02253319A (ja) | 1990-10-12 |
Family
ID=23006923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1282074A Pending JPH02253319A (ja) | 1988-10-31 | 1989-10-31 | 基準電圧回路 |
Country Status (3)
Country | Link |
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JP2010176680A (ja) * | 2010-02-12 | 2010-08-12 | Meiji Univ | 半導体装置 |
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