JPH02253319A - 基準電圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバンドギャップ基準電圧回路、特にグランドに
対するバンドギャップ基準電圧を供給可能なＣＭＯＳバ
ンドギャップ電圧基準電圧回路に関する。

（従来の技術） アナログ−ディジタルコンバータのような、集積回路が
正確に動作するか否かは、これらの回路が一定電圧を基
準電圧にできるか否かにかかつている場合が多い、した
がって、なんらかの要素が基準電圧の安定に影響する場
合は、これらの回路は適正に動作しないことになる。電
気回路で温度が変動すると、−数的に、電圧が変動する
ことになるので、実質的に温度に安定な基準電圧を供給
する回路が必要となる。

バンドギャップ基準電圧が温度に対して安定なことは公
知である。バンドギャップ基準電圧回路は、＾ｎａｌｙ
ｓｉｓ　ａｎｄ　Ｄｅｓｉｇｎ　ｏｆ　Ａｎａｌｏｇ　
ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ　　　ｂｙ　　
Ｐ、Ｒ，Ｇｒａｙ　　ｅｔ　　ａｌ、　　Ｊｏｈｎ　　
Ｗｉｌｅｙ　　＆　　Ｓ。

ｎｓ、　１９７７、　ｐｐ２５４−２６１に説明されて
いる。基本的には、バンドギャップ基準電圧ＶＲＥＰ／
は重み付け和Ｖ□Ｆ−ａＶＢ、−１−ｂＶ丁ｚによって
供給される。ここで、ＶＩばバイポーラ接合型トランジ
スタのベース−エミッタ接合電圧、ｖＴは熱電圧ｋＴ／
ｑである６通常、ＶＴは２つのバイポーラ接合型トラン
ジスタにおけるベース−エミッタ接合電圧の差電圧ΔＶ
ＩＬＥ／から得られるｍ　ＶＩＬＥとｖＴの温度係数は
符号が反対であるので、適正な重み付け係数ａ、ｂを用
イルと、和ａＶａｇ　＋　ｂＶ７１ｓすなわち、和ａＶ
Ｂ、十ＣΔＶＩＥ／は、理論的には、ゼロの温度係数を
持つようにできる。

ＣＭＯ５集積回路の使用が増大しているため、ＣＭＯ５
製造プロセスにより形成されるバンドギャップ基準電圧
回路が望まれている。　ＣＭＯＳバンドギャップ基準電
圧回路の例としては、１９８６年５月１３日に、Ｄ、＾
、にＥＲτＨに与えられた米国特許第４．５８８，９４
１号に開示されているものがある。　（：ＭＯＳバンド
ギャップ基準電圧回路の他の例としては、”Ｐｒｅｃｉ
ｓｉｏｎＣｕｒａｔｕｒｅ−１１：ｏｍｐｅｎｓａｔｅ
ｄ　　ＣｌＯ２ｂａｎｄｇａｐ　　ｒｅｆｅｒｅｎｃｅ
ｂｙ　　８．　　Ｓｏｎｇ　　ａｔ　　ａｌ　　ｉｎ　
　ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏｆ　　５ｏｌｉｄ
Ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ、Ｖｏｌｕｍｅ　　５
Ｃ−１８Ｎｏ、６．ｐｐ　　６３４−６４３に開示され
ているものがある。

〔発明が解決しようとする課題〕

上記の文献で開示されたＣＭＯＳバンドギャップ基準電
圧回路は、いくつかの理由で好ましくないものと考えら
れる。これら先行技術回路の不利な点の１つは、使用さ
れる演算増幅器が、通常、増々複雑になり、その結果、
半導体チップの寸法が増々大きくなることである。

本発明の１つの目的は、演算増幅器を使用しないバンド
ギャップ基準電圧回路を提供することにある。

先行技術において、Ｐ−ウェル（ｗｅｌｌ）ＣＭＯ５製
造方法を用いる場合は、通常、グランドに対する基準電
圧よりも電源電圧（例えば、Ｖｏｏ　）に対する基準電
圧が供給される０本発明の他の目的は、電源電圧がノイ
ズの影響をより受けやすいので、グランドに対するバン
ドギャップ基準電圧が得られる０Ｍ０５回路を得ること
にある。

（作用） 上記の目的は、第１の電流源と第２の電流源を含む本発
明のバンドギャップ基準電圧回路によフて満足される。

第１の電流源は第２の電流源とは独立に動作して、第１
の電流を発生する。発生された第１の電流はその温度係
数が２つのバイポーラトランジスタの接合電圧の差電圧
ΔＶＢＥ／に比例している。カレントミラー動作により
、第１の電流は第２の電流を誘起し、第１の電流に比例
した第２の電流を発生する。その結果、第２の電流の温
度係数も、Δｖａｇの温度係数に比例する。第２の電流
が流れると、第２の電流に比例した第１の電圧が発生さ
れる。従って、第１の電圧の温度係数も、ΔＶＩＩＥの
温度係数に比例する。第２の電流源は温度係数がＶＩＩ
Ｅに比例した第２の電圧を供給する手段に接続されてい
る。第１の電圧と第２の電圧の和が基準電圧になる。

第１の電圧は電流源から発生されるので、グランドを基
準にすることが容易になる。

本発明の実施例で図示されるように、バンドギャップ基
準電圧は、本発明に従りて、演算増幅器を使用しないで
発生されるので、回路の複雑さは大幅に減少する。

本発明のこのような利点または他の利点は、次の実施例
の詳細な説明から明らかになるとともに、添付された図
面を参照することにより明らかになる。

（実施例） 第１図は本発明の実施例を示す。

第１図はブロックｌを示す、ブロック１は第１の電流路
ＩＩが第３の電流路■、に接続されている。

電流路■１と１３の動作は、同一発明者により１９８７
年４月１３日出願され、本出願の出願人に譲渡された出
願番号第０３７．８１＋７号、名称“無抵抗精密電流源
（Ｒｅｓｉｓｔｏｒｌｅｓｓ、Ｐｒｅｃｉｓｌｏｎ　Ｃ
ｕｒｒｅｎｔ　５ｏｕｒｃｅ）　”の出願明細書に開示
された電流源回路を参照することにより一般的に理解さ
れる。この出願はここでは参考までに挙げた。

基本的に、電流路ＩＩとＩ、は、第１のステージ２１、
第２のステージ２２、および第３のステージ２３に接続
されている。

第１のステージ２１は２つのＮチャンネルＦＥＴ２１１
．２１２により構成され、電流路１１とＩ３の間でカレ
ントミラー動作するようになっている、特に、ＦＥＴ　
２１１　と２１２はゲートがＦＥＴ　２１１のドレイン
に接続されている。　ＦＥＴ２１１と２１２はソースが
グランド４に接続されている。第１のステージ２１のカ
レントミラー動作により、電流１．と電流夏３の比が一
定に定められ、Ｉ、がｍｉｓに等しくなるｅ　ＩＩとＩ
、の比ｍは、ＦＥＴ　２１１　と２１２のチャンネル領
域の間の縦横の比によフて定められる。

第２のステージ２２は第１のステージと影響しあって動
作するようになっている。第２のステージ２２は２つの
ＰチャンネルＦＥＴ２２１．２２２を有している。　Ｆ
ＥＴ　２２１と２２２のゲートは、それぞれ、ＦＥＴ２
２２のドレインに接続されている。　ＦＥＴ　２２１の
ドレインはＦＥＴ　２１１のドレインに接続されている
。

入端子のノード５と、電流路ＩＩのＦＥＴ　２２２ソ゛
−スの端子のノード６の間に、相対電位が発生している
。ＩＩとＩ３の比を第１のステージ２１で定めたように
した場合、ＦＥＴ　２１１，２２２のチャンネル領域の
縦横の比は、ノード５の電位がノード６の電位に等しく
な、るように調節されている。

第３のステージ２３は、２つのＮＰＮバイポーラ接合型
トランジスタ２３２，２３３および抵抗２３１を有する
。バイポーラ接合型トランジスタ２３２，２３３のコレ
クタとベースは、電源端子Ｖｏｎ　３に接続されている
。バイポーラ接合型トランジスタ２３２のエミッタは抵
抗２３１の１＠に接続されている。抵抗２３１の他端は
ＦＥＴ　２１１のソースに接続されている。バイポーラ
接合型トランジスタ２３３のエミッタはＦＥＴ２２２の
ソースに接続されている。

第１のステージと第２のステージの動作が組み合わされ
ると、ＦＥＴ　２１１のソース（ノード５）とＦＥＴ　
２２２のソース（ノード６）の間の電位が等しくなり、
ＶＤｔ＋とノード５との間の電位差はＶＤＤ　とノード
６との間の電位差に等しくなる。しかし、ＶＯＯとノー
ド５との電位差は、トランジス・り２３２のベース−エ
ミッタ接合電圧と抵抗２３１における電圧降下の和に等
しく、ｖＤＤとノード６との間の電位差はトランジスタ
２３３のベース−エミッタ接合電圧に等しい、従って、
次式が得られる。

ＶＩＩＩＥ（２！！ｌ　”ＶＢ！＋２３３１”ｌ３Ｒ２
３１Ｖ！１Ｅｆ２３３１−ＶＢ！＋２３３＝Ｉ３Ｒ２３
１ＡＶＲＥ　−ＩｓＦｈｓ＋ Ｉ３＝ΔＶａ！／Ｒｚｓ＋　　　　　　　　　　　　（
１）前述したように、ＦＥＴ２１１と２１２はＩ、−ｍ
Ｉ、を満足するように動作するので、■、に式（１）　
を代入すると、式（２）が得られる。

１１−　ｍ（ＡＶａｔ）／Ｒｚｓ＋　　　　　　　　　
　　（２）従って、第３のステージ２３は、電流値１１
の電流が常に流れるように動作するので、電流値１１は
２つのバイポーラ接合型トランジスタ２３２，２３３の
ベース−エミッタ間電圧の差に比例する０式（２）で表
わされるＩＩの温度係数は、Ｒ２３１とＡＶａｔの温度
係数に依存している。

第１図はブロック２を示す、ブロック２は第２の電流路
■２を有し、電流路Ｉ２はダイオード接続されたＮＰＮ
バイポーラ接合型トランジスタ１２１　と、Ｐチャンネ
ルＦＥＴ　１２２により構成されている。トランジスタ
１２１のベースとコレクタは電源端子３に接続されてい
る。トランジスタ１２１のエミッタはＦＥＴ　１２２の
ソースに接続されている。

ＦＥＴ　１２２のゲートはＦＥＴ　２１１とＦＥＴ　２
２２のゲートに接続されている。トランジスタ１２１　
と１２２の幾何学的寸法は、次のように選択されている
。すなわち、これらトランジスタの電流／電圧特性が対
称的であり、かつ、トランジスタ１２１．１２２とトラ
ンジスタ２３３．２２２とがミラー関係にあり、ＦＥＴ
１２２のソース電圧がＦＥＴ　２２２のソース電圧と等
しく、ＦＥＴ　２２２のソース電圧に従うように選ばれ
ている。その結果、ＦＥＴ　１２２と２２２は電流路１
．と電流路！、の間でカレントミラー動作をし、電流路
■。

の電流が電流路■２に電流路■１の電流に比例する電流
を８起する。

１、−ｎＩ、とし、式（２）を■、に代入すると、！、
＝ｎｍ（ΔＶ２１（／Ｒ２ｓ＋） となる。

電流路■２の電流は抵抗１１０を流れ、その抵抗１１０
間の電圧が１２ＲＩＩＯに等しくなる。

１、＝ｎｌ、−ｒｖ（ΔＶＩＥ／Ｒ２３＋）であるので
、抵抗１１０間の電圧は ｒｖ’ΔＶＢＥ責Ｒ＋＋ａ／Ｒｚｓ＋）に等しい。

抵抗ＲＩＩＯとＲ２３１の温度依存は、ＲＩＩＯ／　Ｒ
２３１では、相殺されるので、抵抗１１０の間の電圧の
温度係数は、ΔＶ！ＩＥの温度係数に比例する。

抵抗１１０はダイオード接続されたＮＰＮバイポーラト
ランジスタ２２と直列に接続されている。トランジスタ
２２はＰウェル技術により形成されるラテラルバイポー
ラ接合型トランジスタである。トランジスタ２２の断面
図を第４図に示す、このトランジスタは、ベース領域２
２１が抵抗１１０に接続され、コレクタ領域２２２が抵
抗１１０に接続され、エミッタ領域２２４がグランド４
に接続されている。

トランジスタ３２２の基体は、ＣＭＯ５技術において行
われるように、領域２２３を通してｖＤＤに接゛売され
ている。このように接続した場合、トランジスタ２２の
間の電圧はトランジスタ２２のバース−エミッタ間電圧
Ｖ、に等しい。

電源端子４とＦＥＴ　１２２のドレインの間の出力電圧
Ｖｌｌｌ！Ｆ／は、 ｖ＊ｔｒ　　＝　Ｖａｔ◆ｎＩ＠”ＡＶ２１２”（Ｒ１
１６／Ｒ２３１）＝　Ｖａｉ”ｋ　（Ａ　ＶＩＩＥ） のようになる。

したがって、ｖＲｌｒはバンドギャップ基準電圧になる
。にの値を適正に選ぶことにより、ＶＩＩＥｒの温度係
数をゼロにすることができる。

要約すると、第１図に示すブロック１の回路は、電流Ｉ
、を発生し、電流１．の値は２つのバイポーラ接合型ト
ランジスタ２３２，２３３間における個々のベース−エ
ミッタ接合電圧の差に比例する。

トランジスタ２２２と１２２の間のカレントミラー動作
により、電流■１によりブロック２に電流■、に比例す
る電流■２が８起される。電流Ｉ２により抵抗１１０で
電圧降下が生じる。この電圧降下はラテラルバイポーラ
接合型トランジスタ３２２のベース−エミッタ接合電圧
に加えられて、バンドギャップ基準電圧が与えられる。

ＶＤｏ３とグランド４の間で電源電圧差が増大すると、
これに応じて、ＦＥＴ　２１２のドレインの電圧がＶＤ
Ｄ３に対して増大する。この電圧が増大しである値にな
ると、ＦＥＴ　２１２のチャンネル長変調により、ＦＥ
Ｔ　２１２を流れる電流が増大され、そして、出力イン
ピーダンスが有限となる。しかし、ＦＥＴ　２１１はゲ
ートがドレインに接続されているので、それほど影響さ
れない、それため、電源３とグランド４の間の電圧差が
増大するとき、ＦＥＴ２１２と２１１の間に不整合が生
じ、この不整合により、１１とＴ３の比が好ましい値か
ら増々ずれてしまう。

同様に、ＶＤＤ３とグランド４との間の電圧が増大する
場合、ＦＥＴ　２１１のドレインとソースとの間の電圧
と、ＦＥＴ　１２２のドレインとソースとの間の電圧が
増大する。この電圧がある値になると、ＦＥＴ　２１１
，２２２および１２２でのチャンネル長変調により、Ｆ
ＥＴ　２１１と１２２を流れる電流が増大し、ＦＥＴ　
２１１と１２２の出力インピーダンスが有限になる。し
かし、　ＦＥＴ２２２はゲートとドレインが接続されて
いるので、それほど影響されない。それゆえ、電源電圧
が増大すると、ＦＥＴ　２１１と２２２の間、およびＦ
ＥＴ　１２２と２２２の間に不整合が生じる。

第２図は本発明の他の実施例を示す。

回路１３と１４を付加し、端子３と４との間に電源電圧
が変動した場合、回路１００が適切に動作するようにな
フている。

回路１３はＮチャンネルＦＥＴ１３５．２つのＰチャン
ネルＦＥＴ！３３と１３２、およびＮＰＮバイポーラ接
合型トランジスタを有し、これらのトランジスタが直列
に接続されて電流路１４が形成されている。回路１３の
トランジスタ１３１　と１３２は、電流路Ｉｔのトラン
ジスタ２３３と２２２をカレントミラー動作させるよう
になっている。　ＦＥＴ　２２１のドレインとＦＥＴ　
２１１のドレインとの間にＰチャンネルＦＥＴ１３４が
挿入されており、このＰチャンネルＦＥＴ１３４によっ
て回路１３が電流路Ｉ３に接続されている。電流路■２
のＦＥＴ１２２と抵抗体１１０との間にＰチャンネルＦ
ＥＴ　１５１が挿入されており、このＰチャンネルＦＥ
Ｔ１５１がＦＥＴ１３３に接続されている０回路１３に
より電流路Ｉ。

のＦＥＴ　２１１のドレインの電圧と、電流路Ｉ２のＦ
ＥＴ１２２のドレインの電圧の下限が設定されている。

回路１４はＮＰＮバイポーラ接合型トランジスタ１４１
％　ＰチャンネルＦＥＴ　１４２　、ＮチャンネルＦＥ
Ｔ１４４、およびＮチャンネルＦＥＴ　１４５を有し、
これらトランジスタが直列接続されて電流路Ｉｓが形成
されている０回路１４のトランジスタ１４５は電流路３
のトランジスタ２１１をカレントミラー動作させている
０回路１４はＮチャンネルＦＥＴ　１４３によって電流
路１１に接続されている。ＮチャンネルＦＥＴ１４３の
ドレインはＦＥＴ　２２２のドレインに接続され、ソー
スはＦＥＴ　２１２のドレインに接続されている。　Ｆ
ＥＴ　１４３のウェル１４ＢとＦＥＴ　１４４のウェル
１４７は、それぞれ、ＦＥＴ１４３，１４４のソースに
接続されている０回路１４により電流路■１のＦＥＴ　
２１２のドレイン電圧の上限が設定されている。

電流路■２のＦＥＴ　２１１．のドレイン電圧は次のよ
うになる。

ＶＤＤ−’／！ＩＥ（＋３１１−ＶｌｌｌｌＪ（１３２
）−ＶＧＩ＋１３３１”ＶＧＩＩ＋１３４１ＦＥＴ　１
３３と１３４はゲートどうしが接続されているので、Ｆ
ＥＴ　１３４のソース電圧の下限は、ＦＥＴ１３３のソ
ース電圧によってクランプされている。

しかし、トランジスタ１３１と１３２はトランジスタ２
３３と２２２をカレントミラー動作させるので、ＦＥＴ
　１５１のドレイン電圧はＦＥＴ　２２２のドレイン電
圧にクランプされている。

電流路Ｉ２のＦＥＴ　１２２　ドレイン電圧は次のよう
になる。

ＶＤＤ−Ｖ！１ｔ（＋３１１−ＶＧＳ（＋３２１−Ｖ（
１！＋１３３戸ＶＧｆｆＴ１５１１ＦＥ７１３３と１５
１はゲートどうしが接続されていので、ＦＥＴ　１５１
のソース電圧の下限値はＦＥＴ　１３３のソース電圧に
よってクランプされている。しかし、トランジスタ１３
１．１３２はトランジスタ２３３゜２２２をカレントミ
ラー動作させるので、ＦＥＴ　１５１のドレイン電圧は
ＦＥＴ　２２２のドレイン電圧にクランプされている。

ＦＥＴ　２１２のドレイン電圧は次のような゛る。

ｖａｓ　　１１４８１　　＋　　ｖａｓ　　（１４４）
−ｖａｓ　　Ｔ１４３）ＦＥＴ　１４４と１４３はゲー
トどうしが接続されているので、ＦＥＴ　２１２のドレ
イン電圧の上限は、ＦＥＴ１４５のドレイン電圧によっ
てクランプされている。しかし、トランジスタ１４５は
トランジスタ２１１をカレントミラー動作させるので、
ＦＥＴ　２１２のドレイン電圧の上限値はＦＥＴ　２１
１のドレイン電圧にクランプされている。

次のパラメータは実施例の例として与えられている。バ
イポーラ接合型トランジスタ１３１．１３２．１３３．
１４１および１２１のエミッタ面積Ａの比は次のように
なる。

＾３．Ｉ：＾２３２：Ａ２３３：＾、４．：＾１２１’
ｌ：１００：１：１：２電流路１．では、 ＦＥＴ２２２　（Ｗ／Ｌ）　ｐ−５０／２０ＦＥＴ１４
３　（Ｗ／Ｌ）ｎ−１５／２０ＦＥＴ２１２　（Ｗ／Ｌ
）ｎ−１５／２０電流路Ｉ２では、 ＦＥＴ＋　２２　（Ｗ／Ｌ）　、−１００／２０ＦＥＴ
ＩＩＩＩ　（Ｉｌｌ／Ｌ）　、−１００／２０電流路■
３では、 ＦＥＴ２□ｒ　（ｗ／ｌ、）　Ｐ−５０／２０ＦＥＴ１
３４（Ｗ／Ｌ）ｐ−５０／２０ＦＥＴ２　ｒ　ｒ　（Ｗ
／Ｌ）　ｎ−１５／２０電流路Ｉ４では、 ＦＥＴ＋　３２　（Ｉｆ／Ｌ）　ｐ＝２５／２０ＦＥＴ
＋ｓｓ　（Ｗ／Ｌ）　ｐ−２５／２０ＦＥＴ＋　３５　
（Ｗ／Ｌ）　１１−７．５／２０電流路Ｉｓでは、 ＦＥＴ１４２　（Ｗ／Ｌ）　ｐ−２５／２０ＦＥＴ、４
４（Ｉｆ／Ｌ）　、−７，５７２０ＦＥＴ１４Ｓ（Ｗ／
Ｌ）ｌｌ−７，５／２０１（、、、−１２ｋ　ｏｈｍ Ｒ，、ｏ−３３ｋ　　ｏｈｍ 動作時では、 ＶＩＥ　（２３２）　＝　ｖｔｌｎ　（Ｉｓ／Ｉｓ　（
２３２１）ＶＩＬＥ（２３３１＝ｖｙｌｎ　（Ｉｔ／ｌ
５ｎ３３＋）ここで、Ｖア＝熱電圧、 １ｇ≠トランジスタのエミッタ面積に比例した飽和電流 である。

ＶＢＥ　１２３３１−　ＶＢＥ　１２３２１＝ｖ７１ｎ
（（１＋／Ｉ！ｌ＋２ｓ２＋）／（Ｉｓ／ｌ５ｕｓｓ＋
）　　）、ＦＥＴ、２□Ｉ（Ｗ／Ｌ）−ＦＥＴ２１２（
Ｗ／Ｌ）であるから、　ｌｌ−１３となり１ 、°、ΔＥ　＝Ｖｔｌｎ　（Ｉｓ（ｚｓ２）／ｌ５ｔ２
ｓｓｔ　）＝ｖＴｌｎ（＾（２３２）／＾０３３１　　
）＝　ｖ７１ｎ　１０１００−ｌ２０ 、°、ｌ５−（Δｃ／Ｒｚ３＋）−１０μ＾典型的な例
で、トランジスタに値を与えらると、２１１に等しい電
流がカレントミラー動作してＩ２／　になる、したがっ
て、 ＶＲｚｒ−ＶａＥ”２Ｉ＋Ｒ＋ｔ。

＝ＶａＥ”２（ＡＶａ！／Ｒｚｓ＋）Ｒｔ＋。

＝ＶａＥ＋　（（２Ｊ＋ｏ／Ｒｚｓ＋）　（ΔＶＩり　
）である。

ついで、ｖ＊ｔｒがゼロ温度係数を有するように、ｖｌ
、ｌ、およびΔＶＢＥに対してそれぞれ適正な重み付け
係数を見出す。

（ｄＶ＊！ｒ／ｄｔ）−０とおけば、 ＶＲＥＦ　−ＶＢＥ”　　（（２Ｒ１１Ｏ／Ｒ２３１）
（ΔＶＢり）であるから、 ｄ　（２（ＲＩＩＯ／８２３１）　　ＡＶＩＩ！　　）
　／ｄＴ＋ｄＶａＥ／ｄｔ−０となる。

ラテラルバイポーラ接合型トランジスタ３２２の室温（
２５℃〕での温度係数は−２，２ｍｖ／　℃である。

室温でのΔＶ！Ｉｇの温度係数は０．４Ｉｌｖ／℃であ
るので、 ２（ＲＩＩＯ／Ｒ２３＋）　（０，４）−２，２ｍｖ／
ｌ：、およびＲ２／Ｒ１−２，７５である。

温度２５℃で、（Ｒ１息◎／Ｒ２３１）−２，７の関係
を用いると、 ＶＩＥＦ　−ＶＢＥ”　２（Ｒ２／Ｒ１）　（ΔＶＩＬ
Ｅ）＝０．６２＋２（２，７）（１２０ｍｖ）−１，２
８ｖ上述した説明と図から分かるように、本発明の基準
電圧回路は演算増幅器を用いないで得られる。他方、異
なる基準電圧が必要な場合（例えば、　ＶＲＥＦ−２，
１８Ｖ　）、　Ｖ−ＲＣＦは第３図に示すように非反転
増幅器に供給される。しかし、演算増幅器をこのように
レベルシフトするか、あるいはこれに相当するものとし
て使用しても良い。

以上の本発明の詳細な説明により、本発明の内容が広範
に説明されている。修正と変更は多くは通常の技術を有
する当業者には明白なことが理解される。このような修
正の一例としては、本発明を逆極性の電源で動作させる
ため、ＰＮバイポーラ接合型トランジスタをＰＮＰバイ
ポーラトランジスタに、ＮチャンネルトランジスタをＰ
チャンネルトランジスタに、Ｐチャンネルトランジスタ
をＮチャンネルトランジスタに替える例がある。したが
って、特許請求の範囲に記載された発明は、特に断わら
ない限り実施できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は電源
電圧の変動に適応させた本発明の他の実施例を示す回路
図、 第３図はバンドギャップ基準出力のレベルを任意に８動
する方法を説明する説明図、 第４図は本発明一実施例で使用されるバイポーラ接合型
トランジスタの断面図である。 （発明の効果） 以上説明したように、本発明によれば、上記のように構
成したので、演算増幅器を使用しない基準電圧回路を提
供できるとともに、グランドに対するバンドギャップ基
準電圧が得られるＣＭＯ５基準電圧回路を提供すること
ができるという効果がある。 手続補正書 平成２年１月３１日

Claims (1)

1. 【特許請求の範囲】 １）実質的に温度に依存しない基準電圧を発生する回路
   において、 第１の温度係数を有し、かつ、第１の電流を発生する第
   １の電流源と、 第２の電流源と、 第１の電流源と第２の電流源の間でカレントミラー動作
   させて第２の電流源を誘起させて第１の電流に比例した
   第２の電流を発生する第１のカレントミラー手段と、 第２の電流源に接続され、かつ、第２の電流から第１の
   電圧を発生する手段と、 第２の電流源に接続され、かつ、前記第１の温度係数に
   対して反対符号の第２の温度係数を有する第２の電圧を
   発生する手段と、 第２の電圧と第１の電圧と重み付け和を得る手段とを 備えたことを特徴とする基準電圧回路。 ２）請求項１において、前記第１の電流は熱電圧に比例
   し、かつ、前記第２の電圧はバイポーラトランジスタの
   接合電圧に比例していることを特徴とする基準電圧回路
   。 ３）請求項１において、前記第１の電流は２つのバイポ
   ーラトランジスタの個々の接合電圧の差電圧に比例し、
   かつ、前記第２の電圧はバイポーラトランジスタの接合
   電圧に比例していることを特徴とする基準電圧回路。 ４）請求項１において、第１の電流源は、 第１の電流路と、 第２の電流路と、 第１と第２の電流路に接続され、かつ、それらの個々の
   電流値の比を定める第１の手段と、第１および第２の電
   流路に接続され、かつ、第１の電流路の第１のノードと
   、第２の電流路の第２のノードとの間の電圧を等しく定
   める第２の手段と、 第１と第２のノードに接続され、かつ、前記第１の電流
   を定める第３の手段と を備えたことを特徴とする基準電圧回路。 ５）請求項４において、第１の手段は第１と第２のトラ
   ンジスタがカレントミラー動作をするように接続されて
   いることを特徴とする基準電圧回路。 ６）請求項５において、第２の手段は第３と第４のトラ
   ンジスタがカレントミラー動作をするように接続されて
   いることを特徴とする基準電圧回路。 ７）請求項６において、第３の手段は第１の電流路の第
   １のバイポーラトランジスタと、第２の電流路で抵抗手
   段と直列に接続された第２のバイポーラトランジスタと
   を備えたことを特徴とする基準電圧回路。 ８）請求項７において、第１のカレントミラー手段は第
   ３のバイポーラトランジスタが第２の電流源に接続され
   た第５のトランジスタと直列に接続され、第５のトラン
   ジスタが第３と第４のトランジスタに接続されているこ
   とを特徴とする基準電圧回路。 ９）請求項８において、前記第２の電圧を発生する手段
   は、第４のバイポーラ接合型トランジスタが第５のトラ
   ンジスタに接続され、かつ、第２の電圧を供給すること
   を特徴とする基準電圧回路。 １０）請求項９において、重み付け和を得るため、抵抗
   を第４のバイポーラトランジスタに接続したことを特徴
   とする基準電圧回路。 １１）請求項８において、前記第１および第２のトラン
   ジスタは第１の型の電界効果トランジスタであり、前記
   第３、第４および第５のトランジスタは第２の型の電界
   効果トランジスタであることを特徴とする基準電圧回路
   。 １２）請求項１１において、第１の型の電界効果トラン
   ジスタはＮチャンネル電界効果トランジスタであり、第
   ２の型の電界効果トランジスタはＰチャンネル電界効果
   トランジスタであることを特徴とする基準電圧回路。 １３）請求項１１において、第１と第３のトランジスタ
   、第２と第４のトランジスタは、それぞれ、ＣＭＯＳト
   ランジスタの対であることを特徴とする基準電圧回路。 １４）請求項１１において、前記第１の電流は第１と第
   ２のバイポーラトランジスタの接合電圧の差電圧に比例
   し、前記第２の電圧はバイポーラトランジスタの接合電
   圧に比例していることを特徴とする基準電圧回路。 １５）請求項１において、前記第２の電圧を発生する手
   段は、バイポーラ接合型トランジスタであることを特徴
   とする基準電圧回路。 １６）請求項１５において、前記バイポーラ接合型トラ
   ンジスタはラテラルバイポーラトランジスタであること
   を特徴とする基準電圧回路。 １７）請求項１５において、前記重み付け和はバイポー
   ラトランジスタと直列に接続されている抵抗手段によっ
   て得られることを特徴とする基準電圧回路。 １８）バンドギャップ基準電圧を供給する基準電圧回路
   において、 第１の電流路と、 第２の電流路と、 第３の電流路と、 第１と第２の電流路に接続され、かつ、第１と第２の電
   流路の電流値の比を決める第１のカレントミラー手段と
   、 第１、第２および第３の電流路に接続され、かつ、第１
   の電流路の第１の個所と、第２の電流通路の第２の個所
   と、第３の電流路内の第３の個所との電圧を等しく定め
   る手段と、第２と第３の電流路の間にカレントミラー動
   作させて個々の電流値の比を決める手段を有する第２の
   カレントミラー手段と、 第１と第２の電流路に接続され、かつ、第２の電流路の
   第１の温度係数を有する第１の電流を定める手段と、 第３の電流路に接続され、かつ、第３の電流路の電流か
   ら第１の電圧を供給する手段と、 第３の電流路に接続され、かつ、第２の温度係数を有す
   る第２の電圧を供給し、かつ、前記第１と第２の温度係
   数は反対の符号を有する手段と、第１と第２の電圧の重
   み付け和を発生する手段と を備えたことを特徴とする基準電圧回路。 １９）請求項１８において、第１のカレントミラー手段
   は、第１の電流路に接続された第１の型の第１の電界効
   果トランジスタと、第２の電流路に接続された第１の型
   の第２の電界効果トランジスタとを備えたことを特徴と
   する基準電圧回路。 ２０）請求項１９において、前記第１の電流を定める手
   段は、第１の電流路の抵抗手段と直列に接続された第１
   のバイポーラトランジスタと、第２の電流路に接続され
   た第２のバイポーラトランジスタとを備えたことを特徴
   とする基準電圧回路。 ２１）請求項２０において、第２のカレントミラー手段
   は、第１の電流路に接続された第２の型の第３の電界効
   果トランジスタと、第２の電流路の第２の型の第４の電
   界効果トランジスタと、第３の電流路の第３のバイポー
   ラトランジスタと直列に接続された第２の型の第５の電
   界効果トランジスタとを備えたことを特徴とする基準電
   圧回路。 ２２）請求項２１において、第１の型の電界効果トラン
   ジスタはＮチャンネル電界効果トランジスタであり、第
   ２の型の電界効果トランジスはＰチャンネル電界効果ト
   ランジスタであることを特徴とする基準電圧回路。 ２３）請求項２２において、第１、第２、第３、第４お
   よび第５のトランジスタは、それぞれ、ソース端子と、
   ゲート端子およびドレイン端子を備え、かつ、第１およ
   び第２のトランジスタのゲート端子は第１のトランジス
   タのドレイン端子に接続され、かつ、第３と第４のトラ
   ンジスタのゲート端子が第４のトランジスタのドレイン
   端子に接続されていることを特徴とする基準電圧回路。 ２４）請求項１８において、前記第１の電圧を供給し、
   かつ、第１と第２の電圧の重み付け和を得る手段は、第
   １の電流路の抵抗と直列に接続され、かつ、ベース−エ
   ミッタ接合を有する第３のバイポーラトランジスタを備
   えたことを特徴とする基準電圧回路。 ２５）請求項２４において、第３のバイポーラトランジ
   スタはＮＰＮトランジスタであることを特徴とする基準
   電圧回路。 ２６）請求項２５において、ＮＰＮトランジスタはラテ
   ラルトランジスタであることを特徴とする基準電圧回路
   。 ２７）実質的に温度に依存しない基準電圧を供給する方
   法において、 第１の温度係数を有する第１の電流を発生させるステッ
   プと、 前記第１の電流から第１の電流に比例する第２の電流を
   誘起するためのカレントミラー動作を行なうステップと
   、 第２の電流から第２の電流に比例する第１の電圧を発生
   させるステップと、 第１の温度係数と逆符号の第２の温度係数を有する第２
   の電圧を発生させるステップと、 第２の電圧と第１の電圧との重み付け和を生じさせるス
   テップと を備えたことを特徴とする方法。 ２８）請求項２７において、前記第１の温度係数は２つ
   のバイポーラトランジスタの個々のベース−エミッタ接
   合の差の温度係数に比例し、前記第２の温度係数はバイ
   ポーラトランジスタのベース−エミッタ接合の温度係数
   に比例していることを特徴とする方法。