KR100825956B1

KR100825956B1 - 기준전압 발생기

Info

Publication number: KR100825956B1
Application number: KR1020060109209A
Authority: KR
Inventors: 김태환; 곽계달; 임준연
Original assignee: 한양대학교 산학협력단
Priority date: 2006-11-07
Filing date: 2006-11-07
Publication date: 2008-04-28

Abstract

온도 변화에 독립적인 기준전압 발생기가 개시된다. 본 발명의 실시예에 따른 기준전압 발생기는 온도 변화에 상응하여 1차 보상된 제1 전류를 생성하는 제1 전류 발생부; 온도변화의 2차 함수에 상응하여 제2 전류를 생성하는 제2 전류 발생부; 및 제1 및 제2 전류를 전달받아 기준전압을 생성하는 통합부를 포함한다.

본 발명에 따르면, 온도의 변화에 따른 출력전압의 편차를 줄일 수 있으며, 회로의 복잡도가 낮다는 장점이 있다.

기준전압, 온도변화, MOS

Description

기준전압 발생기{Reference voltage generator}

도 1은 본 발명의 일 실시예에 따른 기준전압 발생기의 구성을 예시한 도면.

도 2는 본 발명의 일 실시예에 따른 기준전압 발생기의 통합부.

도 3은 본 발명의 일 실시예에 따른 기준전압 발생기 제1 전류 발생부의 구성을 도시한 회로도.

도 4는 본 발명의 일 실시예에 따른 기준전압 발생기의 제2 전류 발생부(130)의 구성을 도시한 회로도.

도 5는 본 발명의 일 실시예에 따른 기준전압 발생기의 전체 회로도.

도 6은 본 발명의 일 실시예에 따른 기준전압 발생기의 온도 변화에 다른 출력 전압 특성을 나타낸 그래프.

본 발명은 기준전압 발생기에 관한 것으로서, 보다 상세하게는 저전압에서 온도 변화에 독립적인 기준전압 발생기에 관한 것이다.

일반적으로 기준전압 제공회로(bandgap reference circuit)는 외부에서 인가되는 전원을 이용하여 기준전압을 제공하는 회로이다. 이때, 기준전압 제공회로는 공급되는 전원이나 프로세서 파라미터들 또는 온도 변화에 독립적이어야 한다. 즉, 기준전압 제공회로는 공급되는 전원이나 프로세스 파라미터들 또는 온도의 변화에도 불구하고 일정한 기준전압을 제공하여야 한다.

기존의 기준전압 발생기에 대해서 살펴 보면, (1) Piecewise-linear compensation은 온도에 대한 비선형성을 MOS(Metal Oxide Semiconductor)의 특성을 이용하여 기준 온도 이상에서 보다 많은 비선형성 전류를 더해주는 방식으로 구현하였으나, CMOS(complementary metal-oxide-semiconductor) 공정을 이용하여 낮은 공급 전압에서 구현할 수 없다는 문제점이 있다.

(2) Register temperature compensation은 가장 쉽게 접근할 수 있는 방법이나, 서로 다른 온도 계수를 가지는 온-칩 저항(on-chip resistor)이 공정에 보장 되어야 하고 보상 방법이 공정 방법에 매우 의존적이기 때문에 희로 신뢰성에 문제점이 있다.

(3) Quadratic temperature compensation은 고차 함수 중 2차 함수까지만 상쇄하기 위하여 이차함수에 비례하는 함수를 만들어 더해줌으로써 구현할 수 있으나, 설계시에 회로도가 복잡해지고 많은 전력소비가 많아지는 문제점이 있다.

(4) Exponential temperature compensation은 바이폴라 트랜지스터의 활동영역 전류이득(forward-current gain)의 온도에 대한 특성을 이용한 것이며 비교적 간단하나 CMOS에서는 온도에 따라 민감하기 때문에 소자의 신뢰성에 문제점이 있 다.

(5) Different temperature dependent current는 사용하는 전류가 온도에 각각 다른 함수를 가지고 있다는 성질을 이용하여 전류거울(current mirror)과 폐루프(closed loop)를 통하여 구현하였으나 회로적으로 구현하기에 복잡하다는 문제점이 있다.

(6) Exact method는 실험에 의해 잘 정의된 공정 매개변수(process parameter)를 이용하여 T*ln(T)의 성분을 없앨 수 있으나 낮은 공급전압에서 소자가 작동하지 않는다는 문제점이 있다.

상기한 바와 같은 종래의 문제점을 해결하기 위해, 본 발명은 온도의 변화에 독립적인 기준전압 발생기를 제안하는 것이다.

또한, 본 발명은 낮은 공급전압에서 작동할 수 있으며 회로도의 복잡도가 낮은 기준전압 발생기를 제안하는 것이다.

또한, 본 발명은 전력소비를 적게하여 펌핑 효율을 높이는 기준전압 발생기를 제안하는 것이다.

본 발명의 또 다른 목적들은 이하의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.

상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일 측면에 따르면 온도 변화에 독립적인 기준전압 발생기에 있어서, 상기 온도 변화에 상응하여 1차 보상된 제1 전류를 생성하는 제1 전류 발생부; 상기 온도변화의 2차 함수에 상응하여 제2 전류를 생성하는 제2 전류 발생부; 및 상기 제1 및 제2 전류를 전달받아 기준전압을 생성하는 통합부를 포함하는 기준전압 발생기가 제공된다.

상기 제1 및 제2 전류 발생부의 동작여부를 제어하는 구동부를 더 포함할 수 있다.

상기 구동부는 게이트(gate)가 연결된 제1 및 제2 NMOS(N-channel Metal Oxide Semiconductor) 및 커패시터를 포함하되, 상기 커패시터는 상기 제1 및 제2 NMOS의 게이트와 전원전압(Vdd)을 연결하고, 상기 게이트에서 생성되는 기생커패시터와 상기 커패시터로 형성되는 전압분배기를 이용하여 소정의 전압값이 상기 제1 및 제2 NMOS의 게이트에 전달될 수 있다.

상기 소정의 전압값이 상기 제1 및 제2 NMOS의 문턱전압값을 넘는 경우, 상기 제1 및 제2 NMOS의 드레인에 각각 연결된 상기 제1 및 제2 전류 발생부가 동작될 수 있다.

상기 구동부는 미러형태로 결합하는 제3, 제4와 제5 NMOS 를 더 포함하되, 상기 제3 내지 제5 NMOS는 게이트가 상호간에 연결되고, 상기 제5 NMOS의 드레인은 상기 제1 및 제2 NMOS의 게이트에 연결되고, 상기 미러(mirror)형태로 결합하는 제3 및 제4 NMOS의 게이트는 상기 제1 전류 발생부의 미러 형태로 연결된 복수개의 MOS 소자 중 어느 하나로부터 소정의 전압을 공급받을 수 있다.

상기 제1 전류 발생부가 동작하여 상기 제3 및 제4 NMOS의 게이트를 통하여 상기 제5 NMOS의 게이트에 전달되는 소정의 전압값이 상기 제5 NMOS의 문턱전압값을 넘는 경우, 제5 NMOS는 상기 제1 및 제2 NMOS의 게이트 전압레벨을 감소시킬 수 있다.

상기 제1 전류 발생부는 게이트가 연결된 복수의 PMOS(P-channel Metal Oxide Semiconductor); 상기 게이트와 출력단자가 연결된 증폭기; 제1 내지 제5 저항(R1, R2, R3, R4, R5); 제1 및 제2 다이오드(Q1, Q2)를 포함하되, 제1 PMOS의 드레인과 기판전압(Vss)사이에 직렬로 연결되는 제1 저항(R1)과 제2 저항(R2)사이의 접속점에 상기 증폭기의 제1 입력단자가 연결되고, 제2 PMOS의 드레인과 기판전압(Vss)사이에 직렬로 연결되는 제3 저항(R3)과 제4 저항(R4)사이의 접속점에 상기 증폭기의 제2 입력단자가 연결되고, 상기 제1 저항(R1)과 상기 제1 PMOS(pd1) 사이의 접속점이 제1 트랜지스터(Q1)의 에미터(emitter)와 연결되며, 상기 제3 저항(R3)과 상기 제2 PMOS(pd2) 사이의 접속점은 상기 제5 저항(R5)을 통하여 상기 제2 트랜지스터(Q2)의 에미터와 연결될 수 있다.

상기 제2 전류 발생부는 복수개의 NMOS(P-channel Metal Oxide Semiconductor); 및 게이트가 연결되고 소스(source)가 전원접압(Vdd)에 연결된 복수의 PMOS(P-channel Metal Oxide Semiconductor)를 포함하되, 제1 및 제2 PMOS의 드레인은 게이트가 연결된 제1 및 제2 NMOS의 드레인에 각각 연결되고, 제1 및 제3 PMOS의 드레인은 게이트가 연결된 제3 및 제4 NMOS의 드레인에 각각 연결되고, 상기 제1 PMOS, 상기 제1 NMOS 및 상기 제3 NMOS의 게이트는 각각 드레인에 연결되 고, 온도 변화의 2차 함수에 상응하여 제2 전류를 제4 PMOS의 드레인에서 생성할 수 있다.

상기 제1, 제2 및 제4 PMOS는 강반전영역(strong inversion)에서 작동하고, 상기 제1 및 제2 NMOS는 약한 반전영역(weak inversion)에서 작동하고, 상기 제4 NMOS는 선형 동작 영역(linear)에서 작동할 수 있다.

상기 통합부는 상기 제1 및 제2 전류 발생부에서 각각 생성된 상기 제1 및 제2 전류를 전류 거울(current mirror)을 통하여 각각 추출하고 통합하여 소정의 저항을 통과시켜 기준전압을 외부회로에 공급할 수 있다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치 하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.

도 1은 본 발명의 일 실시예에 따른 기준전압 발생기의 구성을 예시한 도면이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 기준전압 발생기는 제1 전류 발생부(120), 제2 전류 발생부(130), 구동부(110), 통합부(140)를 포함한다.

제1 전류 발생부(120)는 온도변화에 상응하여 1차 보상된 제1 전류를 생성하여 출력하고, 제2 전류 발생부(130)는 온도변화의 2차함수(예를 들어, T²)에 상응하여 제2 전류를 생성하여 출력한다.

구동부(110)는 제1 전류 발생부(120)와 제2 전류 발생부(130)를 구동(start-up)시키고, 통합부(140)는 제1 전류 발생부(120)와 제2 전류 발생부(130)에서 각각 생성되는 제1 전류 및 제2 전류를 통합하여 기준전압을 발생한다.

본 발명의 일 실시예에 따른 기준전압 발생기가 포함하는 각 구성요소에 대해서는 이하의 도면을 참조하여 후술한다.

도 2는 본 발명의 일 실시예에 따른 기준전압 발생기의 통합부(140)이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 기준전압 장치의 통합부(140)는 제1 및 제2 전류 발생부(120, 130)에서 각각 생성되는 제1 및 제2 전류를 전류 거울(current mirror)을 이용하여 각각 추출한 후, A노드(210)에서 통합하여 미리 설정된 저항 Rout(220)을 통과시켜 기준전압을 외부 회로에 공급한다.

여기서, 전류 거울(current mirror)에 대한 기술은 이미 공지가 된 기술이므로 본 명세서에서는 본 발명의 요지와 관련된 부분을 제외하고 상세한 설명은 생략한다.

또한, 제1 및 제2 전류 발생부(120, 130)에서 제1 및 제2 전류(205, 206)를 각각 생성하는 것에 대해서는 이후 도3 및 도4를 참조하여 상세히 설명하기로 하고, 여기서는 통합부(140)에서 제1 및 제2 전류(205, 206)을 통합하는 과정에 대해서 설명한다.

도2에서는 제1 및 제2 전류 발생부(120, 130)을 간략히 표현하여 제1 및 제4 PMOS(P-channel Metal Oxide Semiconductor)(201, 204)를 통하여 온도 변화에 상응하여 1차 보상된 제1 전류 I1(205) 및 온도변화의 2차 함수에 비례하는 제2 전류 I2(206)가 각각 흐르는 것을 도시하였다.

여기서, 제1 PMOS(201)에 대하여 전류 거울(current mirror)형태로 결합한 제2 PMOS(202)에 제1 전류 I1(205)와 동일한 전류가 생성되어 A노드(210)로 흐른다.

마찬가지로, 제4 PMOS(204)에 대하여 전류 거울(current mirror)형태로 결합한 제3 PMOS(203)에 제2 전류 I2(206)와 동일한 전류가 생성되어 A노드(210)로 흐른다.

따라서, A노드(210)에서는 제1 및 제2 전류(205, 206)가 통합되어, 미리 설정된 저항 Rout(220)에 의하여 기준전압으로 외부 회로에 출력된다.

여기서, 제1 전류(205)는 온도 변화에 대하여 1차 보상된 전류로서 크게 위로 볼록한 곡선(Large convex Curve)(예를 들어 제1 전류를 소정의 저항을 통과한 경우의 전압은 도2의 230참조) 형태이며, 제2 전류(206)는 온도 변화의 2차 함수에 비례하는 전류로서 작게 오목한 곡선(Small Concave Curve)(예를 들어 제2 전류를 소정의 저항을 통과한 경우 전압은 도2의 240참조) 형태로서 제1 및 제2 전류(205, 206)는 서로 상반적이다(complementary)(이에 대해서는 이후 도3 및 도4를 참조하여 상세히 설명한다).

따라서, 서로 상반적인(complementary) 제1 전류(205)와 제2 전류(206)이 A 노드(210)에서 통합되면, 상호 상쇄효과가 나타나서 온도 변화에 독립적인 기준전류를 생성할 수 있으며, 미리 설정된 Rout(220)을 이용하여 온도 변화에 독립적인 기준전압(250)을 생성하여 외부회로로 제공할 수 있다.

여기서, 본 발명의 일 실시예에 따라 도2에서는 PMOS를 사용하여 전류거울(current mirror)을 만들었으나, NMOS(N-channel Metal Oxide Semiconductor), CMOS(complementary Metal Oxide Semiconductor) 및 BJT(Bipolar Junction Transistors) 등으로 구성될 수 있음은 당업자에게 자명하다.

상기에서 통합부(140)에서 제1 및 제2 전류(205, 206)를 통합하여 기준전압을 외부회로로 출력하는 것을 설명하였다.

이하에서는 제1 및 제2 전류 발생부(120, 130)에 대해서 설명한다.

도 3은 본 발명의 일 실시예에 따른 기준전압 발생기의 제1 전류 발생부(120)의 구성을 도시한 회로도이다.

도 3을 참조하면 본 발명의 일 실시예에 따른 제1 전류 발생부(120)는 복수개의 PMOS(pd1, pd2), 복수개의 PNP형 BJT(Bipolar Junction Transistors)(350, 351), 복수개의 저항(331, 332, 333, 334) 및 연산 증폭기(320)을 포함한다.

단, R1_1(331)과 R1_2(332)의 합은 R2_1(333)과 R2_2(334)의 합과 같고, 제2 BJT(351)의 에미터의 면적은 제1 BJT(350)의 에미터의 면적보다 N배 크다.

이하에서 본 발명의 일 실시예에 따른 제1 전류 발생부에서 온도 비례성분(Proportional to absolute temperature, 이하 'PTAT'라 칭함)과 온도 반비례성분(Complementary to absolute temperature, 이하 'CTAT'라 칭함)을 이용하여 온도 변화에 상응하여 1차 보상된 전류를 생성하는 과정에 대해서 살펴본다.

보다 상세하게는 제2 PMOS(312)에 흐르는 전류를 노드 E(344)에서 R0(335)방향으로 흐르는 PTAT 성분 전류를 설명한 후, 저항 R2_1(333) 방향으로 흐르는 CTAT 전류 성분에 대해서는 같은 크기인 노드 D(343)에서 R1_1(331) 방향으로 흐르는 전류를 구하여 설명한다.

먼저, 노드 E(335)에서 R0(335)방향으로 흐르는 전류 성분을 이용하여 PTAT성분에 대해서 살펴본다.

연산 증폭기(320)은 노드 B(350)와 노드 C(351)의 전압을 같게 해주는 역할을 한다. 이때, 노드 E(344)에서 제 2 BJT(351)의 에미터(emitter)사이에 저항 R0(335)가 삽입되면서, 제2 BJT(351)의 Veb2(제2 BJT(351)의 에미터(emitter)와 베이스(base)간의 전압차)가 Vbe1(제1 BJT(350)의 에미터와 베이스간의 전압차)보다 상대적으로 작아진다. 따라서 R0(335)에 흐르는 전류는 하기의 수학식 1로 나타낼 수 있다.

여기서 BJT의 전류공식을 이용하여 BJT의 Veb는 하기의 수학식2로 나타낼 수 있다.

여기서, Is는 포화전류(saturation current)이고, Vt=kT/q이다(k는 볼츠만 상수, q는 electric charge이다).

수학식 1과 수학식 2를 사용하면 하기의 수학식 3으로 나타낼 수 있다.

여기서, 제2 BJT(351)의 에미터의 면적은 제1 BJT(350)의 에미터의 면적보다 n배 크므로, Is2는 Is1보다 n배 크다. 따라서 수학식3을 정리하면 R0(335)에 흐르는 전류는 하기의 수학식 4로 나타낼 수 있다.

수학식 4를 참조하면, 저항 R0(335)에 흐르는 전류는 온도 T에 비례하는 PTAT 성분인 1차 함수가 된다.

다음으로, 온도에 반비례 성분인 CTAT 성분에 대해서 설명한다.

노드 E(344)에서 R2_1(333)방향으로 흐르는 전류는 노드 D(343)에서 저항 R1_1(331) 방향으로 흐르는 전류와 같다.

여기서 저항 R1_1(331)과 R1_2(332)의 합을 저항 R1이라 나타내고, R2_1(333)과 R2_2(334)의 합을 저항 R2라 나타내면 저항 R1 또는 저항 R2에 흐르는 전류는 하기의 수학식 5로 나타낼 수 있다.

일반적으로 온도가 1℃가 증가할 경우 Veb는 대략 2mV감소한다. 따라서, 수학식 5를 참조할 때, 저항 R1 또는 저항 R2에 흐르는 전류는 온도에 1차적으로 반비례(Complementary)하는 CTAT 성분이다.

도 3의 제2 PMOS(312)에서 흐르는 전류는 노드 E(344)에서 R0(335)방향으로 흐르는 PTAT 성분과 R2_1(333) 방향으로 흐르는 CTAT 성분으로 나눌 수 있다. 또한, 제3 PMOS(313)에 흐르는 전류는 전류 거울에 의해 제2 PMOS(312)에 흐르는 전류와 동일하다. 따라서 수학식 4와 수학식 5를 참조하면 제1 전류 발생부(120)에서 생성하는 전류 I1(205)는 하기의 수학식 6으로 나타낼 수 있다.

여기서, i_PTAT는 PTAT 성분의 전류값이며, i_CTAT는 CTAT 성분의 전류값을 의미한다.
수학식 6을 참조하면, 제1 전류 발생부(120)에서 생성하는 전류 I1(205)는 온도에 1차 비례하는 PTAT 성분과 1차 반비례하는 성분의 합으로서, 온도 변화에 1차 보상된 기준 전류를 생성한다. 또한 I1(205)는 위로 크게 볼록한 형태를 취하는데, 그래프는 도 2의 하단의 첫 번째 그래프(230)과 같다.

지금까지 제1 전류 발생부(120)에서 생성하는 온도 변화에 1차 보상된 전류 I1(205)의 생성에 대해서 설명하였고, 이하에서는 제2 전류 발생부(130)에서 온도 변화의 2차 함수에 상응하여 제2 전류(206)을 생성하는 과정에 대해서 설명한다.

도 4는 본 발명의 일 실시예에 따른 기준전압 발생기의 제2 전류 발생부(130)의 구성을 도시한 회로도이다.

도 4를 참조하면 본 발명의 일 실시예에 따른 기준전압 발생기의 제2 전류 발생부(130)는 게이트가 연결된 복수개의 PMOS(410, 411, 412, 413), 복수개의 미러 형태로 결합한 NMOS(421, 422, 423, 424)를 포함한다.

여기서, 도 4에 도시된 본 발명의 일 실시예에 따른 기준전압 발생기의 제2 전류 발생부(130)는 MOS(Metal Oxide Semiconductor) 소자만을 사용하여 구성하였으나, NMOS, PMOS, BJT등을 이용하여 구성할 수 있음은 당업자에게 자명하다.

일반적으로 MOS 소자는 조건에 따라 하기의 3가지 동작 영역으로 이용할 수 있다.

1) 강 반전영역 ; Vgs > Vth, Vds > Vgs-Vth

2) 약 반전영역 ; Vgs < Vth

3) 선형 동작영역 ; Vgs > Vth, Vds < Vgs-Vth

(단, Vgs는 gate-source간 전압, Vds는 drain-source간 전압, Vth는 문턱전압값)

MOS 소자는 강 반전영역에서 회로적으로 이상적인 전류원(current source)의 성격을 가지고 이런 상태를 턴온(turn-on) 상태라고 한다. 약 반전영역에서는 전류가 흐르지 않는 턴오프(turn-off) 상태이나, 실제적으로는 미약하게나마 전류가 흐 르며, 이때 MOS 소자는 BJT의 특성과 흡사하다. 선형 동작영역에서 MOS 소자는 저항의 역할을 한다.

도 4를 참조하면, 제1, 제2 및 제4 PMOS(410, 412, 413)는 전류 거울(current mirror) 역할을 하기 위하여 이상적인 전류원 역할을 하여야 하므로 강 반전 영역에서 동작을 한다. 제1 및 제2 NMOS(421, 422)는 BJT의 성질을 갖게 하기 위하여 약 반전영역에서 동작을 한다. 제3 및 제4 NMOS(423, 424)는 저항의 역할을 하기 위하여 선형 동작영역에서 동작한다.

도 4를 참조하여 제4 PMOS(413)을 통하여 외부 회로에 출력되는 전류 I2에 대해서 정리하면 하기의 수학식 7로 나타낼 수 있다.

여기서

는 선형 동작영역에서의 제3 및 제4 NMOS(423, 424)가 회로에서 구성하는 저항이며,

는 노드 F(450)에서의 전압이며,

및

는 제1 및 제2 NMOS(421, 422)의 게이트(gate)와 소스(source)간의 전압이다.

여기서,

와

를 하기의 수학식 8과 같이 나타낼 경우 상기 수학식 7은 하기의 수학식 9로서 나타낼 수 있다.

여기서, W/L은 MOS의 width(W)와 length(L)의 비율을 의미하며, 다른 용어로는 WL 비율(WL ratio)라고도 한다. W/L은 MOS의 전류를 구하는데 있어서 중요한 요소가 되며, 수학식에서 β로 표시된다.
여기서, x는 자연수로서, 각 MOS의 각 W/L을 구분하기 위한 변수이다.
예를 들어, n3 모스(423) 및 n4 모스(424)의 WL 비율은 β₃ = (W/L)₃및 β₄ = (W/L)₄로 각각 표시할 수 있다.
수학식 9를 참조하면, 제4 PMOS(413)을 통하여 외부회로로 출력되는 I2는 온도 변화의 이차함수에 비례하며, 제 1전류 발생부(120)에서 생성한 온도 변화에 1차 보상된 위로 볼록한 곡선형태(230)의 I1과 상반적인(complementary) 아래로 오목한 그래프(240)가 된다.

지금까지 제2 전류 발생부(130)에서 생성하는 온도변화의 이차함수에 비례하는 전류 I2에 대해서 설명하였다.

이하에서는 제1 전류 발생부(120) 및 제2 전류 발생부(130)을 구동하는 구동부(110) 및 기준전압 발생기의 전체 회로에 대하여 설명한다.

도 5는 본 발명의 일 실시예에 따른 기준전압 발생기의 전체 회로도이다.

도 5를 참조하면 본 발명의 일 실시예에 따른 기준전압 발생기는 제1 전류 발생부(120, 도3 참조) 및 제2 전류 발생부(130, 도4 참조), 통합부(140) 및 구동 부(110)를 포함할 수 있다.

본 발명의 일 실시예에 따른 기준전압 발생기의 구동부(110)는 구조적인 이유로 제1 및 제2 전류 발생부(120, 130)를 각각 구동하기 위한 2개의 스타트업(start-up)회로가 필요하다.

따라서, 회로설계가 복잡해지는 단점을 극복하기 위해서 본 발명의 일 실시예에 의하면 구동부(110)는 5개의 NMOS(501, 502, 503, 504, 505) 및 1개의 커패시터(Csu, 510)로 구성된 간단한 형태의 스타트업 회로를 포함할 수 있다.

일반적으로 회로 자체적으로 전압 바이어싱(biasing)이 가해지는 구조인 부츠트래핑 (bootstrapping) 구조에서는 회로가 안정되게 동작할 수 있는 조건은 두 가지이다. 하나는 정상적인 값을 가지면서 안정화되는 동작점이고, 다른 하나는 공급전압에 포화(saturation)되어 동작하는 동작점이다.

부츠트래핑 구조인 기준전압 발생기는 전체회로가 정상적인 동작을 하지 않는 경우, 노드 vctrl(520)과 노드 np1(521)의 전압은 전원전압(Vdd)에 가까워지고, 노드 nbias1(522)의 전압은 기판전압(Vss)에 가까워진다. 따라서, 기준전압 발생기가 정상적인 값을 가지면서 안정화되게 동작하기 위해서는 노드 vctrl(520)과 노드 np1(521) 및 노드 nbias1(522)의 전압을 미리 지정된 값으로 만들어 주어야 하므로 스타트업(start-up)회로가 필요하다.

본 발명의 일 실시예에 따르면 구동부(110)에서 구비하는 커패시터(Csu, 510)와 노드 nsu(523)에서 생성되는 기생커패시터(Cpar, 511)로서 전압 분배기와 같은 특성을 이용하여 노드 nsu(523)의 전압 레벨을 상승시킨다. 노드 nsu(523)의 전압은 하기의 수학식 10으로 나타낼 수 있다.

기생 커패시터(Cpar, 511)는 값의 변화가 있지만, 일반적으로 그 값은 수~수십 펨토(femto, 10^-15)이므로, 커패시터(Csu, 510) 값이 작아도 상술한 수학식 10에 의한 전압분배기 특성에 의하여 충분히 전원전압(Vdd)의 값을 충분히 노드 nsu(523)에 전달할 수 있다.

따라서, 전원전압(Vdd)의 증가에 따라 노드 nsu(523)의 전압이 증가하여서 제1 및 제2 NMOS(501, 502)의 문턱전압값(Vth)을 넘으면, 제1 및 제2 NMOS(501, 502)가 동작하고, 최종적으로 노드 vctrl(520)과 노드 np1(521)에 회로가 정상적으로 동작하기 위한 소정의 전압값이 전달된다.

여기서, 제1 전류 발생부(120), 제2 전류 발생부(130) 및 통합부(140)의 동작에 대해서는 도2 내지 도4를 참조하여 상술하였으므로 여기서 중복된 설명은 생략한다.

제1 전류 발생부(120), 제2 전류 발생부(130) 및 통합부(140)가 원하는 동작점에서 동작하고, 전체 회로가 원하는 동작을 하기 시작하면 노드 nbias1(522)의 전압값이 증가하여 제3 내지 제5의 NMOS(503, 504, 505)의 문턱전압값(Vth)을 넘어서게 되어 제3 내지 제5의 NMOS(503, 504)가 동작하게 된다.

이 때, 제5 NMOS(505)는 동작하면서 제1 및 제2 NMOS(501, 502)의 게이트 전 압을 강하시켜 제1 및 제2 NMOS(501, 502)를 전체회로와 단절시키는 역할을 한다.

지금까지 도 5를 참조하여 전체회로 내에서 구동부의 역할을 설명하였다.

도 6은 본 발명의 일 실시예에 따른 기준전압 발생기의 온도 변화에 다른 출력 전압 특성을 나타낸 그래프이다.

도 6을 참조하면 제1 전류 발생부(120)에서 상반적인 (complementary) PTAT 성분과 CTAT 성분을 통합하여 생성한 온도 변화에 1차 보상한 경우의 출력전압 특성 그래프(230)와, 본 발명의 일 실시예에 따라 제2 전류 발생부(130)에서 온도변화의 2차 함수에 상응하여 생성한 제2 전류를 상술한 제1 전류에 더 중첩한 경우의 출력전압의 특성을 나타낸 그래프(600)가 있다.

여기서, 본 발명의 일 실시예에 다른 기준전압 발생기는 기존의 온도변화에 1차 보상한 경우의 출력전압보다 온도 변화에 따른 출력 전압 변화의 편차를 줄일 수 있음을 알 수 있다.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 기준전압 발생기는 온도의 변화에 독립적인 기준전압을 제공하는 장점이 있다.

또한, 본 발명은 낮은 공급전압에서 작동할 수 있으며 회로도의 복잡도가 낮은 기준전압 발생기를 제공하는 장점이 있다.

또한, 본 발명은 전력소비를 적게하여 펌핑 효율을 높이는 기준전압 발생기를 제공하는 장점이 있다.

Claims

온도 변화에 독립적인 기준전압 발생기에 있어서,

상기 온도 변화에 상응하여 1차 보상된 제1 전류를 생성하는 제1 전류 발생부;

상기 온도변화의 2차 함수에 비례하는 제2 전류를 생성하는 제2 전류 발생부; 및

상기 제1 및 제2 전류를 전달받아 기준전압을 생성하는 통합부를 포함하는 기준전압 발생기.
제 1항에 있어서,

상기 제1 및 제2 전류 발생부의 동작여부를 제어하는 구동부를 더 포함하는 것을 특징으로 하는 기준전압 발생기.
제 2항에 있어서,

상기 구동부는

게이트(gate)가 연결된 제1 및 제2 NMOS(N-channel Metal Oxide Semiconductor) 및 커패시터를 포함하되,

상기 커패시터는 상기 제1 및 제2 NMOS의 게이트와 전원전압(Vdd)을 연결하고,

상기 게이트에서 생성되는 기생커패시터와 상기 커패시터로 형성되는 전압분배기를 이용하여 이용한 분배 전압값이 상기 제1 및 제2 NMOS의 게이트에 전달되는 것을 특징으로 하는 기준전압 발생기.
제 3항에 있어서,

상기 분배 전압값이 상기 제1 및 제2 NMOS의 문턱전압값을 넘는 경우, 상기 제1 및 제2 NMOS의 드레인에 각각 연결된 상기 제1 및 제2 전류 발생부가 동작되는 것을 특징으로 하는 기준전압 발생기.
제 4항에 있어서,

상기 구동부는

미러형태로 결합하는 제3, 제4와 제5 NMOS 를 더 포함하되,

상기 제3 NMOS의 게이트는 상기 제4 NMOS 게이트와 연결되고, 상기 제4 NMOS 게이트는 상기 제5 NMOS 게이트와 연결되고,

상기 제5 NMOS의 드레인은 상기 제1 및 제2 NMOS의 게이트에 연결되고,

상기 미러(mirror)형태로 결합하는 제3 및 제4 NMOS의 게이트는 상기 제1 전류 발생부의 미러 형태로 연결된 복수개의 MOS 소자 중 어느 하나로부터 소정의 전압을 공급받는 것을 특징으로 하는 기준전압 발생기.
제 5항에 있어서,

상기 제1 전류 발생부가 동작하여 상기 제3 및 제4 NMOS의 게이트를 통하여 상기 제5 NMOS의 게이트에 전달되는 소정의 전압값이 상기 제5 NMOS의 문턱전압값을 넘는 경우, 제5 NMOS는 상기 제1 및 제2 NMOS의 게이트 전압레벨을 감소시키는 것을 특징으로 하는 기준전압 발생기.
제 1항에 있어서,

상기 제1 전류 발생부는

게이트가 연결된 복수의 PMOS(P-channel Metal Oxide Semiconductor);

상기 게이트와 출력단자가 연결된 증폭기;

제1 내지 제5 저항(R1, R2, R3, R4, R5);

제1 및 제2 다이오드(Q1, Q2)를 포함하되,

제1 PMOS의 드레인과 기판전압(Vss)사이에 직렬로 연결되는 제1 저항(R1)과 제2 저항(R2)사이의 접속점에 상기 증폭기의 제1 입력단자가 연결되고,

제2 PMOS의 드레인과 기판전압(Vss)사이에 직렬로 연결되는 제3 저항(R3)과 제4 저항(R4)사이의 접속점에 상기 증폭기의 제2 입력단자가 연결되고,

상기 제1 저항(R1)과 상기 제1 PMOS(pd1) 사이의 접속점이 제1 트랜지스터(Q1)의 에미터(emitter)와 연결되며,

상기 제3 저항(R3)과 상기 제2 PMOS(pd2) 사이의 접속점은 상기 제5 저항(R5)을 통하여 상기 제2 트랜지스터(Q2)의 에미터와 연결되는 것을 특징으로 하는 기준전압 발생기.
제 1항에 있어서,

상기 제2 전류 발생부는

복수개의 NMOS(N-channel Metal Oxide Semiconductor); 및

게이트가 연결되고 소스(source)가 전원전압(Vdd)에 연결된 복수의 PMOS(P-channel Metal Oxide Semiconductor)를 포함하되,

제1 및 제2 PMOS의 드레인은 게이트가 연결된 제1 및 제2 NMOS의 드레인에 각각 연결되고,

제1 및 제3 PMOS의 드레인은 게이트가 연결된 제3 및 제4 NMOS의 드레인에 각각 연결되고,

상기 제1 PMOS, 상기 제1 NMOS 및 상기 제3 NMOS의 게이트는 각각 드레인에 연결되고,

상기 제2 전류를 제4 PMOS의 드레인에서 생성하는 것을 특징으로 하는 기준전압 발생기.
제8항에 있어서,

상기 제1, 제2 및 제4 PMOS는 강반전영역(strong inversion)에서 작동하고,

상기 제1 및 제2 NMOS는 약한 반전영역(weak inversion)에서 작동하고,

상기 제4 NMOS는 선형 동작 영역(linear)에서 작동하는 것을 특징으로 하는 기준전압 발생기.
제 1항에 있어서,

상기 통합부는

상기 제1 및 제2 전류 발생부에서 각각 생성된 상기 제1 및 제2 전류를 전류 거울(current mirror)을 통하여 각각 추출하고 통합하여 소정의 저항을 통과시켜 기준전압을 외부회로에 공급하는 것을 특징으로 하는 기준전압 발생기.