JPH0637601A - 低電力消費のスタチックなエッジトリガされたｄフリップ−フロップ - Google Patents

Abstract

(57)【要約】 【目的】 従来のフリップ−フロップは電力消費が比較
的大きく又そのサイズ（又は長さ）も大きく、経済性及
びコンパクト性に劣っていた。本発明は電力消費が小さ
く又デバイスのコンパクト化を可能にするフリップ−フ
ロップを提供することを目的とする。 【構成】 トリステートゲートと２個のインバータを含
んで成るフリップ−フロップの第２のインバータを４個
の電界効果相補対トランジスタ（ＭＰ１、ＭＰ２、ＭＮ
１及びＭＮ２）で構成し、かつ第１の相補トランジスタ
対（ＭＰ２及びＭＮ２）が一方のサプライノードに接続
されたソースと他方のサプライノードに接続されたゲー
トを有し、他の相補トランジスタ対が前記第２のインバ
ータの出力ノードに共通接続されたドレーンと第１のイ
ンバータの出力ノードに接続されたゲートを有し更に第
１の相補トランジスタ対のサイズより実質的に小さいサ
イズを有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＭＯＳ論理回路に関
し、より詳細には低電力消費型のマスター−スレーブタ
イプのスタチックなフリップ−フロップに関する。

【０００２】

【従来技術及びその問題点】フリップ−フロップ（Ｆ
Ｆ）はカウンタで頻繁に利用されている。それらがリプ
ルタイプのカウンタを形成するために使用されるという
事実にもかかわらず、一般にＤタイプのフリップ−フロ
ップ（Ｄ−ＦＦ）はノンリプルタイプのカウンタ、つま
りカウンタを作り上げている全てのＦＦに同時にクロッ
クシグナルが到達するカウンタで特に有用である。これ
らのカウンタの電力消費は２種の因子の関数である。第
１の因子はスイッチングの数に関連し、一方他の因子は
各サイクルのクロックシグナルにより充電され又放電さ
れることが必要な負荷キャパシタンスに関連している。
カウンタがｎ個のＦＦから構成され２ⁿ −１までカウン
トできるとすると、一般にＦＦを形成するために使用さ
れる回路のタイプとデバイスを製造するために使用され
る技術に依存する数Ｎが存在し、もしｎ＞Ｎであると電
力消費に対する第２の寄与が第１の寄与より優先するこ
とを示すことが可能である（Ｎはある場合には零に等し
くなることもある）。

【０００３】比較的頻繁なスイッチングを受けるマルチ
ビットのカウンタ又はより一般的にはＦＦの電力消費を
減少させるためには、クロックへの容量的負荷の減少が
重要であるが、同時にスイッチングの間の電力消費が小
さいＦＦを製造することが有利である。一般にクロック
シグナルはＦＦを直接駆動しないが、これらはそこから
誘導されるシグナル、好適な回路（一般に「クロックド
ライバ」の名称で参照される）によりクロックシグナル
から誘導されしはしばクロックフェーズｆ及びｆ’と呼
ばれるシグナルにより駆動される。

【０００４】論理の観点からは、クロックフェーズ
（ｆ、ｆ’）又は単に２種のシグナルはｆ＝クロックで
ｆ’＝ノットクロックとなる。各シグナルが負荷Ｃを駆
動するとすると、Ｉ＝（Ｃ×Ｖ_dd）／（Ｔ／２）に等し
い平均電流消費が生じ、ここでＴはクロックの周期でＶ
_ddはサプライ電圧である。次にクロックドライバ回路も
固有の電力消費を有し、これは同じ動的性能に関し実質
的に駆動される負荷に比例する。

【０００５】結論として、クロックフェーズｆ及びｆ’
が有する容量負荷をある量だけ減少させることにより、
スイッチング数に依存する一定の時間というよりむしろ
全体のカウンタ−プラス−ドライバシステムの消費の比
例する減少が得られる。この一定の時間はＦＦのために
使用される構造に緊密に関連し、２種の寄与を組み合わ
せたものにより示される。

【０００６】（ａ）インバータの又は他のＣＭＯＳ論理
ゲートの入力の電圧はＣＭＯＳ構造の両相補ＭＯＳトラ
ンジスタをある時間のインターバルだけ伝導するため、
遷移（又は転換）状態の間にサプライレール及びグラウ
ンドから直流が流れる。 （ｂ）論理ゲートの出力ノードの電圧は０からＶ_ddまで
あるいはその逆に変化し、その結果該出力ノードに接続
された論理ゲートの入力キャパシタンスは充電又は放電
されなければならない。この第２の寄与は一般に第１の
寄与と比較して優位である。 上述したことから、電力消費を減少するためにＦＦは最
小数のＦＦで形成されなければならずかつこれらは可能
な限り小さくなければならないことが明瞭である。特に
カウンタでは、クロックシグナルｆ及びｆ’により駆動
される可能な限り少ない数のトランジスタでなければな
らない。

【０００７】文献では、クロックフェーズにより駆動さ
れる８個、４個あるいは２個のＭＯＳトランジスタで形
成された多くのタイプのＦＦが述べられている。しかし
種々の理由でそれらはそれらをカウンタで使用するため
の特定の要件を満足しない。例えばそれらはスタチック
でなく及び／又は比較的低いサプライ電圧では動作する
ことができない。他方カスケード接続されかつ図１に示
すように逆位相のクロックシグナルにより使用可能にさ
れる、マスター−スレーブタイプの既知のスタチックな
ＦＦつまり２種のラッチタイプのＦＦ（つまり２種のレ
ベルの鋭敏なＦＦ）により形成されたマスター−スレー
ブのＦＦの中には、準安定性の問題を回避するために開
発され独占的に使用されかつヒステリシスを有すること
により特徴付けられるタイプがある。このようなヒステ
リシスフリップ−フロップは、図１に概略的に示された
スタチックなＦＦのより古くからあるマスター−スレー
ブ構造の８個のトランジスタと比較して、クロックシグ
ナルにより駆動される４個のみのＭＯＳトランジスタを
有している。

【０００８】図２に示されたこのような既知のヒステリ
シスＦＦはスイッチング間の消費が比較的高くかつ比較
的遅い（ここでカウンタでは各クロックシグナルごとに
第１のＦＦがスイッチすることを思い出すべきであ
る）。実際にそれぞれリングＩＭ−ＩＭＲ及びＩＳ−Ｉ
ＳＲを閉じるインバータＩＭＲ及びＩＳＲ（図２）は比
較的長いチャンネルを有するＭＯＳで形成しなければな
らず、これにより２個のラッチのトリステート入力ゲー
トがそれぞれのフィードバックインバータ（ループを閉
じるインバータ）ＩＭＲ及びＩＳＲの出力を好適な論理
値にする。他方、比較的長いチャンネルを有するＭＯＳ
トランジスタで第２のインバータＩＭＲ及びＩＳＲを形
成する必要性は同じインバータの入力に大きな容量性負
荷を掛けることを意味し、これはスイッチング間の高い
電力消費を生じさせる。

【０００９】

【発明の目的及び構成】本発明の主目的は、特にノンス
イッチングサイクル間に比較的電力消費が小さく比較的
低いサプライ電圧でも動作できる改良されたマスター−
スレーブタイプのスタチックなフリップ−フロップ（Ｆ
Ｆ）を提供することである。

【００１０】その内の２個のトランジスタがサプライノ
ードのいずれかに直接接続されたソースターミナルを有
しかつ各ラッチの入力トリステートゲートが都合良く適
切な論理値をインバータの出力ノードにつまりラッチの
入力ノードに加えるために十分なサイズ（又は長さ）を
有し、又他の２個のトランジスタがインバータの出力ノ
ードに共通して接続されたそれぞれのドレーンを有しか
つ前記第１の相補トランジスタ対より実質的に小さいサ
イズを有しかつ集積デバイスの製造技術により許容され
る最小サイズを有し更にラッチの第１のインバータによ
りゲートターミナルを通して駆動される相補対となった
４個の電界効果トランジスタを有する基本的なＦＦ構造
を構成する２個のラッチ回路のループのつまりマスター
ラッチとスレーブラッチを形成することにより、上述の
目的が完全に達成され従って既知構造の限界が解消され
る。

【００１１】

【図面の説明】図１は従来のスタチックなＤ−ＦＦの機
能的なブロックダイアグラムである。図２は従来技術に
よるヒステリシスタイプのスタチックなＤ−ＦＦの機能
的なダイアグラムである。図３は本発明に従って形成さ
れた電力消費の小さいスタチックなＤ−ＦＦの回路を示
している。図４は図３のＤ−ＦＦを形成する単一のラッ
チの構造を示している。図５は本発明に従って形成され
た電力消費の小さいスタチックなＤ−ＦＦの完全な回路
を示している。図６は従来技術によるヒステリシスタイ
プのスタチックなＤ−ＦＦの完全な回路である。図７及
び８は入力トリステートゲートを通して各ラッチ回路の
入力ノードを論理レベルにする機構を示す本発明の回路
の一部である。図９及び10はそれぞれ高い論理状態に上
昇しあるいは低い論理状態に下降する、ラッチの第１の
インバータの入力ノードの電圧を示すダイアグラムであ
る。図11はラッチの第２のフィードバックインバータを
形成するそれぞれのサイズのＭＯＳトランジスタを示
す、図４に示された回路に類似する回路を示している。

【００１２】図に示された回路は例示の目的を有し、本
発明を限定するものではない。簡略化の目的で、全ての
図はＤタイプのスタチックなフリップ−フロップつまり
本発明に従って形成された単一のプレセット入力を有す
るフリップ−フロップの実現に関連している。勿論本分
野の当業者には周知なように、Ｄタイプのフリップ−フ
ロップの基本構造を使用しかつ単に好適な入力論理回路
を「付加」することにより、ＪＫタイプのフリップ−フ
ロップつまりセット及びリセット入力を有するフリップ
−フロップ、又はセット及びリセット入力を有しないリ
ップ−フロップを実現することも可能である。

【００１３】

【詳細な説明】図３及び図４を参照すると、本発明のＦ
Ｆはいわゆるマスター−スレーブタイプであり、２個の
実質的に同一なラッチ回路つまりそれぞれマスターラッ
チとスレーブラッチで形成されている。２個のラッチの
一方を図４に単一構造として示している。２個のラッチ
は、ＦＦを形成する両ラッチのそれぞれの相補タイプの
ＭＯＳトランジスタを駆動する逆位相のクロックシグナ
ル対ｆ及びｆ’（又はＮｆ又はＮＯＴ（ｆ））により駆
動される。

【００１４】図に示した回路のいわゆるエッジトリガさ
れた駆動コンフィギュレーションでは、マスターラッチ
ではｆで駆動されスレーブラッチではｆ’で駆動される
ｐ−チャンネルＭＯＳトランジスタそしてその逆になる
ｎ−チャンネルＭＯＳトランジスタはいわゆるポジティ
ブなエッジトリガＦＦを実現する。クロックシグナルを
反転することによりネガティブなエッジトリガＦＦが得
られる。

【００１５】ｆ＝０の場合、マスターラッチは入力デー
タを読み取る。ｆ→１になると、トリステート入力ゲー
トが高いインピーダンス状態を取るため入力ノードが外
部ワードからデカップリングし、かつ閉じたループが出
力ノードと入力ノードの間に存在しかつそれがラッチの
第２の４個のＭＯＳ「フィードバック」インバータによ
り実現されるためデータがｆ＝１フェーズの間保持され
る。同様にｆ＝１の場合、スレーブラッチが入力データ
を読み取り、その後のｆ＝０フェーズの間それを保持す
る。このような駆動コンフィギュレーションでは、ＦＦ
はクロックシグナルのポジティブなフロント（ポジティ
ブエッジトリガ）上に入力データを再生する。

【００１６】ＭＰ２のゲートが接地されかつＭＮ２のゲ
ートがＶ_ddに接続され従って各遷移（又は転換）後にキ
ャパシタンスの充電及び放電があるため、ＦＦの各ラッ
チの４個のトランジスタの「フィードバック」インバー
タのトランジスタＭＰ２及びＭＮ２のドレーンは各遷移
（又は転換）時にある電圧エクスカーションを受ける。
しかし同じサイズのトランジスタを示した図２のよう
に、従来技術のヒステリシスタイプのＦＦで起こること
とは反対に遷移（又は転換）の間の電気的充電はポジテ
ィブであり本発明の構造の場合にはかなり小さくなる。
その理由は、 １）従来技術のスタチックなヒステリシスタイプのＤ−
ＦＦのフィードバックインバータＩＭＲ及びＩＳＲのＭ
ＯＳトランジスタ（図２）では、ドレーン電圧だけでな
くゲート電圧も変化するが、本発明の構造のＭＯＳトラ
ンジスタＭＰ２及びＭＮ２では前述した通りドレーン電
圧のみが変化を受ける。トランジスタＭＰ２及びＭＮ２
のエクスカーションに伴う電力消費がトランジスタＭＰ
１及びＭＮ２のターミナルを横切る電圧変化に起因する
消費に加えられなければならないという事実にもかかわ
らず、本発明の回路中の後者のトランジスタがその製造
プロセスにより許容されるように都合の良いことに最小
のサイズを有するため、これらの消費は比較的小さい。

【００１７】２）従来の回路（図２）では、フィードバ
ックインバータＩＭＲ及びＩＳＲのＭＯＳトランジスタ
のゲートの電圧エクスカーションはサプライ電圧に等し
い振幅を有し、それとは対照的に本発明の回路（図４）
の等価のインバータのトランジスタＭＰ２及びＭＮ２の
ドレーンはＶ_dd−Ｖ_s にほぼ等しい電圧スイングを有
し、ここでＶ_s は第１のインバータＩのしきい値であ
る。実際にインバータＩ（図４）の出力ノードに記憶さ
れた論理値が零であると仮定すると、同じインバータＩ
の入力（ノードＡ）、従って第２の４個のＭＯＳフィー
ドバックインバータの出力ノード（ノードＡ）には論理
状態１つまりＶ_ddに等しい電圧が存在する。更にトリス
テートゲートが伝導状態になったときに入力トリステー
トゲート（反転ゲートである）入力ノードに存在するデ
ータが１に等しいと仮定すると、前記４個のＭＯＳフィ
ードバックインバータの出力（ノードＡ）を論理０状態
にする。従ってＶ_ddから０Ｖまで変化することにより、
第１のインバータＩの入力ノード（ノードＡ）の電圧は
反転しきい値Ｖ_s を横切る。その時点で第１のインバー
タＩの出力が０からＶ_ddにスイッチし（明らかに遅れを
伴って）、従ってＭＰ１が伝導を停止し一方ＭＮ１は伝
導を開始する。したかってＭＰ２のドレーンはグラウン
ド電圧（０Ｖ）に達することがなく、そして逆の遷移
（又は転換）の間にＭＮ２のドレーンはサプライ電圧
（Ｖ_dd）に達することがない。より正確な計算はトラン
ジスタＭＰ１及びＭＮ１を横切るドレーン−ソース電圧
降下も考慮すべきであるが、これらのトランジスタは比
較的小さいサイズを有し、従ってこれらの電圧降下は比
較的小さく殆ど無視できる。その代わりに重要なこと
は、それがＭＰ２及びＭＮ２のドレーン電圧スイングを
もたらすため、しきい値Ｖ_s を通る第１のインバータＩ
の入力（ノードＡ）の経路と出力ノードの結果として生
ずるスイッチング間の遅れである。しかし明らかなよう
に、インバータＩは最小サイズを有するＭＯＳトランジ
スタ（ＭＰ１及びＭＮ１）を独占的に駆動するため、こ
のような遅れは最小となる。

【００１８】従って電力消費が小さいことに加えて、Ｆ
Ｆを形成する各ラッチ回路の第１のインバータＩが駆動
しなければならない比較的小さい固有の負荷のおかげ
で、本発明によるＦＦは比較的迅速である。回路がヒス
テリシスを有するという事実は回路が卓越したノイズ拒
絶能を示すため、上述の利点に更に固有の利点を加え
る。本発明に従って形成された低電力消費のＤ−タイプ
フリップ−フロップの好ましい態様が図５により詳細に
示されている。迅速な比較を容易にするために、従来技
術により形成されたＤ−タイプのヒステリシスフリップ
−フロップが図６に示されている。

【００１９】

【本発明の低電力消費ＦＦのプルアップとプルダウンの
ディメンジョン】図３及び４に示された低電力消費ＦＦ
ではデータを記憶するためにインバータＩのしきい電圧
Ｖ_s に打ち勝つ電圧をノードＡに掛けることが必要であ
る。例えばその機能的構造が図11に再現されているラッ
チの入力に「論理１」が記憶されていると仮定すると、
ノードＡは「論理０」となる。もしＤ＝０で入力トリス
テートゲートが伝導状態になると（つまりｆ→１）、こ
のような記憶されたデータは出力に転送されなければな
らず、従ってノードＡは「論理１」となる。これはＶ_A
が０からＶ_s ＋ｒ（ｒ＞０）になるときにのみ起こり、
これはこのような場合にプルダウントランジスタＭＮ２
はインバータのスイッチングにより生ずるトランジスタ
ＭＮ１のスイッチングオフの結果切断されているからで
ある。

【００２０】論理「１」は、Ｖ_s がＶ_ddからＶ_s −ｒ
（ｒ＞０）まで変化し切断されているトランジスタがプ
ルアップトランジスタＭＰ２であるという僅かな変化の
下で、同一機構で記憶される。これら２種の電圧変化機
構はそれぞれ図７及び８に明らかにされている。該図面
で参照される動作条件は次の通りである。 Ｖ_A ＞Ｖ_s （図７） Ｖ_A ＜Ｖ_s （図８） できる限り小さいサイズのＭＯＳトランジスタでインバ
ータを構成することを意図する現在の製造プロセスで
は、Ｖ_ddの1/3 から2/3 であるしきい電圧Ｖ_s が得られ
る。従って上記条件が満足されることを確保するために
は、Ｖ_A ＞2/3 Ｖ_dd（図７）及びＶ_A ＜1/3 Ｖ_dd（図
８）が必要である。

【００２１】他方図７及び８のそれぞれのコンフィギュ
レーションに従って電圧ステップシグナルで入力トリス
テートゲートのＭＰＤ−ＭＰＦ及びＭＮＤ−ＭＮＦ Ｍ
ＯＳトランジスタのゲートを駆動することにより、図９
及び10に示すように時間に対する値Ｖ_A を表す特性曲線
が得られる。容易に判るように、最終的な値は徐々にＶ
_A に到達する。従ってプロセスのパラメーターの広がり
に対する安全性の限界を確保するために及びＦＦの応答
時間を比較的短くするために、これらの最終的な値をし
きい電圧Ｖ_s から十分に明確に区別しておくことが有利
である。これを達成するためには、ＭＯＳであるＭＮ２
及びＭＢ２を十分に大きくしなければならない（消費が
増加する傾向になるためそれらを過度に大きくすること
は避けるべきである）。見出された良好な妥協は、ＭＳ
２を使用される製造プロセス用として最小のディメンジ
ョンｐ−チャンネルＭＯＳより約15倍長くし、かつＭＰ
２トランジスタの長さをプロセスにより許容される最小
長さを有するｎ−チャンネルトランジスタの約３倍とす
る（つまり全ての場合にチャンネル幅を製造プロセスが
許容する最小値とし、ｐ−ＭＯＳ及びｎ−ＭＯＳと等し
くする）ことである。

【００２２】図11の回路ダイアグラムでは、このような
好ましい相対ディメンジョンが、通常の形態のＭＯＳト
ランジスタの相対ディメンジョンをｎ−ＭＯＳ及びｐ−
ＭＯＳ用のものと等しいと推測できる製造プロセスによ
り許容される最小ディメンジョンに対して示すことによ
り表示され、第１の数字は全てのトランジスタに対して
同一であるチャンネル幅（ｗ）を示し、第２の数字（ス
ラッシュの後）はチャンネルの長さ（ｌ）を示してい
る。ＭＮ２とＭＰ２の長さ間の顕著な相違は、空孔の移
動度が電子のそれの約半分であるという事実に起因す
る。全てのトランジスタがＭＮ２及びＭＰ２を例外とし
て都合良く最小サイズを有しなければならず他の全ての
条件が同一であるとすると、ｎ−ＭＯＳトランジスタは
ｐ−ＭＯＳトランジスタの約２倍「伝導し」（キャリア
の異なった移動度のため）、これら２個のトランジスタ
の特別に好ましいディメンジョンは次のように定義でき
る。

【００２３】ｌ_MN2 ＝15×ｌ_p-MOSmin 及び ｌ
_MP2 ＝３×ｌ_n-MOSmin より一般的には「アドホック」デザインのために、ＭＮ
２及びＭＰ２のディメンジョンは次の限界間で変化する
ことができる。 ｌ_MN2 ＝０からｌ_p-MOSminの30倍 ｌ_MP2 ＝２からｌ_n-MOSminの15倍 この概略見積もりは本発明の実際の態様において顕著な
効果的な結果をもたらす。本発明の回路のこょような実
際的な態様によると、記録された性能は次の通りであ
る。

【００２４】最小サプライ電圧： 1.2 Ｖ、及び全ての
場合に常に２種のしきい値の合計より小さい（｜Ｖ_tp｜
＋Ｖ_tn）。クロックドライバ（Ｖ_dd＝5.5 Ｖ）を含みク
ロック周波数が32768 Ｈｚでフロントが２μｓであり２
²³−１までカウントできる23段のカウンタの平均消費：
＜0.7 μＡ 最大クロック周波数： ＞50ＭＨｚ

【００２５】勿論本発明の改良された回路はＤ−ダイア
グラムのフリップ−フロップ、例えばＪＫ、Ｔ、リセッ
ト付Ｔ、プレセット付Ｔ、プレセット及びリセット付
Ｔ、Ｅ（使用可能）、フリップ−フロップ等に基づく任
意のタイプのフリップ−フロップの実施に利用できる。
更にフリップ−フロップの機能的構造を構成するマスタ
ー及びスレーブラッチの一方が結合ネットワークの入力
に他方が出力に実際に「分離して」配置されている同期
結合ネットワークを実現する技術も当業者には周知であ
る。類似構造もどの場合にもＤ−ＦＦを実現しこの場合
にも機能的フリップ−フロップ回路を構成する２個のラ
ッチは他の多数のゲートにより分離されていても、本発
明に従って実現されることができ、これにより電力消費
を低減でき、このような態様は本発明のクレームの範囲
内であると意図される。

【図面の簡単な説明】

【図１】従来のスタチックなＤ−ＦＦの機能的なブロッ
クダイアグラム。

【図２】従来技術によるヒステリシスタイプのスタチッ
クなＤ−ＦＦの機能的なダイアグラム。

【図３】本発明に従って形成された電力消費の小さいス
タチックなＤ−ＦＦの回路を示す図。

【図４】図３のＤ−ＦＦを形成する単一のラッチの構造
を示す図。

【図５】本発明に従って形成された電力消費の小さいス
タチックなＤ−ＦＦの完全な回路を示す図。

【図６】従来技術によるヒステリシスタイプのスタチッ
クなＤ−ＦＦの完全な回路を示す図。

【図７】入力トリステートゲートを通して各ラッチ回路
の入力ノードを論理レベルにする機構を示す本発明の回
路の一部を示す図。

【図８】入力トリステートゲートを通して各ラッチ回路
の入力ノードを論理レベルにする機構を示す本発明の他
の回路の一部を示す図。

【図９】高い論理状態に上昇するラッチの第１のインバ
ータの入力ノードの電圧を示すダイアグラム。

【図10】低い論理状態に下降するラッチの第１のインバ
ータの入力ノードの電圧を示すダイアグラム。

【図11】ラッチの第２のフィードバックインバータを形
成するそれぞれのサイズのＭＯＳトランジスタを示す、
図４に示された回路に類似する回路を示す図。

【符号の説明】

ｆ、ｆ’・・・クロックシグナル ＭＮ１、ＭＰ１、Ｍ
Ｎ２、ＭＰ２・・・相補トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルベルト・ゴラ イタリア国 ブローニ 27043 ヴィア・ グラムスチ 52

Claims (8)

【特許請求の範囲】
1. 【請求項１】 逆位相のクロックシグナル対により駆動
   されるマスターラッチ及びスレーブラッチを含んで成
   り、各ラッチが実質的に入力トリステートゲート及び接
   続されてループを形成する第１及び第２のインバータを
   含んで成りかつ前記両ラッチの前記第２のフィードバッ
   クインバータが回路のサプライノード間に直列に機能的
   に接続された４個の電界効果相補対トランジスタから構
   成されているフリップ−フロップにおいて、 両ラッチの前記第２の４−トランジスタインバータの第
   １の相補トランジスタ対がそれぞれ一方のサプライノー
   ドに接続されたソース及びそれぞれ他方のサプライノー
   ドに接続されたゲートを有し、 前記２個のラッチの前記４−トランジスタの第２のイン
   バータの他の相補トランジスタ対が前記第２のインバー
   タの出力ノードに共通接続されたドレーン及びそれぞれ
   のラッチの前記第１のインバータの出力ノードに接続さ
   れたゲートを有し更に第１の相補トランジスタ対のサイ
   ズより実質的に小さいサイズを有していることを特徴と
   するフリップ−フロップ。
2. 【請求項２】 サプライノードに接続されたソースを有
   する前記第１の相補トランジスタ対が、前記入力トリス
   テートゲートが前記第２のインバータの出力ノードに論
   理状態を設定することを許容するために十分大きい長さ
   を有している請求項１に記載のフリップ−フロップ。
3. 【請求項３】 各ラッチの前記第１のインバータが２個
   の相補電界効果トランジスタにより構成されている請求
   項１に記載のフリップ−フロップ。
4. 【請求項４】 前記第１の相補トランジスタ対を除くそ
   れを構成する全てのトランジスタが集積デバイスの製造
   プロセスが許容する最小幅及び最小長さを有し、前記対
   のｐ−チャンネル−プルアップトランジスタが正のサプ
   ライノードに接続されたソースと接地されたゲートを有
   しその長さが集積回路のｎ−チャンネルトランジスタの
   最小長さの２から15倍の間にあり、前記対のｎ−チャン
   ネル−プルダウントランジスタが接地されたソースと前
   記正のサプライノードに接続されたゲートを有しその長
   さが集積回路のｐ−チャンネルトランジスタの最小長さ
   の10から30倍の間にある請求項１に記載のフリップ−フ
   ロップ。
5. 【請求項５】 そのフリップ−フロップが前記マスター
   ラッチ中にシグナルプレセット入力ノードを有するＤ−
   タイプフリップ−フロップである請求項１に記載のフリ
   ップ−フロップ。
6. 【請求項６】 そのフリップ−フロップが第１のプレセ
   ット入力ターミナル及び第２のリセット入力ターミナル
   を有するＪＫタイプのフリップ−フロップである請求項
   １に記載のフリップ−フロップ。
7. 【請求項７】 プリセット及びリセット入力ターミナル
   のないＴタイプのフリップ−フロップである請求項１に
   記載のフリップ−フロップ。
8. 【請求項８】 実質的に入力トリステートゲート及び互
   いに接続されてループを形成する第１及び第２のインバ
   ータを含んで成り、前記第２のフィードバックインバー
   タが回路の２個のサプライノード間に機能的かつ直列に
   接続された４個の電界効果相補対トランジスタにより形
   成されたラッチ回路であって、 第１の相補トランジスタ対がそれぞれ一方のサプライノ
   ードに接続されたソース及びそれぞれ他方のノードに接
   続されたゲートを有し、 相補トランジスタの他の対が前記第２のインバータの出
   力ノードに接続されたドレーン及びそれぞれのラッチの
   前記第１のインバータの出力ノードに接続されたゲート
   を有し、かつ前記第１の相補トランジスタ対のサイズよ
   り実質的に小さいサイズを有しているラッチ回路。