JP5284211B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路に関し、特に、クロック信号に同期して動作するラッチ回路またはフリップフロップ回路に適用して好適なものである。

従来のフリップフロップ回路では、クロック信号およびクロック反転信号にてクロックドインバータを動作させることにより、データの転送および保持を行うものがある（特許文献１）。

特開昭６２−４０８１６号公報

しかしながら、クロック信号からクロック反転信号を生成するクロックバッファが別途必要になり、クロックが遷移する度にクロックバッファにて電力が消費されることから、その分だけ消費電力が増大するという問題があった。特に、クロックでトリガーされても出力が変わらないような低スイッチング率の場合、クロックバッファでの消費電力は無駄である。

本発明の目的は、省電力のためクロック反転信号を用いることなくクロック信号に同期してデータの転送および保持を行わせることが可能な半導体集積回路を提供することである。

本発明の一態様によれば、一方のインバータの出力を他方のインバータに互いに入力することにより、２つの状態を保持する状態保持回路と、クロック信号がロウレベルの時に前記状態保持回路の一方のインバータにデータ信号を入力する第１のＰチャンネル電界効果トランジスタと、前記クロック信号がロウレベルの時に前記状態保持回路の他方のインバータにデータ反転信号を入力する第２のＰチャンネル電界効果トランジスタと、前記クロック信号がハイレベルの時に前記状態保持回路の保持されている一方の状態を伝送する第１のＮチャンネル電界効果トランジスタと、前記クロック信号がハイレベルの時に前記状態保持回路に保持されている他方の状態を伝送する第２のＮチャンネル電界効果トランジスタと、前記状態保持回路の一方のインバータの入力と他方のインバータの出力との間に介挿され、前記データ信号がロウレベルの時にオンする第３のＰチャンネル電界効果トランジスタと、前記第３のＰチャンネル電界効果トランジスタに並列に接続され、前記データ信号がハイレベルの時にオンする第３のＮチャンネル電界効果トランジスタとを備え、前記第３のＰチャンネル電界効果トランジスタのゲートと前記第３のＮチャンネル電界効果トランジスタのゲートとは同一ノードに直接接続されているを備えることを特徴とする半導体集積回路を提供する。

本発明の一態様によれば、一方のインバータの出力を他方のインバータに互いに入力する状態保持回路と、データ信号に基づいて前記状態保持回路の状態を遷移させる入力回路と、前記一方のインバータの入力と前記他方のインバータの出力との間に介挿され、前記データ信号で制御される第１のＰチャンネル電界効果トランジスタと、前記第１のＰチャンネル電界効果トランジスタに並列に接続され、前記データ信号で制御される第１のＮチャンネル電界効果トランジスタとを備え、前記第１のＰチャンネル電界効果トランジスタのゲートと前記第１のＮチャンネル電界効果トランジスタのゲートとは同一ノードに直接接続されていることを特徴とする半導体集積回路を提供する。

本発明によれば、クロック反転信号を用いることなくクロック信号に同期してデータの転送および保持を行わせることが可能となり、さらに消費電力を削減することができる。

図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示す回路図。 図２は、図１の半導体集積回路の遷移率と消費電力との関係を示す図。 図３は、本発明の第２実施形態に係る半導体集積回路の概略構成を示す回路図。 図４は、本発明の第３実施形態に係る半導体集積回路の概略構成を示す回路図。 図５は、本発明の第４実施形態に係る半導体集積回路の概略構成を示す回路図。 図６は、図５の半導体集積回路の遷移率と消費電力との関係を示す図。 図７は、本発明の第５実施形態に係る半導体集積回路の概略構成を示す回路図。 図８は、本発明の第６実施形態に係る半導体集積回路の概略構成を示す回路図。 図９は、本発明の第７実施形態に係る半導体集積回路の概略構成を示す回路図。 図１０は、本発明の第８実施形態に係る半導体集積回路の概略構成を示す回路図。 図１１は、本発明の第９実施形態に係る半導体集積回路の概略構成を示す回路図。 図１２は、本発明の第１０実施形態に係る半導体集積回路の概略構成を示す回路図。 図１３は、本発明の第１１実施形態に係る半導体集積回路の概略構成を示す回路図。 図１４は、本発明の第１２実施形態に係る半導体集積回路の概略構成を示す回路図。 図１５は、本発明の第１３実施形態に係る半導体集積回路の概略構成を示す回路図。 図１６は、データ信号Ｄとデータ反転信号ＤＢの状態変化のダイミング差を示す図。 図１７は、本発明の第１４実施形態に係る半導体集積回路の概略構成を示す回路図。 図１８は、本発明の第１５実施形態に係る半導体集積回路の概略構成を示す回路図。 図１９は、本発明の第１６実施形態に係る半導体集積回路の概略構成を示す回路図。 図２０は、本発明の第１７実施形態に係る半導体集積回路の概略構成を示す回路図。

以下、本発明の実施形態に係る半導体集積回路について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示す回路図である。図１の半導体集積回路には、２つの状態（論理値‘０’および論理値‘１’）を保持する状態保持回路Ｆ１１が設けられ、状態保持回路Ｆ１１にはインバータＶ１１〜Ｖ１４が設けられている。そして、インバータＶ１１の出力がインバータＶ１２の入力に接続されることで記憶ノードＭＢが構成され、インバータＶ１２の出力がインバータＶ１１の入力に接続されることで記憶ノードＭが構成されている。そして、記憶ノードＭＢはインバータＶ１３の入力に接続され、記憶ノードＭはインバータＶ１４の入力に接続されている。

また、状態保持回路Ｆ１１の後段に、２つの状態（論理値‘０’および論理値‘１’）を保持する状態保持回路Ｆ１２が設けられることで、マスタースレーブフリップフロップが構成されている。状態保持回路Ｆ１２にはインバータＶ３〜Ｖ５が設けられている。インバータＶ３の出力がインバータＶ４の入力に接続されることで記憶ノードＳが構成され、インバータＶ４の出力がインバータＶ３の入力に接続されることで記憶ノードＳＢが構成されている。そして、記憶ノードＳＢはインバータＶ５の入力に接続され、出力信号Ｑが出力される。

また、この半導体集積回路には、Ｐチャンネル電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）Ｍ１、Ｍ２およびＮチャンネル電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）Ｍ３、Ｍ４が設けられている。ＰＭＯＳトランジスタＭ１のドレインは記憶ノードＭＢに接続され、ソースはインバータＶ１を介してデータ信号Ｄが入力される。ＰＭＯＳトランジスタＭ２のドレインは記憶ノードＭに接続され、ソースはインバータＶ２を介してデータ反転信号ＤＢが入力されている。

また、ＮＭＯＳトランジスタＭ３のドレインはインバータＶ１３の出力に接続され、ソースは記憶ノードＳに接続されている。ＮＭＯＳトランジスタＭ４のドレインはインバータＶ１４の出力に接続され、ソースは記憶ノードＳＢに接続されている。そして、ＰＭＯＳトランジスタＭ１、Ｍ２およびＮＭＯＳトランジスタＭ３、Ｍ４の各ゲートにはクロック信号ＣＫが入力される。

クロック信号ＣＫがハイレベルの場合、ＰＭＯＳトランジスタＭ１、Ｍ２はオフし、ＮＭＯＳトランジスタＭ３、Ｍ４はオンする。そして、状態保持回路Ｆ１１では、記憶ノードＭがハイレベルに維持されている時は記憶ノードＭＢがロウレベルに維持され、記憶ノードＭがロウレベルに維持されている時は記憶ノードＭＢがハイレベルに維持される。

次に、本実施形態の動作について説明する。インバータＶ１にデータ信号Ｄが入力されると、データ反転信号ＤＢが生成され、ＰＭＯＳトランジスタＭ１のソースおよびインバータＶ２に入力される。また、インバータＶ２にデータ反転信号ＤＢが入力されると、データ信号ＤＢＢが生成され、ＰＭＯＳトランジスタＭ２のソースに入力される。

そして、クロック信号ＣＫがハイレベルからロウレベルに遷移すると、ＰＭＯＳトランジスタＭ１、Ｍ２はオンする。このとき、データ反転信号ＤＢがＰＭＯＳトランジスタＭ１を介して記憶ノードＭＢに印加され、データ信号ＤＢＢがＰＭＯＳトランジスタＭ２を介して記憶ノードＭに印加され、その状態が記憶ノードＭＢ、Ｍに保持される。

そして、記憶ノードＭＢの状態がインバータＶ１３にて反転されることで出力信号Ｑ１が生成され、ＮＭＯＳトランジスタＭ３のドレインに入力される。また、記憶ノードＭの状態がインバータＶ１４にて反転されることで出力反転信号ＱＢ１が生成され、ＮＭＯＳトランジスタＭ４のドレインに入力される。このとき、ＮＭＯＳトランジスタＭ３、Ｍ４はオフしている。したがって、状態保持回路Ｆ１２の出力信号Ｑの状態は変化しない。

次に、クロック信号ＣＫがロウレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタＭ１、Ｍ２はオフし、ＮＭＯＳトランジスタＭ３、Ｍ４はオンする。ＮＭＯＳトランジスタＭ３、Ｍ４がオンすると、出力信号Ｑ１がＮＭＯＳトランジスタＭ３を介して記憶ノードＳに印加され、出力反転信号ＱＢ１がＮＭＯＳトランジスタＭ４を介して記憶ノードＳＢに印加され、その状態が記憶ノードＳ、ＳＢに保持される。
そして、記憶ノードＳＢに保持された状態がインバータＶ５にて反転されることで出力信号Ｑが生成される。

ここで、データ反転信号ＤＢがハイレベルで記憶ノードＭＢがロウレベルの場合は、ＰＭＯＳトランジスタＭ１を介して記憶ノードＭＢに充電させることができる。また、データ反転信号ＤＢがロウレベルで記憶ノードＭＢがハイレベルの場合は、データ信号ＤＢＢがハイレベルで記憶ノードＭがロウレベルであることから、ＰＭＯＳトランジスタＭ２を介して記憶ノードＭに充電させることができる。

また、出力信号Ｑ１がロウレベルで記憶ノードＳがハイレベルの場合は、ＮＭＯＳトランジスタＭ３を介して記憶ノードＳを放電させることができる。また、出力信号Ｑ１がロウレベルで記憶ノードＳがハイレベルの場合は、出力反転信号ＱＢ１がハイレベルで記憶ノードＳＢがロウレベルであることから、ＮＭＯＳトランジスタＭ４を介して記憶ノードＳＢを充電させることができる。

さらに、ＰＭＯＳトランジスタＭ１、Ｍ２をそれぞれ介して記憶ノードＭＢ、Ｍにデータ反転信号ＤＢおよびデータ信号ＤＢＢをそれぞれ入力させ、ＮＭＯＳトランジスタＭ３、Ｍ４をそれぞれ介して出力信号Ｑ１および出力反転信号ＱＢ１をそれぞれ出力させることにより、ＰＭＯＳトランジスタＭ１、Ｍ２のゲートおよびＮＭＯＳトランジスタＭ３、Ｍ４のゲートにクロック信号ＣＫを入力することで、状態保持回路Ｆ１１に状態を保持させたり、状態保持回路Ｆ１１に保持されている状態を出力することができる。このため、クロック信号ＣＫからクロック反転信号ＣＫＢを生成するクロックバッファを別途設ける必要がなくなり、クロックバッファによる消費電力を削減することができる。

なお、記憶ノードＭ、ＭＢ、Ｓ、ＳＢに保持されている状態の反転を容易に行えるようにするために、インバータＶ１１、Ｖ１２の駆動能力は、インバータＶ１３、Ｖ１４の駆動能力よりも小さくしてもよい。

また、上述した実施形態では、ＰＭＯＳトランジスタＭ１を介してデータ反転信号ＤＢを記憶ノードＭＢに印加し、ＰＭＯＳトランジスタＭ２を介してデータ信号Ｄを記憶ノードＭに印加する方法について説明したが、ＰＭＯＳトランジスタＭ１を介してデータ信号Ｄを記憶ノードＭＢに印加し、ＰＭＯＳトランジスタＭ２を介してデータ反転信号ＤＢを記憶ノードＭに印加するようにしてもよい。

図２は、図１の半導体集積回路の遷移率と消費電力との関係を示す図である。図２において、遷移率αが０．２５の場合、クロック信号ＣＫからクロック反転信号を生成するクロックバッファを別途設ける方法（特許文献１の図２２）に比べ、消費電力を約４０％だけ削減することができる。特に、通常のＬＳＩでは、遷移率αが０．１程度であるため、消費電力を約６０％だけ削減することができる。なお、遷移率αとは、クロック信号ＣＫによるトリガー回数に対する出力信号Ｑの変化回数の比を言う。

（第２実施形態）
図３は、本発明の第２実施形態に係る半導体集積回路の概略構成を示す回路図である。図３の半導体集積回路では、図１の状態保持回路Ｆ１１の代わりに状態保持回路Ｆ２１が設けられている。ここで、状態保持回路Ｆ２１には、インバータＶ２１、Ｖ２２が設けられている。そして、インバータＶ２１の出力がインバータＶ２２の入力に接続されることで記憶ノードＭが構成され、インバータＶ２２の出力がインバータＶ２１の入力に接続されることで記憶ノードＭＢが構成されている。そして、記憶ノードＭＢは、ＰＭＯＳトランジスタＭ１のドレインおよびＮＭＯＳトランジスタＭ４のドレインに接続されている。また、記憶ノードＭは、ＰＭＯＳトランジスタＭ２のドレインおよびＮＭＯＳトランジスタＭ３のドレインに接続されている。

インバータＶ２１は、図１のインバータＶ１２、Ｖ１３の機能を兼ねることができ、インバータＶ２２は、図１のインバータＶ１１、Ｖ１４の機能を兼ねることができる。このため、状態保持回路Ｆ２１では、図１の状態保持回路Ｆ１１に比べてインバータの個数を減らすことができ、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図４は、本発明の第３実施形態に係る半導体集積回路の概略構成を示す回路図である。図４の半導体集積回路には、２つの状態を保持する状態保持回路Ｆ３１が設けられている。そして、状態保持回路Ｆ３１には、インバータＶ３１、Ｖ３２、ＰＭＯＳトランジスタＭ３１、Ｍ３３およびＮＭＯＳトランジスタＭ３２、Ｍ３４が設けられている。

そして、インバータＶ３１の出力が、並列に接続されたＰＭＯＳトランジスタＭ３１およびＮＭＯＳトランジスタＭ３２を介してインバータＶ３２の入力に接続されることで記憶ノードＭが構成されている。また、インバータＶ３２の出力が、並列に接続されたＰＭＯＳトランジスタＭ３３およびＮＭＯＳトランジスタＭ３４を介してインバータＶ３１の入力に接続されることで記憶ノードＭＢが構成されている。

ＰＭＯＳトランジスタＭ３１のゲートとＮＭＯＳトランジスタＭ３２のゲートにはデータ反転信号ＤＢが入力され、ＰＭＯＳトランジスタＭ３３のゲートとＮＭＯＳトランジスタＭ３４のゲートにはデータ信号Ｄが入力される。そして、インバータＶ３１の入力にはスイッチＳ１が接続され、インバータＶ３２の入力にはスイッチＳ２が接続されている。スイッチＳ１、Ｓ２がクロック信号ＣＫに従ってオン／オフすることで、記憶ノードＭＢ、Ｍにデータ信号Ｄ、データ反転信号ＤＢが印加される。

そして、データ信号Ｄがハイレベルの場合、データ反転信号ＤＢはロウレベルになり、ＮＭＯＳトランジスタＭ３４がオンし、ＰＭＯＳトランジスタＭ３１がオンする。一方、データ信号Ｄがロウレベルの場合、データ反転信号ＤＢはハイレベルになり、ＰＭＯＳトランジスタＭ３３がオンし、ＮＭＯＳトランジスタＭ３２がオンする。このため、データ信号Ｄがいずれの状態においても、インバータＶ３１の出力とインバータＶ３２の入力とは導通し、インバータＶ３２の出力とインバータＶ３１の入力とは導通する。このため、状態保持回路Ｆ３１では、記憶ノードＭがハイレベルに維持されている時は記憶ノードＭＢがロウレベルに維持され、記憶ノードＭがロウレベルに維持されている時は記憶ノードＭＢがハイレベルに維持される。

そして、スイッチＳ１、Ｓ２がオンすると、データ反転信号ＤＢが記憶ノードＭＢに印加され、データ信号Ｄが記憶ノードＭに印加される。そして、データ反転信号ＤＢおよびデータ信号Ｄのレベルに応じて記憶ノードＭＢ、Ｂの状態が変化し、その状態が記憶ノードＭＢ、Ｂに保持される。記憶ノードＭＢ、Ｂに保持されている状態は、インバータＶ３１、Ｖ３２にてそれぞれ反転され、出力反転信号ＱＢおよび出力信号Ｑとして出力される。

本回路は表１を示すＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性を利用する。

ここで、ＰＭＯＳトランジスタＭ３１、Ｍ３３がオンの場合、ハイレベル電位ＶＤＤがソースに印加されると、ドレインもハイレベル電位ＶＤＤになる。これに対し、ロウレベル電位ＶＳＳがドレインに印加されると、ソースはＰＭＯＳトランジスタＭ３１、Ｍ３３のしきい値電圧Ｖｐｈ分だけロウレベル電位ＶＳＳから上昇する。

一方、ＮＭＯＳトランジスタＭ３２、Ｍ３４がオンの場合、ロウレベル電位ＶＳＳがソースに印加されると、ドレインもロウレベル電位ＶＳＳになる。これに対し、ハイレベル電位ＶＤＤがドレインに印加されると、ソースはＮＭＯＳトランジスタＭ３２、Ｍ３４のしきい値電圧Ｖｎｈ分だけハイレベル電位ＶＤＤから降下する。

ここで、データ反転信号ＤＢがハイレベルで記憶ノードＭＢがロウレベル、データ信号Ｄがロウレベルで記憶ノードＭがハイレベルとする。このとき、ＰＭＯＳトランジスタＭ３３およびＮＭＯＳトランジスタＭ３２がオンする。

このため、ＮＭＯＳトランジスタＭ３２にて記憶ノードＭでのハイレベルの保持能力が低下され、記憶ノードＭに印加されるデータ信号Ｄがロウレベルになった時に、記憶ノードＭに保持されている状態をハイレベルからロウレベルに遷移し易くさせることができる。また、ＰＭＯＳトランジスタＭ３３にて記憶ノードＭＢでのロウレベルの保持能力が低下され、記憶ノードＭＢに印加されるデータ反転信号ＤＢがハイレベルになった時に、記憶ノードＭＢに保持されている状態をロウレベルからハイレベルに遷移し易くさせることができる。このため、本回路が動作可能の電源電圧マージンを拡大し、回路のロバスト性を改善できる。

一方、データ反転信号ＤＢがロウレベルで記憶ノードＭＢがハイレベル、データ信号Ｄがハイレベルで記憶ノードＭがロウレベルとする。このとき、ＮＭＯＳトランジスタＭ３４およびＰＭＯＳトランジスタＭ３１がオンする。

このため、ＰＭＯＳトランジスタＭ３１にて記憶ノードＭでのロウレベルの保持能力が低下され、記憶ノードＭに印加されるデータ信号Ｄがハイレベルになった時に、記憶ノードＭに保持されている状態をロウレベルからハイレベルに遷移し易くさせることができる。また、ＮＭＯＳトランジスタＭ３４にて記憶ノードＭＢでのハイレベルの保持能力が低下され、記憶ノードＭＢに印加されるデータ反転信号ＤＢがロウレベルになった時に、記憶ノードＭＢに保持されている状態をハイレベルからロウレベルに遷移し易くさせることができる。このため、本回路が動作可能の電源電圧マージンを拡大し、回路のロバスト性を改善できる。

（第４実施形態）
図５は、本発明の第４実施形態に係る半導体集積回路の概略構成を示す回路図である。図５の半導体集積回路では、図１の状態保持回路Ｆ１１が図４の状態保持回路Ｆ３１に置換されることで、マスタースレーブフリップフロップが構成されている。

ここで、状態保持回路Ｆ１１の代わりに状態保持回路Ｆ３１を用いることで、記憶ノードＭ、ＭＢに保持されている状態を遷移し易くさせることができ、動作可能な電源電圧マージンを拡大することができる。

図６は、図５の半導体集積回路の遷移率と消費電力との関係を示す図である。図６において、遷移率αが０．２５の場合、クロック信号ＣＫからクロック反転信号を生成するクロックバッファを別途設ける方法（特許文献１の図２２）に比べ、消費電力を約４０％だけ削減することができる。特に、通常のＬＳＩでは、遷移率αが０．１程度であるため、消費電力を約６０％だけ削減することができる。また、特許文献１の図２２の回路では、セル長が２１グリッドであるのに対し、図５の半導体集積回路では、セル長が１９グリッドとなり、設計面積を小さくことができる。

（第５実施形態）
図７は、本発明の第５実施形態に係る半導体集積回路の概略構成を示す回路図である。図７の半導体集積回路では、図５の状態保持回路Ｆ３１が状態保持回路Ｆ４１に置換されている。ここで、状態保持回路Ｆ４１では、図５のＰＭＯＳトランジスタＭ３１およびＮＭＯＳトランジスタＭ３２がなく、インバータＶ３１の出力がインバータＶ３２の入力に直接接続されている。

ここで、データ信号ＤＢＢは、インバータＶ２にてデータ反転信号ＤＢを反転させて生成されることから、データ信号ＤＢＢの状態変化はインバータＶ２による遅延時間だけデータ反転信号ＤＢの状態変化よりも遅れる。このため、データ信号Ｄの状態変化は、記憶ノードＭよりも先に記憶ノードＭＢに伝わり、記憶ノードＭＢの状態変化によって状態保持回路Ｆ４１の状態が決められる。この結果、図５のＰＭＯＳトランジスタＭ３１およびＮＭＯＳトランジスタＭ３２を状態保持回路Ｆ４１からなくした場合においても、記憶ノードＭ、ＭＢに保持されている状態を遷移し易くさせることができる。

（第６実施形態）
図８は、本発明の第６実施形態に係る半導体集積回路の概略構成を示す回路図である。図８の半導体集積回路では、図５の状態保持回路Ｆ３１が状態保持回路Ｆ５１に置換されている。ここで、状態保持回路Ｆ５１では、ＰＭＯＳトランジスタＭ３１のゲートとＮＭＯＳトランジスタＭ３２のゲートは記憶ノードＭＢに接続され、ＰＭＯＳトランジスタＭ３３のゲートとＮＭＯＳトランジスタＭ３４のゲートは記憶ノードＭに接続されている。

ＰＭＯＳトランジスタＭ１、Ｍ２がオンした場合、データ反転信号ＤＢは記憶ノードＭＢに印加され、データ信号ＤＢＢは記憶ノードＭに印加されるので、第３実施形態と同様に記憶ノードＭ、ＭＢに保持されている状態を遷移し易くさせることができる。

（第７実施形態）
図９は、本発明の第７実施形態に係る半導体集積回路の概略構成を示す回路図である。図９の半導体集積回路では、図５のＰＭＯＳトランジスタＭ１、Ｍ２がＮＭＯＳトランジスタＭ１´、Ｍ２´に置換され、図５のＮＭＯＳトランジスタＭ３、Ｍ４がＰＭＯＳトランジスタＭ３´、Ｍ４´に置換されている。そして、ＮＭＯＳトランジスタＭ１´、Ｍ２´のゲートおよびＰＭＯＳトランジスタＭ３´、Ｍ４´のゲートには、クロック信号ＣＫＢが入力される。図５の回路がクロック信号ＣＫの立ち上がりエッジでトリガーするに対して、この回路はクロック信号ＣＫＢの立下りエッジでトリガーする。

そして、ＮＭＯＳトランジスタＭ１´、Ｍ２´をそれぞれ介して記憶ノードＭＢ、Ｍにデータ反転信号ＤＢおよびデータ信号ＤＢＢがそれぞれ入力され、ＰＭＯＳトランジスタＭ３´、Ｍ４´をそれぞれ介して出力信号Ｑ１および出力反転信号ＱＢ１がそれぞれ出力される。これにより、ＮＭＯＳトランジスタＭ１´、Ｍ２´のゲートおよびＰＭＯＳトランジスタＭ３´、Ｍ４´のゲートにクロック信号ＣＫＢを入力することで、状態保持回路Ｆ３１に状態を保持させたり、転送させたりすることができる。

（第８実施形態）
図１０は、本発明の第８実施形態に係る半導体集積回路の概略構成を示す回路図である。図１０の半導体集積回路では、図５の状態保持回路Ｆ３１が状態保持回路Ｆ６１に置換されている。ここで、状態保持回路Ｆ６１には、インバータＶ６１〜Ｖ６４、ＰＭＯＳトランジスタＭ６１、Ｍ６４およびＮＭＯＳトランジスタＭ６２、Ｍ６３が設けられている。

そして、インバータＶ６１の出力が、並列に接続されたＰＭＯＳトランジスタＭ６１およびＮＭＯＳトランジスタＭ６２を介してインバータＶ６２の入力に接続されることで記憶ノードＭが構成されている。また、インバータＶ６２の出力が、並列に接続されたＰＭＯＳトランジスタＭ６４およびＮＭＯＳトランジスタＭ６３を介してインバータＶ６１の入力に接続されることで記憶ノードＭＢが構成されている。ＰＭＯＳトランジスタＭ６１およびＮＭＯＳトランジスタＭ６２の各ゲートにはデータ反転信号ＤＢが入力され、ＰＭＯＳトランジスタＭ６４およびＮＭＯＳトランジスタＭ６３の各ゲートにはデータ信号ＤＢＢが入力される。

また、記憶ノードＭＢは、ＰＭＯＳトランジスタＭ１のドレインに接続され、インバータＶ６３を介してＮＭＯＳトランジスタＭ３のドレインに接続されている。また、記憶ノードＭは、ＰＭＯＳトランジスタＭ２のドレインに接続され、インバータＶ６４を介してＮＭＯＳトランジスタＭ４のドレインに接続されている。

第８実施形態のインバータＶ６１、Ｖ６２は、図５のインバータＶ３１、Ｖ３２によるデータの保持を分担し、インバータＶ６３、Ｖ６４は、図５のインバータＶ３１、Ｖ３２によるデータの伝送を分担している。第８実施形態も、第３実施形態と同様の効果を得ることができる。

（第９実施形態）
図１１は、本発明の第９実施形態に係る半導体集積回路の概略構成を示す回路図である。図１１の半導体集積回路では、図５の状態保持回路Ｆ３１が状態保持回路Ｆ７１に置換されている。ここで、状態保持回路Ｆ７１には、インバータＶ７１〜Ｖ７３、ＰＭＯＳトランジスタＭ７１、Ｍ７４およびＮＭＯＳトランジスタＭ７２、Ｍ７３が設けられている。

インバータＶ７１の出力が、並列に接続されたＰＭＯＳトランジスタＭ７４およびＮＭＯＳトランジスタＭ７３を介してインバータＶ７２の入力に接続されることで記憶ノードＭが構成されている。また、インバータＶ７２の出力が、並列に接続されたＰＭＯＳトランジスタＭ７１およびＮＭＯＳトランジスタＭ７２を介してインバータＶ７１の入力に接続されることで記憶ノードＭＢが構成されている。また、ＰＭＯＳトランジスタＭ７１およびＮＭＯＳトランジスタＭ７２の各ゲートにはデータ信号ＤＢＢが入力され、ＰＭＯＳトランジスタＭ７４およびＮＭＯＳトランジスタＭ７３のゲートにはデータ反転信号ＤＢが入力される。

また、記憶ノードＭＢは、ＰＭＯＳトランジスタＭ１のドレインに接続され、インバータＶ７１を介してＮＭＯＳトランジスタＭ３のドレインに接続されている。また、記憶ノードＭは、ＰＭＯＳトランジスタＭ２のドレインに接続され、インバータＶ７３を介してＮＭＯＳトランジスタＭ４のドレインに接続されている。

ここで、インバータＶ７１は、図５のインバータＶ３１によるデータの保持および伝送を担当し、インバータＶ７２は、図５のインバータＶ３２によるデータの保持を分担し、インバータＶ７３は、図５のインバータＶ３２によるデータの伝送を分担している。第９実施形態も、第３実施形態と同様の効果を得ることができる。

（第１０実施形態）
図１２は、本発明の第１０実施形態に係る半導体集積回路の概略構成を示す回路図である。図１２の半導体集積回路では、図５のインバータＶ２がＰＭＯＳトランジスタＭ５に置換されている。ＰＭＯＳトランジスタＭ５のゲートには、データ反転信号ＤＢが入力される。また、ＰＭＯＳトランジスタＭ５は、ソースがハイレベル電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＭ２を介して記憶ノードＭに接続される。

データ反転信号ＤＢがロウレベルの場合、ＰＭＯＳトランジスタＭ５がオンし、データ信号ＤＢＢがハイレベルになる。そして、記憶ノードＭＢがハイレベルで記憶ノードＭがロウレベルの場合、ＰＭＯＳトランジスタＭ２、Ｍ５を介して記憶ノードＭに充電される。このため、状態保持回路Ｆ３１を動作させることができる。

（第１１実施形態）
図１３は、本発明の第１１実施形態に係る半導体集積回路の概略構成を示す回路図である。図１３の半導体集積回路には、２つの状態を保持する状態保持回路Ｆ１が設けられ、状態保持回路Ｆ１にはインバータＶ８２〜Ｖ８４、ＰＭＯＳトランジスタＭ８３、Ｍ８５およびＮＭＯＳトランジスタＭ８４、Ｍ８６が設けられている。

インバータＶ８３の出力が、並列に接続されたＰＭＯＳトランジスタＭ８３およびＮＭＯＳトランジスタＭ８４を介してインバータＶ８４の入力に接続されることで記憶ノードＭが構成されている。また、インバータＶ８４の出力が、並列に接続されたＰＭＯＳトランジスタＭ８５およびＮＭＯＳトランジスタＭ８６を介してインバータＶ８３の入力に接続されることで記憶ノードＭＢが構成されている。また、ＰＭＯＳトランジスタＭ８３およびＮＭＯＳトランジスタＭ８４の各ゲートにはデータ反転信号ＤＢが入力され、ＰＭＯＳトランジスタＭ８５およびＮＭＯＳトランジスタＭ８６の各ゲートにはデータ信号ＤＢＢが入力される。また、記憶ノードＭＢは、インバータＶ８２の入力に接続されている。

また、この半導体集積回路には、ＮＭＯＳトランジスタＭ８１、Ｍ８２、Ｍ８７、Ｍ８８が設けられている。ここで、ＮＭＯＳトランジスタＭ８１、Ｍ８２は直列に接続され、ＮＭＯＳトランジスタＭ８７、Ｍ８８は直列に接続されている。そして、記憶ノードＭＢは、ＮＭＯＳトランジスタＭ８１、Ｍ８２を介してインバータＶ８１の出力に接続されている。また、記憶ノードＭは、ＮＭＯＳトランジスタＭ８７、Ｍ８８を介してインバータＶ８５の出力に接続されている。

また、ＮＭＯＳトランジスタＭ８２、Ｍ８７のゲートには、クロック信号ＣＫが入力され、ＮＭＯＳトランジスタＭ８１、Ｍ８８のゲートには、クロック遅延反転信号ＣＫＢが入力される。なお、クロック遅延反転信号ＣＫＢは、クロックバッファＢ１にてクロック信号ＣＫを遅延、反転させることで生成させることができる。ここで、クロック遅延反転信号ＣＫＢの状態変化は、クロック信号ＣＫの状態変化よりもクロックバッファＢ１の遅延時間Ｔｄだけ遅れるものとする。

ここで、インバータＶ８１にデータ信号Ｄが入力されると、データ反転信号ＤＢが生成され、ＰＭＯＳトランジスタＭ８１のソースおよびインバータＶ８５に入力される。インバータＶ８５にデータ反転信号ＤＢが入力されると、データ信号ＤＢＢが生成され、ＰＭＯＳトランジスタＭ８８のソースに入力される。

そして、クロック信号ＣＫがロウレベルからハイレベルに遷移すると、クロック遅延反転信号ＣＫＢは遅延時間Ｔｄだけ遅れてハイレベルからロウレベルに遷移し、遅延時間Ｔｄの間だけＮＭＯＳトランジスタＭ８１、Ｍ８２、Ｍ８７、Ｍ８８の全てがオンする。

ＮＭＯＳトランジスタＭ８１、Ｍ８２、Ｍ８７、Ｍ８８の全てがオンすると、データ反転信号ＤＢが記憶ノードＭＢに印加され、データ信号ＤＢＢが記憶ノードＭに印加される。そして、データ反転信号ＤＢおよびデータ信号ＤＢＢのレベルに応じて記憶ノードＭＢ、Ｍの状態が保持される。そして、記憶ノードＭＢに保持されている状態は、インバータＶ８２にて反転され、出力信号Ｑとして出力される。

ここで、インバータＶ８３の出力とインバータＶ８４の入力との間にＰＭＯＳトランジスタＭ８３とＮＭＯＳトランジスタＭ８４との並列回路を接続し、インバータＶ８４の出力とインバータＶ８３の入力との間にＰＭＯＳトランジスタＭ８５とＮＭＯＳトランジスタＭ８６との並列回路を接続することにより、記憶ノードＭ、ＭＢに保持されている状態を遷移し易くさせることができ、動作可能な電源電圧マージンを拡大することができる。

（第１２実施形態）
図１４は、本発明の第１２実施形態に係る半導体集積回路の概略構成を示す回路図である。図１４の半導体集積回路では、図５の状態保持回路Ｆ３１が状態保持回路Ｆ９１に置換されている。ここで、状態保持回路Ｆ９１には、インバータＶ９１、Ｖ９２、ＰＭＯＳトランジスタＭ９１、Ｍ９４およびＮＭＯＳトランジスタＭ９２、Ｍ９３、Ｍ９５、Ｍ９６が設けられている。

ＶＤＤ−ＶＳＳ間に、ＰＭＯＳトランジスタＭ９１およびＮＭＯＳトランジスタＭ９２、Ｍ９３は直列に接続され、ＰＭＯＳトランジスタＭ９４およびＮＭＯＳトランジスタＭ９５、Ｍ９６は直列に接続されている。また、ＰＭＯＳトランジスタＭ９４のゲートおよびＮＭＯＳトランジスタＭ９６のゲートがＮＭＯＳトランジスタＭ９２、Ｍ９３の接続点に接続されることで記憶ノードＭＢが構成されている。また、ＰＭＯＳトランジスタＭ９１のゲートおよびＮＭＯＳトランジスタＭ９３のゲートがＮＭＯＳトランジスタＭ９５、Ｍ９６の接続点に接続されることで記憶ノードＭが構成されている。また、ＮＭＯＳトランジスタＭ９２、Ｍ９５のゲートにはクロック信号ＣＫが入力される。

また、記憶ノードＭＢは、ＰＭＯＳトランジスタＭ１のドレインに接続され、インバータＶ９１を介してＮＭＯＳトランジスタＭ３のドレインに接続されている。また、記憶ノードＭは、ＰＭＯＳトランジスタＭ２のドレインに接続され、インバータＶ９２を介してＮＭＯＳトランジスタＭ４のドレインに接続されている。

クロック信号ＣＫがロウレベルの場合、ＮＭＯＳトランジスタＭ９２、Ｍ９５がオフする。このため、記憶ノードＭ、ＭＢが両方ともハイレベル電位ＶＤＤと切断されることから、記憶ノードＭ、ＭＢの電位は不定になる。

一方、クロック信号ＣＫがロウレベルの場合、ＰＭＯＳトランジスタＭ１、Ｍ２はオンする。このため、データ反転信号ＤＢが記憶ノードＭＢに印加され、データ信号ＤＢＢが記憶ノードＭに印加され、記憶ノードＭＢの電位がデータ反転信号ＤＢのレベルによって一意に定められ、記憶ノードＭの電位がデータ信号ＤＢＢのレベルによって一意に定められる。

そして、クロック信号ＣＫがロウレベルからハイレベルに遷移にすると、ＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ９２、Ｍ９５がオンする。このため、データ信号ＤＢＢおよびデータ反転信号ＤＢのレベルに応じて記憶ノードＭ、ＭＢのいずれか一方がハイレベル電位ＶＤＤと接続され、データ信号ＤＢＢおよびデータ反転信号ＤＢのレベルに応じた状態が記憶ノードＭＢ、Ｍに保持される。

そして、記憶ノードＭＢ、Ｂに保持されている状態は、インバータＶ９１、Ｖ９２にてそれぞれ反転され、出力信号Ｑ１および出力反転信号ＱＢ１としてＮＭＯＳトランジスタＭ３、Ｍ４をそれぞれ介して記憶ノードＳ、ＳＢに出力される。

ここで、ＮＭＯＳトランジスタＭ９２およびＮＭＯＳトランジスタＭ９５により、データ信号ＤＢＢおよびデータ反転信号ＤＢが記憶ノードＭ、ＭＢにそれぞれ印加される間に記憶ノードＭ、ＭＢにおける状態の保持能力を低下させることができ、記憶ノードＭ、ＭＢに保持されている状態を遷移し易くさせることができる。

また、ＰＭＯＳトランジスタＭ１、Ｍ２のゲートおよびＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ９２、Ｍ９５のゲートにクロック信号ＣＫを入力することで、状態保持回路Ｆ９１に状態を保持させたり、転送させたりすることができる。このため、クロック信号ＣＫからクロック反転信号ＣＫＢを生成するクロックバッファを別途設ける必要がなくなり、クロックバッファにて消費される分だけ消費電力を低減させることができる。

なお、図１４の実施形態では、インバータを構成するＰＭＯＳトランジスタＭ９１とＮＭＯＳトランジスタＭ９３との間にＮＭＯＳトランジスタＭ９２を介挿する方法について説明したが、ハイレベル電位ＶＤＤとＰＭＯＳトランジスタＭ９１との間にＮＭＯＳトランジスタＭ９２を介挿するようにしてもよい。

また、図１４の実施形態では、インバータを構成するＰＭＯＳトランジスタＭ９４とＮＭＯＳトランジスタＭ９６との間にＮＭＯＳトランジスタＭ９５を介挿する方法について説明したが、ハイレベル電位ＶＤＤとＰＭＯＳトランジスタＭ９４との間にＮＭＯＳトランジスタＭ９５を介挿するようにしてもよい。

（第１３実施形態）
図１５は、本発明の第１３実施形態に係る半導体集積回路の概略構成を示す回路図である。図１５の半導体集積回路では、図１のインバータＶ１、Ｖ２の代わりに保護回路Ｈ１、Ｈ２およびインバータＶ６が設けられている。なお、保護回路Ｈ１、Ｈ２は、状態保持回路Ｆ１１に保持されている状態に基づいて、状態保持回路Ｆ１１へのデータ反転信号ＤＢおよびデータ信号ＤＢＢの入力を制御することができる。

保護回路Ｈ１には、ＰＭＯＳトランジスタＭ１０１、Ｍ１０２およびＮＭＯＳトランジスタＭ１０３、Ｍ１０４が設けられている。これらトランジスタＭ１０１〜Ｍ１０４はＶＤＤ−ＶＳＳ間に直列に接続され、ＰＭＯＳトランジスタＭ１０２とＮＭＯＳトランジスタＭ１０３との接続点は、ＰＭＯＳトランジスタＭ１のソースに接続されている。また、ＰＭＯＳトランジスタＭ１０１およびＮＭＯＳトランジスタＭ１０４の各ゲートにはデータ信号Ｄが入力され、ＰＭＯＳトランジスタＭ１０２およびＮＭＯＳトランジスタＭ１０３の各ゲートには出力反転信号ＱＢ１が入力される。

また、保護回路Ｈ２には、ＰＭＯＳトランジスタＭ１０５、Ｍ１０６およびＮＭＯＳトランジスタＭ１０７、Ｍ１０８が設けられている。これらトランジスタＭ１０５〜Ｍ１０８はＶＤＤ−ＶＳＳ間に直列に接続され、ＰＭＯＳトランジスタＭ１０６とＮＭＯＳトランジスタＭ１０７との接続点は、ＰＭＯＳトランジスタＭ２のソースに接続されている。また、ＰＭＯＳトランジスタＭ１０５およびＮＭＯＳトランジスタＭ１０８の各ゲートにはデータ反転信号ＤＢが入力され、ＰＭＯＳトランジスタＭ１０６およびＮＭＯＳトランジスタＭ１０７の各ゲートには出力信号Ｑ１が入力される。また、ＮＭＯＳトランジスタＭ１０８のゲートは、インバータＶ６の出力に接続されている。
そして、データ信号ＤはインバータＶ６に入力され、データ反転信号ＤＢが生成される。

図１６は、データ信号Ｄとデータ反転信号ＤＢの状態変化のダイミング差を示す図である。図１６において、データ反転信号ＤＢは、インバータＶ６にてデータ信号Ｄを反転させて生成されるため、データ反転信号ＤＢの状態変化は、インバータＶ６による遅延時間分だけデータ信号Ｄの状態変化よりも遅れる。

このため、データ信号Ｄとデータ反転信号ＤＢの状態変化のダイミング差に起因して、ＰＭＯＳトランジスタＭ１０１、Ｍ１０５が同時にオンした場合においても、記憶ノードＭＢ、Ｍへの充電経路が同時に形成されるのを防止することが可能となる。また、ＮＭＯＳトランジスタＭ１０４、Ｍ１０８が同時にオンした場合においても、記憶ノードＭＢ、Ｂからの放電経路が同時に形成されるのを防止することが可能となる。

この結果、データ信号Ｄとデータ反転信号ＤＢの状態変化にダイミング差がある場合においても、記憶ノードＭＢ、Ｂの一方から放電させることが可能となり、記憶ノードＭＢ、Ｂの他方に充電させることが可能となり、記憶ノードＭＢ、Ｂへのデータの書き込みを正常に行わせることができる。

（第１４実施形態）
図１７は、本発明の第１４実施形態に係る半導体集積回路の概略構成を示す回路図である。図１７の半導体集積回路では、図１のインバータＶ２の代わりに図１５の保護回路Ｈ２が設けられている。ここで、記憶ノードＭ側のみに保護回路Ｈ２を設けることで、データ信号Ｄとデータ反転信号ＤＢの状態変化にダイミング差がある場合においても、記憶ノードＭＢ、Ｍへの充電経路が同時に形成されたり、記憶ノードＭＢ、Ｍからの放電経路が同時に形成されたりするのを防止することができ、記憶ノードＭＢ、Ｍへのデータの書き込みを正常に行わせることができる。

（第１５実施形態）
図１８は、本発明の第１５実施形態に係る半導体集積回路の概略構成を示す回路図である。図１８の半導体集積回路では、図１７の状態保持回路Ｆ１１が状態保持回路Ｆ１０１に置換されている。ここで、状態保持回路Ｆ１０１には、インバータＶ１０１〜Ｖ１０３が設けられている。

インバータＶ１０１の出力がインバータＶ１０２の入力に接続されることで記憶ノードＭＢが構成され、インバータＶ１０２の出力がインバータＶ１０１の入力に接続されることで記憶ノードＭが構成されている。

記憶ノードＭＢは、ＰＭＯＳトランジスタＭ１のドレインに接続され、インバータＶ１０２を介してＮＭＯＳトランジスタＭ３のドレインに接続されている。また、記憶ノードＭは、ＰＭＯＳトランジスタＭ２のドレインに接続され、インバータＶ１０３を介してＮＭＯＳトランジスタＭ４のドレインに接続されている。

インバータＶ１０２は、図１７のインバータＶ１２、Ｖ１３によるデータの保持および伝送を担当し、インバータＶ１０１は、図１７のインバータＶ１１によるデータの保持を担当し、インバータＶ１０３は、図１７のインバータＶ１４によるデータの伝送を担当している。第１５実施形態においても、第１４実施形態と同様の効果を得ることができる。

（第１６実施形態）
図１９は、本発明の第１６実施形態に係る半導体集積回路の概略構成を示す回路図である。図１９の半導体集積回路では、図１７の状態保持回路Ｆ１１が状態保持回路Ｆ１１１に置換されている。ここで、状態保持回路Ｆ１１１には、クロックドゲートＶ１１１、Ｖ１１２が設けられている。クロックドゲートＶ１１１の出力がクロックドゲートＶ１１２の入力に接続されることで記憶ノードＭが構成され、クロックドゲートＶ１１２の出力がクロックドゲートＶ１１１の入力に接続されることで記憶ノードＭＢが構成されている。そして、記憶ノードＭＢは、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ４の各ドレインに接続されている。また、記憶ノードＭは、ＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３の各ドレインに接続されている。

ここで、クロックドゲートＶ１１１、Ｖ１１２には、ＰＭＯＳトランジスタＭ１１１およびＮＭＯＳトランジスタＭ１１２、Ｍ１１３が設けられ、直列に接続されている。また、ＰＭＯＳトランジスタＭ１１１のゲートとＮＭＯＳトランジスタＭ１１２のゲートは互いに共通に接続され、ＮＭＯＳトランジスタＭ１１３のゲートにはクロック信号ＣＫが入力される。

クロック信号ＣＫがロウレベルの場合、ＮＭＯＳトランジスタＭ１１３がオフする。このため、記憶ノードＭ、ＭＢには両方ともロウレベル電位ＶＳＳが供給されなくなることから、記憶ノードＭ、ＭＢの電位は不定になる。

一方、クロック信号ＣＫがロウレベルの場合、ＰＭＯＳトランジスタＭ１、Ｍ２はオンする。このため、データ反転信号ＤＢが記憶ノードＭＢに印加され、データ信号ＤＢＢが記憶ノードＭに印加される。記憶ノードＭＢの電位がデータ反転信号ＤＢのレベルによって一意に定められ、記憶ノードＭの電位がデータ信号ＤＢＢのレベルによって一意に定められる。

そして、クロック信号ＣＫがロウレベルからハイレベルに遷移にすると、ＮＭＯＳトランジスタＭ１１３がオンする。このため、記憶ノードＭ、ＭＢにロウレベル電位ＶＳＳが供給され、データ信号ＤＢＢおよびデータ反転信号ＤＢのレベルに応じた状態が記憶ノードＭＢ、Ｂに保持される。

そして、記憶ノードＭ、ＭＢに保持されている状態は、出力信号Ｑ１および出力反転信号ＱＢ１としてＮＭＯＳトランジスタＭ３、Ｍ４をそれぞれ介して記憶ノードＳ、ＳＢにそれぞれ出力される。

クロックドゲートＶ１１１、Ｖ１１２にて状態保持回路Ｆ１１１を構成することにより、データ信号ＤＢＢおよびデータ反転信号ＤＢが記憶ノードＭ、ＭＢにそれぞれ印加される間に記憶ノードＭ、ＭＢにおける状態の保持能力を低下させることができ、記憶ノードＭ、ＭＢに保持されている状態を遷移し易くさせることができる。

また、ＰＭＯＳトランジスタＭ１、Ｍ２およびＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ１１３の各ゲートにクロック信号ＣＫを入力することで、状態保持回路Ｆ１１１に状態を保持させたり、転送させたりすることができる。このため、クロック信号ＣＫからクロック反転信号ＣＫＢを生成するクロックバッファを別途設ける必要がなくなり、クロックバッファにて消費される分だけ消費電力を低減させることができる。

なお、図１９の実施形態では、ＮＭＯＳトランジスタＭ１１２のソースにＮＭＯＳトランジスタＭ１１３を接続する方法について説明したが、ＰＭＯＳトランジスタＭ１１１のソースにＮＭＯＳトランジスタＭ１１３を接続するようにしてもよいし、ＰＭＯＳトランジスタＭ１１１とＮＭＯＳトランジスタＭ１１２との間にＮＭＯＳトランジスタＭ１１３を介挿するようにしてもよい。

（第１７実施形態）
図２０は、本発明の第１７実施形態に係る半導体集積回路の概略構成を示す回路図である。図２０の半導体集積回路では、図１３の状態保持回路Ｆ１が状態保持回路Ｆ２に置換されている。ここで、状態保持回路Ｆ２にはインバータＶ８２〜Ｖ８４が設けられている。

インバータＶ８３の出力がインバータＶ８４の入力に接続されることで記憶ノードＭが構成され、インバータＶ８４の出力がインバータＶ８３の入力に接続されることで記憶ノードＭＢが構成されている。

これにより、クロックバッファＢ１の遅延時間Ｔｄで規定される期間だけしか状態保持回路Ｆ２の状態を変化できないようにすることが可能となり、パルストリガー動作させることが可能となる。このため、データ反転信号ＤＢとデータ信号ＤＢＢとを用いて記憶ノードＭＢ、Ｍをプルダウンおよびプルアップさせた場合においても、動作速度を向上することができる。

また、記憶ノードＭ側に保護回路Ｈ２を設けることで、データ信号ＤＢＢとデータ反転信号ＤＢの状態変化にダイミング差がある場合においても、記憶ノードＭＢ、Ｍへのデータの書き込みを正常に行わせることができる。

Ｆ１、Ｆ２、Ｆ１１、Ｆ１２、Ｆ２１、Ｆ３１、Ｆ４１、Ｆ５１、Ｆ６１、Ｆ７１、Ｆ９１、Ｆ１０１、Ｆ１１１ 状態保持回路、Ｖ１〜Ｖ６、Ｖ１１〜Ｖ１４、Ｖ２１、Ｖ２２、Ｖ３１、Ｖ３２、Ｖ６１〜Ｖ６４、Ｖ７１〜Ｖ７３、Ｖ８１〜Ｖ８５、Ｖ９１、Ｖ９２、Ｖ１０１〜Ｖ１０３ インバータ、Ｖ１１１、Ｖ１１２ クロックドゲート、Ｍ１、Ｍ２、Ｍ３１、Ｍ３３、Ｍ３´、Ｍ４´、Ｍ６１、Ｍ６４、Ｍ７１、Ｍ７４、Ｍ８３、Ｍ８５、Ｍ９１、Ｍ９４、Ｍ１０１、Ｍ１０２、Ｍ１０５、Ｍ１０６、Ｍ１１１ Ｐチャンネル電界効果トランジスタ、Ｍ３〜Ｍ５、Ｍ３２、Ｍ３４、Ｍ１´、Ｍ２´、Ｍ６２、Ｍ６３、Ｍ７２、Ｍ７３、Ｍ８１、Ｍ８２、Ｍ８４、Ｍ８６、Ｍ８７、Ｍ８８、Ｍ９２、Ｍ９３、Ｍ９５、Ｍ９６、Ｍ１０３、Ｍ１０４、Ｍ１０７、Ｍ１０８、Ｍ１１２、Ｍ１１３ Ｎチャンネル電界効果トランジスタ、Ｓ１、Ｓ２ スイッチ、Ｈ１、Ｈ２ 保護回路、Ｂ１ クロックバッファ

Claims (5)

1. 一方のインバータの出力を他方のインバータに互いに入力することにより、２つの状態を保持する状態保持回路と、
   クロック信号がロウレベルの時に前記状態保持回路の一方のインバータにデータ信号を入力する第１のＰチャンネル電界効果トランジスタと、
   前記クロック信号がロウレベルの時に前記状態保持回路の他方のインバータにデータ反転信号を入力する第２のＰチャンネル電界効果トランジスタと、
   前記クロック信号がハイレベルの時に前記状態保持回路の保持されている一方の状態を伝送する第１のＮチャンネル電界効果トランジスタと、
   前記クロック信号がハイレベルの時に前記状態保持回路に保持されている他方の状態を伝送する第２のＮチャンネル電界効果トランジスタと、
   前記状態保持回路の一方のインバータの入力と他方のインバータの出力との間に介挿され、前記データ信号がロウレベルの時にオンする第３のＰチャンネル電界効果トランジスタと、
   前記第３のＰチャンネル電界効果トランジスタに並列に接続され、前記データ信号がハイレベルの時にオンする第３のＮチャンネル電界効果トランジスタとを備え、
   前記第３のＰチャンネル電界効果トランジスタのゲートと前記第３のＮチャンネル電界効果トランジスタのゲートとは同一ノードに直接接続されていることを特徴とする半導体集積回路。
2. 前記状態保持回路に保持されている状態に基づいて、前記状態保持回路への前記データ信号の入力を制御する保護回路をさらに備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記状態保持回路の一方のインバータの充電経路に介挿され、前記クロック信号がハイレベルの時に前記充電経路を導通させる第３のＮチャンネル電界効果トランジスタをさらに備えることを特徴とする請求項１に記載の半導体集積回路。
4. 一方のインバータの出力を他方のインバータに互いに入力する状態保持回路と、
   データ信号に基づいて前記状態保持回路の状態を遷移させる入力回路と、
   前記一方のインバータの入力と前記他方のインバータの出力との間に介挿され、前記データ信号で制御される第１のＰチャンネル電界効果トランジスタと、
   前記第１のＰチャンネル電界効果トランジスタに並列に接続され、前記データ信号で制御される第１のＮチャンネル電界効果トランジスタとを備え、
   前記第１のＰチャンネル電界効果トランジスタのゲートと前記第１のＮチャンネル電界効果トランジスタのゲートとは同一ノードに直接接続されていることを特徴とする半導体集積回路。
5. 前記入力回路は、クロック信号に基づき、前記一方のインバータに前記データ信号を伝送する経路の導通及び非導通を制御する第１のスイッチと、
   前記クロック信号に基づき、前記他方のインバータにデータ反転信号を伝送する経路の導通及び非導通を制御する第２のスイッチとを備えることを特徴とする請求項４に記載の半導体集積回路。

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