JP5284211B2 - 半導体集積回路 - Google Patents
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Description
図1は、本発明の第1実施形態に係る半導体集積回路の概略構成を示す回路図である。図1の半導体集積回路には、2つの状態(論理値‘0’および論理値‘1’)を保持する状態保持回路F11が設けられ、状態保持回路F11にはインバータV11〜V14が設けられている。そして、インバータV11の出力がインバータV12の入力に接続されることで記憶ノードMBが構成され、インバータV12の出力がインバータV11の入力に接続されることで記憶ノードMが構成されている。そして、記憶ノードMBはインバータV13の入力に接続され、記憶ノードMはインバータV14の入力に接続されている。
そして、記憶ノードSBに保持された状態がインバータV5にて反転されることで出力信号Qが生成される。
図3は、本発明の第2実施形態に係る半導体集積回路の概略構成を示す回路図である。図3の半導体集積回路では、図1の状態保持回路F11の代わりに状態保持回路F21が設けられている。ここで、状態保持回路F21には、インバータV21、V22が設けられている。そして、インバータV21の出力がインバータV22の入力に接続されることで記憶ノードMが構成され、インバータV22の出力がインバータV21の入力に接続されることで記憶ノードMBが構成されている。そして、記憶ノードMBは、PMOSトランジスタM1のドレインおよびNMOSトランジスタM4のドレインに接続されている。また、記憶ノードMは、PMOSトランジスタM2のドレインおよびNMOSトランジスタM3のドレインに接続されている。
図4は、本発明の第3実施形態に係る半導体集積回路の概略構成を示す回路図である。図4の半導体集積回路には、2つの状態を保持する状態保持回路F31が設けられている。そして、状態保持回路F31には、インバータV31、V32、PMOSトランジスタM31、M33およびNMOSトランジスタM32、M34が設けられている。
図5は、本発明の第4実施形態に係る半導体集積回路の概略構成を示す回路図である。図5の半導体集積回路では、図1の状態保持回路F11が図4の状態保持回路F31に置換されることで、マスタースレーブフリップフロップが構成されている。
図7は、本発明の第5実施形態に係る半導体集積回路の概略構成を示す回路図である。図7の半導体集積回路では、図5の状態保持回路F31が状態保持回路F41に置換されている。ここで、状態保持回路F41では、図5のPMOSトランジスタM31およびNMOSトランジスタM32がなく、インバータV31の出力がインバータV32の入力に直接接続されている。
図8は、本発明の第6実施形態に係る半導体集積回路の概略構成を示す回路図である。図8の半導体集積回路では、図5の状態保持回路F31が状態保持回路F51に置換されている。ここで、状態保持回路F51では、PMOSトランジスタM31のゲートとNMOSトランジスタM32のゲートは記憶ノードMBに接続され、PMOSトランジスタM33のゲートとNMOSトランジスタM34のゲートは記憶ノードMに接続されている。
図9は、本発明の第7実施形態に係る半導体集積回路の概略構成を示す回路図である。図9の半導体集積回路では、図5のPMOSトランジスタM1、M2がNMOSトランジスタM1´、M2´に置換され、図5のNMOSトランジスタM3、M4がPMOSトランジスタM3´、M4´に置換されている。そして、NMOSトランジスタM1´、M2´のゲートおよびPMOSトランジスタM3´、M4´のゲートには、クロック信号CKBが入力される。図5の回路がクロック信号CKの立ち上がりエッジでトリガーするに対して、この回路はクロック信号CKBの立下りエッジでトリガーする。
図10は、本発明の第8実施形態に係る半導体集積回路の概略構成を示す回路図である。図10の半導体集積回路では、図5の状態保持回路F31が状態保持回路F61に置換されている。ここで、状態保持回路F61には、インバータV61〜V64、PMOSトランジスタM61、M64およびNMOSトランジスタM62、M63が設けられている。
図11は、本発明の第9実施形態に係る半導体集積回路の概略構成を示す回路図である。図11の半導体集積回路では、図5の状態保持回路F31が状態保持回路F71に置換されている。ここで、状態保持回路F71には、インバータV71〜V73、PMOSトランジスタM71、M74およびNMOSトランジスタM72、M73が設けられている。
図12は、本発明の第10実施形態に係る半導体集積回路の概略構成を示す回路図である。図12の半導体集積回路では、図5のインバータV2がPMOSトランジスタM5に置換されている。PMOSトランジスタM5のゲートには、データ反転信号DBが入力される。また、PMOSトランジスタM5は、ソースがハイレベル電位VDDに接続され、ドレインがPMOSトランジスタM2を介して記憶ノードMに接続される。
図13は、本発明の第11実施形態に係る半導体集積回路の概略構成を示す回路図である。図13の半導体集積回路には、2つの状態を保持する状態保持回路F1が設けられ、状態保持回路F1にはインバータV82〜V84、PMOSトランジスタM83、M85およびNMOSトランジスタM84、M86が設けられている。
図14は、本発明の第12実施形態に係る半導体集積回路の概略構成を示す回路図である。図14の半導体集積回路では、図5の状態保持回路F31が状態保持回路F91に置換されている。ここで、状態保持回路F91には、インバータV91、V92、PMOSトランジスタM91、M94およびNMOSトランジスタM92、M93、M95、M96が設けられている。
図15は、本発明の第13実施形態に係る半導体集積回路の概略構成を示す回路図である。図15の半導体集積回路では、図1のインバータV1、V2の代わりに保護回路H1、H2およびインバータV6が設けられている。なお、保護回路H1、H2は、状態保持回路F11に保持されている状態に基づいて、状態保持回路F11へのデータ反転信号DBおよびデータ信号DBBの入力を制御することができる。
そして、データ信号DはインバータV6に入力され、データ反転信号DBが生成される。
図17は、本発明の第14実施形態に係る半導体集積回路の概略構成を示す回路図である。図17の半導体集積回路では、図1のインバータV2の代わりに図15の保護回路H2が設けられている。ここで、記憶ノードM側のみに保護回路H2を設けることで、データ信号Dとデータ反転信号DBの状態変化にダイミング差がある場合においても、記憶ノードMB、Mへの充電経路が同時に形成されたり、記憶ノードMB、Mからの放電経路が同時に形成されたりするのを防止することができ、記憶ノードMB、Mへのデータの書き込みを正常に行わせることができる。
図18は、本発明の第15実施形態に係る半導体集積回路の概略構成を示す回路図である。図18の半導体集積回路では、図17の状態保持回路F11が状態保持回路F101に置換されている。ここで、状態保持回路F101には、インバータV101〜V103が設けられている。
図19は、本発明の第16実施形態に係る半導体集積回路の概略構成を示す回路図である。図19の半導体集積回路では、図17の状態保持回路F11が状態保持回路F111に置換されている。ここで、状態保持回路F111には、クロックドゲートV111、V112が設けられている。クロックドゲートV111の出力がクロックドゲートV112の入力に接続されることで記憶ノードMが構成され、クロックドゲートV112の出力がクロックドゲートV111の入力に接続されることで記憶ノードMBが構成されている。そして、記憶ノードMBは、PMOSトランジスタM1およびNMOSトランジスタM4の各ドレインに接続されている。また、記憶ノードMは、PMOSトランジスタM2およびNMOSトランジスタM3の各ドレインに接続されている。
図20は、本発明の第17実施形態に係る半導体集積回路の概略構成を示す回路図である。図20の半導体集積回路では、図13の状態保持回路F1が状態保持回路F2に置換されている。ここで、状態保持回路F2にはインバータV82〜V84が設けられている。
Claims (5)
- 一方のインバータの出力を他方のインバータに互いに入力することにより、2つの状態を保持する状態保持回路と、
クロック信号がロウレベルの時に前記状態保持回路の一方のインバータにデータ信号を入力する第1のPチャンネル電界効果トランジスタと、
前記クロック信号がロウレベルの時に前記状態保持回路の他方のインバータにデータ反転信号を入力する第2のPチャンネル電界効果トランジスタと、
前記クロック信号がハイレベルの時に前記状態保持回路の保持されている一方の状態を伝送する第1のNチャンネル電界効果トランジスタと、
前記クロック信号がハイレベルの時に前記状態保持回路に保持されている他方の状態を伝送する第2のNチャンネル電界効果トランジスタと、
前記状態保持回路の一方のインバータの入力と他方のインバータの出力との間に介挿され、前記データ信号がロウレベルの時にオンする第3のPチャンネル電界効果トランジスタと、
前記第3のPチャンネル電界効果トランジスタに並列に接続され、前記データ信号がハイレベルの時にオンする第3のNチャンネル電界効果トランジスタとを備え、
前記第3のPチャンネル電界効果トランジスタのゲートと前記第3のNチャンネル電界効果トランジスタのゲートとは同一ノードに直接接続されていることを特徴とする半導体集積回路。 - 前記状態保持回路に保持されている状態に基づいて、前記状態保持回路への前記データ信号の入力を制御する保護回路をさらに備えることを特徴とする請求項1に記載の半導体集積回路。
- 前記状態保持回路の一方のインバータの充電経路に介挿され、前記クロック信号がハイレベルの時に前記充電経路を導通させる第3のNチャンネル電界効果トランジスタをさらに備えることを特徴とする請求項1に記載の半導体集積回路。
- 一方のインバータの出力を他方のインバータに互いに入力する状態保持回路と、
データ信号に基づいて前記状態保持回路の状態を遷移させる入力回路と、
前記一方のインバータの入力と前記他方のインバータの出力との間に介挿され、前記データ信号で制御される第1のPチャンネル電界効果トランジスタと、
前記第1のPチャンネル電界効果トランジスタに並列に接続され、前記データ信号で制御される第1のNチャンネル電界効果トランジスタとを備え、
前記第1のPチャンネル電界効果トランジスタのゲートと前記第1のNチャンネル電界効果トランジスタのゲートとは同一ノードに直接接続されていることを特徴とする半導体集積回路。 - 前記入力回路は、クロック信号に基づき、前記一方のインバータに前記データ信号を伝送する経路の導通及び非導通を制御する第1のスイッチと、
前記クロック信号に基づき、前記他方のインバータにデータ反転信号を伝送する経路の導通及び非導通を制御する第2のスイッチとを備えることを特徴とする請求項4に記載の半導体集積回路。
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