JP2706042B2 - ダイナミック型フリップフロップ - Google Patents
ダイナミック型フリップフロップInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル回路に係
り、特に、状態を初期設定することができるようにした
ダイナミック型フリップフロップに関するものである。 【０００２】 【従来の技術】例えば、ディジタルテレビ用ＬＳＩなど
に搭載される回路の大半は、回路的に出力側の信号の一
部を入力側に戻す形の、いわゆるスタティック型フリッ
プフロップにて構成されている。しかし、スタティック
型フリップフロップ自体は回路規模が大きく、そのた
め、ＬＳＩのチップ面積が大きくなってしまうという問
題があった。 【０００３】そこで、このような問題点を解決するため
に、近年では、ダイナミック型フリップフロップにて回
路を構成することが検討されている。即ち、ダイナミッ
ク型フリップフロップは、回路的に出力側の信号の一部
を入力側に戻すことなく、そのまま出力する形のフリッ
プフロップであり、それ自体の回路規模がスタティック
型に比べて小さいからである。 【０００４】そして、更に回路規模及び消費電力を小さ
くするために、上記したダイナミック型フリップフロッ
プをＣＭＯＳ論理ゲートにて構成するようにしている。 【０００５】さて、以上のようなＣＭＯＳ構成のダイナ
ミック型フリップフロップとして、従来では、例えば、
共立出版（株）１９８３年１２月発行「ＶＬＳＩ設計入
門」に記載されているように、クロックドＣＭＯＳイン
バータ２個により構成されているものがある。 【０００６】以下、図８、図９及び図１０を用いてその
構成及び動作を説明する。図８は従来のダイナミック型
フリップフロップを示す回路図、図９は図８の具体的な
回路構成を示す回路図、図１０は図９の要部信号波形を
示す波形図である。 【０００７】図８において、１０，１５はクロックドＣ
ＭＯＳインバータ、１は入力端子、２は出力端子、であ
り、また、図９において、１１，１２，１６，１７はＰ
チャネルＭＯＳ型トランジスタ（以下、単にＰＭＯＳと
呼ぶ。）、１３，１４，１８，１９はＮチャネルＭＯＳ
型トランジスタ（以下、単にＮＭＯＳと呼ぶ。）、３，
４，５，６はクロックパルスの入力端子である。なお、
図において記号の上に記載されているバーは、本明細書
中では、記号の後に「￣」として以下記述するものとす
る。 【０００８】図８に示すように、従来のダイナミック型
フリップフロップは、クロックドＣＭＯＳインバータ１
０，１５の直列接続から成っている。そして、クロック
ドＣＭＯＳインバータ１０は、図９に示すように、入力
端子３より入力されるクロックパルスφ１の逆相パルス
φ１￣をゲート入力とするＰＭＯＳ１１と、入力端子１
より入力されるデータＤINをゲート入力とするＰＭＯＳ
１２とを、それぞれ、そのソース端子を電源側に、その
ドレイン端子を出力節点７側に配した上で、電源と出力
節点７との間に直列接続し、データＤINをゲート入力と
するＮＭＯＳ１３と、入力端子４より入力されるクロッ
クパルスφ１をゲート入力とするＮＭＯＳ１４とを、そ
れぞれ、そのソース端子をＧＮＤ側に、そのドレイン端
子を出力節点７側に配した上で、出力節点７とＧＮＤと
の間に直列接続して成り、また、クロックドＣＭＯＳイ
ンバータ１５も、同様の構成で、入力端子５より入力さ
れるクロックパルスφ２の逆相パルスφ２￣をゲート入
力とするＰＭＯＳ１６と、出力節点７の信号ＤIN￣をゲ
ート入力とするＰＭＯＳ１７とを、それぞれ、そのソー
ス端子を電源側に、そのドレイン端子を出力端子２側に
配した上で、電源と出力端子２との間に直列接続し、出
力節点７の信号ＤIN￣をゲート入力とするＮＭＯＳ１８
と、入力端子６より入力されるクロックパルスφ２をゲ
ート入力とするＮＭＯＳ１９とを、それぞれ、そのソー
ス端子を電源側に、そのドレイン端子を出力端子２側に
配した上で、出力端子２とＧＮＤとの間に直列接続して
成る。 【０００９】さて、図９及び図１０を用いて動作を説明
する。先ず、クロックパルスφ１がＨ（ハイレベル）の
時、そのクロックパルスφ１をゲート入力とするＮＭＯ
Ｓ１４と逆相パルスφ１￣をゲート入力とするＰＭＯＳ
１１とが同時に導通し、ＰＭＯＳ１２とＮＭＯＳ１３と
がスイッチ動作をする。この時、入力されるデータＤIN
がＬ（ローレベル）ならばＰＭＯＳ１２が導通しＮＭＯ
Ｓ１３が遮断されるので、出力節点７はＧＮＤから絶縁
され、ＰＭＯＳ１１，１２が導通していることより、出
力節点７の信号ＤIN￣はＨとなる。逆に、データＤINが
ＨならばＮＭＯＳ１３が導通しＰＭＯＳ１２が遮断され
るので、出力節点７は電源から絶縁され、ＮＭＯＳ１
３，１４がＧＮＤと導通していることより、信号ＤIN￣
はＬとなる。 【００１０】次に、信号ＤIN￣は次段のクロックドＣＭ
ＯＳインバータ１５のＰＭＯＳ１７とＮＭＯＳ１８にゲ
ート入力されるわけであるが、図１０に示す様に、クロ
ックパルスφ１がＨの時には、クロックパルスφ２はＬ
なので、クロックパルスφ２をゲート入力とするＮＭＯ
Ｓ１９と逆相パルスφ２￣をゲート入力とするＰＭＯＳ
１６は遮断されており、そのため、出力端子２は電源及
びＧＮＤから絶縁され、出力信号ＤOUT は以前のレベル
を保持している。 【００１１】その後、クロックパルスφ２がＨになる
と、ＰＭＯＳ１６とＮＭＯＳ１９とが同時に導通し、Ｐ
ＭＯＳ１７とＮＭＯＳ１８とがスイッチ動作をする。こ
の時、信号ＤIN￣がＬならば出力端子２には出力信号Ｄ
OUT としてＨが出力され、逆に信号ＤIN￣がＨならばＬ
が出力される。 【００１２】以上の様にして、従来では、２相クロック
タイプのダイナミック型フリップフロップを構成してい
た。 【００１３】 【発明が解決しようとする課題】上記した従来のダイナ
ミック型フリップフロップにおいては、制御信号（Ｓet
信号やＲeset信号など）を入力することができないの
で、セット及びリセットを行うことができなかった。即
ち、フリップフロップの状態を初期設定することができ
ないという問題があった。 【００１４】本発明の目的は上記した従来技術の問題点
を解決し、状態を初期設定することができるダイナミッ
ク型フリップフロップを提供することにある。 【００１５】 【課題を解決するための手段】上記した目的を達成する
ために、本発明では、データとリセットネガティブ信号
とをそれぞれ入力し、その両者のナンド（ＮＡＮＤ）
を、別に入力される第１のクロックパルスに同期して導
き、得られた結果を出力する第１のクロックドＣＭＯＳ
ナンドゲートと、該第１のクロックドＣＭＯＳナンドゲ
ートからの出力信号とセットネガティブ信号とをそれぞ
れ入力し、その両者のナンド（ＮＡＮＤ）を、別に入力
される第２のクロックパルスに同期して導き、得られた
結果を出力 する第２のクロックドＣＭＯＳナンドゲート
と、で構成され、前記リセットネガティブ信号をローレ
ベルにすることによりリセットを行い、前記セットネガ
ティブ信号をローレベルにすることによりセットを行い
得ると共に、前記リセットネガティブ信号と前記セット
ネガティブ信号とを共にローレベルにしたときには、セ
ットを優先的に行い得るようにした。 【００１６】 【作用】本発明では、先ず、第１のクロックドＣＭＯＳ
ナンドゲートは、前記データと前記リセットネガティブ
信号とを入力し、前記第１のクロックパルスに同期し
て、その両者のナンド（ＮＡＮＤ）を導いて出力する。
次に、第２のクロックドＣＭＯＳナンドゲートは、前記
第１のクロックドＣＭＯＳナンドゲートからの出力信号
と前記セットネガティブ信号とを入力し、前記第２のク
ロックパルスに同期して、その両者のナンド（ＮＡＮ
Ｄ）を導いて出力する。 【００１７】このとき、入力された前記リセットネガテ
ィブ信号及びセットネガティブ信号が共にハイレベルで
あるならば、セットもリセットもされず、前記第２のク
ロックドＣＭＯＳナンドゲートからは前記データのほぼ
１クロック分遅延した信号が出力される。また、入力さ
れた前記リセットネガティブ信号がローレベルであり、
前記セットネガティブ信号がハイレベルであるならば、
リセットされて、前記第２のクロックドＣＭＯＳナンド
ゲートからはローレベルの信号が出力される。また、入
力された前記リセットネガティブ信号がハイレベルであ
り、前記セットネガティブ信号がローレベルであるなら
ば、セットされて、前記第２のクロックドＣＭＯＳナン
ドゲートからはハイレベルの信号が出力される。 【００１８】さらにまた、セットネガティブ信号がロー
レベルである限り、第２のクロックドＣＭＯＳナンドゲ
ートから出力される信号は、第１のクロックドＣＭＯＳ
ナンドゲートからの出力信号に関わらず、常にハイレベ
ルとなるため、入力された前記リセットネガティブ信号
及びセットネガティブ信号が共にローレベルであるなら
ば、リセットはされずに優先的にセットされて、前記第
２のクロックドＣＭＯ Ｓナンドゲートからはハイレベル
の信号が出力される。即ち、本発明は、セット優先のダ
イナミック型フリップフロップとなる。 【００１９】 【実施例】以下、本発明の実施例を図面を用いて説明す
る。 【００２０】図１は本発明の第１の実施例を示す回路
図、図２は図１の具体的な回路構成を示す回路図、図３
及び図４は図２の要部信号波形を示す波形図、である。 【００２１】図１において、４０，５０はクロックドＣ
ＭＯＳナンドゲートであり、また、図２において、４
１，４２，４３，５１，５２，５３はＰＭＯＳ、４４，
４５，４６，５４，５５，５６はＮＭＯＳ、である。 【００２２】本実施例は、図１に示すように、データＤ
INと制御信号としてのＲeset Ｎegative 信号（図では
ＲＮと表す）との論理演算をクロックパルスφに同期し
て行う１段目のクロックドＣＭＯＳナンドゲート４０
と、その出力信号ＤIN￣と制御信号としてのＳet Ｎeg
ative 信号（図ではＳＮと表す）との論理演算をクロッ
クパルスφの逆相パルスφに同期して行う２段目のクロ
ックドＣＭＯＳナンドゲート５０と、で構成されてお
り、出力信号としてＤOUT を出力するものである。 【００２３】では、図２を用いて、本実施例の構成を更
に詳しく説明する。１段目のクロックドＣＭＯＳナンド
ゲート（以下、ＮＡＮＤと呼ぶ）４０は、入力端子１よ
り入力されるデータＤINをゲート入力とするＮＭＯＳ４
６と、入力端子８より入力されるＲeset Ｎegative 信
号をゲート入力とするＮＭＯＳ４５と、入力端子４より
入力されるクロックパルスφをゲート入力とするＮＭＯ
Ｓ４４とを、それぞれ、そのソース端子をＧＮＤ側に、
そのドレイン端子を出力節点７側に配した上で、ＧＮＤ
と出力節点７との間に直列接続すると共に、入力端子３
より入力される逆相クロックパルスφ￣をゲート入力と
するＰＭＯＳ４３のドレイン端子を出力節点７に接続
し、そのソース端子と電源との間に、入力端子１より入
力されるデータＤINをゲート入力とするＰＭＯＳ４１
と、入力端子８より入力されるＲeset Ｎegative 信号
をゲート入力とするＰＭＯＳ４２とを、それぞれ、その
ソース端子を電源側に、そのドレイン端子をＰＭＯＳ４
３のソース端子側に配した上で、並列接続して構成され
る。 【００２４】また、２段目のＮＡＮＤ５０も、ＰＭＯＳ
５１，５２，５３とＮＭＯＳ５４，５５，５６とを、そ
れぞれ、１段目のＮＡＮＤ４０と同様に接続して、構成
されている。但し、ＰＭＯＳ５１とＮＭＯＳ５６は、出
力節点７の信号ＤIN￣をゲート入力としており、また、
ＰＭＯＳ５２とＮＭＯＳ５５は入力端子９より入力され
るＳet Ｎegative 信号をゲート入力としており、ＰＭ
ＯＳ５３は入力端子４より入力されるクロックパルスφ
をゲート入力としており、ＮＭＯＳ５４は入力端子３よ
り入力される逆相パルスφ￣をゲート入力としている。 【００２５】次に、本実施例の動作について、図２及び
図３を用いて説明する。 【００２６】セット及びリセットを行わない場合には、
Ｓet Ｎegative 信号及びＲesetＮegative 信号は共に
Ｈであリ、従って、その場合にはＰＭＯＳ４２と５２が
オフとなり、ＮＭＯＳ４５と５５がオンになっている。
この時の動作は、ＮＡＮＤ４０がクロックパルスφの立
上りに同期して動作し、ＮＡＮＤ５０が逆相パルスφの
立上りに同期して動作して、出力信号ＤOUT としては、
データＤINが逆相パルスφの立上りに同期した信号とな
って出力されることになる。この時の信号波形は図４に
示した通りである。 【００２７】次に、リセットを行う場合には、図３に示
す様にＲeset Ｎegative 信号をＬにする。尚、Ｒeset
Ｎegative 信号をＬにする期間はその期間内にクロッ
クパルスφの立上りが来るように予め設定されている。 【００２８】この様にＲeset Ｎegative 信号がＬにな
ると、ＮＡＮＤ４０のＰＭＯＳ４２がオンとなり、ＮＭ
ＯＳ４５がオフとなるため、出力節点７はＧＮＤと絶縁
される。従って、その後、クロックパルスφがＨになる
と、ＰＭＯＳ４３がオンとなるので、出力節点７は電源
と導通し、それにより、信号ＤIN￣はデータＤINに無関
係に必ずＨとなる。一方、ＮＡＮＤ５０の動作はセット
及びリセットを行わない場合と同様であるので、信号Ｄ
IN￣がＨである場合、逆相パルスφ￣がＨになると、出
力端子２からの出力信号ＤOUT は、信号ＤIN￣の反転信
号であるＬとなり、この結果、データのリセットが行わ
れたことになる。 【００２９】次に、セットを行う場合には、図３に示す
様にＳet Ｎegative 信号をＬにする。尚、Ｓet Ｎeg
ative 信号をＬにする期間はその期間内に逆相パルスφ
￣の立上りが来るように予め設定されている。 【００３０】この様にＳet Ｎegative 信号がＬになる
と、ＮＡＮＤ５０のＰＭＯＳ５２がオンとなり、ＮＭＯ
Ｓ５５がオフとなるため、出力端子２はＧＮＤから絶縁
される。従って、その後、逆相パルスφ￣がＨになる
と、ＰＭＯＳ５３がオンとなるので、出力端子２は電源
と導通し、それにより出力信号ＤOUT は、ＤIN￣に無関
係に必ずＨとなり、この結果、データのセットが行われ
たことになる。 【００３１】以上の様に、データのセット及びリセット
は図３に示す如く、逆相クロックパルスφ￣の立上りに
同期して行われる。 【００３２】尚、Ｓet Ｎegative 信号をＬにすれば、
信号ＤIN￣が何であれ、出力信号ＤOUT は必ずＨになっ
てしまうので、例えその直前にＲeset Ｎegative 信号
がＬとなっていても、優先的にセットされてしまう。 【００３３】以上述べた様に、本実施例は、クロックド
ＣＭＯＳナンドゲートで構成され、単相クロックにて動
作し、逆相クロックパルスφ￣の立上りに同期してセッ
ト及びリセットを行うセット優先のダイナミック型セッ
ト・リセットフリップフロップの例である。 【００３４】図５は本発明の第２の実施例を示す回路
図、図６は図５の具体的な回路構成を示す回路図、図７
は図６の要部信号波形を示す波形図、である。 【００３５】図５に示すように、本実施例は、前述の第
１の実施例と同様、クロックドＣＭＯＳナンドゲートで
構成されたセット優先のダイナミック型セット・リセッ
トフリップフロップの例である。本実施例が第１の実施
例と異なる点は、２相クロックにて動作する点である。 【００３６】即ち、図６に示すように、ＮＡＮＤ４０に
おいて、ＮＭＯＳ４４は入力端子４より入力されるクロ
ックパルスφ１をゲート入力としており、また、ＰＭＯ
Ｓ４３は入力端子３より入力されるクロックパルスφ１
の逆相パルスφ１￣をゲート入力としており、従って、
ＮＡＮＤ４０はクロックパルスφ１の立上りに同期して
動作することになる。一方、ＮＡＮＤ５０において、Ｎ
ＭＯＳ５４は入力端子６より入力されるクロックパルス
φ２をゲート入力としており、また、ＰＭＯＳ５３は入
力端子５より入力されるクロックパルスφ２の逆相パル
スφ２￣をゲート入力としており、従って、ＮＡＮＤ５
０はクロックパルスφ２の立上りに同期して動作するこ
とになる。 【００３７】本実施例において、セット及びリセットを
行わない場合、Ｓet Ｎegative 信号及びＲeset Ｎeg
ative 信号が共にＨで、ＰＭＯＳ４２と５２がオフ，Ｎ
ＭＯＳ４５と５５がオンとなるので、その場合の動作は
図１０に示した従来例の場合と同じとなり、従って、そ
の時の信号波形は図１１に示した如くになる。 【００３８】また、本実施例において、セットまたはリ
セットを行う場合の動作は、第１の実施例におけるセッ
トまたはリセットを行う場合の動作とほぼ同じとなる。
但し、本実施例では、セット及びリセットはクロックパ
ルスφ２の立上りに同期して行なわれ、その時の信号波
形は図７に示す如くになる。 【００３９】尚、図７において、Ｒeset Ｎegative 信
号をＬにする期間はその期間内にクロックパルスφ１の
立上りが来るように、また、Ｓet Ｎegative 信号をＬ
にする期間はその期間内にクロックパルスφ２の立上り
が来るように、それぞれ、予め設定されている。 【００４０】ところで、クロックパルスφ１，φ２の様
な２相クロックを発生させる手段としては様々な手段が
考えられるが、ここではその一手段を図８に示し、簡単
にその動作を説明する。 【００４１】図８に示す回路は２入力ノアゲート１０
８，１０９とインバータ１０７とで構成されており、２
入力ノアゲート１０８，１０９を交差結合させ、２入力
ノアゲート１０８に、マスタークロックＭＣＫと２入力
ノアゲート１０９からの出力信号とを入力し、２入力ノ
アゲート１０９に、マスタークロックＭＣＫをインバー
タ１０７によって反転させた信号ＭＣＫ￣と２入力ノア
ゲート１０８からの出力信号とを入力することにより、
重複しない２相クロックとしてクロックパルスφ１，φ
２を得る。 【００４２】また、前述した各実施例のダイナミック型
フリップフロップを複数個縦続に接続し、クロックパル
スを入力するクロック入力端子同士、及び、Ｓet Ｎeg
ative 信号を入力するセット入力端子同士、或いはＲes
et Ｎegative 信号を入力するリセット入力端子同士、
をそれぞれ接続して、シフトレジスタを構成した場合に
は、セット入力端子よりＳet Ｎegative 信号を、リセ
ット入力端子よりＲeset Ｎegative 信号を、それぞれ
入力することにより、縦続に接続されたすべてのフリッ
プフロップを同時にセット或いはリセットして、それら
の状態を初期設定することができる。 【００４３】 【発明の効果】本発明によれば、従来技術において実現
できなかったセット及びリセットを行うことができるダ
イナミック型フリップフロップを、簡単な回路構成で実
現することができるという効果がある。 【００４４】また、本発明によれば、リセットネガティ
ブ信号とセットネガティブ信号とを共にローレベルにし
たときには、セットを優先的に行うことができ、セット
優先のダイナミック型フリップフロップを実現すること
ができる。
り、特に、状態を初期設定することができるようにした
ダイナミック型フリップフロップに関するものである。 【０００２】 【従来の技術】例えば、ディジタルテレビ用ＬＳＩなど
に搭載される回路の大半は、回路的に出力側の信号の一
部を入力側に戻す形の、いわゆるスタティック型フリッ
プフロップにて構成されている。しかし、スタティック
型フリップフロップ自体は回路規模が大きく、そのた
め、ＬＳＩのチップ面積が大きくなってしまうという問
題があった。 【０００３】そこで、このような問題点を解決するため
に、近年では、ダイナミック型フリップフロップにて回
路を構成することが検討されている。即ち、ダイナミッ
ク型フリップフロップは、回路的に出力側の信号の一部
を入力側に戻すことなく、そのまま出力する形のフリッ
プフロップであり、それ自体の回路規模がスタティック
型に比べて小さいからである。 【０００４】そして、更に回路規模及び消費電力を小さ
くするために、上記したダイナミック型フリップフロッ
プをＣＭＯＳ論理ゲートにて構成するようにしている。 【０００５】さて、以上のようなＣＭＯＳ構成のダイナ
ミック型フリップフロップとして、従来では、例えば、
共立出版（株）１９８３年１２月発行「ＶＬＳＩ設計入
門」に記載されているように、クロックドＣＭＯＳイン
バータ２個により構成されているものがある。 【０００６】以下、図８、図９及び図１０を用いてその
構成及び動作を説明する。図８は従来のダイナミック型
フリップフロップを示す回路図、図９は図８の具体的な
回路構成を示す回路図、図１０は図９の要部信号波形を
示す波形図である。 【０００７】図８において、１０，１５はクロックドＣ
ＭＯＳインバータ、１は入力端子、２は出力端子、であ
り、また、図９において、１１，１２，１６，１７はＰ
チャネルＭＯＳ型トランジスタ（以下、単にＰＭＯＳと
呼ぶ。）、１３，１４，１８，１９はＮチャネルＭＯＳ
型トランジスタ（以下、単にＮＭＯＳと呼ぶ。）、３，
４，５，６はクロックパルスの入力端子である。なお、
図において記号の上に記載されているバーは、本明細書
中では、記号の後に「￣」として以下記述するものとす
る。 【０００８】図８に示すように、従来のダイナミック型
フリップフロップは、クロックドＣＭＯＳインバータ１
０，１５の直列接続から成っている。そして、クロック
ドＣＭＯＳインバータ１０は、図９に示すように、入力
端子３より入力されるクロックパルスφ１の逆相パルス
φ１￣をゲート入力とするＰＭＯＳ１１と、入力端子１
より入力されるデータＤINをゲート入力とするＰＭＯＳ
１２とを、それぞれ、そのソース端子を電源側に、その
ドレイン端子を出力節点７側に配した上で、電源と出力
節点７との間に直列接続し、データＤINをゲート入力と
するＮＭＯＳ１３と、入力端子４より入力されるクロッ
クパルスφ１をゲート入力とするＮＭＯＳ１４とを、そ
れぞれ、そのソース端子をＧＮＤ側に、そのドレイン端
子を出力節点７側に配した上で、出力節点７とＧＮＤと
の間に直列接続して成り、また、クロックドＣＭＯＳイ
ンバータ１５も、同様の構成で、入力端子５より入力さ
れるクロックパルスφ２の逆相パルスφ２￣をゲート入
力とするＰＭＯＳ１６と、出力節点７の信号ＤIN￣をゲ
ート入力とするＰＭＯＳ１７とを、それぞれ、そのソー
ス端子を電源側に、そのドレイン端子を出力端子２側に
配した上で、電源と出力端子２との間に直列接続し、出
力節点７の信号ＤIN￣をゲート入力とするＮＭＯＳ１８
と、入力端子６より入力されるクロックパルスφ２をゲ
ート入力とするＮＭＯＳ１９とを、それぞれ、そのソー
ス端子を電源側に、そのドレイン端子を出力端子２側に
配した上で、出力端子２とＧＮＤとの間に直列接続して
成る。 【０００９】さて、図９及び図１０を用いて動作を説明
する。先ず、クロックパルスφ１がＨ（ハイレベル）の
時、そのクロックパルスφ１をゲート入力とするＮＭＯ
Ｓ１４と逆相パルスφ１￣をゲート入力とするＰＭＯＳ
１１とが同時に導通し、ＰＭＯＳ１２とＮＭＯＳ１３と
がスイッチ動作をする。この時、入力されるデータＤIN
がＬ（ローレベル）ならばＰＭＯＳ１２が導通しＮＭＯ
Ｓ１３が遮断されるので、出力節点７はＧＮＤから絶縁
され、ＰＭＯＳ１１，１２が導通していることより、出
力節点７の信号ＤIN￣はＨとなる。逆に、データＤINが
ＨならばＮＭＯＳ１３が導通しＰＭＯＳ１２が遮断され
るので、出力節点７は電源から絶縁され、ＮＭＯＳ１
３，１４がＧＮＤと導通していることより、信号ＤIN￣
はＬとなる。 【００１０】次に、信号ＤIN￣は次段のクロックドＣＭ
ＯＳインバータ１５のＰＭＯＳ１７とＮＭＯＳ１８にゲ
ート入力されるわけであるが、図１０に示す様に、クロ
ックパルスφ１がＨの時には、クロックパルスφ２はＬ
なので、クロックパルスφ２をゲート入力とするＮＭＯ
Ｓ１９と逆相パルスφ２￣をゲート入力とするＰＭＯＳ
１６は遮断されており、そのため、出力端子２は電源及
びＧＮＤから絶縁され、出力信号ＤOUT は以前のレベル
を保持している。 【００１１】その後、クロックパルスφ２がＨになる
と、ＰＭＯＳ１６とＮＭＯＳ１９とが同時に導通し、Ｐ
ＭＯＳ１７とＮＭＯＳ１８とがスイッチ動作をする。こ
の時、信号ＤIN￣がＬならば出力端子２には出力信号Ｄ
OUT としてＨが出力され、逆に信号ＤIN￣がＨならばＬ
が出力される。 【００１２】以上の様にして、従来では、２相クロック
タイプのダイナミック型フリップフロップを構成してい
た。 【００１３】 【発明が解決しようとする課題】上記した従来のダイナ
ミック型フリップフロップにおいては、制御信号（Ｓet
信号やＲeset信号など）を入力することができないの
で、セット及びリセットを行うことができなかった。即
ち、フリップフロップの状態を初期設定することができ
ないという問題があった。 【００１４】本発明の目的は上記した従来技術の問題点
を解決し、状態を初期設定することができるダイナミッ
ク型フリップフロップを提供することにある。 【００１５】 【課題を解決するための手段】上記した目的を達成する
ために、本発明では、データとリセットネガティブ信号
とをそれぞれ入力し、その両者のナンド（ＮＡＮＤ）
を、別に入力される第１のクロックパルスに同期して導
き、得られた結果を出力する第１のクロックドＣＭＯＳ
ナンドゲートと、該第１のクロックドＣＭＯＳナンドゲ
ートからの出力信号とセットネガティブ信号とをそれぞ
れ入力し、その両者のナンド（ＮＡＮＤ）を、別に入力
される第２のクロックパルスに同期して導き、得られた
結果を出力 する第２のクロックドＣＭＯＳナンドゲート
と、で構成され、前記リセットネガティブ信号をローレ
ベルにすることによりリセットを行い、前記セットネガ
ティブ信号をローレベルにすることによりセットを行い
得ると共に、前記リセットネガティブ信号と前記セット
ネガティブ信号とを共にローレベルにしたときには、セ
ットを優先的に行い得るようにした。 【００１６】 【作用】本発明では、先ず、第１のクロックドＣＭＯＳ
ナンドゲートは、前記データと前記リセットネガティブ
信号とを入力し、前記第１のクロックパルスに同期し
て、その両者のナンド（ＮＡＮＤ）を導いて出力する。
次に、第２のクロックドＣＭＯＳナンドゲートは、前記
第１のクロックドＣＭＯＳナンドゲートからの出力信号
と前記セットネガティブ信号とを入力し、前記第２のク
ロックパルスに同期して、その両者のナンド（ＮＡＮ
Ｄ）を導いて出力する。 【００１７】このとき、入力された前記リセットネガテ
ィブ信号及びセットネガティブ信号が共にハイレベルで
あるならば、セットもリセットもされず、前記第２のク
ロックドＣＭＯＳナンドゲートからは前記データのほぼ
１クロック分遅延した信号が出力される。また、入力さ
れた前記リセットネガティブ信号がローレベルであり、
前記セットネガティブ信号がハイレベルであるならば、
リセットされて、前記第２のクロックドＣＭＯＳナンド
ゲートからはローレベルの信号が出力される。また、入
力された前記リセットネガティブ信号がハイレベルであ
り、前記セットネガティブ信号がローレベルであるなら
ば、セットされて、前記第２のクロックドＣＭＯＳナン
ドゲートからはハイレベルの信号が出力される。 【００１８】さらにまた、セットネガティブ信号がロー
レベルである限り、第２のクロックドＣＭＯＳナンドゲ
ートから出力される信号は、第１のクロックドＣＭＯＳ
ナンドゲートからの出力信号に関わらず、常にハイレベ
ルとなるため、入力された前記リセットネガティブ信号
及びセットネガティブ信号が共にローレベルであるなら
ば、リセットはされずに優先的にセットされて、前記第
２のクロックドＣＭＯ Ｓナンドゲートからはハイレベル
の信号が出力される。即ち、本発明は、セット優先のダ
イナミック型フリップフロップとなる。 【００１９】 【実施例】以下、本発明の実施例を図面を用いて説明す
る。 【００２０】図１は本発明の第１の実施例を示す回路
図、図２は図１の具体的な回路構成を示す回路図、図３
及び図４は図２の要部信号波形を示す波形図、である。 【００２１】図１において、４０，５０はクロックドＣ
ＭＯＳナンドゲートであり、また、図２において、４
１，４２，４３，５１，５２，５３はＰＭＯＳ、４４，
４５，４６，５４，５５，５６はＮＭＯＳ、である。 【００２２】本実施例は、図１に示すように、データＤ
INと制御信号としてのＲeset Ｎegative 信号（図では
ＲＮと表す）との論理演算をクロックパルスφに同期し
て行う１段目のクロックドＣＭＯＳナンドゲート４０
と、その出力信号ＤIN￣と制御信号としてのＳet Ｎeg
ative 信号（図ではＳＮと表す）との論理演算をクロッ
クパルスφの逆相パルスφに同期して行う２段目のクロ
ックドＣＭＯＳナンドゲート５０と、で構成されてお
り、出力信号としてＤOUT を出力するものである。 【００２３】では、図２を用いて、本実施例の構成を更
に詳しく説明する。１段目のクロックドＣＭＯＳナンド
ゲート（以下、ＮＡＮＤと呼ぶ）４０は、入力端子１よ
り入力されるデータＤINをゲート入力とするＮＭＯＳ４
６と、入力端子８より入力されるＲeset Ｎegative 信
号をゲート入力とするＮＭＯＳ４５と、入力端子４より
入力されるクロックパルスφをゲート入力とするＮＭＯ
Ｓ４４とを、それぞれ、そのソース端子をＧＮＤ側に、
そのドレイン端子を出力節点７側に配した上で、ＧＮＤ
と出力節点７との間に直列接続すると共に、入力端子３
より入力される逆相クロックパルスφ￣をゲート入力と
するＰＭＯＳ４３のドレイン端子を出力節点７に接続
し、そのソース端子と電源との間に、入力端子１より入
力されるデータＤINをゲート入力とするＰＭＯＳ４１
と、入力端子８より入力されるＲeset Ｎegative 信号
をゲート入力とするＰＭＯＳ４２とを、それぞれ、その
ソース端子を電源側に、そのドレイン端子をＰＭＯＳ４
３のソース端子側に配した上で、並列接続して構成され
る。 【００２４】また、２段目のＮＡＮＤ５０も、ＰＭＯＳ
５１，５２，５３とＮＭＯＳ５４，５５，５６とを、そ
れぞれ、１段目のＮＡＮＤ４０と同様に接続して、構成
されている。但し、ＰＭＯＳ５１とＮＭＯＳ５６は、出
力節点７の信号ＤIN￣をゲート入力としており、また、
ＰＭＯＳ５２とＮＭＯＳ５５は入力端子９より入力され
るＳet Ｎegative 信号をゲート入力としており、ＰＭ
ＯＳ５３は入力端子４より入力されるクロックパルスφ
をゲート入力としており、ＮＭＯＳ５４は入力端子３よ
り入力される逆相パルスφ￣をゲート入力としている。 【００２５】次に、本実施例の動作について、図２及び
図３を用いて説明する。 【００２６】セット及びリセットを行わない場合には、
Ｓet Ｎegative 信号及びＲesetＮegative 信号は共に
Ｈであリ、従って、その場合にはＰＭＯＳ４２と５２が
オフとなり、ＮＭＯＳ４５と５５がオンになっている。
この時の動作は、ＮＡＮＤ４０がクロックパルスφの立
上りに同期して動作し、ＮＡＮＤ５０が逆相パルスφの
立上りに同期して動作して、出力信号ＤOUT としては、
データＤINが逆相パルスφの立上りに同期した信号とな
って出力されることになる。この時の信号波形は図４に
示した通りである。 【００２７】次に、リセットを行う場合には、図３に示
す様にＲeset Ｎegative 信号をＬにする。尚、Ｒeset
Ｎegative 信号をＬにする期間はその期間内にクロッ
クパルスφの立上りが来るように予め設定されている。 【００２８】この様にＲeset Ｎegative 信号がＬにな
ると、ＮＡＮＤ４０のＰＭＯＳ４２がオンとなり、ＮＭ
ＯＳ４５がオフとなるため、出力節点７はＧＮＤと絶縁
される。従って、その後、クロックパルスφがＨになる
と、ＰＭＯＳ４３がオンとなるので、出力節点７は電源
と導通し、それにより、信号ＤIN￣はデータＤINに無関
係に必ずＨとなる。一方、ＮＡＮＤ５０の動作はセット
及びリセットを行わない場合と同様であるので、信号Ｄ
IN￣がＨである場合、逆相パルスφ￣がＨになると、出
力端子２からの出力信号ＤOUT は、信号ＤIN￣の反転信
号であるＬとなり、この結果、データのリセットが行わ
れたことになる。 【００２９】次に、セットを行う場合には、図３に示す
様にＳet Ｎegative 信号をＬにする。尚、Ｓet Ｎeg
ative 信号をＬにする期間はその期間内に逆相パルスφ
￣の立上りが来るように予め設定されている。 【００３０】この様にＳet Ｎegative 信号がＬになる
と、ＮＡＮＤ５０のＰＭＯＳ５２がオンとなり、ＮＭＯ
Ｓ５５がオフとなるため、出力端子２はＧＮＤから絶縁
される。従って、その後、逆相パルスφ￣がＨになる
と、ＰＭＯＳ５３がオンとなるので、出力端子２は電源
と導通し、それにより出力信号ＤOUT は、ＤIN￣に無関
係に必ずＨとなり、この結果、データのセットが行われ
たことになる。 【００３１】以上の様に、データのセット及びリセット
は図３に示す如く、逆相クロックパルスφ￣の立上りに
同期して行われる。 【００３２】尚、Ｓet Ｎegative 信号をＬにすれば、
信号ＤIN￣が何であれ、出力信号ＤOUT は必ずＨになっ
てしまうので、例えその直前にＲeset Ｎegative 信号
がＬとなっていても、優先的にセットされてしまう。 【００３３】以上述べた様に、本実施例は、クロックド
ＣＭＯＳナンドゲートで構成され、単相クロックにて動
作し、逆相クロックパルスφ￣の立上りに同期してセッ
ト及びリセットを行うセット優先のダイナミック型セッ
ト・リセットフリップフロップの例である。 【００３４】図５は本発明の第２の実施例を示す回路
図、図６は図５の具体的な回路構成を示す回路図、図７
は図６の要部信号波形を示す波形図、である。 【００３５】図５に示すように、本実施例は、前述の第
１の実施例と同様、クロックドＣＭＯＳナンドゲートで
構成されたセット優先のダイナミック型セット・リセッ
トフリップフロップの例である。本実施例が第１の実施
例と異なる点は、２相クロックにて動作する点である。 【００３６】即ち、図６に示すように、ＮＡＮＤ４０に
おいて、ＮＭＯＳ４４は入力端子４より入力されるクロ
ックパルスφ１をゲート入力としており、また、ＰＭＯ
Ｓ４３は入力端子３より入力されるクロックパルスφ１
の逆相パルスφ１￣をゲート入力としており、従って、
ＮＡＮＤ４０はクロックパルスφ１の立上りに同期して
動作することになる。一方、ＮＡＮＤ５０において、Ｎ
ＭＯＳ５４は入力端子６より入力されるクロックパルス
φ２をゲート入力としており、また、ＰＭＯＳ５３は入
力端子５より入力されるクロックパルスφ２の逆相パル
スφ２￣をゲート入力としており、従って、ＮＡＮＤ５
０はクロックパルスφ２の立上りに同期して動作するこ
とになる。 【００３７】本実施例において、セット及びリセットを
行わない場合、Ｓet Ｎegative 信号及びＲeset Ｎeg
ative 信号が共にＨで、ＰＭＯＳ４２と５２がオフ，Ｎ
ＭＯＳ４５と５５がオンとなるので、その場合の動作は
図１０に示した従来例の場合と同じとなり、従って、そ
の時の信号波形は図１１に示した如くになる。 【００３８】また、本実施例において、セットまたはリ
セットを行う場合の動作は、第１の実施例におけるセッ
トまたはリセットを行う場合の動作とほぼ同じとなる。
但し、本実施例では、セット及びリセットはクロックパ
ルスφ２の立上りに同期して行なわれ、その時の信号波
形は図７に示す如くになる。 【００３９】尚、図７において、Ｒeset Ｎegative 信
号をＬにする期間はその期間内にクロックパルスφ１の
立上りが来るように、また、Ｓet Ｎegative 信号をＬ
にする期間はその期間内にクロックパルスφ２の立上り
が来るように、それぞれ、予め設定されている。 【００４０】ところで、クロックパルスφ１，φ２の様
な２相クロックを発生させる手段としては様々な手段が
考えられるが、ここではその一手段を図８に示し、簡単
にその動作を説明する。 【００４１】図８に示す回路は２入力ノアゲート１０
８，１０９とインバータ１０７とで構成されており、２
入力ノアゲート１０８，１０９を交差結合させ、２入力
ノアゲート１０８に、マスタークロックＭＣＫと２入力
ノアゲート１０９からの出力信号とを入力し、２入力ノ
アゲート１０９に、マスタークロックＭＣＫをインバー
タ１０７によって反転させた信号ＭＣＫ￣と２入力ノア
ゲート１０８からの出力信号とを入力することにより、
重複しない２相クロックとしてクロックパルスφ１，φ
２を得る。 【００４２】また、前述した各実施例のダイナミック型
フリップフロップを複数個縦続に接続し、クロックパル
スを入力するクロック入力端子同士、及び、Ｓet Ｎeg
ative 信号を入力するセット入力端子同士、或いはＲes
et Ｎegative 信号を入力するリセット入力端子同士、
をそれぞれ接続して、シフトレジスタを構成した場合に
は、セット入力端子よりＳet Ｎegative 信号を、リセ
ット入力端子よりＲeset Ｎegative 信号を、それぞれ
入力することにより、縦続に接続されたすべてのフリッ
プフロップを同時にセット或いはリセットして、それら
の状態を初期設定することができる。 【００４３】 【発明の効果】本発明によれば、従来技術において実現
できなかったセット及びリセットを行うことができるダ
イナミック型フリップフロップを、簡単な回路構成で実
現することができるという効果がある。 【００４４】また、本発明によれば、リセットネガティ
ブ信号とセットネガティブ信号とを共にローレベルにし
たときには、セットを優先的に行うことができ、セット
優先のダイナミック型フリップフロップを実現すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の具体的な回路構成を示す回路図である。
【図３】図２の要部信号波形を示す波形図である。
【図４】図２の要部信号波形を示す波形図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】図５の具体的な回路構成を示す回路図である。
【図７】図６の要部信号波形を示す波形図である。
【図８】２相クロックの発生手段の一具体例を示す回路
図である。 【図９】従来のダイナミック型フリップフロップを示す
回路図である。 【図１０】図９の具体的な回路構成を示す回路図であ
る。 【図１１】図１０の要部信号波形を示す波形図である。 【符号の説明】 １…入力端子、２…出力端子、３，４，５，６…クロッ
クパルスの入力端子、８，９…制御信号の入力端子、１
０，１５…クロックドＣＭＯＳインバータ、４０，５０
…クロックドＣＭＯＳナンドゲート。
図である。 【図９】従来のダイナミック型フリップフロップを示す
回路図である。 【図１０】図９の具体的な回路構成を示す回路図であ
る。 【図１１】図１０の要部信号波形を示す波形図である。 【符号の説明】 １…入力端子、２…出力端子、３，４，５，６…クロッ
クパルスの入力端子、８，９…制御信号の入力端子、１
０，１５…クロックドＣＭＯＳインバータ、４０，５０
…クロックドＣＭＯＳナンドゲート。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭51−93834（ＪＰ，Ａ)
特開 昭56−36219（ＪＰ，Ａ)
特開 昭55−104121（ＪＰ，Ａ)
特開 昭60−20620（ＪＰ，Ａ)
特開 昭63−254815（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．データとリセットネガティブ信号とをそれぞれ入力
し、その両者のナンド（ＮＡＮＤ）を、別に入力される
第１のクロックパルスに同期して導き、得られた結果を
出力する第１のクロックドＣＭＯＳナンドゲートと、該
第１のクロックドＣＭＯＳナンドゲートからの出力信号
とセットネガティブ信号とをそれぞれ入力し、その両者
のナンド（ＮＡＮＤ）を、別に入力される第２のクロッ
クパルスに同期して導き、得られた結果を出力する第２
のクロックドＣＭＯＳナンドゲートと、で構成され、前
記リセットネガティブ信号をローレベルにすることによ
りリセットを行い、前記セットネガティブ信号をローレ
ベルにすることによりセットを行い得ると共に、前記リ
セットネガティブ信号と前記セットネガティブ信号とを
共にローレベルにしたときには、セットを優先的に行い
得るようにしたことを特徴とするダイナミック型フリッ
プフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031075A JP2706042B2 (ja) | 1994-03-01 | 1994-03-01 | ダイナミック型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031075A JP2706042B2 (ja) | 1994-03-01 | 1994-03-01 | ダイナミック型フリップフロップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62326754A Division JP2595272B2 (ja) | 1987-12-25 | 1987-12-25 | ダイナミック型セット・リセットフリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283977A JPH06283977A (ja) | 1994-10-07 |
| JP2706042B2 true JP2706042B2 (ja) | 1998-01-28 |
Family
ID=12321325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031075A Expired - Fee Related JP2706042B2 (ja) | 1994-03-01 | 1994-03-01 | ダイナミック型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706042B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2297743B (en) * | 1995-02-07 | 1997-09-10 | Seiko Epson Corp | Ink jet printer |
| JP3259592B2 (ja) * | 1995-04-21 | 2002-02-25 | セイコーエプソン株式会社 | インクジェットプリンタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193834A (ja) * | 1975-02-17 | 1976-08-17 | ||
| JPS55104121A (en) * | 1979-02-05 | 1980-08-09 | Sanyo Electric Co Ltd | Delayed type flip flop with direct reset |
| JPS5636219A (en) * | 1979-09-03 | 1981-04-09 | Toshiba Corp | Dynamic type d flip-flop circuit |
| JPS6020620A (ja) * | 1983-07-14 | 1985-02-01 | Nec Ic Microcomput Syst Ltd | ダイナミツク型フリツプフロツプ |
-
1994
- 1994-03-01 JP JP6031075A patent/JP2706042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283977A (ja) | 1994-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |