JP3515886B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、高周波の電力合成
用集積回路として用いる高出力トランジスタチップを備
える半導体装置およびその製造方法に関し、特にトラン
ジスタ素子のソース電極およびドレイン電極を櫛状に対
向配置するトランジスタセルを並列接続した櫛形トラン
ジスタを備える半導体装置およびその製造方法に関する
ものである。 【０００２】 【従来の技術】従来の電力合成用集積回路としては、図
９に示すように、入力整合回路３０と出力整合回路３１
との間に高出力トランジスタチップ２３を配置したもの
がある。上記入力整合回路３０および上記出力整合回路
３１は、セラミック基板２１に形成した高誘電率基板２
２上に形成されている。また、入力整合回路３０は、入
力端子３４と４本のワイヤ３３により接続されている。
また、出力整合回路３１は、出力端子３５と４本のワイ
ヤ３３により接続されている。 【０００３】入力整合回路３０および出力整合回路３１
は、いずれも２つのパターン３０ａ，３０ｂ，３１ａ，
３１ｂに分割されている。整合回路をこのように複数の
パターンに分割するのは、大きな整合回路パターンのま
まではその領域によっては特性が大きく異なることがあ
るので、パターンをこまかく分割することで１つのパタ
ーン内における特性のばらつきを無くすようにするため
である。 【０００４】高周波の電力合成用集積回路として用いる
高出力トランジスタは、通常複数のトランジスタセル
（以下、適宜「セル」という。）を並列接続した構成を
とる。上記トランジスタでは、１２個のトランジスタセ
ルを並列接続した構成をとり、このうち６個分を１つの
整合回路パターンにワイヤ３２で接続している。上記高
出力トランジスタチップ２３としては、図１０に示すよ
うに、ドレイン電極１とソース電極２を櫛状に交互に対
向配置させた櫛形トランジスタが用いられている。ま
た、ソース電極２は、エアブリッジ３と呼ばれる空中配
線を介してソースパッド４に接続され、さらにヴィアホ
ール５により半絶縁性ＧａＡｓ基板１８の裏面電極に接
続されている。この櫛形トランジスタにおいては、１４
本のゲートフィンガ６が１つのトランジスタセルを構成
しており、この１４本のゲートフィンガ６に対してゲー
トパッド７が１つ設けられている。また、各ゲートフィ
ンガ６には、ゲートバス８を介して給電される。 【０００５】 【発明が解決しようとする課題】ところで、高周波にお
ける高出力トランジスタは、各セル間の特性やインピー
ダンスの不揃いなどの原因により、ＤＣあるいは高周波
印加時に発振して共振回路を形成することがある。トラ
ンジスタがこのような共振回路を形成すると、信号が出
力されなくなったり不必要な信号が増幅されたり等して
トランジスタの動作が不安定となり、また合成効率も著
しく低下してしまうという問題があった。そのため、図
９に示す例では、入力整合回路３０および出力整合回路
３１のパターン３０ａと３０ｂ，３１ａと３１ｂの間を
抵抗９２，９３で接続することにより、この抵抗９２，
９３を利得損失分として作用させてＤＣあるいは高周波
印加時の発振を抑制することが行われていた。しかしな
がら、これではトランジスタ内部の各セル間で生じる発
振を止めることはできなかった。 【０００６】特開平４−１１７４３号公報においては、
このようなトランジスタ内部で生じる発振を防止する半
導体装置として、図１１に示すように、６つのトランジ
スタセルの３つずつに対応するようゲート電極１０１を
接続するバスバー１１０とドレイン電極１０２とを２つ
に分割し、かつ分割したバスバー１１０およびドレイン
電極１０２をそれぞれ半導体基体１０４に形成した抵抗
層４１，４２を介して電気接続したものが開示されてい
る。なお、図１１中、１１３はゲートボンディング部で
あり、１２３はドレインボンディング部である。しかし
ながら、この半導体装置では、特に高周波印加時におい
て、１つ１つのセルの特性やインピーダンスの不揃いな
どの原因によって隣接するセル間で生じる発振を抑制す
ることができないという問題があった。 【０００７】また、特開平１−１６６５６４号公報にお
いては、トランジスタ動作の安定化を図る大電力用電界
効果トランジスタとして、図１２に示すように、各ゲー
ト電極３７がゲート引き出し電極部３８を介してゲート
ボンディングパッド３９に接続された複数のトランジス
タ素子を有する１つのトランジスタセルにおいて、各ゲ
ート電極３７とゲート引き出し電極部３８との間に抵抗
３６を接続するものが開示されている。しかしながら、
このトランジスタでは、すべてのゲート電極３７に対し
て抵抗３６が直列に接続されているため、この抵抗３６
がトランジスタ素子の利得を大きく低下させるという問
題があった。 【０００８】本発明は、上記問題点に鑑みてなされたも
のであり、トランジスタ素子の利得を損失することなく
隣接するトランジスタセル間で生じる発振を防止するこ
とができる半導体装置およびその製造方法を提供するこ
とを目的とする。 【０００９】 【００１０】 【００１１】 【００１２】 【００１３】 【００１４】【課題を解決するための手段】本 発明の請求項１に係る
半導体層の製造方法は、半導体基板上に、ゲートバスに
接続する複数のストライプ状のゲート電極を介して、櫛
状に交互に対向配置させたドレイン電極とソース電極と
を有する複数のトランジスタセルを備える半導体装置を
製造する方法において、第１導電型半導体基板上に、活
性層、第２導電型半導体層を結晶成長する工程と、上記
第２導電型半導体層上に、高融点金属と低抵抗金属とを
順次形成する工程と、上記低抵抗金属上に、隣接するト
ランジスタセル間の上記ゲートバス部分を除いて絶縁膜
を形成する工程と、上記絶縁膜をマスクとして、上記低
抵抗金属をエッチングにより除去する工程と、上記絶縁
膜を除去した後、上記工程で低抵抗金属を除去して露出
した上記高融点金属上および除去していない上記低抵抗
金属上に、上記ゲートバスおよび上記ゲート電極に応じ
た絶縁層のパターンを形成する工程と、上記絶縁層のパ
ターンをマスクとして、上記低抵抗金属および上記高融
点金属をエッチングにより除去して、低抵抗金属と高融
点金属との２層構造からなるゲートバスおよびゲート電
極と、低抵抗金属からなる抵抗とを形成する工程と、上
記第２導電型半導体層上に、上記ゲート電極を介して櫛
状に交互に対向配置させたドレイン電極とソース電極と
を形成する工程とを有することを特徴とするものであ
る。 【００１５】 【発明の実施の形態】 実施の形態１．図１は、本発明の実施の形態１による半
導体装置を示す平面図であり、図２は、１個のトランジ
スタ素子の長さ方向における断面構造を示す断面図であ
る。実施の形態１による半導体装置は、高出力トランジ
スタとして一般的な櫛形のトランジスタと呼ばれている
ものであって、複数個のトランジスタ素子が１つのトラ
ンジスタセルを構成し、このトランジスタセルを並列接
続して高出力を得るようにしたものである。具体的にこ
の櫛形トランジスタは、半絶縁性ＧａＡｓ基板１８上
に、ストライプ状ゲート電極としてのゲートフィンガ６
が複数本形成され、このゲートフィンガ６を介して、ド
レインパッド１０に接続する複数のストライプ状のドレ
イン電極１と、ソースパッド４に接続する複数のストラ
イプ状のソース電極２とを櫛状に交互に対向配置させた
ものである。 【００１６】上記ゲートフィンガ６は、チップ間接続用
ゲートパッド１１から引き出されているゲートバス８に
接続され、各ゲートフィンガ６にはこのゲートバス８を
介して給電される。本実施の形態１では、このゲートフ
ィンガ６が１４本で１つのトランジスタセルを構成して
おり、この１４本のゲートフィンガ６に対して１つのゲ
ートパッド７が設けられている。ドレイン電極１は、１
つのドレインパッド１０から７本引き出されており、ソ
ース電極２は、１つのソースパッド４から７本引き出さ
れており、そして、これらドレイン電極１およびソース
電極２は、ゲートフィンガ６をまたいで交互に対向配置
している。また、ソース電極２は、図２からも明らかな
ように、ゲートバス８に接触させないようにするため、
エアブリッジ３と呼ばれる空中配線を介してソースパッ
ド４に接続され、さらにヴィアホール５を通して半絶縁
性ＧａＡｓ基板１８の裏面電極４３に接続されている。 【００１７】本実施の形態１におけるトランジスタで
は、特に各トランジスタセル間を結ぶゲートバス８部分
を抵抗９により構成することを特徴とするものである。
なお、図１においては、この抵抗９を現すために抵抗９
部分におけるソース電極２のエアブリッジ３を省略して
いる。 【００１８】図３は、上記トランジスタのゲートフィン
ガ６部分またはゲートバス８部分の断面構造を示す断面
図である。上記トランジスタのゲート部分は、半絶縁性
ＧａＡｓ基板１８上に、順次結晶成長したチャンネル
（活性層）１７、ｎ- ＧａＡｓ層１６、およびｎ+ Ｇａ
Ａｓ層１５の半導体層にリセス溝を設け、このリセス溝
にゲート電極（ゲートフィンガ６およびゲートバス８）
を形成した構造を有する。なお、ｎ+ ＧａＡｓ層１５上
に形成されたオーミック電極１４は、ドレイン電極１ま
たはソース電極２となる。上記ゲート電極は、図３に示
すように下層ゲート１２と上層ゲート１３とからなる２
層構造になっている。この下層ゲート１２には従来から
用いられているＡｌなどの他に高信頼度化のためにＷＳ
ｉやＷＳｉＮなどの高融点金属を用いることが好まし
く、また上層ゲート１３にはゲート抵抗の低減のために
Ａｕなどの低抵抗金属を用いることが好ましい。このよ
うな材料でゲートバス８を形成した場合、トランジスタ
セル間に設ける抵抗９としては、その部分のみ上層ゲー
ト１３のＡｕを形成せずに所望の抵抗値を得るように下
層ゲート１２のＷＳｉやＷＳｉＮの線幅や長さを任意に
決定することによりそのまま抵抗として利用することが
可能である。上記ゲート電極のゲート長としては、通常
０．１μｍ〜１μｍである。また、ゲート電極を挟んだ
両オーミック電極１４の間隔としては、１．５〜５μｍ
程度である。 【００１９】次に、本実施の形態１による半導体装置の
製造方法を説明する。図４は、上記トランジスタのゲー
ト構造のプロセスフローの一例を示し、図５は抵抗９の
プロセスフローの一例を示す。 【００２０】まず、半絶縁性ＧａＡｓ基板１８上に、例
えばＭＯＣＶＤ法によって、チャンネル（活性層）１
７、ｎ- ＧａＡｓ層１６、ｎ+ ＧａＡｓ層１５を順次結
晶成長させ、図１に示すゲートフィンガ６およびゲート
バス８に相当するレジストパターン２４を形成した後、
リセスエッチングを行ってｎ+ ＧａＡｓ層１５にリセス
溝を形成する（図４(a) 参照）。そして、その全面に、
例えばＣＶＤ法でＳｉＯ等を堆積させて絶縁膜２５を形
成した後、レジストパターン２４を形成して絶縁膜２５
のエッチングを行う（図４(b) 参照）。続いてまた、そ
の全面に、例えばＣＶＤ法でＳｉＯ等の絶縁膜２６を堆
積させ（図４(c) 参照）、この絶縁膜２６をエッチング
してサイドウォール２７を形成する（図４(d) 参照）。
そして、このサイドウォール２７をマスクにしてｎ- Ｇ
ａＡｓ層１６のエッチングを行ってリセス２８を形成す
る（図４(e) 参照）。次いで、その全面に、例えばスパ
ッタ法によりＷＳｉやＷＳｉＮを堆積して下層ゲート１
２を形成し、続いてその上に、例えばスパッタ法やメッ
キなどによりＡｕを堆積して上層ゲート１３を形成する
（図４(f) 参照）。そして、上層ゲート１３上に、ゲー
トフィンガ６またはゲートバス８の線幅に応じた絶縁膜
２９のパターンを形成し、この絶縁膜２９をマスクとし
て上層ゲート１３および下層ゲート１２のエッチングを
行う（図４(g)参照）。この後、絶縁膜２５，２９およ
びサイドウォール２７を除去するとゲートフィンガ６、
ゲートバス８が形成される（図４(h) 参照）。なお、ゲ
ートフィンガ６またはゲートバス８を形成する際にリセ
スを形成しなくても良いことは言うまでもない。 【００２１】一方、ゲートバス８部分を上記抵抗９とし
て用いる場合は、上層ゲート１３となるＡｕを形成した
後、図５(a) に示すように、この低抵抗金属Ａｕを除去
する。次いで、絶縁膜２５、サイドウォール２７を除去
するが（図５(h) 参照）、この際、下層ゲート１２の金
属ＷＳｉやＷＳｉＮは所望の抵抗値に応じてサイズを決
定する。これにより、上記抵抗９が形成される。この抵
抗９部分における活性層（チャンネル１７）には、予め
絶縁注入しておく。 【００２２】なお、本法において、ゲート電極を下層ゲ
ート１２と上層ゲート１３とからなる２層構造としてい
るが、下層ゲート１２のみの単層構造としてもよい。こ
のとき、通常のゲート電極として用いる場合は、下層ゲ
ート１２のＷＳｉやＷＳｉＮにイオンミリングなどの方
法で所望のゲート電極を形成する。 【００２３】上記のようにしてゲートフィンガ６、ゲー
トバス８、および抵抗９を形成した後、図１に示すドレ
イン電極１、ソース電極２のパターンに応じて、例えば
スパッタ法や蒸着法によりＡｌなどの金属を形成してド
レイン電極１、ソース電極２を形成する。ドレインパッ
ド１０、ソースパッド４、ゲートパッド７、チップ間接
続用ゲートパッド１１は、上記のドレイン電極１、ソー
ス電極２、ゲートバス８などの形成と同時に形成しても
よく、また予め半絶縁性ＧａＡｓ基板１８上に形成して
おいてもよい。 【００２４】このように、本実施の形態１による半導体
装置によれば、各トランジスタセル間を結ぶゲートバス
８部分を抵抗９により構成しているので、この抵抗９が
利得損失分として作用するため、隣接するセル間の特性
のアンバランスに起因する発振をキャンセルでき、その
結果、トランジスタの合成効率を向上することができる
という効果がある。 【００２５】また、本実施の形態１では、上記抵抗９は
隣接する各トランジスタセル間に設けられているので、
トランジスタセル間でアンバランスが生じて発振を起こ
さない限り、この抵抗９は利得損失分として働かない。
したがって、図１２に示す従来例では、各トランジスタ
素子に抵抗３６を設けて、トランジスタ素子の利得をあ
る程度犠牲にして動作の安定化を図っていたが、本実施
の形態１では、上記の抵抗９により、ゲート抵抗が増大
したり寄生容量が増大することはないので、トランジス
タの利得を低下させることなく発振をキャンセルしてト
ランジスタの動作を安定化させることができるという効
果もある。 【００２６】一方、本実施の形態１の半導体装置を製造
する方法によれば、ゲートフィンガ６およびゲートバス
８を構成する金属を形成するときに隣接するトランジス
タセル間におけるゲートバス部分が抵抗を構成するよう
低抵抗金属のＡｕ（上層ゲート１３）を除去することで
上記抵抗９が形成されるので、新たに工程を加えること
なく抵抗９を形成することができるという効果がある。 【００２７】実施の形態２．図６は、本発明の実施の形
態２による半導体装置を示す平面図である。実施の形態
２の半導体装置では、上記実施の形態１の半導体装置に
おいて、隣接するトランジスタセル間におけるゲートバ
ス８部分を構成する抵抗９を、半絶縁性ＧａＡｓ基板１
８に設けた活性層１９の一部を用いて形成したものであ
り、かつこの活性層１９をゲートバス８とオーミックコ
ンタクト２０させている。なお、半絶縁性ＧａＡｓ基板
１８に設けた活性層においては、上記抵抗９として用い
る領域と、トランジスタのチャンネルとして用いる領域
とは絶縁分離しておく。 【００２８】このように、実施の形態２による半導体装
置によれば、半絶縁性ＧａＡｓ基板１８に設けた活性層
１９の一部を用いて隣接するトランジスタセル間の抵抗
９を形成する場合であっても上記実施の形態１と同様
に、この抵抗９が利得損失分として作用するため、隣接
するセル間の特性のアンバランスに起因する発振をキャ
ンセルでき、その結果、トランジスタの合成効率を向上
することができるという効果がある。 【００２９】実施の形態３．図７は、本発明の実施の形
態３による半導体装置を示す平面図である。実施の形態
３の半導体装置では、図７に示すように、隣接するトラ
ンジスタセルのドレインパッド１０間を、トランジスタ
セル間で生じる発振を防止するための抵抗９１により接
続するものである。この抵抗９１としては、上記実施の
形態１においてゲートバス８部分に設ける抵抗９と同様
にしてＷＳｉやＷＳｉＮを形成することにより作成する
ことができ、また、上記実施の形態２のように活性層の
一部を用いて作成することもできる。 【００３０】このように、実施の形態３による半導体装
置によれば、隣接するトランジスタセルのドレインパッ
ド１０間を抵抗９１により接続する場合であっても、上
記実施の形態１と同様に、この抵抗９１が利得損失分と
して作用するため、隣接するセル間の特性のアンバラン
スに起因する発振をキャンセルでき、その結果、トラン
ジスタの合成効率を向上することができるという効果が
ある。 【００３１】実施の形態４．図８は、本発明の実施の形
態４による半導体装置を示す平面図である。実施の形態
４の半導体装置では、図８に示すように、隣接するトラ
ンジスタセル間におけるゲートバス８部分を、トランジ
スタセル間で生じる発振を防止するための抵抗９により
形成するとともに、隣接するトランジスタセルのドレイ
ンパッド１０間を、トランジスタセル間で生じる発振を
防止するための抵抗９１により接続するものである。 【００３２】このように、実施の形態４による半導体装
置によれば、隣接するトランジスタセル間におけるゲー
トバス８部分を抵抗９により形成するとともに、隣接す
るトランジスタセルのドレインパッド１０間を抵抗９１
により接続することにより、上記実施の形態１〜３のよ
うにゲートバス８側あるいはドレインパッド１０側にの
み抵抗９，９１を設けるものに比べて瞬時に隣接するセ
ル間の特性のアンバランスに起因する発振をキャンセル
できるという効果がある。 【００３３】実施の形態５．実施の形態５による半導体
装置は、上記実施の形態１ないし４のいずれかにおける
高出力トランジスタチップを、図９に示すような入力整
合回路３０および出力整合回路３１に接続したものであ
って、この入力整合回路３０および出力整合回路３１
は、それぞれ２つのパターン３０ａと３０ｂ、３１ａと
３１ｂに分割したものであり、かつこの２つに分割した
パターン間を、パターン間で生じる発振を防止するため
の抵抗９２，９３により接続したものである。なお、そ
の他の構成については従来例で説明した場合と同様であ
る。 【００３４】このように、実施の形態５の半導体装置に
よれば、隣接するセル間の特性のアンバランスに起因す
る発振をキャンセルでき、かつ複数個に分割したパター
ン間に抵抗９２，９３を設けることにより、この抵抗９
２，９３が利得損失分として作用してパターン間におい
て生じる比較的低周波の共振をもキャンセルすることが
できるという効果がある。 【００３５】 【００３６】 【００３７】 【００３８】 【００３９】 【００４０】【発明の効果】本 発明の請求項１に係る半導体装置の製
造方法によれば、半導体基板上に、ゲートバスに接続す
る複数のストライプ状のゲート電極を介して、櫛状に交
互に対向配置させたドレイン電極とソース電極とを有す
る複数のトランジスタセルを備える半導体装置を製造す
る方法において、第１導電型半導体基板上に、活性層、
第２導電型半導体層を結晶成長する工程と、上記第２導
電型半導体層上に、高融点金属と低抵抗金属とを順次形
成する工程と、上記低抵抗金属上に、隣接するトランジ
スタセル間の上記ゲートバス部分を除いて絶縁膜を形成
する工程と、上記絶縁膜をマスクとして、上記低抵抗金
属をエッチングにより除去する工程と、上記絶縁膜を除
去した後、上記工程で低抵抗金属を除去して露出した上
記高融点金属上および除去していない上記低抵抗金属上
に、上記ゲートバスおよび上記ゲート電極に応じた絶縁
層のパターンを形成する工程と、上記絶縁層のパターン
をマスクとして、上記低抵抗金属および上記高融点金属
をエッチングにより除去して、低抵抗金属と高融点金属
との２層構造からなるゲートバスおよびゲート電極と、
低抵抗金属からなる抵抗とを形成する工程と、上記第２
導電型半導体層上に、上記ゲート電極を介して櫛状に交
互に対向配置させたドレイン電極とソース電極とを形成
する工程とを有することを特徴とするものであり、これ
により、ゲートバスおよびゲート電極を形成する際にゲ
ートバス部分における上記抵抗を形成できるので、新た
な工程を加えることなく該抵抗を作成することができる
という効果がある。
【図面の簡単な説明】 【図１】 本発明の実施の形態１による半導体装置を示
す平面図である。 【図２】 本発明の実施の形態１による半導体装置にお
けるトランジスタ素子部分の長さ方向の断面構造を示す
断面図である。 【図３】 本発明の実施の形態１による半導体装置にお
けるゲートフィンガ部分またはゲートバス部分の断面構
造をを示す断面図である。 【図４】 本発明の実施の形態１による半導体装置にお
けるゲートフィンガ部分またはゲートバス部分のプロセ
スフローを示す断面図である。 【図５】 本発明の実施の形態１による半導体装置にお
ける抵抗部分のプロセスフローを示す断面図である。 【図６】 本発明の実施の形態２による半導体装置を示
す平面図である。 【図７】 本発明の実施の形態３による半導体装置を示
す平面図である。 【図８】 本発明の実施の形態４による半導体装置を示
す平面図である。 【図９】 電力合成用集積回路として用いられる半導体
装置を示す平面図である。 【図１０】 従来例の半導体装置を示す平面図である。 【図１１】 他の従来例の半導体装置を示す平面図であ
る。 【図１２】 さらに他の従来例の半導体装置を示す平面
図である。 【符号の説明】 １ ドレイン電極、２ ソース電極、３ エアブリッ
ジ、４ ソースパッド、５ ヴィアホール、６ ゲート
フィンガ、７ ゲートパッド、８ ゲートバス、９ 抵
抗、１０ ドレインパッド、１１ チップ間接続用ゲー
トパッド、１２ 下層ゲート（ショットキ）金属ＷＳｉ
（ＷＳｉＮ）、１３ 上層ゲート金属Ａｕ、１４ オー
ミック電極、１５ ｎ+ ＧａＡｓ層、１６ ｎ- ＧａＡ
ｓ層、１７ チャンネル、１８ 半絶縁性ＧａＡｓ基
板、１９ 活性層、２０ オーミックコンタクト、２１
セラミック基板、２２ 高誘電率基板、２３ トラン
ジスタチップ、２４ レジスト、２５，２６，２９ 絶
縁膜（ＳｉＯ）、２７ サイドウォール、２８ リセ
ス、３０ａ，３０ｂ 入力整合回路パターン、３１ａ，
３１ｂ 出力整合回路パターン、３２，３３ ワイヤ、
３４ 入力端子パターン、３５ 出力端子パターン。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−127575（ＪＰ，Ａ) 特開 平１−181574（ＪＰ，Ａ) 特開 平７−111271（ＪＰ，Ａ) 特開 平４−365330（ＪＰ，Ａ) 特開 昭61−184853（ＪＰ，Ａ) 実開 昭57−124156（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/80 - 29/812

Claims (1)

  1. (57)【特許請求の範囲】 【請求項１】 半導体基板上に、ゲートバスに接続する
    複数のストライプ状のゲート電極を介して、櫛状に交互
    に対向配置させたドレイン電極とソース電極とを有する
    複数のトランジスタセルを備える半導体装置を製造する
    方法において、 第１導電型半導体基板上に、活性層、第２導電型半導体
    層を結晶成長する工程と、 上記第２導電型半導体層上に、高融点金属と低抵抗金属
    とを順次形成する工程と、 上記低抵抗金属上に、隣接するトランジスタセル間の上
    記ゲートバス部分を除いて絶縁膜を形成する工程と、 上記絶縁膜をマスクとして、上記低抵抗金属をエッチン
    グにより除去する工程と、 上記絶縁膜を除去した後、上記工程で低抵抗金属を除去
    して露出した上記高融点金属上および除去していない上
    記低抵抗金属上に、上記ゲートバスおよび上記ゲート電
    極に応じた絶縁層のパターンを形成する工程と、 上記絶縁層のパターンをマスクとして、上記低抵抗金属
    および上記高融点金属をエッチングにより除去して、低
    抵抗金属と高融点金属との２層構造からなるゲートバス
    およびゲート電極と、低抵抗金属からなる抵抗とを形成
    する工程と、 上記第２導電型半導体層上に、上記ゲート電極を介して
    櫛状に交互に対向配置させたドレイン電極とソース電極
    とを形成する工程とを有することを特徴とする半導体装
    置の製造方法。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3147048B2 (ja) * 1997-09-12 2001-03-19 日本電気株式会社 半導体装置
JP3668610B2 (ja) * 1998-04-10 2005-07-06 太陽誘電株式会社 高周波電力増幅回路
JP3169124B2 (ja) * 1998-06-29 2001-05-21 日本電気株式会社 電界効果トランジスタおよびその製造方法
US6313512B1 (en) * 1999-02-25 2001-11-06 Tyco Electronics Logistics Ag Low source inductance compact FET topology for power amplifiers
JP4245726B2 (ja) * 1999-04-08 2009-04-02 三菱電機株式会社 ミリ波帯半導体スイッチ回路
JP2001015526A (ja) * 1999-06-28 2001-01-19 Nec Kansai Ltd 電界効果トランジスタ
JP2001028425A (ja) * 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4663049B2 (ja) * 1999-07-29 2011-03-30 三菱電機株式会社 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法
TW436866B (en) * 2000-01-06 2001-05-28 United Microelectronics Corp Mixed mode device
US6642578B1 (en) 2002-07-22 2003-11-04 Anadigics, Inc. Linearity radio frequency switch with low control voltage
JP4679041B2 (ja) * 2003-06-20 2011-04-27 株式会社東芝 高周波増幅装置
KR100771478B1 (ko) 2005-12-21 2007-10-30 주식회사 실트론 공진을 방지하기 위한 가공장비 시스템
CN101371344B (zh) * 2006-07-12 2011-04-20 株式会社东芝 场效应晶体管
JP4316597B2 (ja) * 2006-09-15 2009-08-19 株式会社東芝 半導体装置
JP4870644B2 (ja) * 2006-12-05 2012-02-08 韓國電子通信研究院 ミリメートル波帯域制御回路用高隔離度スイッチ素子
DE102008045240A1 (de) * 2007-08-31 2009-03-05 Forschungsverbund Berlin E.V. Plaited-Signal-Manifold-Anschlussstruktur für ein Hochfrequenzbauelement und ein solches Hochfrequenzbauelement
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
JP2009176930A (ja) * 2008-01-24 2009-08-06 Toshiba Corp 半導体装置およびその製造方法
JP5550224B2 (ja) * 2008-09-29 2014-07-16 株式会社東芝 半導体装置
JP2011176009A (ja) * 2010-02-23 2011-09-08 Toshiba Corp 半導体装置
US8384137B2 (en) 2010-02-23 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor device
EP2458630B1 (en) * 2010-11-18 2016-10-12 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
JP5712579B2 (ja) * 2010-11-30 2015-05-07 富士通セミコンダクター株式会社 半導体装置
JP2012182438A (ja) * 2011-02-08 2012-09-20 Toshiba Corp 半導体装置
JP5979530B2 (ja) 2011-10-26 2016-08-24 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8674415B2 (en) 2012-01-20 2014-03-18 Samsung Electro-Mechanics Co., Ltd. High frequency semiconductor switch
JP2014013813A (ja) * 2012-07-04 2014-01-23 Mitsubishi Electric Corp 半導体装置
JP2014022417A (ja) * 2012-07-12 2014-02-03 Toshiba Corp 半導体装置
JP2014175368A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 電界効果トランジスタおよび半導体装置
JP6515714B2 (ja) * 2015-07-14 2019-05-22 三菱電機株式会社 トランジスタ
US10128365B2 (en) * 2016-03-17 2018-11-13 Cree, Inc. Bypassed gate transistors having improved stability
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
EP3547535B1 (en) * 2016-12-16 2022-08-24 Mitsubishi Electric Corporation Semiconductor device
DE102017105548A1 (de) 2017-03-15 2018-09-20 Infineon Technologies Dresden Gmbh Halbleitervorrichtung, die eine gatekontaktstruktur enthält
EP3619738A4 (en) * 2017-05-05 2021-01-13 Cree, Inc. HIGH POWER MMIC DEVICES WITH DERIVED GRID TRANSISTORS
US11842996B2 (en) * 2021-11-24 2023-12-12 Nxp Usa, Inc. Transistor with odd-mode oscillation stabilization circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4034399A (en) * 1976-02-27 1977-07-05 Rca Corporation Interconnection means for an array of majority carrier microwave devices
FR2489624B1 (fr) * 1980-09-02 1985-06-14 Thomson Csf Amplificateur monolithique comportant un systeme de division et de recombinaison de puissance groupant plusieurs transistors
US4771195A (en) * 1986-08-29 1988-09-13 Texas Instruments Incorporated Integrated circuit to reduce switching noise
JPH0641204B2 (ja) * 1987-07-10 1994-06-01 大蔵省印刷局長 輪転印刷機の駆動装置
JPH0687505B2 (ja) * 1987-12-22 1994-11-02 日本電気株式会社 大電力用電界効果トランジスタ
JP2884577B2 (ja) * 1988-10-19 1999-04-19 日本電気株式会社 電界効果トランジスタ
US4939485A (en) * 1988-12-09 1990-07-03 Varian Associates, Inc. Microwave field effect switch
JPH0411743A (ja) * 1990-04-28 1992-01-16 Nec Corp 半導体装置
JP2800566B2 (ja) * 1991-07-23 1998-09-21 日本電気株式会社 電界効果トランジスタおよび高周波信号発振器および周波数変換回路
KR940008009Y1 (ko) * 1991-12-24 1994-11-16 금성일렉트론 주식회사 가변 동작속도 트랜지스터
JPH05275465A (ja) * 1992-03-27 1993-10-22 Toshiba Corp 半導体装置の製造方法
JPH0774185A (ja) * 1993-08-31 1995-03-17 Japan Energy Corp 半導体装置
JP3289464B2 (ja) * 1994-02-10 2002-06-04 日本電信電話株式会社 高周波高出力トランジスタ
JPH08213409A (ja) * 1995-02-06 1996-08-20 Nec Corp 半導体装置
JPH08288452A (ja) * 1995-04-20 1996-11-01 Mitsubishi Electric Corp 集積回路装置，及びその製造方法
US5677555A (en) * 1995-12-22 1997-10-14 Cypress Semiconductor Corp. Output driver transistor with multiple gate bodies
JP3499103B2 (ja) * 1997-02-21 2004-02-23 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
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